JP2000506311A - 傾斜したpn接合を有するバイポーラsoiデバイスおよびそのようなデバイスの製造方法 - Google Patents
傾斜したpn接合を有するバイポーラsoiデバイスおよびそのようなデバイスの製造方法Info
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Links
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000012212 insulator Substances 0.000 claims abstract description 25
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 239000013078 crystal Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 abstract description 5
- 239000000463 material Substances 0.000 abstract description 4
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
絶縁体(3)の上の半導体ウエハ、例えば単結晶シリコンウエハ(2)中にエミッタ領域(4)、ベース領域(5)、コレクタ領域(2)、およびコレクタコンタクティング領域(6)を含むバイポーラ型の絶縁体上半導体トランジスタデバイス(1)において、ベース・エミッタおよびコレクタ・ベース接合が半導体ウエハ(2)と絶縁体(3)との間の界面に対して傾斜している。本デバイスは、デバイスの端部に傾斜した表面(7)または等価なように傾斜した表面を有するV字形の溝を形成する目的での異方性エッチングによって形成される。ベースおよびエミッタ領域(5、4)が次に、適当なドナーおよびアクセプター原子を傾斜した表面内部の材料中へ拡散させることによって形成される。そのようなバイポーラ型の絶縁体上半導体トランジスタは、横型半導体デバイスの高速特性と縦型半導体デバイスの高電圧特性とを組み合わせている。
Description
【発明の詳細な説明】
傾斜したPN接合を有するバイポーラSOIデバイス
およびそのようなデバイスの製造方法
技術分野
本発明はバイポーラ型の絶縁体上半導体デバイスならびにそのようなデバイス
を製造するための方法に関する。
背景および従来技術
半導体基板上に高濃度ドープの埋め込み層なしで設計されるバイポーラ半導体
デバイスが非常に多数提案されてきた。そのようなバイポーラ半導体デバイスの
基本的なタイプには2つ、すなわち横型デバイスと縦型デバイスとがある。
横型デバイス(例えば、1993年1月号のIEEE電子デバイスレター
(Electron Dev.Lett.)誌の第14巻、ページ33−35に
発表されたステフェンA.パルケ(Stephen A.Parke)、チェン
ミン フー(Chenming Hu)、ピン K.コー(Ping K.Ko
)著の論文“SIMOX上に作製した高性能横型バイポーラトランジスタ”およ
び1993年IEDM会議ダイジェストのページ75−77に発表されたR.デ
ッカー(R.Dekker)、W.T.A.v.d.アイデン(W.T.A.v
.d.Eiden)およびH.G.R.マース(H.G.R.Maas)著の論
文“SOI上の超低パワーバイポーラエミッタ技術”を参照されたい)は高速用
を意図しているが、かなり低電圧しかサポートできない。
縦型デバイス(例えば、1994年6月にダボスで開催されたISPSD‘9
4で発表されたアンドレイ リットウイン(Andrej Litwin)およ
びトーケル アーンボルグ(Torkel Arnborg)著の論文“コンパ
クトで、非常に高い電圧で動作できるバイポーラ型の絶縁体上シリコントランジ
スタ”および米国特許第4,868,624号を参照されたい)は、もっと高い
電圧および中程度のスイッチング速度を意図している。
分離する浅い横型デバイスは分離する縦型デバイスよりも実現が容易である。
それは、トレンチまたは接合分離の代わりに簡単なLOCOSまたはメサ分離が
利用できるからである。しかし、ベースおよびエミッタのドーピング制御は困難
である、というのは横方向の拡散を利用しなければならないからである。横型デ
バイスは、BVceo=BVcboである縦型デバイスよりもより低いブレーク
ダウン電圧BVceoを示す。他方、高電圧をサポートできる縦型デバイスは、
ポテンシャルロックアップ(1994年IEDM会議ダイジェストで発表された
トーケル アーンボルグ(Torkel Arnborg)著の論文“完全に空
乏化したコレクタを備える高速、高電圧のバイポーラSOIトランジスタのモデ
ル化およびシミュレーション”を参照されたい)によるベース下の半導体−絶縁
体界面に沿っての横方向のキャリア輸送の通過時間によって制限される低いスイ
ッチング速度が欠点となっている。
概要
本発明の目的は、横型半導体デバイスの高速特性と縦型半導体デバイスの高電
圧特性とを組み合わせたバイポーラ型の絶縁体上半導体デバイスを提供すること
である。
この目的は、傾斜したベース・エミッタおよびコレクタ・ベース接合を有する
バイポーラ型の絶縁体上半導体デバイスによって達成される。
この目的はまた、傾斜した形状を有するように作られたベース領域及びエミッ
タ領域を含むバイポーラ型の絶縁体上半導体デバイスを作製する方法によっても
達成される。
図面の簡単な説明
本発明について、非限定的な実施例を例にとって、添付図面を参照しながら詳
細に説明することにしよう。添付図面において、
−図1はバイポーラ型の絶縁体上半導体デバイスの模式的断面図である。
−図2および図3は、図1に従うバイポーラデバイスのエミッタにおける、計算
されたドーパント分布を示すグラフである。
−図4は、図1に従うバイポーラデバイスのエミッタにおける、測定されたドー
パント分布を示すグラフである。
詳細な説明
図1はバイポーラ型の絶縁体上半導体デバイス1の実施例を示しており、そこ
において半導体は単結晶のシリコンウエハであり、デバイス1は従って絶縁体上
シリコン(SOI)半導体デバイスとなる。シリコンウエハは2として示されて
おり、他方、絶縁体すなわちシリコン酸化物層は3として示され、図から分かる
ようにシリコンウエハの下側に位置している。このデバイスは図示のように、一
般に長方形の断面を有する。
シリコンウエハ2はエミッタ領域4、ベース領域5、およびコレクタコンタク
ティング領域6を含み、コレクタはベース領域5とコレクタコンタクティング領
域6との間に位置するバルクシリコン材料2の領域となっている。npnトラン
ジスタでは、エミッタ領域4は、例えば砒素のn形のドーピングを有しており、
ベース領域は、例えばホウ素のp形ドーピングを有しており、バルクシリコン材
料は例えば砒素のn形ドーピングを有しており、コレクタコンタクティング領域
6は例えば砒素の高濃度n形ドーピングを有する。シリコンウエハ2中で、ベー
ス・エミッタ接合およびコレクタ・ベース接合は互いに並行になっており、それ
らはいずれもシリコンウエハ2と絶縁体3との間の界面に対して傾斜している。
このことは、薄いエミッタ領域または層4と、薄いベース領域または層5が、シ
リコンウエハ2と絶縁体3との間の前記界面に対して傾斜するという事実によっ
て実現されている。
シリコンウエハ2と絶縁体3との間の界面に対する、ベース・エミッタおよび
コレクタ・ベース接合の傾斜角度は典型的には45°±20°、すなわち25な
いし65°の範囲にある。
エミッタおよびベース領域4、5は、構造が傾斜した表面7を有するウエハ構
造の上端ラインに位置している。この形状は、一般に長方形の断面の隅の領域を
切り取ることによって得られる。エミッタおよびベース領域はこの傾斜した表面
7に位置しており、エミッタ領域5は、傾斜した表面のすぐ内側に位置する薄い
層であり、ベース領域4は、エミッタ領域のすぐ内側に位置する薄い層であり、
従ってエミッタおよびベース領域は傾斜した表面7へ向かって平行に延びている
。傾斜した表面7はシリコン層2の表面だけであって、絶縁体層3の中へは広が
らない。コレクタコンタクティング領域6は、傾斜した表面7が位置する端部と
は
反対側にある、この構造の上端ラインに位置している。
図示の半導体デバイス1を製作する方法は、表面に沿って(100)のシリコ
ン結晶方位面を有するSOI膜を異方性エッチングすることを含む。このエッチ
ングは、傾斜した表面7を作り出す目的でKOHの溶液で以って行われ、この表
面がシリコンウエハ2の(111)結晶面に沿って常に位置するように行われる
。このエッチングはSOI膜の横方向端の一方のみに施されるので、エッチング
工程の前に適当なマスクを設けることが必要になる。その後、ベース領域5およ
びエミッタ領域4がドープされて、それらは傾斜した表面7に対して並行となり
、従ってシリコンウエハ2中の(111)結晶面に対して並行になる。シリコン
ウエハ2は、既に先行するいずれかの工程において作られたコレクタコンタクテ
ィング領域6を含んでいることが想定されている。平行なベース・エミッタおよ
びコレクタ・ベース接合の傾斜角度は、このように、シリコンウエハ2の(11
1)結晶面がその上面に対して傾いている角度に対応することになろう。エミッ
タ、ベース、およびコレクタに対するコンタクトは図示されていないが、最終的
には何らかの従来の方法、例えば、適当な場所に高濃度にドープしたンタクト領
域を作成して、それらの領域の上に金属層を形成したり、あるいは適当なコンタ
クト場所にポリシリコンの構造を作成したりすることによって形成される。
本方法は、同じチップ上にいくつかの異なる部品を有する集積回路のように、
ウエハ上にトランジスタを作製するためにも使用できる。その場合、異方性エッ
チングを施してシリコン単結晶材料の(111)面に沿って位置する側壁を有す
るV字形の溝を形成する。V字形の溝の中に、それの側壁から適当なドーパント
をシリコン材料中へ拡散させてベースおよびエミッタ領域を形成する。この方法
は、従ってトランジスタを作製する従来の方法とは、主として拡散工程の前にV
字形の溝を形成する工程の点で、あるいはウエハの表面に垂直な側壁を有する長
方形の断面の溝の代わりに傾斜した側壁を有するV字形の溝を作成する点で異な
っている。
図2のグラフは、図1に関して説明したトランジスタの典型的な実施例に関し
て、エミッタ4の傾斜した表面7に垂直に取ったドーピング分布の一次元シミュ
レーションを示す。引かれた各ラインは砒素、ホウ素、およびリンの濃度を表面
7からの深さの関数として示している。更に、正味のドーパント濃度も示されて
いる。図3のグラフには、正味のドナー濃度および正味のアクセプター濃度が同
じ距離の関数として示されている。更にここには、正味のドーパント濃度も示さ
れている。
図4には、ドーパント原子の実際の濃度の測定値が、砒素およびホウ素をドー
プされたnpnトランジスタに対して、ここでも、エミッタ領域の傾斜した表面
からの同じ垂直な距離の関数として示されている。
しかし、上述のエッチングに加えてその他の方法を使用して傾斜した平行なベ
ース・エミッタおよびコレクタ・ベース接合を作成することも可能であることを
理解されたい。また、シリコンウエハの(111)結晶面以外の別の結晶面を露
出させて、その露出した結晶面に平行なベース領域およびエミッタ領域を実現す
るために傾斜表面をドープさせることもできよう。
SOI膜の寸法は、エミッタ・ベース接合に垂直な電界が低減されるように選
ばれた。このことは半導体デバイスのブレークダウン電圧を増大させよう。その
形状のせいで、電荷はコレクタ空間電荷領域中へ電界方向に注入される。ポテン
シャルロックアップが存在しないので、そのため横方向の電界は決してゼロにな
らないので、輸送は完全に空乏化したコレクタを有する半導体デバイスの場合の
ような拡散ではなく、ドリフトで行われることになろう。この特徴は上述のよう
な半導体デバイスを横型の半導体デバイスと同等な特性を有する、より高速なも
のとするであろう。
更に、本発明は絶縁体上半導体中の半導体材料としてシリコンの使用に限定さ
れないということも理解されたい。シリコンの代わりに、例えばGaAsやSi
Cを使用しても同様に成功しよう。
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フロントページの続き
(81)指定国 EP(AT,BE,CH,DE,
DK,ES,FI,FR,GB,GR,IE,IT,L
U,MC,NL,PT,SE),OA(BF,BJ,CF
,CG,CI,CM,GA,GN,ML,MR,NE,
SN,TD,TG),AP(GH,KE,LS,MW,S
D,SZ,UG),UA(AM,AZ,BY,KG,KZ
,MD,RU,TJ,TM),AL,AM,AT,AU
,AZ,BA,BB,BG,BR,BY,CA,CH,
CN,CU,CZ,DE,DK,EE,ES,FI,G
B,GE,GH,HU,IL,IS,JP,KE,KG
,KP,KR,KZ,LC,LK,LR,LS,LT,
LU,LV,MD,MG,MK,MN,MW,MX,N
O,NZ,PL,PT,RO,RU,SD,SE,SG
,SI,SK,TJ,TM,TR,TT,UA,UG,
US,UZ,VN,YU
Claims (1)
- 【特許請求の範囲】 1.エミッタ領域(4)、ベース領域(5)、およびコレクタ領域を絶縁体( 3)上の半導体ウエハ(2)中に含むバイポーラ型の絶縁体上半導体デバイス( 1)であって、ベース・エミッタおよびコレクタ・ベース接合が半導体ウエハ( 2)と絶縁体(3)との間の界面に対して傾斜していることを特徴とするバイポ ーラ型の絶縁体上半導体デバイス。 2.請求項第1項記載のデバイスであって、ベース・エミッタおよびコレクタ ・ベース接合の傾斜角度が45°±20°の範囲にあることを特徴とするデバイ ス。 3.請求項第1項または第2項記載のデバイスであって、前記半導体ウエハが 単結晶のシリコン(Si)を含む場合に、ベース・エミッタおよびコレクタ・ベ ース接合の傾斜角度がシリコンウエハ(2)の(111)結晶面に対応すること を特徴とするデバイス。 4.絶縁体(3)上の半導体ウエハ(2)からバイポーラ型の絶縁体上半導体 デバイスを作製する方法であって、半導体ウエハ(2)と絶縁体(3)との間の 界面に対して傾斜したベース領域(5)およびエミッタ領域(4)を形成するた めのウエハドーピングを特徴とする方法。 5.請求項第4項記載の方法であって、ベース・エミッタおよびコレクタ・ベ ース接合が45°±20°の範囲の角度だけ傾斜していることを特徴とする方法 。 6.請求項第4項または第5項記載の方法であって、半導体ウエハが単結晶シ リコン(Si)を含む場合に、シリコンウエハ(2)を異方性エッチンク化てシ リコンウエハ(2)の横方向端の一方において(111)結晶面を露出させるこ とを、シリコンウエハ(2)の露出した(111)結晶面に平行にベース領域( 5)およびエミッタ領域(4)をドーピングする前に行うことを特徴とする方法 。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9600898A SE506510C2 (sv) | 1996-03-07 | 1996-03-07 | Halvledare innefattande lutande bas-emitter och kollektor- basövergångar och förfarande för att framställa en sådan |
SE9600898-2 | 1996-03-07 | ||
PCT/SE1997/000377 WO1997033319A1 (en) | 1996-03-07 | 1997-03-05 | Bipolar soi device having a tilted pn-junction, and a method for producing such a device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000506311A true JP2000506311A (ja) | 2000-05-23 |
Family
ID=20401711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9531710A Pending JP2000506311A (ja) | 1996-03-07 | 1997-03-05 | 傾斜したpn接合を有するバイポーラsoiデバイスおよびそのようなデバイスの製造方法 |
Country Status (8)
Country | Link |
---|---|
EP (1) | EP0963610A1 (ja) |
JP (1) | JP2000506311A (ja) |
KR (1) | KR19990087554A (ja) |
CN (1) | CN1212787A (ja) |
AU (1) | AU2049397A (ja) |
CA (1) | CA2243998A1 (ja) |
SE (1) | SE506510C2 (ja) |
WO (1) | WO1997033319A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100197001B1 (ko) * | 1996-05-02 | 1999-07-01 | 구본준 | 바이폴라소자 및 그 제조방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1589453A1 (de) * | 1966-06-28 | 1970-04-02 | Asea Ab | Halbleiteranordnung |
US5040034A (en) * | 1989-01-18 | 1991-08-13 | Nissan Motor Co., Ltd. | Semiconductor device |
-
1996
- 1996-03-07 SE SE9600898A patent/SE506510C2/sv not_active IP Right Cessation
-
1997
- 1997-03-05 CN CN97192844A patent/CN1212787A/zh active Pending
- 1997-03-05 CA CA002243998A patent/CA2243998A1/en not_active Abandoned
- 1997-03-05 WO PCT/SE1997/000377 patent/WO1997033319A1/en not_active Application Discontinuation
- 1997-03-05 KR KR1019980706992A patent/KR19990087554A/ko active IP Right Grant
- 1997-03-05 JP JP9531710A patent/JP2000506311A/ja active Pending
- 1997-03-05 EP EP97908624A patent/EP0963610A1/en not_active Withdrawn
- 1997-03-05 AU AU20493/97A patent/AU2049397A/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
SE506510C2 (sv) | 1997-12-22 |
AU2049397A (en) | 1997-09-22 |
SE9600898D0 (sv) | 1996-03-07 |
CA2243998A1 (en) | 1997-09-12 |
SE9600898L (sv) | 1997-09-08 |
CN1212787A (zh) | 1999-03-31 |
EP0963610A1 (en) | 1999-12-15 |
KR19990087554A (ko) | 1999-12-27 |
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