JPH01102961A - 側壁エミッタを有する縦型半導体装置 - Google Patents
側壁エミッタを有する縦型半導体装置Info
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- JPH01102961A JPH01102961A JP63209590A JP20959088A JPH01102961A JP H01102961 A JPH01102961 A JP H01102961A JP 63209590 A JP63209590 A JP 63209590A JP 20959088 A JP20959088 A JP 20959088A JP H01102961 A JPH01102961 A JP H01102961A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野コ
本発明は一般にエミッタが半導体領域の側壁内の2つの
誘N層によって絶縁されている側壁エミッタを有する縦
型半導体装置に関する。
誘N層によって絶縁されている側壁エミッタを有する縦
型半導体装置に関する。
[従来の技術]
一般にこの種の半導体装置においては、キャパシタンス
が装置の速度と性能を低下させるので装買仝体をとおし
て低キャパシタンスを有していることが望ましい。キャ
パシタンスはエミッタとベース間の境界面積を縮小しか
っコレクタとベースの境界のドーピング濃度を低減する
ことにより低下させることができる。
が装置の速度と性能を低下させるので装買仝体をとおし
て低キャパシタンスを有していることが望ましい。キャ
パシタンスはエミッタとベース間の境界面積を縮小しか
っコレクタとベースの境界のドーピング濃度を低減する
ことにより低下させることができる。
現在、この種の従来の半導体装置のエミッタの幅は約1
マイクロメートルである。このエミツタ幅を縮小するこ
とによって、エミッタとベースの境界面積を、ひいては
エミッタ・ベース間キャパシタンスを低減することがで
きる。更に、エミツタ幅を縮小することによってエミッ
タ内の注入効率が高まりかつ、エミツタ幅が縮小すると
外方拡散が制約されるのでベース内でのキャリヤの再結
合の機会が少なくなる。従って比較的小さいエミッタを
有する半導体装置を得ることが望ましい。
マイクロメートルである。このエミツタ幅を縮小するこ
とによって、エミッタとベースの境界面積を、ひいては
エミッタ・ベース間キャパシタンスを低減することがで
きる。更に、エミツタ幅を縮小することによってエミッ
タ内の注入効率が高まりかつ、エミツタ幅が縮小すると
外方拡散が制約されるのでベース内でのキャリヤの再結
合の機会が少なくなる。従って比較的小さいエミッタを
有する半導体装置を得ることが望ましい。
[発明が解決しようとする課題]
本発明の目的は、エミツタ幅が比較的小ざい側壁エミッ
タを有する新規かつ改良された半導体装置を提供するこ
とである。
タを有する新規かつ改良された半導体装置を提供するこ
とである。
本発明の別の目的は、エミッタ・ベース境界面積が比較
的小さい側壁エミッタを有する新規かつ改良された半導
体装置を提供することである。
的小さい側壁エミッタを有する新規かつ改良された半導
体装置を提供することである。
本発明の別の目的は、エミッタ・ベース間キャパシタン
スが低減された側壁エミッタを有する新規かつ改良され
た半導体装置を提供することである。
スが低減された側壁エミッタを有する新規かつ改良され
た半導体装置を提供することである。
本発明の別の目的は、ベースにおけるキャリヤ再結合の
可能性が比較的小さい側壁エミッタを有する新規かつ改
良された半導体装置を提供することである。
可能性が比較的小さい側壁エミッタを有する新規かつ改
良された半導体装置を提供することである。
本発明の別の目的は、ベースとコレクタの双方をその境
界で軽くドープし、それによりコレクタ・ベース間キャ
パシタンスを低減できる側壁エミッタを有する新規かつ
改良された半導体装置を提供することである。
界で軽くドープし、それによりコレクタ・ベース間キャ
パシタンスを低減できる側壁エミッタを有する新規かつ
改良された半導体装置を提供することである。
[課題を解決するための手段および作用]本発明は側壁
エミッタを有する縦型半導体装置に関する。半導体領域
の側壁内に配置されたエミッタは2つの誘電層によって
更に絶縁される。それによって0.5マイクロメートル
未満の狭いエミツタ幅が可能になり、エミッタとベース
の境界面積が比較的小さくなる。この比較的小さい境界
面積はエミッタ・ベース間キャパシタンスの大幅な低減
と対応し、より高性能の半導体素子を与える。更に、エ
ミツタ幅の縮小によってエミッタからのキャリヤの外方
拡散が縮減され、ひいてはベース内でのキャリヤの再結
合の可能性が低まりかつエミッタの効率が高まる。本発
明は更に両方ともそれらの境界で比較的軽くドープされ
たコレクタとベースを備えていることが望ましく、それ
によってコレクタ・ベース間キャパシタンスが低減しか
つ素子の性能を更に高めることが可能になる。
エミッタを有する縦型半導体装置に関する。半導体領域
の側壁内に配置されたエミッタは2つの誘電層によって
更に絶縁される。それによって0.5マイクロメートル
未満の狭いエミツタ幅が可能になり、エミッタとベース
の境界面積が比較的小さくなる。この比較的小さい境界
面積はエミッタ・ベース間キャパシタンスの大幅な低減
と対応し、より高性能の半導体素子を与える。更に、エ
ミツタ幅の縮小によってエミッタからのキャリヤの外方
拡散が縮減され、ひいてはベース内でのキャリヤの再結
合の可能性が低まりかつエミッタの効率が高まる。本発
明は更に両方ともそれらの境界で比較的軽くドープされ
たコレクタとベースを備えていることが望ましく、それ
によってコレクタ・ベース間キャパシタンスが低減しか
つ素子の性能を更に高めることが可能になる。
[実施例]
さて、特に第1図〜第4図を参照すると、各処理段階に
おける、側壁エミッタを有する半導体装置の第1の実施
例の高拡大断面図が示されている。
おける、側壁エミッタを有する半導体装置の第1の実施
例の高拡大断面図が示されている。
最初に基板10が用意される。基板10は一般に例えば
シリコンの半導体ウェーハであるが、技術上よく知られ
た別の材料を使用してもよい。基板10の所与の領域に
埋込層12が形成されている。
シリコンの半導体ウェーハであるが、技術上よく知られ
た別の材料を使用してもよい。基板10の所与の領域に
埋込層12が形成されている。
本実施例では埋込層12は基板10に注入(impla
nt)されたが他の技術上よく知られたドーピング方法
を用いてもよい。
nt)されたが他の技術上よく知られたドーピング方法
を用いてもよい。
埋込層12が形成された後、第1の誘電層14が基板1
0上に被着される。第1の誘電層14は後述する別の誘
電層と同様に酸化物、窒化物または酸化物と窒化物の組
合せから成るものでよい。
0上に被着される。第1の誘電層14は後述する別の誘
電層と同様に酸化物、窒化物または酸化物と窒化物の組
合せから成るものでよい。
酸化シリコンおよび窒化シリコンは技術上よく知られた
好適な材料の例である。本実施例では、第1の誘電層1
4は別の誘電層と共に5i02から成っている。好まし
い実施例では誘電層は被着されているが、技術上よく知
られた他の多くの方法で形成してもよい。
好適な材料の例である。本実施例では、第1の誘電層1
4は別の誘電層と共に5i02から成っている。好まし
い実施例では誘電層は被着されているが、技術上よく知
られた他の多くの方法で形成してもよい。
第1の誘電層14の被着後、第1のポリシリコン層16
が第1の誘電層14上に形成される。本実施例ではポリ
シリコンを使用しているが、他の多結晶材料を使用して
もよい。次に第1の多結晶層16が技術上よく知られた
方法でドープされる。
が第1の誘電層14上に形成される。本実施例ではポリ
シリコンを使用しているが、他の多結晶材料を使用して
もよい。次に第1の多結晶層16が技術上よく知られた
方法でドープされる。
本実施例では、第1のポリシリコン層16はN+導電型
をもってドープされる。次に第1ポリシリコン層16の
パターン化が行なわれた後、所定の方法でエツチングが
なされてポリシリコン材料のアイランドが形成される。
をもってドープされる。次に第1ポリシリコン層16の
パターン化が行なわれた後、所定の方法でエツチングが
なされてポリシリコン材料のアイランドが形成される。
これは技術上よく知られた選択酸化工程によって実行し
てもよい。次に第1のポリシリコン層16と第1の誘電
層14上に第2の誘電層18が形成される。この時点で
第1の開口部20と第2の関口部22が形成される。
てもよい。次に第1のポリシリコン層16と第1の誘電
層14上に第2の誘電層18が形成される。この時点で
第1の開口部20と第2の関口部22が形成される。
第1の開口部20と第2の開口部22は双方とも基板1
0まで延び、かつ基板10の埋込層12上に配置されて
いる。本実施例では、埋込層12はN十導電型を有して
いる。第1の開口部20は第2の誘電層18と、第1の
ポリシリコン層16と第1の誘電層14とを通して延び
ている。第2の開口部22はポリシリコン層16は貫通
しないが、第2の誘電層18と第1の誘電層14は貫通
して延びている。
0まで延び、かつ基板10の埋込層12上に配置されて
いる。本実施例では、埋込層12はN十導電型を有して
いる。第1の開口部20は第2の誘電層18と、第1の
ポリシリコン層16と第1の誘電層14とを通して延び
ている。第2の開口部22はポリシリコン層16は貫通
しないが、第2の誘電層18と第1の誘電層14は貫通
して延びている。
第1の開口部20と第2の開口部22の形成に続いて、
その内部に第1のエピタキシャル領域24と第2のエピ
タキシャル領域26がそれぞれ形成される。エピタキシ
ャル領域24と26は本実施例では選択的に成長される
が、別の方法を用いても形成できる。半導体材料の選択
的エピタキシのための手段は技術上よく知られている。
その内部に第1のエピタキシャル領域24と第2のエピ
タキシャル領域26がそれぞれ形成される。エピタキシ
ャル領域24と26は本実施例では選択的に成長される
が、別の方法を用いても形成できる。半導体材料の選択
的エピタキシのための手段は技術上よく知られている。
第2のエピタキシャル@域26はN十導電型をもってド
ープされる。第1のエピタキシャル領域24はドープさ
れるので、コレクタ30は埋込層12上に形成される。
ープされる。第1のエピタキシャル領域24はドープさ
れるので、コレクタ30は埋込層12上に形成される。
本実施例ではコレクタ30はN導電型をもってドープさ
れる。ベース32も第1のエピタキシャル領域24内に
形成される。
れる。ベース32も第1のエピタキシャル領域24内に
形成される。
ベース32の導電!はP型である。コレクタ30とベー
ス32をその境界にて軽くドーピングして、半導体装置
のベース・コレクタ間キャパシタンスを低減することが
極めて望ましいが、不可欠のものではない。
ス32をその境界にて軽くドーピングして、半導体装置
のベース・コレクタ間キャパシタンスを低減することが
極めて望ましいが、不可欠のものではない。
側壁エミッタ28は第1のポリシリコン1116から第
1のエピタキシャル領域24へと拡散される。エミッタ
28はN+導電型を有している。エミッタ28は第1の
ポリシリコン層16から拡散されるので、深さと横方向
面積を制御して比較的小さく保つことができる。本実施
例では、エミツタ幅、すなわちエミッタの縦方向の範囲
は0.5マイクロメートル以下である(第4図参照)。
1のエピタキシャル領域24へと拡散される。エミッタ
28はN+導電型を有している。エミッタ28は第1の
ポリシリコン層16から拡散されるので、深さと横方向
面積を制御して比較的小さく保つことができる。本実施
例では、エミツタ幅、すなわちエミッタの縦方向の範囲
は0.5マイクロメートル以下である(第4図参照)。
エミッタ28を比較的小さく保つことができるので、エ
ミッタ・ベース境界面積を比較的小ざく保つことができ
、もってエミッタ・ベース間キャパシタンスを低減でき
る。この形式の半導体装置におけるキャパシタンスの低
減によってより高い性能が可能になる。更に、エミッタ
28は比較的小さいので、エミッタ28から外側へのキ
ャリヤの注入量が限定され、もってベース32における
キャリヤの再結合の可能性は大幅に低下する。従って、
−キャリヤは適正に注入されかつベース32の狭い領域
を通って直接コレクタ30へと向かう。
ミッタ・ベース境界面積を比較的小ざく保つことができ
、もってエミッタ・ベース間キャパシタンスを低減でき
る。この形式の半導体装置におけるキャパシタンスの低
減によってより高い性能が可能になる。更に、エミッタ
28は比較的小さいので、エミッタ28から外側へのキ
ャリヤの注入量が限定され、もってベース32における
キャリヤの再結合の可能性は大幅に低下する。従って、
−キャリヤは適正に注入されかつベース32の狭い領域
を通って直接コレクタ30へと向かう。
特に第5図を参照すると、側壁エミッタを有する半導体
装置の第1の実施例の大幅に拡大した断面図が示しであ
る。側壁スペーサ34が第1のエピタキシャル領域24
上に形成されている。側壁スペーサ34はベースコンタ
クト42内の窓を通して注入されたベースコンタクト拡
散部36のサイズを限定する役割を果たす。側壁スペー
サ34はベース拡散部36のサイズを限定してベース拡
散部36とエミッタ28が接触しないようにしなければ
ならない。第1のエピタキシャル領域24が大きければ
側壁スペーサ34は必ずしも必要ないことが理解されよ
う。しかし、第1のエピタキシャル領域24が小さけれ
ば寄生(parasitics)が低減する。本実施例
ではベースコンタクト42はポリシリコンから作成され
、P十導電型をもってドーピングされている。しかしポ
リシリコンの他に、またはこれと組合わせて他の導電材
料をベースコンタクトとして使用できることが理解され
よう。
装置の第1の実施例の大幅に拡大した断面図が示しであ
る。側壁スペーサ34が第1のエピタキシャル領域24
上に形成されている。側壁スペーサ34はベースコンタ
クト42内の窓を通して注入されたベースコンタクト拡
散部36のサイズを限定する役割を果たす。側壁スペー
サ34はベース拡散部36のサイズを限定してベース拡
散部36とエミッタ28が接触しないようにしなければ
ならない。第1のエピタキシャル領域24が大きければ
側壁スペーサ34は必ずしも必要ないことが理解されよ
う。しかし、第1のエピタキシャル領域24が小さけれ
ば寄生(parasitics)が低減する。本実施例
ではベースコンタクト42はポリシリコンから作成され
、P十導電型をもってドーピングされている。しかしポ
リシリコンの他に、またはこれと組合わせて他の導電材
料をベースコンタクトとして使用できることが理解され
よう。
エミッタコンタクト38は第2の誘電層18を貫いて第
1のポリシリコン層16に延びている状態が示されてい
る。これはエミッタ28への接続ができるようにするた
めである。更にコレクタコンタクト40は埋込層12と
接続された第2のエピタキシャル領域26に延び、前記
埋込層12はコレクタ30と接続されている。本実施例
では、エミッタコンタクト38とコレクタコンタクト4
0はアルミニウムのような金属から作成されているが、
別の導通材料をも使用できることが了解されよう。
1のポリシリコン層16に延びている状態が示されてい
る。これはエミッタ28への接続ができるようにするた
めである。更にコレクタコンタクト40は埋込層12と
接続された第2のエピタキシャル領域26に延び、前記
埋込層12はコレクタ30と接続されている。本実施例
では、エミッタコンタクト38とコレクタコンタクト4
0はアルミニウムのような金属から作成されているが、
別の導通材料をも使用できることが了解されよう。
第6図および第7図を参照すると、各処理段階における
、側壁エミッタを有する半導体装置の第2の実施例の大
幅に拡大した断面図が示されている。第1の誘電層14
の被着に続いて、第2のポリシリコン層44がその上に
被着され、かつドーピングされる。本実施例では、第2
のポリシリコン層44はN+導電型をもってドーピング
される。
、側壁エミッタを有する半導体装置の第2の実施例の大
幅に拡大した断面図が示されている。第1の誘電層14
の被着に続いて、第2のポリシリコン層44がその上に
被着され、かつドーピングされる。本実施例では、第2
のポリシリコン層44はN+導電型をもってドーピング
される。
次に、第2のポリシリコン后44がパターニングされ所
与の態様にてエツチングされて層14上にポリシリコン
のアイランドが残るようにされる。
与の態様にてエツチングされて層14上にポリシリコン
のアイランドが残るようにされる。
それに続いて第3の誘電層46が第2のポリシリコン層
44と第1の誘電層14上に被着される。
44と第1の誘電層14上に被着される。
次に、第1のポリシリコン層16が前述のように形成さ
れ、ドーピングされ、かつエツチングされる。これが終
了するとその上に第2の誘電層18が形成される。次に
第1の開口部20が、誘電層18.46および14、お
よび更にポリシリコン層16および44を通って基板1
0に延びるように形成される。本実施例では、基板10
は半導体でもよいが、必ずしもそうでなくてもよい。そ
の上に高品質の半導体領域24を形成できる例えばサフ
ァイヤまたは他の材料のような誘電材料でもよい。ここ
で用いている層16と44に関する「第1」および「第
2」という用語は単に識別するためのものであり、形成
の順序を意味するものではない。
れ、ドーピングされ、かつエツチングされる。これが終
了するとその上に第2の誘電層18が形成される。次に
第1の開口部20が、誘電層18.46および14、お
よび更にポリシリコン層16および44を通って基板1
0に延びるように形成される。本実施例では、基板10
は半導体でもよいが、必ずしもそうでなくてもよい。そ
の上に高品質の半導体領域24を形成できる例えばサフ
ァイヤまたは他の材料のような誘電材料でもよい。ここ
で用いている層16と44に関する「第1」および「第
2」という用語は単に識別するためのものであり、形成
の順序を意味するものではない。
第8図を参照すると、側壁エミッタを有する半導体装置
の第2の実施例の大幅に拡大した断面図が示されている
。第2のポリシリコン層44が第1のエピタキシャル領
域24内のコレクタ30へと延びているのがわかる。コ
レクタコンタクト40は第2のポリシリコン層44に延
びてこれに対するコンタクトを形成するようにされてい
る。
の第2の実施例の大幅に拡大した断面図が示されている
。第2のポリシリコン層44が第1のエピタキシャル領
域24内のコレクタ30へと延びているのがわかる。コ
レクタコンタクト40は第2のポリシリコン層44に延
びてこれに対するコンタクトを形成するようにされてい
る。
第3の誘電層46は第1のポリシリコン層16と第2の
ポリシリコン層44を分離する役割を果たす。第8図は
埋込層を有しておらず、第2のエピタキシャル領域を有
してもよいが、必ずしもその必要はない。第2の実施例
に示す装置の残りの部分は基本的に第1の実施例に示す
装置と同じである。第1および第2の実施例ともNPN
トランジスタを示しているが、反対の型のドーパントを
用いることにより容易にPNPトランジスタを形成でき
ることが了解されよう。更に、適宜の型のドーピングに
よってエピタキシャル領域および多結晶領域を選択的に
ドーピングすることにより、本発明を利用して同一の基
板上に相補型のNPNおよびPNPトランジスタを形成
することが可能である。このことは当業者には理解され
よう。
ポリシリコン層44を分離する役割を果たす。第8図は
埋込層を有しておらず、第2のエピタキシャル領域を有
してもよいが、必ずしもその必要はない。第2の実施例
に示す装置の残りの部分は基本的に第1の実施例に示す
装置と同じである。第1および第2の実施例ともNPN
トランジスタを示しているが、反対の型のドーパントを
用いることにより容易にPNPトランジスタを形成でき
ることが了解されよう。更に、適宜の型のドーピングに
よってエピタキシャル領域および多結晶領域を選択的に
ドーピングすることにより、本発明を利用して同一の基
板上に相補型のNPNおよびPNPトランジスタを形成
することが可能である。このことは当業者には理解され
よう。
第1図から第4図までは、処理の各段階における、側壁
エミッタを有する半導体装置の第1の実施例の高拡大断
面図である。 第5図は、側壁エミッタを有する半導体装置の第1の実
施例の高拡大断面図である。 第6図から第7図までは、処理の各段階における、側壁
エミッタを有する半導体装置の第2の実施例の高拡大断
面図である。 第8図は、側壁エミッタを有する半導体装置の第2の実
施例の高拡大断面図である。 10:l板、 12:埋込層、 14:第1の誘電層、 16:第1のポリシリコン層、 18:第2の誘電層、 20:第1の開口部、22:第
2の開口部、 24:第1のエピタキシャル領域、 26;第2のエピタキシャル領域、 28:側壁エミッタ、 30:コレクタ、32:ベース
、 34ニスペーサ、 36:ベースコンタクト拡散部、 38:エミッタコンタクト、 40:コレクタコンタクト、 42:ベースコンタクト、 44:第2のポリシリコン層、 46:第3の誘電層。
エミッタを有する半導体装置の第1の実施例の高拡大断
面図である。 第5図は、側壁エミッタを有する半導体装置の第1の実
施例の高拡大断面図である。 第6図から第7図までは、処理の各段階における、側壁
エミッタを有する半導体装置の第2の実施例の高拡大断
面図である。 第8図は、側壁エミッタを有する半導体装置の第2の実
施例の高拡大断面図である。 10:l板、 12:埋込層、 14:第1の誘電層、 16:第1のポリシリコン層、 18:第2の誘電層、 20:第1の開口部、22:第
2の開口部、 24:第1のエピタキシャル領域、 26;第2のエピタキシャル領域、 28:側壁エミッタ、 30:コレクタ、32:ベース
、 34ニスペーサ、 36:ベースコンタクト拡散部、 38:エミッタコンタクト、 40:コレクタコンタクト、 42:ベースコンタクト、 44:第2のポリシリコン層、 46:第3の誘電層。
Claims (1)
- 【特許請求の範囲】 1、基板と、 前記基板上の第1の誘電層と、エミッタと接触しかつ該
エミッタ用の拡散源として作用するドープ部分を含む前
記第1の誘電層上の第1の多結晶半導体領域と、 該第1の多結晶半導体領域上の第2の誘電層と、前記第
1および第2の誘電層および前記第1の多結晶半導体領
域を貫いて前記基板から延び、エミッタと、ベースとコ
レクタ部とを含み、前記エミッタ部は前記第1と第2の
誘電層の間の位置にて前記第1の多結晶半導体領域の前
記部分と接触する第1のエピタキシャル領域と、 前記エミッタと、前記ベースと、前記コレクタとに電気
的に結合された複数個のコンタクトと、を具備すること
を特徴とする側壁エミッタを有する縦型半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/101,470 US4860077A (en) | 1987-09-28 | 1987-09-28 | Vertical semiconductor device having a sidewall emitter |
US101,470 | 1987-09-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01102961A true JPH01102961A (ja) | 1989-04-20 |
Family
ID=22284829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63209590A Pending JPH01102961A (ja) | 1987-09-28 | 1988-08-25 | 側壁エミッタを有する縦型半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4860077A (ja) |
EP (1) | EP0309772A3 (ja) |
JP (1) | JPH01102961A (ja) |
KR (1) | KR890005882A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5481100A (en) * | 1992-04-14 | 1996-01-02 | Riso Kagaku Corporation | Spirally arranged bar code |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0812866B2 (ja) * | 1989-07-07 | 1996-02-07 | 株式会社東芝 | バイポーラ型半導体装置 |
US5177582A (en) * | 1989-09-22 | 1993-01-05 | Siemens Aktiengesellschaft | CMOS-compatible bipolar transistor with reduced collector/substrate capacitance and process for producing the same |
US5252143A (en) * | 1990-10-15 | 1993-10-12 | Hewlett-Packard Company | Bipolar transistor structure with reduced collector-to-substrate capacitance |
JP3202223B2 (ja) * | 1990-11-27 | 2001-08-27 | 日本電気株式会社 | トランジスタの製造方法 |
US5208172A (en) * | 1992-03-02 | 1993-05-04 | Motorola, Inc. | Method for forming a raised vertical transistor |
US5198375A (en) * | 1992-03-23 | 1993-03-30 | Motorola Inc. | Method for forming a bipolar transistor structure |
KR100292330B1 (ko) * | 1992-05-01 | 2001-09-17 | 이데이 노부유끼 | 반도체장치와그제조방법및실리콘절연기판의제조방법 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4339767A (en) * | 1980-05-05 | 1982-07-13 | International Business Machines Corporation | High performance PNP and NPN transistor structure |
JPS5734365A (en) * | 1980-08-08 | 1982-02-24 | Ibm | Symmetrical bipolar transistor |
JPS59126671A (ja) * | 1983-01-10 | 1984-07-21 | Mitsubishi Electric Corp | 半導体装置 |
DE3586341T2 (de) * | 1984-02-03 | 1993-02-04 | Advanced Micro Devices Inc | Bipolartransistor mit in schlitzen gebildeten aktiven elementen. |
JPH0618198B2 (ja) * | 1984-02-15 | 1994-03-09 | 株式会社日立製作所 | 半導体装置 |
US4764799A (en) * | 1985-05-28 | 1988-08-16 | International Business Machines Corporation | Stud-defined integrated circuit structure |
US4764801A (en) * | 1985-10-08 | 1988-08-16 | Motorola Inc. | Poly-sidewall contact transistors |
DE3545244A1 (de) * | 1985-12-20 | 1987-06-25 | Licentia Gmbh | Strukturierter halbleiterkoerper |
-
1987
- 1987-09-28 US US07/101,470 patent/US4860077A/en not_active Expired - Fee Related
-
1988
- 1988-08-25 JP JP63209590A patent/JPH01102961A/ja active Pending
- 1988-09-05 EP EP88114448A patent/EP0309772A3/en not_active Withdrawn
- 1988-09-27 KR KR1019880012468A patent/KR890005882A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5481100A (en) * | 1992-04-14 | 1996-01-02 | Riso Kagaku Corporation | Spirally arranged bar code |
Also Published As
Publication number | Publication date |
---|---|
KR890005882A (ko) | 1989-05-17 |
EP0309772A2 (en) | 1989-04-05 |
US4860077A (en) | 1989-08-22 |
EP0309772A3 (en) | 1990-03-28 |
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