KR100644497B1 - 횡형 헤테로 바이폴라 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 기생용량이나 기생저항이 작고, 내부 베이스층의 저 저항화가 가능한 헤테로 바이폴라 트랜지스터 및 그 제조방법을 제공하는 것이다.
Si기판(150)과 BOX층(151) 및 반도체층(152)을 적층시킨 이른바 SOI구조로 된다. 그리고 반도체층(152)에는 실리콘으로 이루어지는 콜렉터(101)와, 콜렉터(101)를 둘러싸는 SiGeC/Si층(102)과, n형 폴리실리콘으로 이루어지는 에미터(103)와, 외부 베이스(104)를 구비한다. 내부 베이스(102a)는 Si1-xGexCy층으로 구성된다. 헤테로 접합을 이용하여 내부 베이스층의 저 저항화를 가능하게 하고, 또 에피택셜 성장에 의하여 형성된 Si1-xGexCy층으로 구성되는 내부 베이스에서의 불순물 확산을 억제할 수 있다.
Description
도 1의 (a), (b)는 본 발명 제 1 실시예의 횡형 헤테로 바이폴라 트랜지스터의 평면도 및 사시도.
도 2의 (a)~(h)는 본 발명 제 1 실시예의 횡형 헤테로 바이폴라 트랜지스터의 제조방법을 나타내는 단면도.
도 3의 (a), (b)는 제 1 실시예의 횡형 헤테로 바이폴라 트랜지스터의, 도 2의 (h)에 나타내는 영역 A에서의 횡방향 불순물 프로파일을 설명하기 위한 도면.
도 4의 (a), (b)는 제 1 실시예의 횡형 헤테로 바이폴라 트랜지스터의, 도 2의 (h)에 나타내는 영역 B에서의 횡방향 불순물 프로파일을 설명하기 위한 도면.
도 5는 제 2 실시예의 횡형 헤테로 바이폴라 트랜지스터의 평면도.
도 6의 (a), (b)는 제 3 실시예의 횡형 헤테로 바이폴라 트랜지스터의 평면도 및 단면도.
도 7의 (a)~(e)는 제 3 실시예의 횡형 헤테로 바이폴라 트랜지스터의 제조공정을 나타내는 단면도.
도 8은 제 4 실시예의 횡형 헤테로 바이폴라 트랜지스터의 단면도.
도 9의 (a)~(e)는 제 4 실시예의 횡형 헤테로 바이폴라 트랜지스터의 제조공 정을 나타내는 단면도.
도 10의 (a), (b)는 종래 문헌 중의 횡형 헤테로 바이폴라 트랜지스터의 평면도 및 단면도.
도 11의 (a)~(e)는 종래 문헌 중의 횡형 헤테로 바이폴라 트랜지스터의 제조공정을 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
101, 111, 201a : 콜렉터 102a, 112a, 202a : 내부 베이스
102b, 112b : 에미터 동작영역 103, 114, 203a : 에미터
104, 113, 202b : 외부 베이스 105, 115 : p형 폴리실리콘층
150, 250 : Si 기판 151, 251 : BOX층
152, 252 : 반도체층 160 : 폴리실리콘막
161, 206 : 산화막 201b : 콜렉터 콘택트
203b : 에미터 콘택트 207 : 슬릿
본 발명은 횡형 헤테로 바이폴라 트랜지스터 및 그 제조방법에 관하며, 특히 SOI(silicon on insulator) 등의 절연성 기판 상에 형성된 Si/Si1-xGex, Si/Si
1-x-yGexCy 등의 헤테로 구조를 이용한 것에 관한다.
종래, 절연층 상에 실리콘층을 적층시켜 이루어지는 SOI(silicon on insulator) 기판 상에, CMOS 디바이스나 바이폴라 트랜지스터를 형성함에 따라 트랜지스터 동작전압의 저 전압화, 완전한 소자간 분리, 기생용량의 저감 등을 도모하여 트랜지스터의 우수한 특성을 얻기 위한 기술이 제안되었다. 특히, 고주파 신호를 취급하는 통신기기의 송수신부에서는 아날로그 회로와 디지털 회로간의 누화(crosstalk)가 문제되는데, SOI기판을 이용함으로써 종래 기술보다 대폭적인 누화 제거를 기대할 수 있다.
한편, 최근에는 실리콘 프로세스를 이용한 기술에서는 어려웠던 고주파의 주파수 영역에서 동작할 수 있는 소자로서, Si/SiGe 등의 헤테로 구조를 이용한 헤테로 바이폴라 트랜지스터가 실용화되고 있다. 이것들은 베이스의 밴드 갭이 에미터의 밴드 갭보다 작은 헤테로 구조를 이용함으로써, 베이스로부터 에미터로의 캐리어 역주입이 억제되므로, 베이스의 불순물 농도를 Si 호모접합형 바이폴라 트랜지스터보다 높게 하여 베이스의 저항을 작게 할 수 있는 등, Si 호모접합형 바이폴라 트랜지스터에 비하여 우수한 특성이 얻어진다.
또 최근의 일칩화(one chip system)의 요구에 수반되는 BiCMOS 기술에 있어서는, CMOS 디바이스와 바이폴라 트랜지스터를 동일 칩 상에 형성하는 것이 요구되고 있다. 그러나 바이폴라 트랜지스터를 SOI기판 상에 형성하고자 하면, 종래의 종형 바이폴라 트랜지스터 구조에서는 실리콘층의 두께를 어느 정도 두껍게 할 필요가 있는 한편, CMOS 디바이스에 대해서는 실리콘층을 얇게 하는 것이 고속동작이나 리크전류를 억제하는 데 필요하다. 하지만 CMOS 디바이스 영역과 바이폴라 트 랜지스터 영역에서 두께가 서로 다른 실리콘층을 설치하는 것은 공정의 번잡을 초래하게 된다.
그래서 바이폴라 트랜지스터 영역에서도 CMOS 디바이스 영역과 같은 두께의 실리콘층을 이용하기 위한 방법으로서, SOI기판 상에 횡형 헤테로 바이폴라 트랜지스터를 형성하고자 하는 제안이 나왔다. 즉 횡형 헤테로 바이폴라 트랜지스터 구조를 채용함으로써, 두 영역에서 같은 두께의 실리콘층 이용이 가능해지고, 대폭적인 공정의 간략화가 가능해진다. 또 횡형 헤테로 바이폴라 트랜지스터 구조로 함으로써, SOI기판을 이용하여 형성된 종형 바이폴라 트랜지스터보다 한층 기생저항이 작아지고, 고속동작에 관해서도 유리하다는 보고도 있다.
도 10의 (a), (b)는 이와 같은 횡형 헤테로 바이폴라 트랜지스터의 시행 일례인 문헌(A 31GHz fmax Lateral BJT on SOI Using Self-Aligned External Base Formation Technology: T.Shino et.al. 1998 IEEE)에 개시된, SOI 상에 설치된 횡형 헤테로 바이폴라 트랜지스터의 평면도 및 단면도이다. 도 10에 도시한 바와 같이 횡형 헤테로 바이폴라 트랜지스터는 실리콘 산화막으로 이루어지는 BOX층(1001) 및 실리콘층(1009)을 포함하는 SOI기판 상에 형성된다. SOI기판을 이용함으로써 트랜지스터 동작영역의 기생용량을 저감할 수 있다. 실리콘층(1009)의 두께는 0.1㎛이다. 실리콘층(1009)에는, 붕소(B)가 도핑된, 가늘고 긴 직사각형의 p형 내부 베이스층(1004)과, 내부 베이스층(1004) 양단의 짧은 변에 접속되고 내부 베이스층(1004) 보다 고농도의 붕소가 도핑된 2개의 외부 베이스층(1006)과, 내부 베이스층(1004)의 긴 변을 끼고 설치된 n형 에미터(1005) 및 콜렉터(1002)를 구비 한다. 에미터(1005)에는 고농도의 비소(As)가 도핑되고, 콜렉터(1002)에는 불균일한 농도의 비소가 도핑된다. 즉 콜렉터(1002)에서는, 내부 베이스층(1004) 및 외부 베이스층(1006)에 가까운 부분에서는 내압을 올리기 위하여 비소 농도가 낮아지며, 내부 베이스층(1004) 및 외부 베이스층(1006)으로부터 멀어짐에 따라 비소 농도가 높아지는 식의 역행 구조로 된다. 또 베이스 전극, 에미터 전극, 콜렉터 전극 서로간의 기생용량이 작아지도록, 외부 베이스층(1006)과 에미터(1005) 및 콜렉터(1002)의 전극 형성부는, 되도록 서로 떨어지도록 각 영역의 바깥쪽 선단에 설치된다. 상기 문헌에는, 이와 같은 횡형 헤테로 바이폴라 트랜지스터에 의하여 31GHz라는 최대 발진 주파수(fmax)가 얻어진 것이 보고되어 있다.
도 11의 (a)~(e)는 상기 문헌에 기재된 바이폴라 트랜지스터의 제조방법을 도시한 사시도이다.
우선, 도 11의 (a)에 도시한 공정에서, 인(P)이 도입된 n형 실리콘층(1009) 상에 산화막 및 실리콘질화막(도시생략)을 형성한 후, 실리콘질화막(SiN) 상에 NPN 활성영역을 피복하는 어레이형의 레지스트 마스크(1108)를 형성한다. 다음으로 레지스트 마스크(1108)의 위쪽으로부터 실리콘층(1009)의 NPN 활성영역(1107)을 제외한 영역에 붕소를 도즈량(dose) 4×1015atomsㆍcm-2로 이온주입하여 P+확산영역을 형성한다. 그 다음 도 11의 (b)에 도시한 공정에서, 레지스트 마스크(1108)를 마스크로 하여 SiN막을 패터닝한 후, 사이드 에칭으로써 레지스트 마스크(1108)의 끝에서 약 0.2㎛만큼 안쪽으로 옵셋된 SiN 마스크(1110)를 형성한 뒤, 레지스트 마스크(1108)를 제거한다. 다음으로 도 11의 (c)에 도시한 공정에서, SiN 마스크(1110)와 교차하도록 TEOS 마스크(1111)를 형성하고, 또 실리콘층(1009) 중 SiN 마스크(1110) 및 TEOS 마스크(1111)에 의하여 피복된 영역을 제외한 영역에, 붕소를 도즈량 1×1014atomsㆍcm-2, 가속 전압 25keV의 조건으로 이온주입한다. 다음으로 도 11의 (d)에 도시한 공정에서, SiN 마스크(1110) 및 TEOS 마스크(1111)를 제거한다. 이 때, 내부 베이스층(1004)의 폭은, 주입한 붕소가 TEOS 마스크(1111)의 단부에서 확산된 거리에 따라 정해진다. 마지막으로 도 11의 (e)에 도시한 공정에서, 에미터, 콜렉터가 될 부분을 메사 에칭한 후, 각각 비소를 도즈량 1×1015atomsㆍcm-2, 가속 전압 120keV의 조건과 도즈량 1×1016atomsㆍcm
-2, 가속 전압 65keV의 조건으로 이온주입한다. 실리콘층(1009)은, 이 이온주입에 의하여 비결정화되므로, 1050℃, 20sec의 RTA와, 850℃, 60min의 전기가마 열처리에 의하여 재결정화 된다.
이상과 같은 공정에 의하여 횡형이며 기생용량이 작고, f max가 높은 고속동작이 가능한 바이폴라 트랜지스터를 형성할 수 있다.
그러나 상기 문헌에 기재된 종래의 기술에서는, 내부 베이스(1104)의 폭이 붕소의 확산거리에 의하여 정해지기 때문에 원하는 불순물 분포가 안정적으로 얻어지기 어렵다는 문제가 있다. 또 에미터(1105), 콜렉터(1102)의 형성범위도 n형 불순물의 확산거리에 의하여 정해지기 때문에 준급한 pn접합을 형성하기가 어렵다는 문제도 있다.
본 발명의 목적은 횡형 헤테로 바이폴라 트랜지스터를 SOI기판에 형성할 때, 내부 베이스층의 폭 등을 원하는 크기로 정밀도 높게 완성할 수 있는 수단을 강구함으로써, 안정된 특성을 갖는 횡형 헤테로 바이폴라 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명의 제 1 횡형 헤테로 바이폴라 트랜지스터는, 절연층을 갖는 기판과, 상기 절연층 상에 설치된 메사형의 제 1 반도체층과, 상기 제 1 반도체층 측면에 에피택셜 성장에 의하여 형성되고 상기 제 1 반도체층과는 밴드 갭이 다른 제 2 반도체층과, 상기 제 2 반도체층 측면 상에 에피택셜 성장에 의하여 형성되고 상기 제 2 반도체층과는 밴드 갭이 다른 제 3 반도체층을 구비하며, 상기 제 2 반도체층의 적어도 일부가 제 2 도전형의 내부 베이스층으로 된다.
이로써 내부 베이스층이 되는 제 2 반도체층의 횡방향 두께가 불순물 이온 주입이 아닌 에피택셜 성장에 의하여 결정된다. 따라서 내부 베이스층의 횡방향 두께가 고 정밀도로 형성되게 된다. 또 내부 베이스층이, 불순물 이온 주입이 아닌 에피택셜 성장에 의하여 형성되므로, 횡방향으로 성장시키면서 불순물의 in-situ 도핑이 가능한 구조로 되는 것에서, 불순물 확산이 작고 준급한 불순물 농도 분포가 얻어진다.
또 적어도 상기 제 1 반도체층이 제 1 도전형 콜렉터가 되고, 상기 제 3 반도체층의 적어도 일부가 제 1 도전형 에미터 동작 영역으로 되는 구조를 채용할 수 있다.
상기 제 2 반도체층에 접촉하는 제 2 도전형의 외부 베이스층을 추가로 구비함으로써 전극의 형성이 용이해진다.
상기 제 2 반도체층의 밴드 갭이 상기 제 3 반도체층의 밴드 갭보다 작음으로써, 내부 베이스층으로서 기능하는 제 2 반도체층으로부터 에미터 동작영역으로 기능하는 제 3 반도체층으로의 캐리어 역주입이 억제되는 결과, 제 2 반도체층의 불순물 농도를 호모 접합형 바이폴라 트랜지스터의 농도보다 높게 하여 베이스 저항을 작게 할 수 있게 된다.
상기 제 1 및 제 3 반도체층은 실리콘층으로 구성되고, 상기 제 2 반도체층은 Si, Ge 및 C 중 적어도 어느 2가지를 포함하는 합금으로 구성됨으로써, 실리콘 프로세스를 이용하여 불순물 확산이 억제된 헤테로 바이폴라 트랜지스터의 형성이 가능해진다.
상기 제 1 반도체층의 주면을 {110}면으로 하고, 상기 제 1 반도체층의 상기 제 2 반도체층과 접하는 측면을 {111}면으로 함으로써, 제 1 반도체층의 습식에칭을 이용한 평활한 측면이 얻어지게 된다.
본 발명의 제 1 횡형 헤테로 바이폴라 트랜지스터의 제조방법은, 절연층상에 반도체층이 설치되어 이루어지는 기판의 상기 반도체층 상에 에칭 마스크를 형성하는 공정(a)과, 상기 에칭 마스크를 이용하고, 드라이에칭을 포함하는 에칭으로써 상기 반도체층을 패터닝하여 메사형의 제 1 반도체층을 형성하는 공정(b)과, 상기 제 1 반도체층의 적어도 하나의 측면상에 상기 제 1 반도체층과는 밴드 갭이 다른 제 2 반도체층을 에피택셜 성장시키는 공정(c)과, 상기 제 2 반도체층의 측면상에, 상기 제 2 반도체층과는 밴드 갭이 다른 제 3 반도체층을 에피택셜 성장시키는 공정(d)을 포함하며, 적어도 상기 제 1 반도체층을 제 1 도전형 콜렉터로서 기능하게 하고, 상기 제 2 반도체층의 적어도 일부를 제 2 도전형 내부 베이스층으로서 기능하게 하며, 상기 제 3 반도체층의 적어도 일부를 제 1 도전형 에미터 동작영역으로서 기능하게 하는 방법이다.
이 방법에 의하여, 내부 베이스층이 되는 제 1 반도체층의 횡방향 두께가 불순물 이온 주입이 아닌 에피택셜 성장에 의하여 결정된다. 따라서 내부 베이스층의 횡방향 두께가 고 정밀도로 된다. 또 내부 베이스층이 불순물 이온 주입이 아닌 에피택셜 성장에 의하여 형성되므로 횡방향으로 성장시키면서 불순물의 in-situ 도핑이 가능하게 됨으로써 불순물 확산이 작고 준급한 불순물 농도 분포가 얻어진다.
상기 공정(b)에서는, 드라이에칭으로 상기 반도체층을 에칭 마스크 형상으로 패터닝한 후, 상기 에칭 마스크를 남긴 채 패터닝된 상기 반도체층의 측부를 습식에칭함으로써, 상기 제 1 반도체층을 형성하는 것이 패터닝 정밀도를 높게 유지하면서 에칭 손상을 제거할 수 있다는 점에서 바람직하다.
상기 공정(d) 후에 기판상에 다결정 반도체막을 퇴적시키는 공정(e)과, 상기 다결정 반도체막을 CMP에 의하여 평탄화시켜 적어도 상기 제 3 반도체층에 접하는 에미터를 형성하는 공정(f)을 추가로 포함함으로써 에미터 동작영역에 인접하는 저 저항의 에미터를 간단하게 형성할 수 있다.
상기 공정(e)시, 또는 후에 상기 다결정 반도체막의 제 1 영역에는 제 1 도전형 불순물을, 제 2 영역에는 제 2 도전형 불순물을 각각 도입하고, 상기 다결정 반도체막 중 적어도 상기 제 1, 제 2 영역 사이에 위치하는 부분을 제거하여, 상기 제 3 반도체층에 접촉하는 에미터를 상기 제 1 영역에서 형성하는 한편, 상기 제 2 반도체층에 접촉하는 외부 베이스층을 상기 제 2 영역에서 형성하는 공정(g)을 추가로 포함시킴으로써 폴리실리콘 등의 다결정막을 이용하여 저 저항 에미터나 외부 베이스층을 쉽게 형성할 수 있다.
상기 불순물 도입은 마스크를 이용한 이온주입에 의하여 실행되는 것이 바람직하다.
상기 공정(g)은, 습식에칭에 의하여 실행되는 것이 바람직하다.
상기 공정(a)에서는, 상기 절연층상의 반도체층으로서 주면이 {110}면인 것을 이용하고, 또 상기 공정(b)에 있어서, 상기 제 1 반도체층의 상기 제 2 반도체층과 접하는 측면이 {111}면이 되도록 상기 에칭 마스크를 형성함으로써 에칭 속도가 특히 느리고 평활한 평면이 얻어지는 {111}면을 이용하여 횡방향 두께가 균일한 내부 베이스층이 얻어진다.
상기 공정(b)에서는 에틸렌디아민, 피로카테콜, KOH, 히드라딘 중 적어도 어느 하나를 포함하는 에칭액을 이용하는 결정 이방성 에칭을 실행하는 것이 바람직하다.
본 발명의 제 2 횡형 헤테로 바이폴라 트랜지스터는, 절연층 상에 설치된 횡형 헤테로 바이폴라 트랜지스터로서, 콜렉터가 될 제 1 반도체층과, 상기 제 1 반 도체층의 적어도 한 측면과 접하여 설치되고, 상기 제 1 반도체층보다 밴드 갭이 작은 내부 베이스가 될 제 2 반도체층과, 상기 제 2 반도체층의 측면에 접하여 설치되고 상기 제 2 반도체층보다 밴드 갭이 큰 에미터가 될 제 3 반도체층과, 상기 제 1, 제 3 반도체층의 측면에 접촉하는 제 1 전극 및 제 2 전극과, 상기 제 2 반도체층의 상면에 접하여 설치되는 제 3 전극을 구비한다.
이로써 비교적 간소한 구성으로, 절연층 상에 기생용량과 기생저항이 작고, 베이스 저항이 낮은 등의 우수한 특성을 발휘할 수 있는 횡형 헤테로 바이폴라 트랜지스터가 얻어지게 된다.
상기 제 1, 제 2 전극은 금속으로 구성됨으로써 특히 에미터 및 콜렉터의 저 저항화가 가능해진다.
본 발명의 제 2 횡형 헤테로 바이폴라 트랜지스터의 제조방법은, 절연층 상에 제 1 도전형 불순물을 포함하는 제 1 반도체층이 설치되어 이루어지는 기판의 상기 제 1 반도체층에 제 1 도전형 불순물을 도입하는 공정(a)과, 상기 제 1 반도체층 상에 폭 200㎚ 이하의 슬릿을 갖는 에칭 마스크를 형성하는 공정(b)과, 상기 에칭 마스크를 이용한 에칭에 의하여 상기 반도체층의 상기 슬릿 아래쪽에 위치하는 부분을 제거하여 상기 제 1 반도체층을 관통하는 홈을 형성하는 공정(c)과, 상기 제 1 반도체층의 상기 홈의 양 측면에서 상기 제 1 반도체층과는 밴드 갭이 다른 제 2 반도체층을, 상기 홈을 매입하도록 에피택셜 성장시키는 공정(d)과, 상기 절연층 중 상기 슬릿 양쪽의, 상기 제 1 반도체층의 위쪽에 위치하는 영역에 개구부를 형성하는 공정(e)과, 상기 절연층의 상기 개구부에서 상기 제 1 반도체층의 습식에칭을 실시하여 빈틈부를 형성함과 동시에, 상기 제 2 반도체층 양쪽에 상기 제 1 반도체층의 각 일부를 남기는 공정(f)과, 상기 빈틈부를 매입하는 제 1, 제 2 전극을 형성하는 공정(g)과, 상기 절연층의 슬릿을 매입하여 상기 제 2 반도체층과 접촉하는 제 3 전극을 형성하는 공정(h)을 포함하며, 상기 제 1 반도체층 중 상기 제 2 반도체층 양쪽에 남겨진 상기 각 일부를 콜렉터와 에미터 동작영역으로 각각 기능하게 하고, 상기 제 2 반도체층을 내부 베이스층으로서 기능하게 하는 방법이다.
이 방법에 의하여 절연층 상에, 간소한 공정으로 기생용량과 기생저항이 작고, 베이스 저항이 낮은 등의 우수한 특성을 발휘할 수 있는 횡형 헤테로 바이폴라 트랜지스터를 형성할 수 있다.
상기 공정(f)에서는, 에틸렌디아민, 피로카테콜, KOH 및 히드라딘 중 적어도 어느 하나를 이용한 결정 이방성 에칭을 실행하는 것이 바람직하다.
상기 공정(a)에서는, 상기 제 1 반도체층에 제 1 도전형 불순물 이온을 주입하는 제 1회 이온주입과, 상기 제 1 반도체층 중 일부에 상기 제 1회 이온주입보다 고농도의 불순물 이온을 주입하는 제 2회 이온주입을 행하며, 상기 콜렉터를, 상기 제 1 반도체층 중 상기 제 2회 이온주입이 실행되지 않고 상기 제 1회 이온주입이 실행된 부분에서 형성하고, 상기 에미터 동작영역을, 상기 제 1 반도체층 중 상기 제 1, 제 2 이온주입이 실행된 부분에서 형성함으로써 에미터 동작영역과 콜렉터를 각각 바이폴라 트랜지스터의 동작에 최적의 불순물 농도로 조정하는 것이 가능해진다.
상기 제 1 반도체층으로서 실리콘층을 이용하고, 상기 제 2 반도체층으로서 Si, Ge, C 중 적어도 어느 2가지를 포함하는 합금을 이용함으로써, 실리콘 프로세스를 이용한 횡형 헤테로 바이폴라 트랜지스터의 제조가 가능해진다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
- 실시예 -
(제 1 실시예)
도 1의 (a), (b)는 본 발명 제 1 실시예의 횡형 헤테로 바이폴라 트랜지스터의 평면도 및 사시도이다.
도 1의 (a), (b)에 도시한 바와 같이, 본 실시예의 횡형 헤테로 바이폴라 트랜지스터는 Si기판(150)과, Si기판(150) 상에 설치된 실리콘 산화막으로 이루어지는 BOX층(151)과, BOX층(151) 상에 설치된 반도체층(152)을 구비하는, 이른바 SOI구조로 된다. 그리고 반도체층(152)에는 거의 정방형의 평면형상을 갖는 n형 단결정 실리콘으로 이루어지는 콜렉터(101)와, 콜렉터(101)를 둘러싸는 고리형의 p형 SiGeC층 및 n형 Si층으로 이루어지는 SiGeC/Si층(102)과, n형 폴리실리콘으로 이루어지는 에미터(103)와, p형 폴리실리콘층(105)을 구비한다. SiGeC/Si층(102) 중 콜렉터(101)와 에미터(103)간에 개재하는 부분에서, p형 SiGeC층(도 중의 점선보다 안쪽 부분)에 의하여 구성되는 부분이 내부 베이스층(102a)이고, SiGeC/Si층(102) 중 콜렉터(101)와 에미터(103)간에 개재하는 부분에서, n형 Si층(도 중의 점선보다 바깥 부분)에 의하여 구성되는 부분이 에미터 동작영역(102b)이며, SiGeC/Si층(102) 중 내부 베이스층(102a) 및 에미터 동작영역(102b)을 제외한 부분(102c)과 p형 폴리실리콘층(105)에 의하여 외부 베이스(104)가 구성된다.
콜렉터(101)는 두께가 약 200㎚이고 변의 길이는 약 0.6㎛이며, 콜렉터(101) 내에는 농도 약 1×1019atomsㆍcm-3의 안티몬(Sb)(인 또는 비소라도 됨)이 도핑된다. 콜렉터(101)의 주면은 {110}면이고, 측면은 평활한 {111}면이다. 단 콜렉터(101)의 주면은 {110}면이 아니라도 되며, 측면이 {111}면이 아니라도 된다. 또 본 실시예에서 내부 베이스(102a)는, 농도가 약 2×1018atomsㆍcm-3의 붕소를 포함하고 경사조성을 갖는 Si1-xGexCy층에 의하여 구성되지만, 탄소를 포함하지 않는 SiGe(예를 들어 경사조성을 갖는 Si1-xGex 등)에 의하여 구성되어도 된다. 단 탄소를 미량이라도 포함함으로써 특히 불순물 확산을 방지하는 효과가 크다. 또한 에미터 동작영역(102b)은 농도가 약 1×1018atomsㆍcm-3 이상의 인을 포함하는 단결정 Si에 의하여 구성된다. 에미터(103)는 농도가 약 1×1020atomsㆍcm-3 이상의 인을 포함하는 n형 폴리실리콘으로 구성된다. 여기서 인 대신 비소가 도핑되어도 된다. 즉 에미터 동작영역-내부 베이스-콜렉터간에, Si/SiGeC/Si의 헤테로 접합이 형성된다. 또 외부 베이스(104)는 농도가 약 1×1020atomsㆍcm-3의 붕소를 포함하는 폴리실리콘으로 구성되며, 외부 베이스(104)는 내부 베이스(102a)에 대한 콘택트 영역으로서 기능한다.
여기서, 콜렉터(101)는 n형 불순물(안티몬) 농도가 내부 베이스(102a)로부터 멀어짐에 따라 고농도로 되는 역행 구조를 갖는다. 또 내부 베이스(102a)에서, 게르마늄(Ge)(또는 Ge 및 C)의 함유율이 콜렉터(101)로부터 멀어질수록 작아지는 경사조성으로 되어 내부 베이스(102a)에서의 전자 이동도가 높아지는 구조로 된다. 단 콜렉터(101)의 역행이나 내부 베이스(102a)의 경사조성을 반드시 설치할 필요는 없다.
다음으로 본 실시예의 횡형 헤테로 바이폴라 트랜지스터의 제조방법에 대하여 도 2의 (a)~(h)를 참조하면서 설명하기로 한다.
우선, 도 2의 (a)에 도시한 공정에서, Si기판(150)과, 실리콘 산화막으로 이루어지는 BOX층(151)과, BOX층(151) 상에 형성된 Si막으로 구성되는 SOI기판을 형성한다. SOI기판의 형성방법은, 주지의 방법(예를 들어 SIMOX법 등) 중 어느 것을 채용하여도 되지만, 본 실시예에서는 실리콘 산화막이 표면에 형성된 실리콘웨이퍼와 그렇지 않은 실리콘웨이퍼를, 실리콘 산화막이 사이에 끼워지도록 실리콘웨이퍼끼리 마주 붙인 후, 한쪽 실리콘웨이퍼를 연마하여 얇게 하는 방법을 채용한다. BOX층(151) 상의 Si막에는, 농도가 약 1×1019atomsㆍcm-3의 안티몬(비소 또는 인이라도 됨)을 도핑해 둔다. 그리고 Si막을 패터닝하여 코너가 둥글려진 정방형 콜렉터(101)(메사부)를 형성한다. 이때 주면이 {110}면인 Si막 상에 형성된 <211>방향으로 평행한 변을 갖는 정방형 레지스트 마스크를 이용한 습식에칭으로, 결정 방위에 따른 에치 속도의 이방성을 이용하여 콜렉터(101)의 측면을 매우 평활한 {111}면으로 할 수 있다. 단 콜렉터(101)의 형성방법은 Si막 상에 콜렉터(101)를 피복 하는 에칭 마스크를 형성한 다음 이를 이용한 드라이에칭을 행해도 된다.
다음으로 도 2의 (b)에 도시한 공정에서, CVD(Chemical Vapor Deposition) 또는 UHV-CVD(Ultra High Vacuum-CVD)에 의하여, 콜렉터(101)의 메사부 측면상에 콜렉터(101)의 일부가 되는, 두께 약 120㎚의 비도프 Si층을 에피택셜 성장시킨다. 이때 Si층에는 에피택셜 공정에서, 콜렉터(101)의 메사부로부터 안티몬(Sb)이 확산되어 역행 불순물 농도 프로파일이 형성된다. 그 후, 농도가 2×1018atomsㆍcm-3 정도의 붕소를 in-situ 도핑하면서, 탄소 함유율을 일정(약 2%)하게, 또 게르마늄 함유율을, 후술하는 도 3에 도시한 바와 같이 경사지게 하면서 횡방향 두께 약 80㎚의 SiGeC층을 에피택셜 성장시킨 후, 횡방향 두께 약 10㎚의 비도프 Si층을 형성함으로써 SiGeC/Si층(102)을 형성한다. 이와 같이 SiGeC/Si층(102) 중의 SiGeC층이 2%의 탄소를 포함함으로써, 나중의 열처리 공정에서의 붕소 확산을 더욱 확실하게 방지할 수 있고, 더욱 준급한 불순물 농도 프로파일을 갖는 헤테로 접합부를 실현할 수 있다.
다음, 도 2의 (c)에 도시한 공정에서, 기판 상에 폴리실리콘막(160)을 퇴적시킨 후, 도 2의 (d)에 도시한 공정에서, 폴리실리콘막(160)을 CMP(Chemical Mechanical Polishing) 등의 방법으로 에치 백하여 평탄화 한다.
다음으로, 도 2의 (e)에 도시한 공정에서, 기판 상에 산화막(161)을 형성한 후, 폴리실리콘막(160) 중 외부 베이스(104)가 될 부분에는 붕소의 농도가 약 1×1020atomsㆍcm-3 이상이 되도록 붕소이온을 주입하고, 에미터(103)가 될 부분에는 인(비소 또는 안티몬이라도 됨)을 농도 약 1×1020atomsㆍcm-3 이상이 되도록 이온주입하여 도핑을 실시한다. 여기서 도 2의 (e)에 도시한 공정 후에 있어서 Si기판(150) 및 BOX층(151)의 도시는 생략한다.
다음에, 이대로는 외부 베이스(104)와 에미터(103)가 폴리실리콘막(160)의 비도프 부분을 통하여 리크될 가능성이 있으므로, 이하의 처리에 의하여 폴리실리콘막(160)의 일부를 제거하고 양쪽이 서로 전기적으로 절연되는 상태로 한다. 즉 도 2의 (f)에 도시한 공정에서, 폴리실리콘막(160)의 불순물 이온이 주입된 부분으로부터 소정의 거리를 두고 산화막(161)에 개구를 형성한 후, 도 2의 (g)에 도시한 공정에서, 습식에칭에 의하여 폴리실리콘막(160)을 SiGeC/Si층(102)에 도달할 때까지 에칭한다. 이때, 폴리실리콘과 실리콘 사이의 에칭 선택비가 높은 에칭액을 이용함으로써, SiGeC/Si층(102)에 손상을 주지 않고 절연을 도모할 수 있다. 그 후, 이온 주입된 불순물을 활성화시키기 위한 열처리(어닐)를 실시한다. 이 열처리에 의하여, 에미터(103)를 구성하는 폴리실리콘 중에 도핑된 인 등의 n형 불순물이, 에미터 동작영역(102b)의 비도프 실리콘까지 확산되어, npn바이폴라 트랜지스터의 에미터 영역으로서 기능하게 된다.
다음, 도 2의 (h)에 도시한 공정에서, 산화막(161)을 제거하면, 도 1의 (b)에 도시한 구조를 갖는 횡형 헤테로 바이폴라 트랜지스터가 얻어진다.
도 3의 (a), (b)는 본 실시예의 횡형 헤테로 바이폴라 트랜지스터의, 도 2의 (h)에 도시한 영역 A에서의 횡방향 불순물 프로파일을 설명하기 위한 도면이다. 또 도 4의 (a), (b)는 본 실시예의 횡형 헤테로 바이폴라 트랜지스터의, 도 2의 (h)에 도시한 영역 B에서의 횡방향 불순물 프로파일을 설명하기 위한 도면이다.
도 3의 (a), (b) 및 도 4의 (a), (b)에 도시한 바와 같이, 콜렉터(101)에서는, 내압을 높이기 위하여 내부 베이스(102a)에 가까운 쪽으로부터 먼 쪽을 향하여 불순물인 안티몬의 농도가 높아져 가는 역행 분포가 형성된다. 내부 베이스(102a) 중의 게르마늄(Ge) 함유율은 드리프트 전계를 발생시키기 위하여 경사진다. 또 폴리실리콘으로 이루어지는 에미터(103) 중의 인 농도는 5×1020atomsㆍcm-3 정도의 고농도로 일정하지만, 확산에 의하여 내부 베이스(102a) 중으로 확산된다. 이 확산 농도는 되도록 낮은 것이 바람직하다. 또 외부 베이스(104)에는 고농도의 붕소가 도핑되지만, 내부 베이스(102a)와 같은 극성의 불순물이 도핑되므로 전기적으로는 내부 베이스(102a)와 하나로 되어 거의 같은 전위로 유지된다.
본 실시예에 의하면, 내부 베이스(102a)의 횡방향 두께를, 불순물 이온 주입이 아닌 in-situ 도핑에 따른 에피택셜 성장에 의하여 결정하므로, 내부 베이스(102a)의 횡방향 두께가 포토 리도그래피의 정밀도나 불순물 확산의 정도에 좌우되는 일이 없다. 또 내부 베이스층(102A)이 불순물 이온 주입이 아닌 in-situ 도핑에 따른 에피택셜 성장에 의하여 결정되므로, 불순물 확산이 억제되어 비교적 준급한 불순물 농도 분포가 얻어진다. 더욱이 본 실시예에서는, 내부 베이스층(102a)이 SiGeC층에 의하여 구성되므로 탄소의 존재에 의하여 열처리 공정에서의 불순물 확산이 억제되고, 불순물 농도 프로파일도 붕괴되는 일없이 유지된다. 여기서 SiGeC층 대신 SiGe층에 의하여 내부 베이스층(102a)을 구성하여도, SiGe층 중의 불순물 확산속도는 Si층 중의 확산속도보다 작으므로 불순물 농도 프 로파일을 적정하게 유지하는 효과가 어느 정도 얻어진다.
더욱이 본 실시예의 횡형 헤테로 바이폴라 트랜지스터에서는, SiGeC/Si 헤테로 접합을 이용하므로, Si 호모 접합을 이용한 상기 문헌에 기재된 횡형 헤테로 바이폴라 트랜지스터에 비해 다음과 같은 효과를 발휘할 수 있다. 즉 내부 베이스층의 밴드 갭이 에미터 동작영역의 밴드 갭보다 작으므로 내부 베이스층으로부터 에미터 동작영역으로의 캐리어 역 주입이 억제되는 결과, 내부 베이스층의 불순물 농도를 호모 접합형 바이폴라 트랜지스터의 농도보다 높게 하여 베이스 저항을 작게 할 수 있다.
여기서 SOI기판을 이용하므로, 상기 문헌의 기술과 마찬가지로 기생용량이 작고 fmax가 높으며 고속동작에 알맞는 횡형 헤테로 바이폴라 트랜지스터를 얻을 수 있다.
또 도 1에 도시한 구조에서, 부호 101로 표시되는 메사형의 단결정 Si층을 콜렉터가 아닌 에미터로 하고, 부호 103으로 표시되는 폴리실리콘층을 에미터가 아닌 콜렉터 인출층으로 하며, 부호 102b로 표시되는 단결정 Si층을 콜렉터로 하여도 된다. 이 경우에는, 특히 내압이 높은 바이폴라 트랜지스터가 얻어진다. 또한 이 경우에, 콜렉터가 되는 단결정 Si영역은 횡방향 두께가 0.2㎛ 정도 이상인 것이 바람직하며, 본 실시예의 콜렉터와 마찬가지로 내압을 높이기 위하여 내부 베이스(102a)에 가까운 쪽부터 먼 쪽을 향하여 불순물인 안티몬의 농도가 높아져 가는 역행 분포가 형성되는 것이 바람직하다.
(제 2 실시예)
다음으로 제 1 실시예에서의 횡형 헤테로 바이폴라 트랜지스터의 변형예인 제 2 실시예에 대하여 설명하기로 한다.
도 5는 본 실시예의 횡형 헤테로 바이폴라 트랜지스터의 평면도이다. 본 실시예에서는, npn트랜지스터로서 기능하는 부분의 구조는, 상기 제 1 실시예와 마찬가지이다.
도 5에 도시한 바와 같이 본 실시예의 횡형 헤테로 바이폴라 트랜지스터는, 제 1 실시예와 마찬가지로 Si기판과, Si기판 상에 설치된 실리콘 산화막으로 이루어지는 BOX층과, BOX층 상에 설치된 반도체층을 구비하는 이른바 SOI 구조로 된다. 도 5에는 반도체층만 표시된다. 그리고 반도체층에는 p형 SiGeC층 및 n형 Si층으로 구성되는 직선형상의 SiGeC/Si층(112)이 설치되며, SiGeC/Si층(112) 양쪽에 n형 불순물을 포함하는 단결정 실리콘으로 이루어지는 콜렉터(111)와, n형 불순물을 포함하는 폴리실리콘으로 이루어지는 에미터(113)가 설치된다. 또 SiGeC/Si층(112) 중 중앙 직선부의 양단에는 p형 불순물을 포함하는 폴리실리콘으로 이루어지는 외부 베이스(114)가 설치된다. 그리고 SiGeC/Si층(112) 중 p형 SiGeC층(도 중의 해칭된 부분)에 의하여 구성되는 부분이 내부 베이스층(112a)이고, SiGeC/Si층(112) 중 n형 Si층(도 중 백지 부분)에 의하여 구성되는 부분이 에미터 동작영역(112b)이다.
콜렉터층(111)은 두께 약 200㎚이고 변 길이가 약 1.0㎛로, 콜렉터(111) 내에는 농도 약 1×1019atomsㆍcm-3의 안티몬(인 또는 비소라도 됨)이 도핑된다. 콜렉터(111)의 주면은 {110}면이고, 그 측면은 평활한 {111}면이다. 또 본 실시예에서 내부 베이스(112a)는 농도 약 2×1018atomsㆍcm-3의 붕소를 포함하고, 경사조성을 갖는 Si1-xGexCy층으로 구성되지만, 탄소를 포함하지 않는 SiGe(예를 들어 경사조성을 갖는 Si1-xGex 등)으로 구성되어도 된다. 단, 탄소를 미량이라도 포함함으로써 특히 불순물 확산을 방지하는 효과가 크다. 또 에미터 동작영역(112a)은 농도 약 1×1018atomsㆍcm-3 이상의 인(또는 비소)을 포함하는 단결정 Si으로 구성된다. 에미터(113)는 농도 약 1×1020atomsㆍcm-3 이상의 인(또는 비소)을 포함하는 n형 폴리실리콘으로 구성된다. 즉 에미터 동작영역-내부 베이스-콜렉터간에 Si/SiGeC/Si의 헤테로 접합이 형성된다. 또한 외부 베이스(114)는 농도 약 1×1020atomsㆍcm-3의 붕소를 포함하는 폴리실리콘으로 구성되며, 외부 베이스(114)는 내부 베이스(112a)에 대한 콘택트 영역으로서 기능한다. 그리고 외부 베이스(114)와 콜렉터(111)는 제 1 절연막(115)에 의하여, 외부 베이스(114)와 에미터(113)는 제 2 절연막(116)에 의하여 각각 전기적으로 절연된다.
여기서 콜렉터(111)는 n형 불순물(안티몬)의 농도가 내부 베이스(112a)로부터 멀어짐에 따라 고농도로 되는 역행 구조를 갖는다. 또 내부 베이스(112a)에서, Ge(또는 Ge 및 C)의 함유율이 콜렉터(111)로부터 멀어질수록 작아지는 경사 조성으로 되며, 내부 베이스(112a)에서의 전자 이동도가 높아지는 구조로 된다. 단 콜렉터(111)에서의 역행이나 내부 베이스(112a)에서의 경사 조성이 반드시 설계될 필요는 없다.
다음으로 본 실시예의 횡형 헤테로 바이폴라 트랜지스터의 제조방법에 대하여 간단히 설명한다.
본 실시예에 있어서도, 횡형 헤테로 바이폴라 트랜지스터의 평면형상은 제 1 실시예와 다르지만, 기본적 제조공정은 상기 제 1 실시예와 마찬가지이다. 즉 Si기판, BOX층 및 Si막으로 구성되는 SOI기판을 형성한 후, Si막을 패터닝하여 콜렉터(111)의 메사부를 형성한다. 이때 제 1 실시예와 마찬가지 처리에 의하여, 콜렉터(111)의 중앙부 측면을 매우 평활한 {111}면으로 할 수 있다. 다음으로 콜렉터(111) 메사부의 다른 측면을 제 1 절연막(115)으로 피복하고, 한 측면만을 노출시킨 후 CVD 또는 UHV-CVD에 의하여, 이 한 측면 상에 콜렉터(111)의 일부가 되는 비도프 Si층을 에피택셜 성장시킨다. 다음, 이 비도프 Si층 상에 탄소 함유율이 2%이고 게르마늄 함유율이 경사지는 SiGeC층을 에피택셜 성장시킨 후, 다시 비도프 Si층을 형성함으로써, SiGeC/Si층(112)을 형성한다. 그 후, 기판 상에 폴리실리콘막을 퇴적시키고 나서 이를 에치 백하여 평탄화한다. 또 폴리실리콘막 중 외부 베이스(114)가 될 부분에는 붕소 이온을 주입하고, 에미터(113)가 될 부분에는 인 이온을 주입하고 나서, 폴리실리콘막의 패터닝과 절연체의 매입을 실시하여, 에미터(113)와 외부 베이스(114)를 제 2 절연막(116)에 의하여 서로 전기적으로 절연상태로 한다.
그 후 이온 주입된 불순물을 활성화시키기 위한 열처리(어닐)를 한다. 이 열처리에 의하여 에미터(113)의 폴리실리콘 중에 도핑된 인 등의 n형 불순물이 에미터 동작영역(112b)의 비도프 실리콘까지 확산되어, npn 바이폴라 트랜지스터의 에미터 영역으로서 기능하게 된다. 또 에피택셜층 중 콜렉터(111)의 일부가 되는 Si층에는, 콜렉터(111)의 메사부로부터 안티몬이 확산되어 역행 불순물 농도의 프로파일이 형성된다.
본 실시예에 있어서도 상기 제조공정에서의 불순물 주입 조건이나 주입되는 이온의 종류는 상기 제 1 실시예와 마찬가지이다.
또 본 실시예에 있어서도 상기 제 1 실시예와 기본적으로는 같은 효과가 얻어지지만, 전극과의 콘택트를 고려하면, 제 1 실시예 쪽이 바이폴라 트랜지스터 전체 면적을 더욱 작게 실현할 수 있다는 이점이 있다.
(제 3 실시예)
도 6의 (a), (b)는 본 발명 제 3 실시예의 횡형 헤테로 바이폴라 트랜지스터의 평면도 및 단면도이다.
도 6의 (a), (b)에 도시한 바와 같이 본 실시예의 횡형 헤테로 바이폴라 트랜지스터는 Si기판(250)과, Si기판(250) 상에 설치된 실리콘 산화막으로 이루어지는 BOX층(251)과, BOX층(251) 상에 설치된 반도체층(252)을 구비하는 이른바 SOI 구조로 구성된다. 그리고 반도체층(252)에는 평면 형상이 직선형의 평면구조를 갖는 p형 SiGe층으로 이루어지는 내부 베이스층(202a)이 설치되며, 내부 베이스층(202a) 양쪽에 n형 단결정 실리콘으로 이루어지는 콜렉터(201a)와, n형 단결정 실리콘으로 이루어지는 에미터(203a)가 설치된다. 또 본 실시예의 횡형 헤테로 바이폴라 트랜지스터는 반도체층(252) 상을 피복하는 산화막(206)과, 산화막(206)의 개구부를 거쳐 내부 베이스(202a)에 접촉하는 p형 폴리실리콘으로 이루어지는 외부 베이스(202b)와, 산화막(206) 및 콜렉터(201a)에 형성된 홈에 매입된 n형 폴리실리콘으로 이루어지는 콜렉터 콘택트(201b)와, 산화막(206) 및 에미터(203a)에 형성된 홈에 매입된 n형 폴리실리콘으로 이루어지는 에미터 콘택트(203b)를 구비한다.
본 실시예에 있어서는, 콜렉터(201) 및 에미터(203)의 주면은 {100}면이지만, 제 1, 제 2 실시예와 마찬가지로 콜렉터(201) 및 에미터(203)의 주면을 {110}면으로 하고, 측면을 평활한 {111}면으로 하여도 된다. 콜렉터(201) 및 에미터(203)에는 농도 약 1×1018atomsㆍcm-3의 인이 도핑된다. 또 본 실시예에서 내부 베이스(202a)는, 농도 약 5×1018atomsㆍcm-3의 붕소를 포함하고 조성이 Si0.7Ge0.3으로 표시되는 SiGe층으로 구성되지만, 탄소를 미량(예를 들어 2% 정도) 포함시켜도 되며, 탄소를 미량이라도 포함함으로써 특히 불순물 확산을 방지하는 효과가 커진다. 콜렉터 콘택트(201b), 에미터 콘택트(203b) 및 외부 베이스(202b)에는 농도 약 1×1020atomsㆍcm-3 이상의 인이 도핑된다.
다음으로 본 실시예의 횡형 헤테로 바이폴라 트랜지스터의 제조공정에 대하여 도 7의 (a)~(e)를 참조하면서 설명하기로 한다. 도 7의 (a)~(e)는 본 실시예의 횡형 헤테로 바이폴라 트랜지스터의 제조공정을 나타내는 단면도이다.
우선 도 7의 (a)에 도시한 공정에서, Si기판(250)과, 실리콘 산화막으로 이루어지는 BOX층(251)과, BOX층(251) 상에 형성된 Si막(반도체층(252))으로 구성되 는 SOI기판을 형성한다. 반도체층(252)의 두께는 약 200㎚이고 반도체층(252) 내에는 농도 약 1×1018atomsㆍcm-3의 인이 도핑된다.
다음으로 도 7의 (b)에 도시한 공정에서, 반도체층(252) 상에 산화막(206)을 형성하고, 산화막(206) 중앙부에 슬릿(207)을 형성한 후, 도 7의 (c)에 도시한 공정에서 슬릿(207)을 반도체층(252)까지 관통시킨다.
다음, 도 7의 (d)에 도시한 공정에서, CVD 또는 UHV-CVD에 의하여 슬릿(207) 양쪽으로부터 Si0.7Ge0.3을 에피택셜 성장시켜 슬릿(207) 중앙에서 합체시키고 슬릿(207) 내를 매입하여 이루어지는 내부 에미터층(202a)을 형성한다. 이때 in-situ 도핑에 의하여 내부 에미터층(202a)에 농도 약 5×1018atomsㆍcm-3의 붕소를 포함시킨다. 그 후 산화막(206) 중 슬릿으로부터 약 200㎚ 떨어진 양쪽 영역에 드라이에칭으로 홈을 형성하고, 또 습식에칭으로 반도체층(252)까지 확대시킨 홈(208, 209)을 형성한다. 이때 습식에칭의 등방성 에칭 작용에 의하여 홈(208, 209)을 횡 방향으로 확대하고, 그 단부가 슬릿(207) 위치로부터 약 100㎚ 위치까지 달한다.
다음으로 도 7의 (e)에 도시한 공정에서, 홈(208, 209) 내에 알루미늄 등의 금속을 매입시켜 콜렉터 콘택트(201b) 및 에미터 콘택트(203b)를 형성한다. 그리고 기판 상에 고농도로 붕소가 도핑된 폴리실리콘막을 퇴적시킨 후, 이를 패터닝하여 슬릿(207)에서 내부 베이스층(202a)과 접촉하는 외부 베이스층(202b)을 형성한다.
본 실시예의 횡형 헤테로 바이폴라 트랜지스터에 의하면, 내부 베이스층(202a)이, 에피택셜 성장에 의하여 형성된 SiGe층으로 구성되므로 상술한 바와 같이 비교적 농도 프로파일이 준급한 헤테로 접합을 형성할 수 있다.
추가로 본 실시예에 의하면 내부 베이스(202a)와 외부 베이스(202b)가 자기 정합적으로 접속되므로, 기생저항이 작아지고 특히 기생용량을 현저하게 저감할 수 있다. 또 콜렉터 콘택트(201b)나 에미터 콘택트(203b)를 매입 금속으로 구성할 수 있으므로, 각 콘택트의 기생저항도 작아지고 특성이 우수한 횡형 헤테로 바이폴라 트랜지스터를 형성할 수 있다.
(제 4 실시예)
도 8은 본 발명 제 4 실시예의 횡형 헤테로 바이폴라 트랜지스터의 단면도이다. 본 실시예에서 평면도는 생략하지만, 본 실시예의 횡형 헤테로 바이폴라 트랜지스터는, 상기 제 3 실시예와 기본적으로 같은 평면구조를 갖는다.
도 8에 도시한 바와 같이 본 실시예의 횡형 헤테로 바이폴라 트랜지스터는, 제 3 실시예와 기본적으로 같은 구조를 갖지만, 에미터(203a)와 콜렉터(201a)에서의 불순물 농도가 서로 다르다. 그리고 그 밖의 구조는 제 3 실시예와 같다.
즉 본 실시예에 있어서는, 에미터(203a)에는 약 1×1020atomsㆍcm-3 이상의 고농도 안티몬이 도핑되고, 콜렉터(201a)에는 약 1×1017atomsㆍcm-3의 비교적 저농도의 안티몬이 도핑된다. 이와 같이 에미터(203a)와 콜렉터(201a)에서 각각 최적의 농도로 불순물을 도핑함으로써, 에미터(203a)로부터 내부 베이스(202a)를 거쳐 콜렉터(201a)로 전자를 효율적으로 주입할 수 있어, 본 실시예에서는 상기 제 3 실시 예의 효과에 추가로, 고속이며 또 이득이 높은 트랜지스터 동작이 실현 가능하다.
다음으로 본 실시예의 횡형 헤테로 바이폴라 트랜지스터의 제조공정에 대하여 도 9의 (a)~(e)를 참조하면서 설명하기로 한다. 도 9의 (a)~(e)는 본 실시예의 횡형 헤테로 바이폴라 트랜지스터의 제조공정을 나타내는 단면도이다.
우선 도 9의 (a)에 도시한 공정에서, Si기판(250)과, 실리콘 산화막으로 이루어지는 BOX층(251)과, BOX층(251) 상에 형성된 Si막(반도체층(252))으로 구성되는 SOI기판을 형성한다. 반도체층(252)의 두께는 약 200㎚이다. 그리고 반도체 층(252) 상에 에미터 형성영역과 콜렉터 형성영역을 합친 영역보다 넓은 개구부를 갖는 레지스트 마스크(220)를 형성하고 이 레지스트 마스크(220)의 위쪽으로부터 반도체층(252) 내에 안티몬 이온을, 반도체층(252) 내의 농도 약 1×1017atomsㆍcm-3의 조건으로 주입한다. 이 공정으로써 반도체층(252) 내에는 나중에 콜렉터가 될 저농도 불순물 주입영역(210)과, 나중에 에미터가 될 고농도 불순물 주입영역(211)이 형성된다.
다음에 도 9의 (b)에 도시한 공정에서, 반도체층(252) 상에 산화막(206)을 형성하고, 산화막(206) 상에 안티몬 이온을 주입한 영역 중 에미터 형성영역을 포함하며, 또 베이스 형성용 슬릿을 형성하는 영역과 중복되는 개구부를 갖는 레지스트 마스크(221)를 형성하여, 이 레지스트 마스크(221)의 위쪽으로부터 반도체층(252) 내에 안티몬 이온을, 반도체층(252) 내의 농도가 약 1×1020atomsㆍcm-3의 조건으로 주입한다.
그 후, 도 9의 (c)에 도시한 공정에서 산화막(206)의 중앙부에 슬릿(207)을 형성한 다음, 도 9의 (d)에 도시한 공정에서 슬릿(207)을 반도체층(252)까지 관통시킨다.
다음, 도 9의 (e)에 도시한 공정에서, CVD 또는 UHV-CVD로써 슬릿(207) 양쪽으로부터 Si0.7Ge0.3을 에피택셜 성장시켜 슬릿(207) 중앙에서 합체시키고 슬릿(207) 내를 매입하여 이루어지는 내부 에미터층(202a)을 형성한다. 이때 in-situ 도핑에 의하여 내부 에미터층(202a)에 농도 약 5×1018atomsㆍcm-3의 붕소를 포함시킨다. 그 후 산화막(206) 중 슬릿으로부터 약 200㎚ 떨어진 양쪽 영역에 드라이에칭으로 홈을 형성하고, 또 습식에칭으로 반도체층(252) 및 저농도 불순물 주입영역(210)까지 확대된 홈(208)과, 반도체층(252) 및 고농도 불순물 주입영역(211)까지 확대된 홈(209)을 형성한다. 이때 습식에칭의 등방성 에칭 작용에 의하여 홈(208, 209)을 횡 방향으로 확대하고, 그 단부가 슬릿(207) 위치로부터 약 100㎚ 위치까지 달한다.
다음으로 도 9의 (f)에 도시한 공정에서, 홈(208, 209) 내에 알루미늄 등의 금속을 매입시켜 콜렉터 콘택트(201b) 및 에미터 콘택트(203b)를 형성한다. 그리고 기판 상에 고농도의 붕소가 도핑된 폴리실리콘막을 퇴적시킨 후, 이를 패터닝하여 슬릿(207)에서 내부 베이스층(202a)과 접촉하는 외부 베이스층(202b)을 형성한다.
본 실시예의 횡형 헤테로 바이폴라 트랜지스터에 의하면, 에미터(203b) 및 콜렉터(201b)의 불순물 농도를, 바이폴라 트랜지스터의 동작에 더욱 알맞는 농도로 조정할 수 있으므로, 상기 제 3 실시예와 같은 효과에 더불어, 간단한 공정으로써 에미터(203a) 및 콜렉터(201a)의 농도가 서로 다른 불순물 농도 프로파일을 실현할 수 있다.
이상과 같이 본 발명은 SOI기판 상에 간단한 공정으로써 SiGeC 베이스를 가지며 또 기생용량이나 기생저항이 작은 고속동작이 가능한 횡형 헤테로 바이폴라 트랜지스터를 형성할 수 있다.
Claims (20)
- 절연층을 갖는 기판과,상기 절연층 상에 설치된 메사형의 제 1 반도체층과,상기 제 1 반도체층 측면에 에피택셜 성장에 의하여 형성되고 상기 제 1 반도체층과는 밴드 갭이 다른 제 2 반도체층과,상기 제 2 반도체층 측면 상에 에피택셜 성장에 의하여 형성되고 상기 제 2 반도체층과는 밴드 갭이 다른 제 3 반도체층을 구비하며,상기 제 2 반도체층의 적어도 일부가 제 2 도전형의 내부 베이스층으로 되는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터.
- 제 1항에 있어서,적어도 상기 제 1 반도체층이 제 1 도전형 콜렉터가 되고, 상기 제 3 반도체층의 적어도 일부가 제 1 도전형의 에미터 동작 영역으로 되는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터.
- 제 1항에 있어서,상기 제 2 반도체층에 접촉하는 제 2 도전형의 외부 베이스층을 추가로 구비하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터.
- 제 1항에 있어서,상기 제 2 반도체층의 밴드 갭이 상기 제 3 반도체층의 밴드 갭보다 작은 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 제 1 및 제 3 반도체층은 실리콘층으로 구성되고,상기 제 2 반도체층은 Si, Ge 및 C 중 적어도 어느 2가지를 포함하는 합금으로 구성되는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 제 1 반도체층의 주면은 {110}면이고, 상기 제 1 반도체층이 상기 제 2 반도체층과 접하는 측면은 {111}면인 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터.
- 절연층상에 반도체층이 설치되어 이루어지는 기판의 상기 반도체층 상에 에칭 마스크를 형성하는 공정(a)과,상기 에칭 마스크를 이용하고, 드라이에칭을 포함하는 에칭으로써 상기 반도체층을 패터닝하여 메사형의 제 1 반도체층을 형성하는 공정(b)과,상기 제 1 반도체층의 적어도 하나의 측면상에, 상기 제 1 반도체층과는 밴드 갭이 다른 제 2 반도체층을 에피택셜 성장시키는 공정(c)과,상기 제 2 반도체층의 측면상에, 상기 제 2 반도체층과는 밴드 갭이 다른 제 3 반도체층을 에피택셜 성장시키는 공정(d)을 포함하며,적어도 상기 제 1 반도체층을 제 1 도전형 콜렉터로서 기능하게 하고, 상기 제 2 반도체층의 적어도 일부를 제 2 도전형 내부 베이스층으로서 기능하게 하며,상기 제 3 반도체층의 적어도 일부를 제 1 도전형 에미터 동작영역으로서 기능하게 하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 7항에 있어서,상기 공정(b)에서는, 드라이에칭으로 상기 반도체층을 에칭 마스크 형상으로 패터닝한 후, 상기 에칭 마스크를 남긴 채 패터닝된 상기 반도체층의 측부를 습식에칭함으로써, 상기 제 1 반도체층을 형성하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 7항에 있어서,상기 공정(d) 후에 기판상에 다결정 반도체막을 퇴적시키는 공정(e)과, 상기 다결정 반도체막을 CMP에 의하여 평탄화시켜, 적어도 상기 제 3 반도체층에 접하는 에미터를 형성하는 공정(f)을 추가로 포함하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 7항에 있어서,상기 공정(e) 시 또는 후에 상기 다결정 반도체막의 제 1 영역에는 제 1 도전형 불순물을, 제 2 영역에는 제 2 도전형 불순물을 각각 도입하고, 상기 다결정 반도체막 중 적어도 상기 제 1, 제 2 영역 사이에 위치하는 부분을 제거하여, 상기 제 3 반도체층에 접촉하는 에미터를 상기 제 1 영역에서 형성하는 한편, 상기 제 2 반도체층에 접촉하는 외부 베이스층을 상기 제 2 영역에서 형성하는 공정(g)을 추가로 구비하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 10항에 있어서,상기 불순물 도입은, 마스크를 이용한 이온주입에 의하여 실행되는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 11항에 있어서,상기 공정(g)은, 습식에칭에 의하여 실행되는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 7항 내지 제 12항 중 어느 한 항에 있어서,상기 공정(a)에서는, 상기 절연층상의 반도체층으로서 주면이 {110}면인 것을 이용하고, 또 상기 공정(b)에 있어서, 상기 제 1 반도체층이 상기 제 2 반도체층과 접하는 측면이 {111}면이 되도록 상기 에칭 마스크를 형성하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 7항 내지 제 12항 중 어느 한 항에 있어서,상기 공정(b)에서는 에틸렌디아민, 피로카테콜, KOH, 히드라딘 중 적어도 어느 하나를 포함하는 에칭액을 이용하는 결정 이방성 에칭을 실행하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 절연층 상에 설치된 횡형 헤테로 바이폴라 트랜지스터로서,콜렉터가 되는 제 1 반도체층과,상기 제 1 반도체층의 적어도 한 측면과 접하여 설치되고, 상기 제 1 반도체층보다 밴드 갭이 작은 내부 베이스가 되는 제 2 반도체층과,상기 제 2 반도체층의 측면에 접하여 설치되고 상기 제 2 반도체층보다 밴드 갭이 큰 에미터가 되는 제 3 반도체층과,상기 제 1, 제 3 반도체층의 측면에 접촉하는 제 1 전극 및 제 2 전극과,상기 제 2 반도체층의 상면에 접하여 설치되는 제 3 전극을 구비하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 15항에 있어서,상기 제 1, 제 2 전극은 금속으로 구성되는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 절연층 상에 제 1 도전형 불순물을 포함하는 제 1 반도체층이 설치되어 이루어지는 기판의 상기 제 1 반도체층에 제 1 도전형 불순물을 도입하는 공정(a)과,상기 제 1 반도체층 상에 폭 200㎚ 이하의 슬릿을 갖는 에칭 마스크를 형성하는 공정(b)과,상기 에칭 마스크를 이용한 에칭에 의하여 상기 반도체층의 상기 슬릿 아래쪽에 위치하는 부분을 제거하여 상기 제 1 반도체층을 관통하는 홈을 형성하는 공정(c)과,상기 제 1 반도체층의 상기 홈의 양 측면에서 상기 제 1 반도체층과는 밴드 갭이 다른 제 2 반도체층을, 상기 홈을 매입하도록 에피택셜 성장시키는 공정(d)과,상기 절연층 중 상기 슬릿 양쪽의, 상기 제 1 반도체층의 위쪽에 위치하는 영역에 개구부를 형성하는 공정(e)과,상기 절연층의 상기 개구부로부터 상기 제 1 반도체층의 습식에칭을 하여 빈틈부를 형성함과 동시에, 상기 제 2 반도체층 양쪽에 상기 제 1 반도체층의 각 일부를 남기는 공정(f)과,상기 빈틈부를 매입하는 제 1, 제 2 전극을 형성하는 공정(g)과,상기 절연층의 슬릿을 매입하여 상기 제 2 반도체층에 접촉시키는 제 3 전극을 형성하는 공정(h)을 포함하며,상기 제 1 반도체층 중 상기 제 2 반도체층 양쪽에 남겨진 상기 각 일부를 콜렉터와 에미터 동작영역으로 각각 기능하게 하고, 상기 제 2 반도체층을 내부 베 이스층으로서 기능하게 하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 17항에 있어서,상기 공정(f)에서는, 에틸렌디아민, 피로카테콜, KOH 및 히드라딘 중 적어도 어느 하나를 이용한 결정 이방성 에칭을 실행하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 17항에 있어서,상기 공정(a)에서는, 상기 제 1 반도체층에 제 1 도전형 불순물 이온을 주입하는 제 1회 이온주입과, 상기 제 1 반도체층 중 일부에 상기 제 1회 이온주입보다 고농도의 불순물 이온을 주입하는 제 2회 이온주입을 행하며,상기 콜렉터를, 상기 제 1 반도체층 중 상기 제 2회 이온주입이 실행되지 않고 상기 제 1회 이온주입이 실행된 부분에서 형성하고,상기 에미터 동작영역을, 상기 제 1 반도체층 중 상기 제 1, 제 2 이온주입이 실행된 부분에서 형성하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
- 제 17항 내지 제 19항 중 어느 한 항에 있어서,상기 제 1 반도체층으로서 실리콘층을 이용하고,상기 제 2 반도체층으로서 Si, Ge, C 중 적어도 어느 2가지를 포함하는 합금을 이용하는 것을 특징으로 하는 횡형 헤테로 바이폴라 트랜지스터의 제조방법.
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