JP2000353669A - 半導体基板およびその製造方法 - Google Patents

半導体基板およびその製造方法

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修 今藤
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正昭 油利
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Abstract

(57)【要約】 【課題】 半導体基板の欠陥を低減する。 【解決手段】 結晶基板１上にＡｌ0.5Ｇａ0.5Ｎ層２７
を１．５μｍ成長する。この際、原料にトリメチルガリ
ウムとトリメチルアルミニウムとアンモニアを用いて、
ＧａとＡｌとＮのモル供給比がＧａ：Ａｌ：Ｎ＝０．
５：０．５：５５００となるようにする。つぎに、第８
の実施の形態と全く同じ反応性イオンエッチングによ
り、Ａｌ0.5Ｇａ0.5Ｎ層２７に高さ２μｍの千鳥格子状
の段差を形成する。この段差は、Ａｌ0.5Ｇａ0.5Ｎ層２
７の厚さより深く、底部はＧａＮ基板１まで達してい
る。Ａｌ0.5Ｇａ0.5Ｎ結晶層２７の上にＡｌ0.5Ｇａ0.5
Ｎ層２８を３０μｍ成長する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
青色レーザや高速動作トランジスタなどの窒化物半導体
装置に関するものである。
【０００２】
【従来の技術】図４は、従来の半導体装置の断面を示
す。ただし、構造を明瞭に示すため、断面のハッチング
は省略している。図４において、サファイアで構成され
る基板１上にバッファ層１Ａが設けられている。バッフ
ァ層１Ａ上に、ｎ型ＧａＮ層２、ｎ型ＡｌＧａＮクラッ
ド層３、ｎ型ＧａＮ光ガイド層４、ｉ型ＩｎＧａＮより
なる活性層５、ｐ型ＧａＮ光ガイド層６、第１のｐ型Ａ
ｌＧａＮクラッド層７、開口を有する電流狭窄層８、第
２のｐ型ＡｌＧａＮクラッド層９およびｐ型ＧａＮコン
タクト層１０が順次形成されている。さらに、基板１に
はｎ型電極１１、またｐ型ＧａＮコンタクト層１０には
ｐ型電極１２がそれぞれ取り付けられている。
【０００３】なお、バッファ層１Ａは、基板１とｎ型Ｇ
ａＮ層２の格子不整合を緩和し、結晶成長を容易にする
ために設けられたものであり、半導体素子の動作には直
接的には関係しない。
【０００４】この半導体装置は、活性層５が窒化物半導
体であるために、ｎ型電極１１およびｐ型電極１２に電
圧を印加することにより、青色の光を発振するレーザと
して使用することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来の半導体装置では、図４に示すように基板１中に筋状
に存在する格子欠陥ａが、ｎ型ＧａＮ層２、ｎ型ＡｌＧ
ａＮクラッド層３などの成長とともに上方に延びて、半
導体レーザ素子の能動領域として働くｉ型ＧａＮ活性層
５における電流狭窄層８の開口部分に達している。
【０００６】半導体レーザ素子のように、高電流注入を
必要とする場合、格子欠陥の部分から劣化が始まり、半
導体装置の寿命や信頼性を著しく低下させてしまう。
【０００７】また、ここで説明した半導体レーザ素子の
活性層だけではなく、例えば高速動作する半導体トラン
ジスタ素子のゲート領域においても、このゲート領域に
存在する格子欠陥によってキャリアの移動度が低下する
ため、半導体トランジスタ素子の性能を低下させてしま
う。
【０００８】このように、半導体レーザ素子の活性層
や、トランジスタのゲート領域など、半導体素子の能動
領域を担う部分に存在する格子欠陥は、半導体素子の性
能劣化の原因となる。
【０００９】本発明は、半導体素子の能動領域の格子欠
陥を低減し、信頼性が高く、高性能な半導体装置を提供
することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
格子欠陥を有し、表面に段差を有する第１の半導体層
と、前記第１の半導体層上に形成されるとともに前記段
差上に低欠陥領域を有する第２の半導体層と、前記第１
の半導体層上に形成された半導体素子とを有し、前記半
導体素子の能動領域が前記低欠陥領域に形成されたもの
である。
【００１１】本発明により、第１の半導体層の段差の形
状に応じて第２の半導体層の成長が進み、これに応じて
筋状の格子欠陥の成長方向が、第１の半導体層の主面の
法線方向に対して変化するため、第２の半導体層には、
部分的に格子欠陥の密度が低い低欠陥領域が形成され
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
【００１３】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置の断面図である。図１におい
て、六方晶のｎ型ＧａＮ（０、０、０、１）基板から構
成され、筋状の格子欠陥ａを有し、表面に段差を有する
基板１上に、厚さ５μｍのｎ型ＧａＮ層２が形成されて
いる。また、ｎ型ＧａＮ層２上に、厚さ０．５μｍのｎ
型ＡｌＧａＮクラッド層３（ＡｌとＧａの混晶比は１
０：９０）、厚さ０．１μｍのｎ型ＧａＮ光ガイド層
４、厚さ５ｎｍのＩｎＧａＮ層（図示せず、ＩｎとＧａ
の混晶比は５：９５）と厚さ５ｎｍのＩｎＧａＮ層（図
示せず、ＩｎとＧａの混晶比は１５：８５）とにより構
成されたＩｎＧａＮ量子井戸よりなる活性層５、厚さ
０．０５μｍのｐ型ＧａＮ光ガイド層６、厚さ０．０５
μｍの第１のｐ型ＡｌＧａＮクラッド層７（ＡｌとＧａ
の混晶比は１０：９０）、幅２μｍの開口を有する厚さ
０．５μｍの電流狭窄層８を設ける。なお、ＩｎＧａＮ
量子井戸よりなる活性層５における電流狭窄層８の開口
部近傍は、半導体レーザ素子の能動領域５ａを構成す
る。また、電流狭窄層８の導電型は、第１のｐ型ＡｌＧ
ａＮクラッド層７とは逆の導電型あるいは高抵抗型のも
のであればよい。また、電流狭窄層８の材料として、Ｇ
ａＮ、ＡｌＧａＮなどの半導体やＡｌＮ、ＳｉＯ2など
の絶縁体を用いてもよい。さらに活性層５としてはＩｎ
ＧａＮ量子井戸よりなる活性層を用いたが、量子井戸と
しては単一量子井戸でもよく、２重以上の多重量子井戸
でもよい。また、活性層５としてバルク活性層を用いて
もよい。
【００１４】電流狭窄層８上には、厚さ１μｍの第２の
ｐ型ＡｌＧａＮクラッド層９（ＡｌとＧａの混晶比は１
０：９０）、厚さ０．１μｍのｐ型ＧａＮコンタクト層
１０が順次形成されている。
【００１５】さらに、基板１にはｎ型電極１１、ｐ型Ｇ
ａＮコンタクト層１０にはｐ型電極１２がそれぞれ取り
付けられており、ｎ型電極１１とｐ型電極１２との間に
電圧を印加することによりＩｎＧａＮ量子井戸よりなる
活性層５が発光する。
【００１６】本実施の形態における半導体装置は、基板
１の表面に段差を有するため、ｎ型ＧａＮ層２の結晶成
長方向が、段差部分の傾きに応じて斜め方向となる。こ
のため、筋状の格子欠陥ａも同様に斜め方向に成長し、
これにともないｎ型ＧａＮ層２には格子欠陥ａが比較的
少ない領域である低欠陥領域ｂが形成されている。さら
に、ｎ型ＧａＮ層２上に結晶成長するｎ型ＡｌＧａＮク
ラッド層３、ｎ型ＧａＮ光ガイド層４、およびＩｎＧａ
Ｎ量子井戸よりなる活性層５におけるｎ型ＧａＮ層２の
低欠陥領域ｂ上の部分も低欠陥領域ｂが形成されてい
る。ここで、能動領域５ａは、ＩｎＧａＮ量子井戸より
なる活性層５の低欠陥領域ｂに形成されているため、能
動領域５ａ中の格子欠陥ａは少ない。これにより、この
半導体装置の信頼性が向上する。
【００１７】なお、この能動領域５ａは、ＩｎＧａＮ量
子井戸よりなる活性層５の平坦な部分に形成することが
望ましいことは言うまでもない。
【００１８】また、基板１の表面に周期的な凹凸構造を
設ければ、基板１上に低欠陥領域ｂを周期的に形成する
ことができ、基板１上に周期的に半導体レーザ素子を形
成することができ、半導体レーザ素子を効率よく生産す
ることができる。
【００１９】また、基板１の主平面の法線と、基板１の
段差部分における基板１の表面の法線とのなす角の大き
さが９０度以下となるように基板１の表面の段差を成形
すれば、ｎ型ＧａＮ層２を容易に成長できる。ここで、
段差をこのように成形する方法について説明する。図２
は、基板１の表面を加工する工程を示す。まず、図２
（ａ）に示すように、基板１上の一部をマスク１３で被
覆する。次に、図２（ｂ−１）に示すように、サイドエ
ッチングの方法を用いて、マスク１３に被覆されていな
い基板１の部分を除去する。また、別の方法として、図
２（ａ）に示すように基板１上の一部をマスク１３で被
覆した後、図２（ｂ−２）に示すようにマスク自身がエ
ッチングされるようなエッチングの条件を選択する方法
が考えられる。
【００２０】基板１の面方位としては、立方晶系結晶の
（１、１、１）面、（−１、１、１）面、（１、−１、
１）面、（−１、−１、１）面、（１、１、−１）面、
（−１、１、−１）面、（１、−１、−１）面、（−
１、−１、−１）面、あるいは六方晶系半導体の（０、
０、０、１）面、（０、０、０、−１）面などを選択で
きる。
【００２１】本実施の形態における半導体装置を形成す
るための、結晶成長の方法としては、有機金属気相成長
（以下ＭＯＣＶＤという）法、分子線エピタキシャル成
長（以下ＭＢＥという）法、ハイドライド気相成長（以
下ＨＶＰＥという）法、またはこれらの方法を組み合わ
せた方法を用いることができる。
【００２２】次に、本実施の形態における半導体装置お
よび従来の半導体装置について行ったライフテストの結
果について説明する。このライフテストは、温度１００
℃で多数の半導体レーザ素子を定光出力動作させるもの
である。従来のレーザ素子は、ライフテスト開始後１０
００時間で約半数が動作不能となり、残り半数の半導体
レーザ素子も、動作電流が平均５０％上昇するなど、特
性の著しい劣化が見られた。一方、本実施の形態におけ
る半導体レーザ素子は、ライフテスト開始１０００時間
後でも全数が動作し、動作電流の上昇は平均で２％であ
り、特性の飛躍的な向上が現れているといえる。
【００２３】（実施の形態２）次に、本発明の実施の形
態２における半導体装置について、その製造方法ととも
に図３を用いて説明する。
【００２４】まず、図３（ａ）に示すように、サファイ
ア（０、０、０、１）基板で構成された基板１上に、Ｍ
ＯＣＶＤ法を用い、温度条件１０００℃で厚さ５μｍの
ＡｌＮ層１４を形成する。ＡｌＮ層１４中には、ＡｌＮ
とサファイアとの格子定数の違いにより発生する格子欠
陥ａが存在している。
【００２５】次に、図３（ｂ）に示すように、リアクテ
ィブイオンエッチングにより、ＡｌＮ層１４の表面に第
１の段差である凹凸１４ａを設ける。この凹凸１４ａの
周期は１０μｍ、凸部の上面の幅は２μｍ、深さは３μ
ｍである。また、この凹凸１４ａによって紙面垂直方向
に形成される溝の方向は、＜１、１、−２、０＞であ
る。
【００２６】次に、図３（ｃ）に示すように、ＡｌＮ層
１４上にＭＯＣＶＤ法を用い、厚さ１０μｍのＧａＮ層
１５を形成する。このとき、ＡｌＮ層１４の凹部上のＧ
ａＮ層１５の格子欠陥ａは、ＧａＮ層１５の堆積の進行
とともにＡｌＮ層１４の凹部中央に向かって集結し、や
がて１筋の格子欠陥ａにまとまる。最終的にＧａＮ層１
５の表面に存在する格子欠陥ａは、ＡｌＮ層１４の凹部
中央付近と、ＡｌＮ層１４の表面の凸部上付近のみであ
り、その他の領域は低欠陥領域ｂとなる。
【００２７】ＧａＮ層１５の表面に残った格子欠陥ａの
数をさらに減らす為に、図３（ｄ）に示すように、リア
クティブイオンエッチングにより、ＧａＮ層１５の低欠
陥領域ｂの一つおきに凸部ができるように、ＧａＮ層１
５に第２の段差である凹凸１５ａを設ける。この凹凸１
５ａの周期、凸部の上面の幅、および深さは、それぞれ
凹凸１４ａのものと同じである。そして、図３（ｅ）に
示すように、ＧａＮ層１５上にＨＶＰＥ法により厚さ２
０μｍのＧａＮ層１６を形成する。このとき、ＡｌＮ層
１４の凹部上のＧａＮ層１６の格子欠陥ａは、ＧａＮ層
１６の堆積の進行とともにＡｌＮ層１４の凹部中央に向
かって集結し、やがて１筋の格子欠陥ａにまとまる。こ
れにより、格子欠陥ａがさらに減少する。
【００２８】最後に、図３（ｆ）に示すように、ＧａＮ
層１６の低欠陥領域ｂ上にＭＯＣＶＤ法を用い、厚さ２
μｍのアンドープＧａＮ層１７、厚さ１００Åのｎ型Ｇ
ａＮ層１８を順次形成する。さらにこのｎ型ＧａＮ層１
８上に、ゲート電極１９、ソース電極２０、ドレイン電
極２１をそれぞれ設けることにより半導体トランジスタ
素子を完成する。
【００２９】なお、ゲート電極１９には、Ａｕ、Ｎｉ、
Ｐｔ、Ｐｄおよびそれらの合金、化合物など、仕事関数
が４．５ｅＶ以上、望ましくは５ｅＶ以上の導電体を用
いるのが良い。ソース電極２０および、ドレイン電極２
１には、Ａｌ、Ｔｉ、Ｉｎ、ＴｉＮおよびそれらの合金
や化合物など、仕事関数が５ｅＶ以下、望ましくは４．
５ｅＶ以下の導電体を用いるのが良い。
【００３０】本実施の形態における半導体トランジスタ
素子のゲート領域であるｎ型ＧａＮ層１８のゲート電極
１９近傍は、低欠陥領域ｂで構成されるため、半導体ト
ランジスタ素子の高速動作特性が向上する。
【００３１】本実施の形態における半導体トランジスタ
装置と、低欠陥領域を有しない従来の半導体トランジス
タ素子についてカットオフ周波数を調べたところ、本実
施の形態における半導体トランジスタ素子は、従来の半
導体トランジスタ素子の４倍の周波数でも動作が可能で
あることがわかった。これは、半導体トランジスタ素子
の能動領域であるゲート領域の格子欠陥が低減されたこ
とによって電子の移動度が向上し、動作周波数が向上し
たものと考えられる。
【００３２】また、本実施の形態における半導体トラン
ジスタ素子と、従来の半導体トランジスタ素子をそれぞ
れ温度条件７００℃で動作テストを行った結果、動作テ
スト開始後１０００時間で従来の半導体トランジスタ素
子は動作しなくなった。これに対して、本実施の形態に
おける半導体トランジスタ素子は、１０００時間経って
高周波特性を維持した。
【００３３】本実施の形態における半導体トランジスタ
素子の凹凸１４ａにより形成される溝と、凹凸１５ａに
より形成される溝は、共に紙面鉛直方向であるが、凹凸
１５ａにより形成される溝を凹凸１４ａにより形成され
る溝に直交させれば、紙面鉛直方向にも格子欠陥ａを集
結させることができる。
【００３４】また、凹凸の形状は、実施の形態において
示した矩形の他、格子状、６角形のハニカム状、円形、
不定形などの形状を用いることができる。
【００３５】また、より広い低欠陥領域を得るには、凹
凸の周期はできるだけ大きくする方がよい。
【００３６】実施の形態においては、低欠陥領域に半導
体レーザ素子の活性層や半導体トランジスタ素子のゲー
ト領域を設けることについて説明したが、発光ダイオー
ドの発光部またはバイポーラトランジスタのベース領域
を設けても、同様の効果を得ることができる。
【００３７】（実施の形態３）図５は、本発明の実施の
形態３における半導体装置の断面図である。図５におい
て、六方晶のｎ型ＧａＮよりなる、主面が（０、０、
０、１）である基板１から構成され、筋状の格子欠陥ａ
を有する。基板１の表面には、凸部が（０、０、０、
１）と同じ面方位を有さない凹凸構造が形成されてい
る。この凹凸構造を有する基板１上に、厚さ５μｍのｎ
型ＧａＮ層２が形成されている。また、ｎ型ＧａＮ層２
上に、厚さ０．５μｍのｎ型ＡｌＧａＮクラッド層３
（ＡｌとＧａの混晶比は１０：９０）、厚さ０．１μｍ
のｎ型ＧａＮ光ガイド層４、厚さ５ｎｍのＩｎＧａＮ層
（図示せず、ＩｎとＧａの混晶比は５：９５）と厚さ５
ｎｍのＩｎＧａＮ層（図示せず、ＩｎとＧａの混晶比は
１５：８５）とにより構成されたＩｎＧａＮ量子井戸よ
りなる活性層５、厚さ０．０５μｍのｐ型ＧａＮ光ガイ
ド層６、厚さ０．０５μｍの第１のｐ型ＡｌＧａＮクラ
ッド層７（ＡｌとＧａの混晶比は１０：９０）、幅２μ
ｍの開口を有する厚さ０．５μｍの電流狭窄層８を設け
る。なお、ＩｎＧａＮ量子井戸よりなる活性層５におけ
る電流狭窄層８の開口部近傍は、半導体レーザ素子の能
動領域５ａを構成する。また、電流狭窄層８の導電型
は、第１のｐ型ＡｌＧａＮクラッド層７とは逆の導電型
あるいは高抵抗型のものであればよい。また、電流狭窄
層８の材料として、ＧａＮ、ＡｌＧａＮなどの半導体や
ＡｌＮ、ＳｉＯ2などの絶縁体を用いてもよい。
【００３８】電流狭窄層８上には、厚さ１μｍの第２の
ｐ型ＡｌＧａＮクラッド層９（ＡｌとＧａの混晶比は１
０：９０）、厚さ０．１μｍのｐ型ＧａＮコンタクト層
１０が順次形成されている。
【００３９】さらに、基板１にはｎ型電極１１、ｐ型Ｇ
ａＮコンタクト層１０にはｐ型電極１２がそれぞれ取り
付けられており、ｎ型電極１１とｐ型電極１２との間に
電圧を印加することによりＩｎＧａＮ量子井戸よりなる
活性層５が発光する。
【００４０】本実施の形態における半導体装置は、主面
が（０、０、０、１）である基板１の表面に凸部が
（０、０、０、１）と同じ面方位を有さない凹凸構造を
有するため、ｎ型ＧａＮ層２の結晶成長方向が、段差部
分の傾きに応じて斜め方向となる。このため、筋状の格
子欠陥ａも同様に斜め方向に成長し、これにともないｎ
型ＧａＮ層２には格子欠陥ａが比較的少ない領域である
低欠陥領域ｂが形成されている。これは、基板１からの
（０、０、０、１）面に対し垂直方向に存在していた筋
状の格子欠陥ａをｎ型ＧａＮ層２の結晶成長方向に曲げ
てやることにより低欠陥領域ｂが実現されている。ここ
で、能動領域５ａを、低欠陥領域を含む部分に形成する
ことにより、能動領域５ａ中の格子欠陥の数を低減する
ことが可能となり、半導体装置の信頼性が向上する。な
お、能動領域５ａが、すべて低欠陥領域内に含まれば好
ましいのは言うまでもない。例えば、能動領域５ａを、
基板１上に形成された凸部と同じ位置に形成することに
より、能動領域５ａ中の格子欠陥ａをなくすことが可能
となり、著しく半導体装置の信頼性が向上する。
【００４１】また、基板１の表面に周期的な凹凸構造を
設ければ、能動領域５ａを周期的に形成することがで
き、基板１上に周期的に半導体レーザ素子を形成するこ
とができ、半導体レーザ素子を効率よく生産することが
できる。
【００４２】次に、基板１の主平面（実施の形態３で
は、（０、０、０、１）に相当する面）と同じ面方位を
有さない凸部を形成する方法について説明する。図６
は、基板１の表面を加工する工程を示す。まず、図６
（ａ）に示すように、基板１上の一部をマスク材１３で
被覆する。ここで、マスク材１３は、基板１の主平面と
平行な面を有さない。次に、図６（ｂ）に示すように、
ドライエッチングにより基板１と同時にマスク材１３も
エッチングする。この構成によりマスク材が完全にエッ
チングされた段階で図６（ｃ）に示すように、凸部が基
板１の主平面と平行な面を有さない凹凸構造を基板１上
に形成することが可能となる。
【００４３】基板１の面方位としては、立方晶系結晶の
（１、１、１）面、（−１、１、１）面、（１、−１、
１）面、（−１、−１、１）面、（１、１、−１）面、
（−１、１、−１）面、（１、−１、−１）面、（−
１、−１、−１）面、あるいは六方晶系半導体の（０、
０、０、１）面、（０、０、０、−１）面などを選択で
きる。
【００４４】本実施の形態における半導体装置を形成す
るための、結晶成長の方法としては、ＭＯＣＶＤ法、Ｍ
ＢＥ法、ＨＶＰＥ法、またはこれらの方法を組み合わせ
た方法を用いることができる。
【００４５】本実施の形態における半導体装置は、実施
の形態１における半導体装置と同じライフテストの結
果、１０００時間経過した後の電流の増加率が平均で２
％であり、信頼性の向上を確認できた。
【００４６】（実施の形態４）次に、本発明の実施の形
態４における半導体装置について、その製造方法ととも
に図７を用いて説明する。
【００４７】まず、図７（ａ）に示すように、サファイ
ア（０、０、０、１）基板で構成された基板１上に、Ｍ
ＯＣＶＤ法を用い、温度条件１０００℃で厚さ５μｍの
ＡｌＮ層１４を形成する。ＡｌＮ層１４中には、ＡｌＮ
とサファイアとの格子定数の違いにより発生する格子欠
陥ａが存在している。
【００４８】次に、図７（ｂ）に示すように、リアクテ
ィブイオンエッチングにより、ＡｌＮ層１４の表面に第
１の段差である凹凸構造１４ａを設ける。この凹凸構造
の凸部は、ＡｌＮ層１４の（０、０、０、１）面を有す
ることなく形成される。この凹凸構造１４ａによって紙
面垂直方向に形成される溝の方向として、＜１、１、−
２、０＞を選択した。
【００４９】次に、図７（ｃ）に示すように、ＡｌＮ層
１４上にＭＯＣＶＤ法を用い、厚さ１０μｍのＧａＮ層
１５を形成する。このとき、ＡｌＮ層１４の凹部上のＧ
ａＮ層１５の格子欠陥ａは、ＧａＮ層１５の堆積の進行
とともにＡｌＮ層１４の凹部中央に向かって集結し、や
がて１筋の格子欠陥ａにまとまる。最終的にＧａＮ層１
５の表面に存在する格子欠陥ａは、ＡｌＮ層１４の凹部
中央付近のみであり、その他の領域は低欠陥領域ｂが形
成される。
【００５０】ＧａＮ層１５の表面に残った格子欠陥ａの
数をさらに減らす為に、図７（ｄ）に示すように、リア
クティブイオンエッチングにより、ＧａＮ層１５の格子
欠陥ａが凹部に位置するように凸部が（０、０、０、
１）面を有さない凹凸構造１５ａを形成する。この際凹
凸構造１５ａの周期は凹凸構造１４ａの周期の２倍とす
る。そして、図７（ｅ）に示すように、ＧａＮ層１５上
にＨＶＰＥ法により厚さ２０μｍのＧａＮ層１６を形成
する。このとき、ＧａＮ層１５の凹部上のＧａＮ層１６
の格子欠陥ａは、ＧａＮ層１６の堆積の進行とともにＧ
ａＮ層１５の凹部中央に向かって集結し、やがて１筋の
格子欠陥ａにまとまる。これにより、格子欠陥ａがさら
に減少する。
【００５１】最後に、図７（ｆ）に示すように、ＧａＮ
層１６の低欠陥領域ｂ上にＭＯＣＶＤ法を用い、厚さ２
μｍのアンドープＧａＮ層１７、厚さ１００Åのｎ型Ｇ
ａＮ層１８を順次形成する。さらにこのｎ型ＧａＮ層１
８上に、ゲート電極１９、ソース電極２０、ドレイン電
極２１をそれぞれ設けることにより半導体トランジスタ
素子を完成する。
【００５２】本実施の形態による半導体装置は、実施の
形態２における半導体装置と同等の最高動作周波数であ
り、従来の半導体装置に比べ、格子欠陥低減による最高
動作周波数向上の効果が得られた。
【００５３】なお、本実施の形態における凸部の形状
は、基板１の主平面と同じ平面を有さなければよく、尖
った形状や曲面形状あるいはそれらの組み合わせなど任
意の形状でも、同様の欠陥低減効果がある。また、凹部
の形状は平面、尖った形状、曲面あるいはそれらの組み
合わせなど、任意の形状でも同様の欠陥低減効果があ
る。
【００５４】（実施の形態５）図８は、本発明の実施の
形態５における半導体装置の断面図である。図８におい
て、六方晶のｎ型ＧａＮ（０、０、０、１）基板１から
構成され、表面には基板１の（０、０、０、１）面の法
線と段差部分の表面の法線とのなす角の大きさが９０度
以上となるように段差を成形し、その上に厚さ５μｍの
ｎ型ＧａＮ層２が形成されている。また、ｎ型ＧａＮ層
２上に、厚さ０．５μｍのｎ型ＡｌＧａＮクラッド層３
（ＡｌとＧａの混晶比は１０：９０）、厚さ０．１μｍ
のｎ型ＧａＮ光ガイド層４、厚さ５ｎｍのＩｎＧａＮ層
（図示せず、ＩｎとＧａの混晶比は５：９５）と厚さ５
ｎｍのＩｎＧａＮ層（図示せず、ＩｎとＧａの混晶比は
１５：８５）とにより構成されたＩｎＧａＮ量子井戸よ
りなる活性層５、厚さ０．０５μｍのｐ型ＧａＮ光ガイ
ド層６、厚さ０．０５μｍの第１のｐ型ＡｌＧａＮクラ
ッド層７（ＡｌとＧａの混晶比は１０：９０）、幅２μ
ｍの開口を有する厚さ０．５μｍの電流狭窄層８を設け
る。なお、ＩｎＧａＮ量子井戸よりなる活性層５におけ
る電流狭窄層８の開口部近傍は、半導体レーザ素子の能
動領域５ａを構成する。また、電流狭窄層８の導電型
は、第１のｐ型ＡｌＧａＮクラッド層７とは逆の導電型
あるいは高抵抗型のものであればよい。また、電流狭窄
層８の材料として、ＧａＮ、ＡｌＧａＮなどの半導体や
ＡｌＮ、ＳｉＯ2などの絶縁体を用いてもよい。
【００５５】電流狭窄層８上には、厚さ１μｍの第２の
ｐ型ＡｌＧａＮクラッド層９（ＡｌとＧａの混晶比は１
０：９０）、厚さ０．１μｍのｐ型ＧａＮコンタクト層
１０が順次形成されている。
【００５６】さらに、基板１にはｎ型電極１１、ｐ型Ｇ
ａＮコンタクト層１０にはｐ型電極１２がそれぞれ取り
付けられており、ｎ型電極１１とｐ型電極１２との間に
電圧を印加することによりＩｎＧａＮ量子井戸よりなる
活性層５が発光する。
【００５７】本実施の形態における半導体装置は、主平
面の法線と段差部分の表面の法線とのなす角の大きさが
９０度以上となるような段差を有する凹凸構造が形成さ
れている。これにより、基板１に存在する筋状の格子欠
陥ａが、成長方向に進行することが妨げられ、凹凸構造
の凹部からの格子欠陥を大幅に低減することができる。
これに伴い、ｎ型ＧａＮ層２には格子欠陥ａが比較的少
ない領域である低欠陥領域ｂが形成されている。さら
に、ｎ型ＧａＮ層２上に結晶成長するｎ型ＡｌＧａＮク
ラッド層３、ｎ型ＧａＮ光ガイド層４、およびＩｎＧａ
Ｎ量子井戸よりなる活性層５におけるｎ型ＧａＮ層２の
低欠陥領域ｂ上の部分も低欠陥領域ｂが形成されてい
る。ここで、能動領域５ａは、ＩｎＧａＮ量子井戸より
なる活性層５の低欠陥領域ｂに形成されているため、能
動領域５ａ中の格子欠陥ａは少ない。これにより、この
半導体装置の信頼性が向上する。
【００５８】なお、この能動領域５ａは、ＩｎＧａＮ量
子井戸よりなる活性層５の平坦な部分に形成することが
望ましいことは言うまでもない。
【００５９】また、基板１の表面に周期的な凹凸構造を
設ければ、基板１上に低欠陥領域ｂを周期的に形成する
ことができ、基板１上に周期的に半導体レーザ素子を形
成することができ、半導体レーザ素子を効率よく生産す
ることができる。
【００６０】基板１の面方位としては、立方晶系結晶の
（１、１、１）面、（−１、１、１）面、（１、−１、
１）面、（−１、−１、１）面、（１、１、−１）面、
（−１、１、−１）面、（１、−１、−１）面、（−
１、−１、−１）面、あるいは六方晶系半導体の（０、
０、０、１）面、（０、０、０、−１）面などを選択で
きる。
【００６１】本実施の形態における半導体装置を形成す
るための、結晶成長の方法としては、ＭＯＣＶＤ法、Ｍ
ＢＥ法、ＨＶＰＥ法、またはこれらの方法を組み合わせ
た方法を用いることができる。
【００６２】本実施の形態における半導体装置について
実施の形態１と同様のライフテストを行った結果、１０
００時間後でも全数が動作し動作電流の上昇は平均で２
％であり、特性の飛躍的な向上が現れているといえる。
【００６３】（実施の形態６）次に、本発明の実施の形
態６における半導体装置について、その製造方法ととも
に図９を用いて説明する。
【００６４】まず、図９（ａ）に示すように、サファイ
ア（０、０、０、１）基板で構成された基板１上に、Ｍ
ＯＣＶＤ法を用い、温度条件１０００℃で厚さ５μｍの
ＡｌＮ層１４を形成する。ＡｌＮ層１４中には、ＡｌＮ
とサファイアとの格子定数の違いにより発生する格子欠
陥ａが存在している。
【００６５】次に、図９（ｂ）に示すように、ＡｌＮ層
１４の表面に基板１の（０、０、０、１）面の法線とな
す角の大きさが９０度以上となるような段差を有する凹
凸構造１４ａを設ける。この凹凸構造１４ａの周期は１
０μｍ、凸部の上面の幅は２μｍ、深さは３μｍであ
る。また、この凹凸構造１４ａによって紙面垂直方向に
形成される溝の方向は、＜１、１、−２、０＞である。
【００６６】次に、図９（ｃ）に示すように、ＡｌＮ層
１４上にＭＯＣＶＤ法を用い、厚さ１０μｍのＧａＮ層
１５を形成する。このとき、段差近傍の欠陥は成長方向
に進行することを妨げられ、ＧａＮ層１５の表面に達し
ない。また、残りの凹部の欠陥はＡｌＮ層１４の凹部上
のＧａＮ層１５の格子欠陥ａは、ＧａＮ層１５の堆積の
進行とともにＡｌＮ層１４の凹部中央に向かって集結
し、やがて１筋の格子欠陥ａにまとまる。最終的にＧａ
Ｎ層１５の表面に存在する格子欠陥ａは、ＡｌＮ層１４
の凹部中央付近と、ＡｌＮ層１４の表面の凸部中央付近
のみであり、その他の領域は低欠陥領域ｂとなる。
【００６７】ＧａＮ層１５の表面に残った格子欠陥ａの
数をさらに減らす為に、図９（ｄ）に示すように、Ｇａ
Ｎ層１５の低欠陥領域ｂの一つおきに凸部ができるよう
に、ＧａＮ層１５に第２の段差である凹凸構造１５ａを
設ける。この凹凸構造１５ａの周期、凸部の上面の幅、
および深さは、それぞれ凹凸構造１４ａのものと同じで
ある。このとき、（０、０、０、１）面の法線と凹凸構
造の段差のなす角の大きさは９０度以上であることが望
ましい。そして、図９（ｅ）に示すように、ＧａＮ層１
５上にＨＶＰＥ法により厚さ２０μｍのＧａＮ層１６を
形成する。このとき、ＡｌＮ層１４の凹部上にあるＧａ
Ｎ層１６の格子欠陥ａのうち、段差近傍の欠陥は成長方
向に進行することを妨げられる。また、残りの凹部の欠
陥は、ＧａＮ層１６の堆積の進行とともにＡｌＮ層１４
の凹部中央に向かって集結し、やがて１筋の格子欠陥ａ
にまとまる。これにより、格子欠陥ａがさらに減少す
る。
【００６８】最後に、図９（ｆ）に示すように、ＧａＮ
層１６の低欠陥領域ｂ上にＭＯＣＶＤ法を用い、厚さ２
μｍのアンドープＧａＮ層１７、厚さ１００Åのｎ型Ｇ
ａＮ層１８を順次形成する。さらにこのｎ型ＧａＮ層１
８上に、ゲート電極１９、ソース電極２０、ドレイン電
極２１をそれぞれ設けることにより半導体トランジスタ
素子を完成する。
【００６９】本実施の形態における半導体装置の最高動
作周波数は、実施の形態２における半導体装置と同等で
あり、実施の形態２と同様、格子欠陥が低減されたこと
によって電子の移動度が向上し、動作周波数が向上した
ものと考えられる。
【００７０】（実施の形態７）次に、本発明の実施の形
態７における半導体レーザ装置について、図１０を用い
て説明する。
【００７１】図１０において、六方晶サファイア（０、
０、０、１）基板１の上に、厚さ０．０５μｍのＡｌＮ
バッファ層２２、厚さ１．０μｍのｎ型ＧａＮ層２３、
幅約１．５μｍのストライプ状の窓部Ａを有する厚さ
０．５μｍの高抵抗Ａｌ0.2Ｇａ0.8Ｎ電流ブロック層２
４が形成されている。ＡｌＮバッファ層２２、ｎ型Ｇａ
Ｎ層２３、電流ブロック層２４の中にはほぼ基板１の法
線方向に沿った筋状の格子欠陥ａが形成されている。電
流ブロック層２４の窓部Ａと上部Ｂには、ｎ型Ａｌ0.1
Ｇａ0.9Ｎクラッド層３が形成されている。また、クラ
ッド層３の上には、厚さ０．１μｍのｎ型ＧａＮ光ガイ
ド層４、厚さ５ｎｍのＩｎ0.05Ｇａ0.95Ｎ層（図示せ
ず）と厚さ５ｎｍのＩｎ0.15Ｇａ0.85Ｎ層（図示せず）
とにより構成されたＩｎＧａＮ量子井戸よりなる活性層
５、厚さ０．０５μｍのｐ型ＧａＮ光ガイド層６、厚さ
０．８μｍのｐ型Ａｌ0.1Ｇａ0.9Ｎクラッド層７、厚さ
０．５μｍのｐ型ＧａＮコンタクト層１０が形成されて
いる。また、ｎ型ＧａＮ層２３とｐ型ＧａＮコンタクト
層１０の上には、オーミック電極１１および１２がそれ
ぞれ形成されており、オーミック電極１１とオーミック
電極１２の間に電流を流すと、窓部Ａの上部の活性層５
が能動領域として発光し、電流を増加させるとやがてレ
ーザ発振に至る。
【００７２】本実施の形態においては、電流ブロック層
２４がその窓部Ａにおいて段差を有するために、クラッ
ド層３の結晶成長方向が窓部Ａの側面の傾きに応じて斜
め方向となる。このため、筋状の欠陥ａも窓部Ａにおい
ては斜め方向に成長し、欠陥の少ない領域ｂが形成され
るとともに、窓部Ａの両側から斜めに成長してきた欠陥
どうしが窓部の中央付近で合流するため欠陥の本数が減
少する。この結果、発光部分である窓部Ａの上部の活性
層を貫通する欠陥の本数が、窓部Ａのない場合よりも大
幅に低減され、半導体レーザ装置の寿命が向上する。事
実、本実施の形態における半導体レーザ装置を、温度１
００℃、光出力３０ｍＷで定光出力連続動作させたとこ
ろ、ほとんどのレーザが約１０００時間経過しても動作
電流の増加率２％以内の安定な動作を示し、信頼性の飛
躍的な向上を確認できた。
【００７３】また、本実施の形態における半導体レーザ
装置では、電流ブロック層２４をクラッド層３よりもＡ
ｌ組成の高いＡｌＧａＮで構成したが、電流ブロック層
２４をクラッド層３と同じあるいはクラッド層３よりも
低いＡｌ組成のＡｌＧａＮにしても、活性層を貫通する
欠陥の本数を同様に低減できるため、信頼性の向上を図
ることができる。しかしながら、本実施の形態のような
構成にすることにより、窓部Ａの屈折率が電流ブロック
層２４の屈折率よりも高くできるので、横方向にストラ
イプ部で凸の実効屈折率差が形成でき、活性層で発生し
た光を効率良くストライプ内に閉じ込めることができる
ため、しきい値電流を低減する上で望ましい。
【００７４】また、本実施の形態における半導体レーザ
装置では、電流ブロック層２４を高抵抗層としたが、ｐ
型層としてもよく、同様の効果を得ることができる。
【００７５】さらに、各層の導電型を反転させる、すな
わちＧａＮ層２３、クラッド層３をｐ型、電流ブロック
層２４を高抵抗またはｎ型、クラッド層７、コンタクト
層１０をｎ型の窒化物系化合物半導体で構成してもよ
い。
【００７６】また、本実施の形態における半導体レーザ
装置では、活性層をＩｎＧａＮ、それ以外の層をＡｌx
Ｇａ1-xＮ（０≦ｘ≦１）で構成したが、一般に各層を
ＢUＡｌVＧａWＩｎ1-U-V-WＮ（０≦Ｕ≦１、０≦Ｖ≦
１、０≦Ｗ≦１）で表される窒化物系化合物半導体を用
いても同様の効果を得ることができる。
【００７７】（実施の形態８）図１１は、本発明の実施
の形態８における半導体基板の断面図である。この基板
の作製法を図１２を用いて説明する。
【００７８】図１２（ａ）に示す結晶基板１は六方晶の
ＧａＮ（０、０、０、１）基板であり、筋状の貫通転移
が１×１０8ｃｍ-2の密度で表面にまで達している。結
晶基板１上にフォトリソグラフィーにより形成したフォ
トレジストによるマスク１３を設置する（図１２
（ｂ））。本実施の形態では、フォトレジストの幅を８
μｍ、開口部を１６μｍとする。ＢＣｌ3ガスによる反
応性イオンエッチングを用いてマスクの開口部のみを深
さ１μｍエッチングすることで、凸部の幅が７μｍ、凹
部の幅が１７μｍ、高さ１μｍのストライプ状の周期的
な段差を作製する（図１２（ｃ））。凸部の幅が、フォ
トレジストの幅より狭くなったのは、ＧａＮ基板１がサ
イドエッチングされたことによる。
【００７９】マスク１３を除去した後、この上に段差を
被覆するＧａＮ層２５を成長する。成長法は特に限定す
るものではないが、本実施の形態では有機金属気相成長
装置を用い、原料にはトリメチルガリウムとアンモニ
ア、キャリアガスには水素を用いる。トリメチルガリウ
ムとアンモニアのモル供給比がＧａ：Ｎ＝１：５５００
となるように原料を流し、１０００℃でＧａＮを成長す
る。この際の（０、０、０、１）面上の成長速度は毎時
２μｍで、３時間成長を行う（図１２（ｄ））。以上の
成長によりＧａＮ層２５中の欠陥ａは１筋にまとまり、
低欠陥領域ｂが形成されている。
【００８０】なお、マスク１３の材料としては、本実施
の形態のフォトレジストの他、ＳｉＯ2やＡｕなどが、
また、反応性イオンエッチングのガスには本実施の形態
のＢＣｌ3の他、Ｃｌ2やＳｉＣｌ4等、塩素を含むガス
を用いることができる。
【００８１】（実施の形態９）図１３は、本発明の実施
の形態９における半導体基板の断面図である。
【００８２】ＧａＮ基板１に第８の実施の形態と全く同
様の方法で、凸部の幅が７μｍ、凹部の幅が１７μｍ、
高さ１μｍのストライプ状の周期的な第１の段差を形成
し、ＧａＮ層２５を３時間成長する。次に、基板１に段
差を設けたのと同じ方法で、ＧａＮ層２５に凸部の幅が
７μｍ、凹部の幅が１７μｍ、高さ１μｍのストライプ
状の周期的な第２の段差を形成する。この際、ＧａＮ層
２５に形成する段差は、段差の凸部が低欠陥領域を含む
ように形成するか、好ましくは、凸部が完全に低欠陥領
域内に収まるようにする。本実施の形態では、第１の段
差と第２の段差を凹凸の周期方向に８μｍずらすことで
凸部が完全に低欠陥領域内に収まるようにした。次に、
ＧａＮ層２５の上にＧａＮ層２６を、ＧａＮ層２５と同
じ条件で３時間成長する。
【００８３】以上のように、段差形成と成長を繰り返す
ことで、ＧａＮ層２６にはＧａＮ層２５に比べ、より広
い低欠陥領域が得られている。
【００８４】（実施の形態１０）図１４は、本発明の実
施の形態１０における結晶基板の断面図である。図１４
の結晶基板の作製方法を図１５を用いて説明する。
【００８５】図１５（ａ）における結晶基板１はＧａＮ
（０、０、０、１）基板である。結晶基板１上にＡｌ
0.5Ｇａ0.5Ｎ層２７を１．５μｍ成長する（図１５
（ｂ））。この際の結晶成長方法は特に限定するもので
はないが、本実施の形態では実施の形態８と同様の有機
金属気相成長装置を用い、原料にトリメチルガリウムと
トリメチルアルミニウムとアンモニアを用いて、Ｇａと
ＡｌとＮのモル供給比がＧａ：Ａｌ：Ｎ＝０．５：０．
５：５５００となるようにした。このとき、Ａｌ0.5Ｇ
ａ0.5Ｎ層２７はクラックなどの発生が無く平坦であ
る。つぎに、第８の実施の形態と全く同じ反応性イオン
エッチングにより、Ａｌ0.5Ｇａ0.5Ｎ層２７に高さ２μ
ｍの千鳥格子状の段差を形成する（図１５（ｃ−１）、
図１５（ｃ−２））。この段差は、Ａｌ0.5Ｇａ0.5Ｎ層
２７の厚さより深く、底部はＧａＮ基板１まで達してい
る。Ａｌ0.5Ｇａ0.5Ｎ結晶層２７の上にＡｌ0.5Ｇａ0.5
Ｎ層２８を３０μｍ成長する（図１５（ｄ））。このと
き、Ａｌ0.5Ｇａ0.5Ｎ層２８には、実施の形態８と同
様、低欠陥領域ｂが形成される。
【００８６】これとは別に、Ａｌ0.5Ｇａ0.5Ｎ層２７に
形成する段差の高さを１μｍとする以外は全く同様の方
法で、Ａｌ0.5Ｇａ0.5Ｎ層２８を３０μｍ成長した（図
示せず）。この場合、段差形成時の段差の底部はＡｌ
0.5Ｇａ0.5Ｎ層２７であって、ＧａＮ基板１は露出して
いない。このとき、Ａｌ0.5Ｇａ0.5Ｎ層２８の表面に
は、Ａｌ0.5Ｇａ0.5Ｎ層２８が３０μｍと厚いために、
ＧａＮとＡｌ0.5Ｇａ0.5Ｎの格子定数差により生じたク
ラックが存在している。
【００８７】以上実施の形態１０で示したように、段差
をＡｌ0.5Ｇａ0.5Ｎ層２７を超えて形成することでクラ
ックが生じなくなる。段差をＡｌ0.5Ｇａ0.5Ｎ層２７を
超えて形成した場合を詳細に調べると、図１５（ｅ）に
模式的に示すように、Ａｌ0. 5Ｇａ0.5Ｎ層２７とＧａＮ
基板１の格子不整合は、Ａｌ0.5Ｇａ0.5Ｎ層２７を格子
状としたことで、Ａｌ0.5Ｇａ0.5Ｎ層２７内で緩和され
ている。また、Ａｌ0. 5Ｇａ0.5Ｎ層２７とＡｌ0.5Ｇａ
0.5Ｎ層２８の界面では格子が整合しているのに対し、
ＧａＮ基板１とＡｌ0.5Ｇａ0.5Ｎ層２８の界面で格子の
不整合が生じている。このように、段差をＡｌ0.5Ｇａ
0.5Ｎ層２７を超えて形成することで、ＧａＮ基板１と
Ａｌ0.5Ｇａ0.5Ｎ層２８の格子定数差は緩和され、クラ
ックを防止する効果があると考えられる。なお、以上の
ようなメカニズムから、本実施の形態の基板１にＧａＮ
を用い半導体層２７、２８にＡｌ0.5Ｇａ0.5Ｎを用いる
以外にも、ＡｌＧａＮ層２７とＡｌＧａＮ層２８の組成
を変化させた場合や、そのほかの材料の組み合わせにつ
いても同様の効果が得られる。
【００８８】（実施の形態１１）以下、本発明の実施の
形態１１について図１６と図１７を用いて説明する。
【００８９】結晶基板１として、欠陥密度がいずれも１
×１０8ｃｍ-2のＧａＮ結晶基板、Ａｌ0.5Ｇａ0.5Ｎ結
晶基板、ＡｌＮ結晶基板を用い、半導体層２５として、
ＧａＮ、Ａｌ0.5Ｇａ0.5Ｎ、ＡｌＮを用いて、すべての
結晶基板と半導体層の組み合わせについて、実施の形態
１と同様の実験を行った。この際、半導体層２５の成長
温度を７００℃から１１００℃まで変化させた。
【００９０】いずれの組み合わせについても、半導体層
２５の成長温度が９００℃を超えると図１６（ａ）から
（ｃ）に示すように、段差が平坦に埋め込まれていくと
ともに、欠陥が屈曲し、低欠陥領域が形成されるが、９
００℃以下では、図１７（ａ）から（ｃ）に示すように
段差が平坦にならず、また、半導体層２５中では欠陥が
屈曲せず、欠陥の減少が見られない。以上のように、Ａ
ｌＧａＮにより構成された基板１上に段差を形成しＡｌ
ＧａＮにより構成された半導体層２５を成長する場合、
段差の埋め込みを行い、かつ欠陥を横方向に屈曲させる
為には、ＡｌＧａＮ層２５の成長温度として９００℃を
超える温度が必要である。
【００９１】（実施の形態１２）つぎに、本発明の実施
の形態１２について図１８を用いて説明する。
【００９２】基板１は、段差を有するサファイア基板で
ある。本実施の形態では、サファイア基板１は表面が２
゜傾斜した（０、０、０、１）であるサファイアを、水
素ガスなどの還元雰囲気中で１３００℃で１０時間加熱
することで作製する。このように加熱することで、サフ
ァイア傾斜基板中の原子オーダーの微小なステップが結
合して、０．１μｍ以上の段差を有するステップとな
る。
【００９３】半導体層２９はＡｌ0.5Ｇａ0.5Ｎである。
半導体層２９の成長温度を３５０℃から１０００℃まで
変化させたところ、成長温度が４００℃未満ではＡｌ
0.5Ｇａ0.5Ｎは成長しなかった。また、９００℃を超え
る温度では、Ａｌ0.5Ｇａ0.5Ｎは島状になってしまい、
一様な層が得られなかった。そこで、半導体層２９の成
長温度は４００℃以上９００℃以下とする。
【００９４】半導体層２９は９００℃以下の成長温度で
あるので、実施の形態１１の図１７に示したように、欠
陥の屈曲が行われず低欠陥領域は形成されない。そこ
で、半導体層２９を成長させた後に、Ａｌ0.5Ｇａ0.5Ｎ
層２５を９００℃以上の温度で成長することで、欠陥が
屈曲し低欠陥領域が形成される。
【００９５】なお、本実施の形態では段差は還元雰囲気
中での加熱で形成したが、段差を実施の形態８と同様の
エッチング等の方法を用いて形成しても同様であり、エ
ッチング等の方法を用いれば、任意の面方位を有する基
板に任意の形状を有する段差を形成できる。なお、本実
施の形態では半導体層２９および半導体層２５としてＡ
ｌ0.5Ｇａ0.5Ｎを用いているが、半導体層２９と半導体
層２５の組み合わせについて、ＧａＮやＡｌＮや他の組
成のＡｌＧａＮの組み合わせを用いても同様の結果が得
られる。また、半導体層２５の膜厚は半導体層２５が連
続膜となればよく、好ましくは０．００５μｍ以上あれ
ば良い。なお、本実施の形態ではＡｌ0. 5Ｇａ0.5Ｎ層２
５はステップ状になるので、半導体装置などで平坦な基
板が必要な場合はＡｌ0.5Ｇａ0.5Ｎ結晶層２５を研磨す
るなどの方法により平坦化するなど行えばよい。
【００９６】（実施の形態１３）つぎに、本発明の実施
の形態１３について説明する。
【００９７】結晶基板１として、段差を有する６Ｈ−Ｓ
ｉＣ（０、０、０、１）、Ｓｉ（１、１、１）、ＧａＡ
ｓ（１、１、１）を用いる以外は実施の形態１２と全く
同様にしてＡｌ0.5Ｇａ0.5Ｎ結晶層２９とＡｌ0.5Ｇａ
0.5Ｎ結晶層２５が順次成長した。なお、ＳｉＣ、Ｓ
ｉ、ＧａＡｓは半導体であるので、適切なウェットエッ
チングで容易に段差を形成することが可能である。
【００９８】半導体層２９の成長温度を３５０℃から１
０００℃まで変化させたところ、いずれの基板について
も成長温度が４００℃未満ではＡｌ0.5Ｇａ0.5Ｎは成長
せず、９００℃を超える温度では一様なＡｌ0.5Ｇａ0.5
Ｎ結晶層が得られなかった。そこで、半導体層２９の成
長温度は４００℃以上９００℃以下とする。
【００９９】半導体層２９は９００℃以下の成長温度で
あるので、実施の形態１１に示したように、欠陥の屈曲
が行われず低欠陥領域は形成されない。そこで、半導体
層２９を成長させた後に、Ａｌ0.5Ｇａ0.5Ｎ層２５を９
００℃以上の温度で成長することで、欠陥が屈曲し低欠
陥領域が形成される。
【０１００】なお、基板１の面方位については、本実施
の形態の様に特定の面方位を用いると、特定の面を有す
る半導体層を成長させることができるので好ましいが、
任意の面方位についても同様の結果が得られる。また、
ＳｉＣの結晶構造についても、６Ｈ−ＳｉＣ以外にも、
４Ｈ−ＳｉＣや３Ｃ−ＳｉＣ等、他の結晶構造を有する
ＳｉＣについても同様の結果が得られる。なお、本実施
の形態では半導体層２９および半導体層２５としてＡｌ
0.5Ｇａ0.5Ｎを用いているが、半導体層２９と半導体層
２５の組み合わせとして、ＧａＮやＡｌＮや他の組成の
ＡｌＧａＮを用いても同様の結果が得られる。
【０１０１】（実施の形態１４）つぎに、本発明の実施
の形態１４について説明する。
【０１０２】実施の形態８と全く同様にして、六方晶の
ＧａＮ（０、０、０、１）基板上にストライプ状の周期
的な段差を作製する。
【０１０３】この上に段差を被覆するＡｌ0.2Ｇａ0.8Ｎ
層２５が６μｍ成長する。Ａｌ0.2Ｇａ0.8Ｎ層２５の成
長の際、原料にＳｉあるいはＳｅあるいはＭｇあるいは
Ｚｎを含む原料を導入することで、Ａｌ0.2Ｇａ0.8Ｎ層
２５中に不純物を導入した。本実施の形態では、実施の
形態１と同様有機金属気相成長装置を用い、不純物を含
む原料としてそれぞれ、モノシラン（ＳｉＨ4）、セレ
ン化水素（Ｈ2Ｓｅ）、ビスシクロペンタジエニルマグ
ネシウム（（Ｃ5Ｈ5）2Ｍｇ）、ジメチルジンク（（Ｃ
Ｈ3）2Ｚｎ）を用いる。
【０１０４】Ａｌ0.2Ｇａ0.8Ｎ層２５中の不純物濃度と
段差上の表面状態との関係を調べた結果、いずれの不純
物の場合も不純物濃度を１×１０21ｃｍ-3より大きくす
ると、段差上の表面に数１００ｎｍオーダーの凹凸が発
生することが判明した。このような表面の凹凸により、
基板上に半導体装置を形成した場合の膜の平坦性が悪
く、所望の特性が得られないという問題が起こる。そこ
で、半導体装置などに用いる基板の製造方法としては、
不純物密度１×１０21ｃｍ-3以下とする必要がある。
【０１０５】なお、不純物を含む原料は本実施の形態で
用いた原料に限らない。また、不純物に関しても、本実
施の形態のＳｉの他に、Ｇｅ等の他のIV族元素を用いた
場合や、本実施の形態のＳｅの他に、ＯやＳ等の他のVI
元素を用いた場合や、本実施の形態のＭｇやＺｎの他
に、Ｃｄ等の他のII族あるいは金属元素を用いた場合も
同様の結果が得られる。なお、本実施の形態では半導体
層２５はＡｌ0.2Ｇａ0.8Ｎであるが、任意の組成のＡｌ
ＧａＮやＧａＮやＡｌＮを用いても同様の結果が得られ
る。
【０１０６】（実施の形態１５）つぎに、本発明の実施
の形態１５について説明する。
【０１０７】実施の形態８と全く同様にして、六方晶の
ＧａＮ（０、０、０、１）基板上にストライプ状の周期
的な段差を作製する。
【０１０８】この上に段差を被覆するＡｌ0.2Ｇａ0.8Ｎ
層２５を成長する。Ａｌ0.2Ｇａ0.8Ｎ層２５の成長の
際、ＧａとＡｌのモル供給量の和すなわちIII族のモル
供給量と、Ｎのモル供給量すなわちＶ族のモル供給量の
比が、Ｖ族モル流量／III族モル流量＝１００〜１００
００となるようにした。この際III族モル流量は一定と
した。成長温度は９００℃から１１００℃である。
【０１０９】図１９はＶ族モル供給量／III族モル供給
量（以下Ｖ／III比と表記）と、幅５μｍの溝を平坦に
埋め込み成長するのに要する時間を調べた結果である。
いずれの成長温度においても、Ｖ／III比を下げると溝
を平坦に埋め込み成長するための時間が増大し、Ｖ／II
I比が２００以下では図１７と同様の成長様式となり、
溝が平坦に埋め込み成長されないことが判明した。溝が
平坦に埋め込み成長されない場合は、図１７に示すよう
に低欠陥領域が形成されない。したがって、低欠陥領域
の形成にはＶ／III比が２００より大きく、好ましくは
１０００以上必要である。
【０１１０】なお、本実施の形態では半導体層２５とし
てＡｌ0.2Ｇａ0.8Ｎを成長したが、他の組成のＡｌＧａ
ＮやＧａＮ、ＡｌＮについても同様の結果が得られる。
【０１１１】
【発明の効果】以上のように、本発明の半導体装置は、
低欠陥領域に半導体素子の能動領域を形成することによ
り、信頼性および性能を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体素子の断
面を示す図
【図２】同半導体装置の製造方法を示す図
【図３】本発明の実施の形態２における半導体素子およ
びその製造方法を示す図
【図４】従来の半導体装置を示す図
【図５】本発明の実施の形態３における半導体素子の断
面を示す図
【図６】同半導体装置の製造方法を示す図
【図７】本発明の実施の形態４における半導体素子およ
びその製造方法を示す図
【図８】本発明の実施の形態５における半導体素子の断
面を示す図
【図９】本発明の実施の形態６における半導体素子およ
びその製造方法を示す図
【図１０】本発明の実施の形態７における半導体素子の
断面を示す図
【図１１】本発明の実施の形態８における半導体基板を
示す図
【図１２】本発明の実施の形態８における半導体基板の
製造方法を示す図
【図１３】本発明の実施の形態９における半導体基板を
示す図
【図１４】本発明の実施の形態１０における半導体基板
を示す図
【図１５】本発明の実施の形態１０における半導体基板
作製プロセスを示す図
【図１６】本発明の実施の形態１１において、成長温度
が９００℃を超えるときの欠陥の挙動を示す図
【図１７】本発明の実施の形態１１において、成長温度
が９００℃以下のときの欠陥の挙動を示す図
【図１８】本発明の実施の形態１２における半導体基板
を示す図
【図１９】本発明の実施の形態１５において、Ｖ族モル
流量／III族モル流量比と、幅５μｍの溝を平坦に埋め
込み成長するのに要する時間の関係を表した図
【符号の説明】
１ 基板 ２ ｎ型ＧａＮ層 ３ ｎ型ＡｌＧａＮクラッド層 ４ ｎ型ＧａＮ光ガイド層 ５ 活性層 ６ ｐ型ＧａＮ光ガイド層 ７ 第１のｐ型ＡｌＧａＮクラッド層 ８ 電流狭窄層 ９ 第２のｐ型ＡｌＧａＮクラッド層 １０ ｐ型ＧａＮコンタクト層 １１ ｎ型電極 １２ ｐ型電極 １３ マスク １４ ＡｌＮ層 １４ａ、１５ａ 凹凸 １５、１６ ＧａＮ層 １７ アンドープＧａＮ層 １８ ｎ型ＧａＮ層 １９ ゲート電極 ２０ ソース電極 ２１ ドレイン電極 ２２ ＡｌＮバッファ層 ２３ ｎ型ＧａＮ層 ２４ ＡｌＧａＮ電流ブロック層 ２５、２６ 半導体層 ２７、２８ ＡｌＧａＮ層 ２９ ＡｌＧａＮ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 折田 賢児 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 今藤 修 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 油利 正昭 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体が結晶成長する方向として主面に
    対する法線方向とは異なる方向を有し、半導体内に生じ
    る欠陥が集結してできる欠陥領域を備えた半導体基板。
  2. 【請求項２】 主面の面方位とは異なる面方位を有する
    結晶面より結晶成長する半導体を有し、前記半導体内に
    生じる欠陥が集結した欠陥領域を備えた半導体基板。
  3. 【請求項３】 格子欠陥を有し、表面に第１の段差を有
    する第１の結晶と、前記第１の結晶上に形成されるとと
    もに表面に第２の段差を有しかつ前記第１の段差上に低
    欠陥領域を有する第２の結晶層と、前記第２の段差上に
    低欠陥領域を有する半導体層により構成された半導体基
    板。
  4. 【請求項４】 格子欠陥を有し、表面に段差を有する結
    晶と、前記結晶上に形成されるとともに、前記段差上に
    低欠陥領域を有する半導体層により構成され、かつ前記
    結晶が２層以上の結晶層により形成され、前記結晶の前
    記段差が表面にある層を１層以上超えて形成された半導
    体基板。
  5. 【請求項５】 表面に段差を有する結晶の表面がＡｌx
    Ｇａ1-xＮ（ただし、０≦ｘ≦１）であって、前記Ａｌx
    Ｇａ1-xＮ上に９００℃を超える温度でＡｌyＧａ1-yＮ
    層（ただし、０≦ｙ≦１）を成長する工程を有する半導
    体基板の製造方法。
  6. 【請求項６】 基板の主面に主面の面方位とは異なる面
    方位を有する結晶面を形成する工程と、前記結晶面が形
    成された基板の上にIII族窒化物よりなる半導体層を形
    成する工程と、前記半導体層を前記基板より分離する工
    程とを有する半導体基板の製造方法。
  7. 【請求項７】 表面に段差を有する結晶の表面がサファ
    イア、ＳｉＣ、Ｓｉ、ＧａＡｓのいずれかであり、４０
    ０℃以上９００℃以下の温度で第１のＡｌxＧａ1-xＮ層
    （ただし、０≦ｘ≦１）を成長する第１の工程と、前記
    第１のＡｌxＧａ1-xＮ層上に９００℃を超える温度で第
    ２のＡｌyＧａ1-yＮ層（ただし、０≦ｙ≦１）を成長す
    る第２の工程とを有する半導体基板の製造方法。
  8. 【請求項８】 前記９００℃を超える温度で成長される
    ＡｌyＧａ1-yＮ層に導入される不純物密度が１×１０21
    ｃｍ-3以下であることを特徴とする請求項７に記載の半
    導体基板の製造方法。
  9. 【請求項９】 前記９００℃を超える温度で成長される
    ＡｌyＧａ1-yＮ層の成長におけるIII族原料に対するＶ
    族原料のモル供給比が２００より大きいことを特徴とす
    る請求項７に記載の半導体基板の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319733A (ja) * 2001-04-19 2002-10-31 Sharp Corp 半導体発光装置およびその製造方法ならびに光学式情報記録再生装置
US6736894B2 (en) 2001-08-27 2004-05-18 Hoya Corporation Method of manufacturing compound single crystal
US7091056B2 (en) 2001-10-12 2006-08-15 Sony Corporation Method of manufacturing a semiconductor light emitting device, semiconductor light emitting device, method of manufacturing a semiconductor device, semiconductor device, method of manufacturing a device, and device
JP2007250946A (ja) * 2006-03-17 2007-09-27 Ngk Insulators Ltd Ｉｉｉ族窒化物結晶の作製装置、ｉｉｉ族窒化物結晶の積層構造体の作製方法及びｉｉｉ族窒化物結晶の積層構造体
JP2008211250A (ja) * 1999-03-17 2008-09-11 Mitsubishi Chemicals Corp 半導体基材及びその作製方法
JP2008258456A (ja) * 2007-04-06 2008-10-23 Opnext Japan Inc 窒化物半導体レーザ装置およびその製造方法
JP2011049583A (ja) * 2010-10-25 2011-03-10 Sharp Corp 窒化物半導体発光素子
US8828579B2 (en) 2003-04-01 2014-09-09 Sony Corporation Battery

Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3283802B2 (ja) * 1997-09-29 2002-05-20 日本電気株式会社 選択成長法を用いた半導体層及びその成長方法、選択成長法を用いた窒化物系半導体層及びその成長方法、窒化物系半導体発光素子とその製造方法
JP3201475B2 (ja) * 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
US6177688B1 (en) * 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
US6940098B1 (en) 1999-03-17 2005-09-06 Mitsubishi Cable Industries, Ltd. Semiconductor base and its manufacturing method, and semiconductor crystal manufacturing method
JP3587081B2 (ja) 1999-05-10 2004-11-10 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体発光素子
JP3555500B2 (ja) 1999-05-21 2004-08-18 豊田合成株式会社 Ｉｉｉ族窒化物半導体及びその製造方法
US6829273B2 (en) * 1999-07-16 2004-12-07 Agilent Technologies, Inc. Nitride semiconductor layer structure and a nitride semiconductor laser incorporating a portion of same
US6580098B1 (en) 1999-07-27 2003-06-17 Toyoda Gosei Co., Ltd. Method for manufacturing gallium nitride compound semiconductor
JP3427047B2 (ja) * 1999-09-24 2003-07-14 三洋電機株式会社 窒化物系半導体素子、窒化物系半導体の形成方法および窒化物系半導体素子の製造方法
US6821805B1 (en) * 1999-10-06 2004-11-23 Matsushita Electric Industrial Co., Ltd. Semiconductor device, semiconductor substrate, and manufacture method
JP2001144014A (ja) * 1999-11-17 2001-05-25 Ngk Insulators Ltd エピタキシャル成長用基板およびその製造方法
JP3455512B2 (ja) * 1999-11-17 2003-10-14 日本碍子株式会社 エピタキシャル成長用基板およびその製造方法
JP4432180B2 (ja) 1999-12-24 2010-03-17 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法、ｉｉｉ族窒化物系化合物半導体素子及びｉｉｉ族窒化物系化合物半導体
JP2001185493A (ja) 1999-12-24 2001-07-06 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP3929008B2 (ja) * 2000-01-14 2007-06-13 シャープ株式会社 窒化物系化合物半導体発光素子およびその製造方法
US6403451B1 (en) * 2000-02-09 2002-06-11 Noerh Carolina State University Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
US6566231B2 (en) 2000-02-24 2003-05-20 Matsushita Electric Industrial Co., Ltd. Method of manufacturing high performance semiconductor device with reduced lattice defects in the active region
JP2001267242A (ja) * 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体及びその製造方法
TW518767B (en) 2000-03-31 2003-01-21 Toyoda Gosei Kk Production method of III nitride compound semiconductor and III nitride compound semiconductor element
EP1277240B1 (de) * 2000-04-26 2015-05-20 OSRAM Opto Semiconductors GmbH Verfahren zur Herstellung eines lichtmittierenden Halbleiterbauelements
CN1252837C (zh) * 2000-04-26 2006-04-19 奥斯兰姆奥普托半导体股份有限两合公司 在GaN基板上的发光二极管芯片和用GaN基板上的发光二极管芯片制造发光二极管元件的方法
DE10051465A1 (de) * 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
JP2001313259A (ja) 2000-04-28 2001-11-09 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体基板の製造方法及び半導体素子
TWI292227B (en) * 2000-05-26 2008-01-01 Osram Opto Semiconductors Gmbh Light-emitting-dioed-chip with a light-emitting-epitaxy-layer-series based on gan
US6836498B2 (en) * 2000-06-05 2004-12-28 Sony Corporation Semiconductor laser, semiconductor device and nitride series III-V group compound substrate, as well as manufacturing method thereof
JP2002008985A (ja) * 2000-06-21 2002-01-11 Nichia Chem Ind Ltd 窒化物半導体の製造方法及び窒化物半導体基板
US7619261B2 (en) 2000-08-07 2009-11-17 Toyoda Gosei Co., Ltd. Method for manufacturing gallium nitride compound semiconductor
JP3556916B2 (ja) * 2000-09-18 2004-08-25 三菱電線工業株式会社 半導体基材の製造方法
EP1189036A1 (de) * 2000-09-19 2002-03-20 Endress + Hauser GmbH + Co. Verfahren zum Bereitstellen von Messwerten und zur Berechnung der Kosten der Bereitstellung
JP2002222771A (ja) * 2000-11-21 2002-08-09 Ngk Insulators Ltd Ｉｉｉ族窒化物膜の製造方法、ｉｉｉ族窒化物膜の製造用下地膜、及びその下地膜の製造方法
WO2002064864A1 (fr) 2001-02-14 2002-08-22 Toyoda Gosei Co., Ltd. Procede de production de cristal semi-conducteur et element lumineux semi-conducteur
WO2002065556A1 (fr) * 2001-02-15 2002-08-22 Sharp Kabushiki Kaisha Element de source lumineuse a semi-conducteur a base de nitrure et son procede de realisation
JP3679720B2 (ja) 2001-02-27 2005-08-03 三洋電機株式会社 窒化物系半導体素子および窒化物系半導体の形成方法
JP3595277B2 (ja) * 2001-03-21 2004-12-02 三菱電線工業株式会社 ＧａＮ系半導体発光ダイオード
EP1378949A4 (en) 2001-03-21 2006-03-22 Mitsubishi Cable Ind Ltd LIGHT-EMITTING SEMICONDUCTOR ELEMENT
JP3595276B2 (ja) * 2001-03-21 2004-12-02 三菱電線工業株式会社 紫外線発光素子
JP2002280314A (ja) 2001-03-22 2002-09-27 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体の製造方法、及びそれに基づくｉｉｉ族窒化物系化合物半導体素子
JP3714188B2 (ja) * 2001-04-19 2005-11-09 ソニー株式会社 窒化物半導体の気相成長方法及び窒化物半導体素子
JP4854133B2 (ja) * 2001-05-11 2012-01-18 シャープ株式会社 窒化物半導体レーザ素子とこれを含む光学装置
WO2002099859A1 (fr) * 2001-06-04 2002-12-12 Toyoda Gosei Co., Ltd. Procede de production d'un semiconducteur au nitrure iii
JP3548735B2 (ja) * 2001-06-29 2004-07-28 士郎 酒井 窒化ガリウム系化合物半導体の製造方法
US7067849B2 (en) 2001-07-17 2006-06-27 Lg Electronics Inc. Diode having high brightness and method thereof
DE10135189A1 (de) * 2001-07-19 2003-02-20 Osram Opto Semiconductors Gmbh Lichtemittierende Vorrichtung auf Basis eines Galliumnitrid-basierten Verbindungshalbleiters und Verfahren zu deren Herstellung
JP4055503B2 (ja) 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
KR20040029301A (ko) * 2001-08-22 2004-04-06 소니 가부시끼 가이샤 질화물 반도체소자 및 질화물 반도체소자의 제조방법
JP2003068655A (ja) * 2001-08-27 2003-03-07 Hoya Corp 化合物単結晶の製造方法
JP3690326B2 (ja) 2001-10-12 2005-08-31 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法
US6949395B2 (en) * 2001-10-22 2005-09-27 Oriol, Inc. Method of making diode having reflective layer
US7148520B2 (en) 2001-10-26 2006-12-12 Lg Electronics Inc. Diode having vertical structure and method of manufacturing the same
GB0128743D0 (en) * 2001-11-30 2002-01-23 Epiic Ltd Method of producing integrated semiconductor components on a semiconductor substrate
US6890785B2 (en) * 2002-02-27 2005-05-10 Sony Corporation Nitride semiconductor, semiconductor device, and manufacturing methods for the same
US6845004B2 (en) * 2003-02-12 2005-01-18 Kemet Electronics Corporation Protecting resin-encapsulated components
JP3913194B2 (ja) * 2003-05-30 2007-05-09 シャープ株式会社 窒化物半導体発光素子
US6921924B2 (en) * 2003-06-18 2005-07-26 United Epitaxy Company, Ltd Semiconductor light-emitting device
JP4229005B2 (ja) * 2003-06-26 2009-02-25 住友電気工業株式会社 ＧａＮ基板及びその製造方法、並びに窒化物半導体素子
JP4390640B2 (ja) 2003-07-31 2009-12-24 シャープ株式会社 窒化物半導体レーザ素子、窒化物半導体発光素子、窒化物半導体ウェハおよびそれらの製造方法
US7795630B2 (en) * 2003-08-07 2010-09-14 Panasonic Corporation Semiconductor device with oxidized regions and method for fabricating the same
EP3699963A1 (en) 2003-08-19 2020-08-26 Nichia Corporation Semiconductor light emitting diode and method of manufacturing its substrate
US7229499B2 (en) 2003-08-22 2007-06-12 Matsushita Electric Industrial Co., Ltd. Manufacturing method for semiconductor device, semiconductor device and semiconductor wafer
KR100714639B1 (ko) * 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
US20050116243A1 (en) * 2003-12-01 2005-06-02 Atsunori Mochida Semiconductor laser device and its manufacturing method
JP4540347B2 (ja) * 2004-01-05 2010-09-08 シャープ株式会社 窒化物半導体レーザ素子及び、その製造方法
JP4201725B2 (ja) * 2004-02-20 2008-12-24 シャープ株式会社 窒化物半導体発光素子の製造方法
US7109521B2 (en) * 2004-03-18 2006-09-19 Cree, Inc. Silicon carbide semiconductor structures including multiple epitaxial layers having sidewalls
JP5013661B2 (ja) * 2004-03-31 2012-08-29 三洋電機株式会社 窒化物系半導体素子の製造方法及び窒化物系半導体素子
JP4689195B2 (ja) * 2004-06-10 2011-05-25 シャープ株式会社 半導体素子の製造方法
US7157297B2 (en) * 2004-05-10 2007-01-02 Sharp Kabushiki Kaisha Method for fabrication of semiconductor device
US7791061B2 (en) * 2004-05-18 2010-09-07 Cree, Inc. External extraction light emitting diode based upon crystallographic faceted surfaces
JP4652888B2 (ja) * 2004-05-27 2011-03-16 昭和電工株式会社 窒化ガリウム系半導体積層構造体の製造方法
KR100696469B1 (ko) * 2004-06-08 2007-03-19 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 이를 구비한 평판 표시장치
JP4651312B2 (ja) * 2004-06-10 2011-03-16 シャープ株式会社 半導体素子の製造方法
US7508001B2 (en) 2004-06-21 2009-03-24 Panasonic Corporation Semiconductor laser device and manufacturing method thereof
TWI278126B (en) * 2004-08-04 2007-04-01 Formosa Epitaxy Inc GaN series light emitting diode structure of p-type contacting layer with low-temperature growth low resistivity
JP4720125B2 (ja) * 2004-08-10 2011-07-13 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法並びにｉｉｉ−ｖ族窒化物系半導体
JP4883931B2 (ja) * 2005-04-26 2012-02-22 京セラ株式会社 半導体積層基板の製造方法
US7741654B2 (en) * 2004-09-16 2010-06-22 Nec Corporation Group III nitride semiconductor optical device
JP4679867B2 (ja) * 2004-09-27 2011-05-11 シャープ株式会社 窒化物半導体発光素子、及びその製造方法
KR100601138B1 (ko) * 2004-10-06 2006-07-19 에피밸리 주식회사 Ⅲ-질화물 반도체 발광소자 및 그 제조 방법
KR100580751B1 (ko) * 2004-12-23 2006-05-15 엘지이노텍 주식회사 질화물 반도체 발광소자 및 그 제조방법
JP2006196631A (ja) * 2005-01-13 2006-07-27 Hitachi Ltd 半導体装置及びその製造方法
US7524708B2 (en) * 2005-02-28 2009-04-28 Neosemitech Corporation Fabrication method of a high brightness light emitting diode with a bidirectionally angled substrate
JP4735037B2 (ja) * 2005-05-16 2011-07-27 ソニー株式会社 発光ダイオードおよびその製造方法ならびに集積型発光ダイオードおよびその製造方法ならびに発光ダイオードバックライトならびに発光ダイオード照明装置ならびに発光ダイオードディスプレイならびに電子機器
US7902008B2 (en) 2005-08-03 2011-03-08 Globalfoundries Inc. Methods for fabricating a stressed MOS device
US20070199299A1 (en) * 2005-08-29 2007-08-30 Kashmerick Gerald E Combustion Engine
JP4940670B2 (ja) * 2006-01-25 2012-05-30 住友電気工業株式会社 窒化物半導体発光素子を作製する方法
US20070176160A1 (en) * 2006-01-27 2007-08-02 Hamamatsu Photonics K.K. Electron tube
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子の製造方法
JP2008053602A (ja) * 2006-08-28 2008-03-06 Matsushita Electric Ind Co Ltd 半導体素子及びその製造方法
CA2669228C (en) * 2006-11-15 2014-12-16 The Regents Of The University Of California Method for heteroepitaxial growth of high-quality n-face gan, inn, and ain and their alloys by metal organic chemical vapor deposition
US8193020B2 (en) 2006-11-15 2012-06-05 The Regents Of The University Of California Method for heteroepitaxial growth of high-quality N-face GaN, InN, and AlN and their alloys by metal organic chemical vapor deposition
JP2008160025A (ja) * 2006-12-26 2008-07-10 Sharp Corp 窒化物半導体発光素子
JP4462289B2 (ja) * 2007-05-18 2010-05-12 ソニー株式会社 半導体層の成長方法および半導体発光素子の製造方法
KR101283261B1 (ko) * 2007-05-21 2013-07-11 엘지이노텍 주식회사 발광 소자 및 그 제조방법
JP5245305B2 (ja) * 2007-07-06 2013-07-24 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP5041902B2 (ja) * 2007-07-24 2012-10-03 三洋電機株式会社 半導体レーザ素子
JP5022136B2 (ja) 2007-08-06 2012-09-12 三洋電機株式会社 半導体素子の製造方法および半導体素子
US20100074290A1 (en) * 2007-11-02 2010-03-25 Masao Kawaguchi Semiconductor laser device
JP4786730B2 (ja) * 2009-05-28 2011-10-05 シャープ株式会社 電界効果型トランジスタおよびその製造方法
JP5489117B2 (ja) * 2009-09-01 2014-05-14 シャープ株式会社 窒化物半導体素子、窒化物半導体素子の製造方法、窒化物半導体層の製造方法および窒化物半導体発光素子
JP2011187654A (ja) * 2010-03-08 2011-09-22 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体からなるｈｅｍｔ、およびその製造方法
JP5203412B2 (ja) * 2010-04-12 2013-06-05 シャープ株式会社 窒化物半導体発光素子及びその製造方法
JP2012142513A (ja) * 2011-01-06 2012-07-26 Nichia Chem Ind Ltd 半導体発光素子の製造方法
KR101262725B1 (ko) * 2011-08-08 2013-05-09 일진엘이디(주) 누설전류 차단 효과가 우수한 질화물 반도체 발광소자 및 그 제조 방법
KR101804408B1 (ko) * 2011-09-05 2017-12-04 엘지이노텍 주식회사 발광소자
CN104246990A (zh) * 2012-04-26 2014-12-24 东丽株式会社 具有凹凸结构的晶体衬底的制造方法
JP6044975B2 (ja) * 2012-06-06 2016-12-14 国立大学法人三重大学 半導体素子用エピタキシャル基板および半導体素子用エピタキシャル基板の作製方法
KR101922107B1 (ko) * 2012-06-22 2019-02-13 삼성전자주식회사 반도체소자 및 그 제조방법
CN103811592A (zh) * 2012-11-12 2014-05-21 展晶科技(深圳)有限公司 发光二极管制造方法
US8896008B2 (en) 2013-04-23 2014-11-25 Cree, Inc. Light emitting diodes having group III nitride surface features defined by a mask and crystal planes
JP6248532B2 (ja) * 2013-10-17 2017-12-20 セイコーエプソン株式会社 ３Ｃ−ＳｉＣエピタキシャル層の製造方法、３Ｃ−ＳｉＣエピタキシャル基板および半導体装置
KR102569461B1 (ko) * 2015-11-30 2023-09-04 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 이를 포함하는 조명장치
US9859685B2 (en) * 2015-12-11 2018-01-02 International Business Machines Corporation Small aperture formation for facilitating optoelectronic device integration with defective semiconductor materials
DE102017106888A1 (de) 2017-03-30 2018-10-04 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Leuchtdiodenchips und Leuchtdiodenchip
JP7037329B2 (ja) * 2017-10-27 2022-03-16 株式会社サイオクス 窒化物半導体基板、半導体積層物、基板選別プログラム、半導体装置選別プログラム、および半導体装置の製造方法
JP6913626B2 (ja) * 2017-12-25 2021-08-04 株式会社サイオクス 半導体積層物
CN113809212A (zh) * 2020-06-17 2021-12-17 晶元光电股份有限公司 发光元件
JP7318603B2 (ja) * 2020-07-09 2023-08-01 豊田合成株式会社 Ｉｉｉ族窒化物半導体素子の製造方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1139453A (en) * 1979-05-29 1983-01-11 Henry I. Smith Improving graphoepitaxy
JPS57115849A (en) 1981-01-12 1982-07-19 Fujitsu Ltd Manufacture of substrate for semiconductor device
JPS57198621A (en) * 1981-06-01 1982-12-06 Fujitsu Ltd Liquid phase epitaxial growth
US5032893A (en) * 1988-04-01 1991-07-16 Cornell Research Foundation, Inc. Method for reducing or eliminating interface defects in mismatched semiconductor eiplayers
JPH06105797B2 (ja) 1989-10-19 1994-12-21 昭和電工株式会社 半導体基板及びその製造方法
JPH0434920A (ja) 1990-05-30 1992-02-05 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
US5158907A (en) * 1990-08-02 1992-10-27 At&T Bell Laboratories Method for making semiconductor devices with low dislocation defects
JPH088217B2 (ja) * 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
US5091767A (en) 1991-03-18 1992-02-25 At&T Bell Laboratories Article comprising a lattice-mismatched semiconductor heterostructure
JP3142312B2 (ja) 1991-07-30 2001-03-07 株式会社東芝 六方晶半導体の結晶成長方法
US5208182A (en) 1991-11-12 1993-05-04 Kopin Corporation Dislocation density reduction in gallium arsenide on silicon heterostructures
US5294808A (en) * 1992-10-23 1994-03-15 Cornell Research Foundation, Inc. Pseudomorphic and dislocation free heteroepitaxial structures
JP2860217B2 (ja) 1992-12-25 1999-02-24 シャープ株式会社 半導体レーザ素子およびその製造方法
JPH06216037A (ja) 1993-01-13 1994-08-05 Hitachi Ltd ヘテロエピタキシャル成長方法
US6083812A (en) * 1993-02-02 2000-07-04 Texas Instruments Incorporated Heteroepitaxy by large surface steps
JP2932467B2 (ja) 1993-03-12 1999-08-09 日亜化学工業株式会社 窒化ガリウム系化合物半導体発光素子
JPH07201745A (ja) * 1993-12-28 1995-08-04 Hitachi Cable Ltd 半導体ウェハ及びその製造方法
JP2828002B2 (ja) * 1995-01-19 1998-11-25 松下電器産業株式会社 半導体発光素子およびその製造方法
JPH08222808A (ja) * 1995-02-15 1996-08-30 Mitsubishi Electric Corp 半導体発光装置の製造方法
JP3771952B2 (ja) * 1995-06-28 2006-05-10 ソニー株式会社 単結晶ｉｉｉ−ｖ族化合物半導体層の成長方法、発光素子の製造方法およびトランジスタの製造方法
JP3164016B2 (ja) * 1996-05-31 2001-05-08 住友電気工業株式会社 発光素子および発光素子用ウエハの製造方法
JP2737053B2 (ja) 1996-12-26 1998-04-08 豊田合成株式会社 窒化ガリウム系化合物半導体発光素子
US6121634A (en) * 1997-02-21 2000-09-19 Kabushiki Kaisha Toshiba Nitride semiconductor light emitting device and its manufacturing method
JP3139445B2 (ja) 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
KR100537242B1 (ko) * 1997-04-11 2006-02-28 니치아 카가쿠 고교 가부시키가이샤 질화물반도체의성장방법및그를이용한질화물반도체기판및질화물반도체소자
EP0942459B1 (en) * 1997-04-11 2012-03-21 Nichia Corporation Method of growing nitride semiconductors
JP4115593B2 (ja) * 1997-07-28 2008-07-09 シャープ株式会社 利得結合型分布帰還半導体レーザ装置及びその製造方法
JP3930161B2 (ja) 1997-08-29 2007-06-13 株式会社東芝 窒化物系半導体素子、発光素子及びその製造方法
US6015979A (en) * 1997-08-29 2000-01-18 Kabushiki Kaisha Toshiba Nitride-based semiconductor element and method for manufacturing the same
JP3925753B2 (ja) * 1997-10-24 2007-06-06 ソニー株式会社 半導体素子およびその製造方法ならびに半導体発光素子
US6051849A (en) * 1998-02-27 2000-04-18 North Carolina State University Gallium nitride semiconductor structures including a lateral gallium nitride layer that extends from an underlying gallium nitride layer
JP3436128B2 (ja) 1998-04-28 2003-08-11 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP3460581B2 (ja) 1998-05-28 2003-10-27 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
KR100277940B1 (ko) 1998-07-14 2001-02-01 구자홍 지에이엔(gan) 반도체 레이저 다이오드 및 그 제조방법
JP3201475B2 (ja) * 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
US6177688B1 (en) * 1998-11-24 2001-01-23 North Carolina State University Pendeoepitaxial gallium nitride semiconductor layers on silcon carbide substrates
KR100660814B1 (ko) * 1999-12-31 2006-12-26 엘지.필립스 엘시디 주식회사 박막트랜지스터의 반도체층 형성방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008211250A (ja) * 1999-03-17 2008-09-11 Mitsubishi Chemicals Corp 半導体基材及びその作製方法
JP2002319733A (ja) * 2001-04-19 2002-10-31 Sharp Corp 半導体発光装置およびその製造方法ならびに光学式情報記録再生装置
JP4646095B2 (ja) * 2001-04-19 2011-03-09 シャープ株式会社 半導体発光装置およびその製造方法ならびに光学式情報記録再生装置
US6736894B2 (en) 2001-08-27 2004-05-18 Hoya Corporation Method of manufacturing compound single crystal
US7091056B2 (en) 2001-10-12 2006-08-15 Sony Corporation Method of manufacturing a semiconductor light emitting device, semiconductor light emitting device, method of manufacturing a semiconductor device, semiconductor device, method of manufacturing a device, and device
US7176499B2 (en) 2001-10-12 2007-02-13 Sony Corporation Method of manufacturing a semiconductor light emitting device, semiconductor light emitting device, method of manufacturing a semiconductor device, semiconductor device, method of manufacturing a device, and device
US8828579B2 (en) 2003-04-01 2014-09-09 Sony Corporation Battery
JP2007250946A (ja) * 2006-03-17 2007-09-27 Ngk Insulators Ltd Ｉｉｉ族窒化物結晶の作製装置、ｉｉｉ族窒化物結晶の積層構造体の作製方法及びｉｉｉ族窒化物結晶の積層構造体
JP2008258456A (ja) * 2007-04-06 2008-10-23 Opnext Japan Inc 窒化物半導体レーザ装置およびその製造方法
JP2011049583A (ja) * 2010-10-25 2011-03-10 Sharp Corp 窒化物半導体発光素子

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