JP2000324396A - Solid image pickup element and method for driving the same - Google Patents
Solid image pickup element and method for driving the sameInfo
- Publication number
- JP2000324396A JP2000324396A JP11125910A JP12591099A JP2000324396A JP 2000324396 A JP2000324396 A JP 2000324396A JP 11125910 A JP11125910 A JP 11125910A JP 12591099 A JP12591099 A JP 12591099A JP 2000324396 A JP2000324396 A JP 2000324396A
- Authority
- JP
- Japan
- Prior art keywords
- charge
- gate
- imaging device
- solid
- barrier gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、固体撮像素子に係
り、特に、リセット雑音を発生させないようにした画素
構造を有する固体撮像素子およびその駆動方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state imaging device, and more particularly, to a solid-state imaging device having a pixel structure in which reset noise is not generated and a driving method thereof.
【０００２】[0002]
【従来の技術】従来、図１４、図１５に示すような画素
構造、およびポテンシャルを有した固体撮像素子とし
て、文献ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．４２，ｎ
ｏ．９，ｐｐ．１６９３−１６９４，Ｓｅｐｔｅｍｂｅ
ｒ １９９５に開示されているＳｉｍｐｌｅ Ｆｌｏａ
ｔｉｎｇ Ｇａｔｅ（以下、ＳＦＧと記す） Ｐｉｘｅ
ｌと呼ばれるものが知られている。2. Description of the Related Art Conventionally, as a solid-state imaging device having a pixel structure and a potential as shown in FIGS. 14 and 15, reference is made to IEEE Transactions on.
Electron Devices, vol. 42, n
o. 9, pp. 1693-1694, Septembe
Simple Floa disclosed in R 1995
Ting Gate (hereinafter referred to as SFG) Pixel
What is called l is known.
【０００３】すなわち、図１４において、１はｐ型基板
（基板電位に固定）、２はｎ+ ドレイン、３はゲート、
４はｎ+ ソース、５は結合容量（Ｃ0 ）、６はフォトゲ
ート（ＰＧ）、７はバリアゲート（ＢＧ）、８はドレイ
ン電圧（ＶDD）、９はバリアゲートバイアス電圧
（ＶBG）、１０は行選択線、１１は垂直信号線、１２は
ＳＦＧ画素である。That is, in FIG. 14, 1 is a p-type substrate (fixed to the substrate potential), 2 is an n + drain, 3 is a gate,
4 is an n + source, 5 is a coupling capacitance (C 0 ), 6 is a photogate (PG), 7 is a barrier gate (BG), 8 is a drain voltage (V DD ), 9 is a barrier gate bias voltage (V BG ). Reference numeral 10 denotes a row selection line, 11 denotes a vertical signal line, and 12 denotes an SFG pixel.
【０００４】勿論、この場合、ｎ型基板にｐウェルを形
成するようにしてしてもよい。Of course, in this case, a p-well may be formed in the n-type substrate.
【０００５】そして、図１５の（ａ）に示すように、信
号電荷積分期間中、行選択線１０は積分電圧ＶINT にバ
イアスされる。[0005] As shown in FIG. 15A, during the signal charge integration period, the row selection line 10 is biased to the integration voltage VINT .
【０００６】また、受光部としてのＭＯＳダイオードを
構成するフォトゲート（ＰＧ）６下には、電位井戸が形
成され、そこに信号電荷（電子）が蓄積される。A potential well is formed below a photogate (PG) 6 constituting a MOS diode as a light receiving portion, and signal charges (electrons) are stored therein.
【０００７】このフォトゲート（ＰＧ）６とドレイン２
間はＤＣバイアスされたバリアゲート（ＢＧ）７により
分離される。The photo gate (PG) 6 and the drain 2
They are separated by a DC-biased barrier gate (BG) 7.
【０００８】結合容量（Ｃ0 ）５とフォトゲート（Ｐ
Ｇ）６の間の浮遊ノ一ド（フローティングゲートＦＧ）
電位が増幅用ＭＯＳＦＥＴのゲート３に印加される。The coupling capacitance (C 0 ) 5 and the photo gate (P
G) Floating node during 6 (floating gate FG)
A potential is applied to the gate 3 of the amplifying MOSFET.
【０００９】垂直信号線１１は、この信号電荷積分期間
中、不要な電力消費を避けるため、増幅用ＭＯＳＦＥＴ
がオンしないようにバイアスされることが望ましい。In order to avoid unnecessary power consumption during the signal charge integration period, the vertical signal line 11
Is desirably biased so as not to turn on.
【００１０】また、図１５の（ｂ）に示すように、次の
信号読み出し期間に、行選択線１０は積分電圧ＶRDにバ
イアスされる。As shown in FIG. 15B, during the next signal readout period, the row selection line 10 is biased to the integration voltage VRD .
【００１１】このとき、垂直信号線１１は負荷トランジ
スタ１３（図１６、図１８参照）に接続され、画素内の
増幅用トランジスタとでソースフォロワを構成する。At this time, the vertical signal line 11 is connected to the load transistor 13 (see FIGS. 16 and 18), and forms a source follower with the amplifying transistor in the pixel.
【００１２】その出力電圧は、積分信号電荷量で決まる
フローティングゲート電位に応じた電位となる。The output voltage has a potential corresponding to the floating gate potential determined by the amount of the integrated signal charge.
【００１３】この場合、図１６に示すように、信号読み
出し期間、選択された行以外の画素内増幅トランジスタ
のゲート（…３ｉ，３ｉ−１，３ｉ＋１，３ｉ＋２…）
にもそれぞれの画素の蓄積電荷量に応じた電位（…Ｖ
ｉ，Ｖｉ−１，Ｖｉ＋１，Ｖｉ＋２…）がかかってい
る。In this case, as shown in FIG. 16, during the signal readout period, the gates (... 3i, 3i-1, 3i + 1, 3i + 2...) Of the amplification transistors in the pixels other than the selected row.
Also, a potential (... V) corresponding to the accumulated charge amount of each pixel
i, Vi-1, Vi + 1, Vi + 2...).
【００１４】ここで、増幅用ＭＯＳＦＥＴの出力電流は
ゲート−ソース電圧の二乗に比例するため、選択された
行の画素内増幅トランジスタのゲート電位が同一列上の
画素内増幅トランジスタのゲート電位の中で最も高くな
るようにすれば、出力電圧は、選択行にあるＭＯＳＦＥ
Ｔからの寄与がドミナントになる。Here, since the output current of the amplifying MOSFET is proportional to the square of the gate-source voltage, the gate potential of the in-pixel amplification transistor in the selected row is lower than the gate potential of the in-pixel amplification transistor in the same column. , The output voltage will be higher than the MOSFE in the selected row.
The contribution from T becomes dominant.
【００１５】そして、行選択線１０に読み出し電圧ＶRD
を印加することにより、選択された行の画素内増幅トラ
ンジスタのゲート電位が同一列上画素増幅トランジスタ
のグート電位の中で最も高くなるようにし、選択された
行の画素信号が得られるようしている。The read voltage V RD is applied to the row selection line 10.
Is applied so that the gate potential of the in-pixel amplification transistor in the selected row is the highest among the gut potentials of the pixel amplification transistors on the same column, so that a pixel signal of the selected row is obtained. I have.
【００１６】また、図１５の（ｃ）に示すように、蓄積
電荷リセット期間には、行選択線１０は積分電圧ＶRSに
バイアスされ、フォトゲート（ＰＧ）６下に蓄積されて
いた信号電荷はバリアゲート（ＢＧ）７を介してドレイ
ン２に排出される。Further, as shown in (c) of FIG. 15, the accumulated charge reset period, the row select line 10 is biased to the integral voltage V RS, the signal charges accumulated under the photogate (PG) 6 Is discharged to the drain 2 through the barrier gate (BG) 7.
【００１７】この動作モードでは、電荷を完全に排出す
ることができるので、リセットノイズは発生しない。In this operation mode, since the electric charge can be completely discharged, no reset noise is generated.
【００１８】図１７は、図１８に示すように構成される
イメージセンサの動作に必要なパルスタイミングを示し
ている。FIG. 17 shows pulse timings necessary for the operation of the image sensor configured as shown in FIG.
【００１９】このイメージセンサは、水平ブランキング
期間Ｈ−ＢＬに、画素内のＭＯＳＦＥＴの閾値電圧のば
らつきによつて生じる固定パターン雑音（ＦＰＮ）をオ
ンチップで抑圧する動作を行う。This image sensor performs an operation of suppressing on-chip fixed pattern noise (FPN) caused by variations in the threshold voltage of the MOSFET in the pixel during the horizontal blanking period H-BL.
【００２０】図１８は、このＦＰＮ抑圧回路の一例とし
て、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓ０ｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３１，ｎｏ．１
２，ｐｐ．２０４６−２０５０に開示されているイメー
ジセンサのブロック図を示している。FIG. 18 shows an IEEE Journal of Solid-S as an example of this FPN suppressing circuit.
state Circuits, vol. 31, no. 1
2, pp. FIG. 2 shows a block diagram of an image sensor disclosed in 2046-2050.
【００２１】すなわち、図１８に示すように、垂直走査
回路ＶＳＣから出力される垂直選択パルスはレベルミッ
クス回路ＬＭＣにて、図１７に示した３値（ＶINT ，Ｖ
RD，ＶRS）の行選択信号を発生させる。That is, as shown in FIG. 18, the vertical selection pulse output from the vertical scanning circuit VSC is supplied to the level mixing circuit LMC to output the three values (V INT , V INT) shown in FIG.
RD , V RS ).
【００２２】水平ブランキング期間Ｈ−ＢＬにおいて、
まず、行選択線にＶRDを印加し、パルスφＳSHS をＨと
して、容量ＣS にオフセット電圧分を含んだ信号レベル
をサンプルホールドする。In the horizontal blanking period H-BL,
First, V RD is applied to the row selection line, the pulse φS SHS is set to H, and the signal level including the offset voltage in the capacitor C S is sampled and held.
【００２３】次に、行選択線にＶRSを印加し、画素をリ
セットする。Next, VRS is applied to the row selection line to reset the pixels.
【００２４】次に、もう一度、行選択線にＶRDを印加
し、パルスφSHR をＨとして、容量Ｃ R にオフセットレ
ベルをサンプルホールドする。Next, V is again applied to the row selection line.RDApply
And pulse φSHRIs H, the capacity C ROffset
Sample and hold the bell.
【００２５】読いて、水平走査期間に、水平走査回路Ｈ
ＳＣから水平選択パルスを順次発生させ容量ＣS ，ＣR
に保持された電荷を同時に読み出して、図示しない差動
回路により信号成分だけを取り出すようにする。In the horizontal scanning period, the horizontal scanning circuit H is read.
The horizontal selection pulses are sequentially generated from the SC and the capacitances C S and C R
Are simultaneously read out, and only a signal component is extracted by a differential circuit (not shown).
【００２６】このような動作により、図１８に示すよう
に構成されるイメージセンサの各画素１２毎にばらつく
オフセット成分を除去することができる。By such an operation, it is possible to remove an offset component that varies for each pixel 12 of the image sensor configured as shown in FIG.
【００２７】[0027]
【発明が解決しようとする課題】ところで、上述したよ
うなリセット雑音を発生させないようにした画素構造を
有する固体撮像素子は、その画素構造が比較的簡単であ
るため、画素の微細化に適している。A solid-state imaging device having a pixel structure in which reset noise is not generated as described above is suitable for miniaturization of pixels because the pixel structure is relatively simple. I have.
【００２８】また、上述したような画素構造を有する固
体撮像素子は、非破壊読み出し可能、ブルーミングに強
いといつた特徴に加え、信号電荷のリセット動作を完全
転送モードで行うため、リセットノイズが発生しないと
いう大きな特徴がある。The solid-state imaging device having the above-described pixel structure has characteristics that it is nondestructive readable and resistant to blooming. In addition, reset noise is generated because the signal charge is reset in the complete transfer mode. There is a big feature that it does not.
【００２９】しかしながら、上述したような画素構造を
有する固体撮像素子は、その構成上、電荷一電圧変換効
率Ｓと飽和信号電荷数Ｎｓａｔとが互いにトレード−オ
フの関係にある。However, in the solid-state imaging device having the above-described pixel structure, the charge-to-voltage conversion efficiency S and the number of saturation signal charges Nsat are in a trade-off relationship with each other due to the configuration.
【００３０】ここで、ＣPG，Ｃdep ，Ｃ0 ，Ｃg は、そ
れぞれフォトゲート容量、空乏層容量、結合容量、ゲー
ト容量、α＝Ｃdep ／ＣPG、β＝Ｃ0 ／ＣPG、γ＝Ｃg
／Ｃ PGとすると共に、ζ，ξそれぞれ変調度としたと
き、電荷一電圧変換効率Ｓおよび飽和信号電荷数Ｎｓａ
ｔは、それぞれ以下の式で表せる。Here, CPG, Cdep, C0, CgIs
Photogate capacitance, depletion layer capacitance, coupling capacitance,
Capacity, α = Cdep/ CPG, Β = C0/ CPG, Γ = Cg
/ C PGAnd ζ and ξ are modulation degrees respectively.
And the charge-to-voltage conversion efficiency S and the saturation signal charge number Nsa
t can be expressed by the following equations.
【００３１】[0031]
【数１】 (Equation 1)
【００３２】上式から分かるように、上述したような画
素構造を有する固体撮像素子は、画素サイズが縮小さ
れ、ＣPGが小さくなると、感度Ｓは増大するが、飽和信
号電荷数が取れずダイナミックレンジが低下するという
問題がある。As can be seen from the above equation, in the solid-state imaging device having the above-described pixel structure, when the pixel size is reduced and the CPG is reduced, the sensitivity S is increased, but the number of saturated signal charges cannot be obtained, and the dynamic signal cannot be obtained. There is a problem that the range is reduced.
【００３３】もうーつの問題は、読み出し時に、同一列
上の非選択画素の出力が選択画素出力に影響しないよう
にするため、積分電圧ＶINT 、読み出し電圧ＶRD、バリ
アゲート電圧ＶBGの設定に制限が加わり、その結果、ダ
イナミックレンジを減少させてしまうことである。Another problem is that the setting of the integration voltage V INT , the read voltage V RD , and the barrier gate voltage V BG in order to prevent the output of the unselected pixels on the same column from affecting the output of the selected pixel during reading. Is limited, and as a result, the dynamic range is reduced.
【００３４】この場合、読み出したい行の垂直選択線１
１には読み出し電圧ＶRDが印加されるが、非選択行の増
幅トランジスタも完全にＯＦＦしているわけではない。In this case, the vertical selection line 1 of the row to be read
1, the read voltage V RD is applied, but the amplifying transistors in the non-selected rows are not completely turned off.
【００３５】ただ、ＭＯＳＦＥＴの出力電流がそのゲー
ト−ソース電圧の二乗に比例するため、同一列共通に負
荷トランジスタ１３が接続された回路の出力電圧に対し
て、選択行にあるＭＯＳＦＥＴからの寄与がドミナント
になるのである。However, since the output current of the MOSFET is proportional to the square of its gate-source voltage, the contribution of the MOSFET in the selected row to the output voltage of the circuit to which the load transistor 13 is commonly connected in the same column. Become a dominant.
【００３６】従って、選択行にあるＭＯＳＦＥＴからの
寄与がドミナントになるように、つまり、選択画素のゲ
ート−ソース電圧が同一列上にある他のＭＯＳＦＥＴの
ゲートーソース電圧よりも十分に大きくなるように、バ
イアス値を設定しなければならない。Therefore, the contribution from the MOSFET in the selected row is dominant, that is, the gate-source voltage of the selected pixel is sufficiently larger than the gate-source voltage of the other MOSFETs on the same column. A bias value must be set.
【００３７】本発明は、上記の事情に鑑みてなされたも
ので、リセット雑音を発生させないようにした画素構造
を有する固体撮像素子およびその駆動方法において、上
述したような従来の技術による問題を除去すると共に、
ダイナミックレンジを拡大することができるようにした
固体撮像素子およびその駆動方法を提供することを目的
とする。The present invention has been made in view of the above circumstances, and a solid-state image pickup device having a pixel structure in which reset noise is not generated and a method of driving the solid-state image pickup device eliminate the above-mentioned problems caused by the prior art. Along with
It is an object of the present invention to provide a solid-state imaging device capable of expanding a dynamic range and a driving method thereof.
【００３８】[0038]
【課題を解決するための手段】本発明によると、上記課
題を解決するために、（１） 直列に制御容量が接続さ
れた第１のＭＯＳダイオードより成る受光部と、上記受
光部に隣接した第２のＭＯＳダイオードより成るバリア
ゲート部と、ドレインが上記バリアゲート部に隣接し、
ゲートが上記受光部と短絡され、ソースが出力線に接続
されたＭＯＳトランジスタとを有する画素構造を半導体
基板上に複数形成して成る固体撮像素子を駆動する方法
であり、上記バリアゲート部の電位を、受光積分時とリ
セット時で、異なる値とすることを特徴とする固体撮像
素子駆動方法が提供される。According to the present invention, in order to solve the above problems, (1) a light receiving section comprising a first MOS diode having a control capacitor connected in series, and a light receiving section adjacent to the light receiving section. A barrier gate portion including a second MOS diode, and a drain adjacent to the barrier gate portion,
A method for driving a solid-state imaging device having a plurality of pixel structures on a semiconductor substrate, the plurality of pixel structures having a gate short-circuited to the light-receiving unit and a source connected to an output line, wherein the potential of the barrier gate is Is different between at the time of light receiving integration and at the time of resetting.
【００３９】また、本発明によると、上記課題を解決す
るために、（２） 複数の画素を半導体基板上に形成し
て成る固体撮像素子であり、上記画素の構造は、第１の
ＭＯＳダイオードより成る受光部と、上記受光部に隣接
し、直列に制御容量が接続された第２のＭＯＳダイオー
ドより成る電荷電圧変換部と、上記電荷電圧変換部に隣
接した第３のＭＯＳダイオードより成るバリアゲート部
と、ドレインが上記バリアゲート部に隣接し、ゲートが
上記電荷電圧変換部と短絡され、ソースが出力線に接続
されたＭＯＳトランジスタ部とを有し、上記電荷電圧変
換部、上記バリアゲート部、上記ＭＯＳトランジスタ部
は遮光されていることを特徴とする固体撮像素子が提供
される。According to the present invention, in order to solve the above-mentioned problems, there is provided (2) a solid-state imaging device in which a plurality of pixels are formed on a semiconductor substrate, and the structure of the pixels is a first MOS diode. A charge-voltage converter comprising a second MOS diode adjacent to the light-receiving unit and having a control capacitor connected in series, and a barrier comprising a third MOS diode adjacent to the charge-voltage converter A MOS transistor portion having a gate portion, a drain adjacent to the barrier gate portion, a gate short-circuited to the charge-voltage converter, and a source connected to the output line; The solid-state imaging device is provided in which the MOS transistor section is shielded from light.
【００４０】また、本発明によると、上記課題を解決す
るために、（３） 複数の画素を半導体基板上に形成し
て成る固体撮像素子であり、上記画素の構造は、第１の
ＭＯＳダイオードより成る受光部と、上記受光部に隣接
した第２のＭＯＳダイオードより成るトランスファーゲ
ート部と、上記トランスファーゲート部に隣接し、直列
に制御容量が接続された第３のＭＯＳダイオードより成
る電荷電圧変換部と、上記電荷電圧変換部に隣接した第
４のＭＯＳダイオードより成るバリアゲート部と、ドレ
インが上記バリアゲート部に隣接し、ゲートが上記電荷
電圧変換部と短絡され、ソ一スが出力線に接続されたＭ
ＯＳトランジスタ部とを有し、上記トランスファーゲー
ト部、上記電荷電圧変換部、上記バリアゲート部、上記
ＭＯＳトランジスタ部は遮光されていることを特徴とす
る固体撮像素子が提供される。According to the present invention, in order to solve the above-mentioned problems, (3) a solid-state imaging device in which a plurality of pixels are formed on a semiconductor substrate, wherein the structure of the pixels is a first MOS diode Charge-to-voltage converter, comprising: a light receiving portion comprising: a transfer gate portion including a second MOS diode adjacent to the light receiving portion; and a third MOS diode adjacent to the transfer gate portion and having a control capacitor connected in series. A barrier gate comprising a fourth MOS diode adjacent to the charge-to-voltage converter, a drain adjacent to the barrier gate, a gate short-circuited to the charge-to-voltage converter, and a source connected to the output line. M connected to
An OS transistor section is provided, and the transfer gate section, the charge-voltage converter, the barrier gate section, and the MOS transistor section are shielded from light.
【００４１】[0041]
【発明の実施の形態】以下図面を参照して本発明の実施
の形態について説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００４２】（第１の実施の形態）図１は、本発明によ
り改良されたＳＦＧ画素の第１の実施の形態を示す。(First Embodiment) FIG. 1 shows a first embodiment of an SFG pixel improved according to the present invention.
【００４３】図１において、前述した図１４と同様に構
成される部分については同一符号を付すものとする。In FIG. 1, the same components as those in FIG. 14 are denoted by the same reference numerals.
【００４４】この第１の実施の形態によると、直列に制
御容量（Ｃ0 ）５が接続された第１のＭＯＳダイオード
より成る受光部１０１と、上記受光部１０１に隣接した
第２のＭＯＳダイオードより成るバリアゲート部１０２
（７）と、ドレイン２が上記バリアゲート部１０２に隣
接し、ゲート３が上記受光部１０１と短絡され、ソース
４が出力線１１に接続されたＭＯＳトランジスタ１０３
とを有するＳＦＧ画素構造１２Ａを半導体基板１上に複
数形成して成る固体撮像素子を駆動する方法であり、上
記バリアゲート部１０２（７）の電位を、受光積分時と
リセット時で、異なる値とすることを特徴とする固体撮
像素子駆動方法が提供される。According to the first embodiment, the light receiving section 101 composed of the first MOS diode to which the control capacitor (C 0 ) 5 is connected in series, and the second MOS diode adjacent to the light receiving section 101 Barrier gate portion 102
(7) a MOS transistor 103 in which the drain 2 is adjacent to the barrier gate section 102, the gate 3 is short-circuited to the light receiving section 101, and the source 4 is connected to the output line 11
This is a method for driving a solid-state image pickup device formed by forming a plurality of SFG pixel structures 12A having the following structure on the semiconductor substrate 1. A method for driving a solid-state imaging device is provided.
【００４５】そして、この第１の実施の形態では、飽和
電荷量を増大させるために、バリアゲート部１０２に直
流バイアスを印加するのでなく、積分、読み出し、リセ
ットの各状態に応じたパルスφBG（２３）によってバイ
アス値を変化させる。In the first embodiment, instead of applying a DC bias to the barrier gate section 102 in order to increase the saturation charge, a pulse φ BG corresponding to each state of integration, readout, and reset is applied. The bias value is changed by (23).
【００４６】すなわち、積分期間中はブルーミング抑圧
するのに必要最低限のポテンシャル井戸を形成し、フォ
トゲート（ＰＧ）６下のポテンシャル井戸とのポテンシ
ャル差をなるべく大きくとるようにする。That is, during the integration period, a minimum potential well for suppressing blooming is formed, and the potential difference from the potential well below the photogate (PG) 6 is made as large as possible.
【００４７】リセット期間中は、深いポテンシャル井戸
を形成し、フォトゲート（ＰＧ）６下に蓄積された信号
電荷がドレイン２により効率よく排出されるようにす
る。During the reset period, a deep potential well is formed so that signal charges accumulated under the photogate (PG) 6 can be efficiently discharged to the drain 2.
【００４８】このようにして、積分、読み出し、リセッ
トの各状態に応じたパルスφBG（ライン２３）によって
バイアス値を変化させるようにすると、効果は上述した
式より明らかであるように、飽和電荷量を増大させるこ
とにより、ダイナミックレンジが低下するという従来の
技術による問題を除去してダイナミックレンジを拡大す
ることができる。When the bias value is changed by the pulse φ BG (line 23) corresponding to each of the integration, readout, and reset states in this way, the effect is, as is clear from the above equation, the saturation charge. Increasing the amount can increase the dynamic range by eliminating the prior art problem of reduced dynamic range.
【００４９】（第２の実施の形態）この第２の実施の形
態では、上述した第１の実施の形態において、行の選択
性を向上させるため、画素内のＭＯＳＦＥＴ１０３の閾
値電圧を大きくする。(Second Embodiment) In the second embodiment, the threshold voltage of the MOSFET 103 in the pixel is increased in order to improve the row selectivity in the first embodiment.
【００５０】（第３の実施の形態）（Ｉｍｐｒｏｖｅｄ
Ｓｉｍｐｌｅ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｐｉｘ
ｅｌ） ＳＦＧ画素においては、上述したように、電荷
一電圧変換効率Ｓと飽和信号電荷数Ｎｓａｔはトレード
−オフの関係がある。(Third Embodiment) (Improved)
Simple Floating Gate Pix
e) In the SFG pixel, as described above, the charge-to-voltage conversion efficiency S and the saturation signal charge number Nsat have a trade-off relationship.
【００５１】すなわち、画素サイズがスケールされる
と、電荷一電圧変換効率Ｓは大きくなるが、飽和信号電
荷数Ｎｓａｔは小さくることにより、ダイナミックレン
ジが低下する。That is, when the pixel size is scaled, the charge-to-voltage conversion efficiency S increases, but the dynamic range decreases due to the decrease in the number of saturation signal charges Nsat.
【００５２】そこで、この第３の実施の形態によると、
上述したようなトレード−オフの関係を避けるため、Ｓ
ＦＧ画素において光電変換領域・電荷蓄積領域と電荷一
電圧変換領域を分離するようにした改良ＳＦＧ画素構造
を有する固体撮像素子が提供される。Therefore, according to the third embodiment,
To avoid the trade-off relationship described above,
There is provided a solid-state imaging device having an improved SFG pixel structure in which a photoelectric conversion region / charge storage region and a charge-to-voltage conversion region are separated in an FG pixel.
【００５３】図２は、この第３の実施の形態によって改
良されたＳＦＧ画素構造を有する固体撮像素子を示して
いる。FIG. 2 shows a solid-state imaging device having an SFG pixel structure improved according to the third embodiment.
【００５４】図２において、前述した図１４および図１
と同様に構成される部分については同一符号を付すもの
とする。In FIG. 2, FIG. 14 and FIG.
The same reference numerals are given to the parts configured in the same manner as in the above.
【００５５】この第１の実施の形態によると、複数の画
素構造を半導体基板上に形成して成る固体撮像素子であ
り、上記画素構造は、第１のＭＯＳダイオードより成る
受光部と、上記受光部に隣接し、直列に制御容量
（Ｃ0 ）５が接続された第２のＭＯＳダイオードより成
る電荷電圧変換部１０４と、上記電荷電圧変換部に隣接
した第３のＭＯＳダイオードより成るバリアゲート部１
０２（７）と、ドレイン２が上記バリアゲート部１０２
に隣接し、ゲート３が上記電荷電圧変換部１０４と短絡
され、ソース４が出力線１１に接続されたＭＯＳトラン
ジスタ部１０３とを有し、上記電荷電圧変換部１０４、
上記バリアゲート部１０２、上記ＭＯＳトランジスタ部
１０３とが遮光状態になされていることを特徴とする固
体撮像素子が提供される。According to the first embodiment, there is provided a solid-state imaging device in which a plurality of pixel structures are formed on a semiconductor substrate, wherein the pixel structure includes a light receiving section including a first MOS diode, A charge-voltage converter 104 composed of a second MOS diode adjacent to the charge-voltage converter and having a control capacitor (C 0 ) 5 connected in series, and a barrier gate unit composed of a third MOS diode adjacent to the charge-voltage converter. 1
02 (7) and the drain 2 is the barrier gate section 102
, A MOS transistor unit 103 having a gate 3 short-circuited to the charge-to-voltage converter 104 and a source 4 connected to the output line 11.
A solid-state imaging device is provided in which the barrier gate section 102 and the MOS transistor section 103 are shielded from light.
【００５６】この場合、光電変換領域・電荷蓄積領域は
できる限り大きくし、電荷一電圧変換領域の容量を小さ
く設計するものとする。In this case, the photoelectric conversion region / charge storage region is designed to be as large as possible and the capacitance of the charge-to-voltage conversion region is designed to be small.
【００５７】このように改良されたＳＦＧ画素構造を有
する固体撮像素子に対しては、後述するような幾つかの
駆動方法が考えられる。For the solid-state image pickup device having the improved SFG pixel structure, several driving methods described later can be considered.
【００５８】（第４の実施の形態） （駆動方法１：ＰＧをアキュミュレーション状態にＤＣ
バイアスして暗電流を低減する）図３は、この第４の実
施の形態によるフォトゲート（ＰＧ）６をアキュミュレ
ーション状態にＤＣバイアスして暗電流を低減する駆動
方法１に対するポテンシャル図を示している。(Fourth Embodiment) (Driving Method 1: Putting PG in Accumulation State DC
FIG. 3 shows a potential diagram for the driving method 1 in which the photogate (PG) 6 according to the fourth embodiment is DC-biased in the accumulation state to reduce the dark current. ing.
【００５９】この状態では、フォトゲート（ＰＧ）６は
負にバイアスされ、フォトゲート（ＰＧ）６下のＳｉ界
面は正孔が蓄積された状態になり、界面での暗電荷の発
生はない。In this state, the photogate (PG) 6 is negatively biased, and the Si interface under the photogate (PG) 6 is in a state where holes are accumulated, and no dark charge is generated at the interface.
【００６０】図３の（ａ）に示すように、積分期間中、
コントロールゲート（ＣＧ）ライン（φCG）１０はＶ
INT にバイアスされ、フォトゲート（ＰＧ）６下で光電
変換された信号電荷は面積の小さいフローティングゲー
ト（ＦＧ）下に流れ込み、蓄積されるようになる。As shown in FIG. 3A, during the integration period,
The control gate (CG) line (φ CG ) 10 is V
The signal charge biased to INT and photoelectrically converted under the photogate (PG) 6 flows under the small-area floating gate (FG) and is accumulated.
【００６１】また、図３の（ｂ）に示すように、読み出
し時には、コントロールゲートライン（φCG）１０はＶ
RDにバイアスされ、ＭＯＳＦＥＴ１０３をＯＮさせ、こ
のときのフローティングゲート（ＦＧ）の電位に応じた
出力電圧が垂直信号線１１に現われる。Further, as shown in FIG. 3B, at the time of reading, the control gate line (φ CG ) 10
RD is biased to turn on the MOSFET 103, and an output voltage corresponding to the potential of the floating gate (FG) at this time appears on the vertical signal line 11.
【００６２】また、図３の（ｃ）に示すように、リセッ
ト時には、コントロールゲートラインφCG１０はＶRSに
バイアスされ、フローティングゲート（ＦＧ）下に蓄積
された信号電荷はバリアゲート（ＢＧ）７を通ってドレ
イン２に排出される。Further, as shown in FIG. 3C, at the time of reset, the control gate line φ CG 10 is biased to V RS , and the signal charges accumulated under the floating gate (FG) are removed from the barrier gate (BG). 7 to the drain 2.
【００６３】なお、この駆動方法１によるイメージセン
サの動作に必要なパルスタイミングは、前述した図１７
と同じなので省略する。The pulse timing required for the operation of the image sensor according to the driving method 1 is the same as that shown in FIG.
It is omitted because it is the same as.
【００６４】この駆動方法１の場合、飽和信号電荷数は
次に述べる駆動方法２をとった場合に比べて小さくなる
が、暗電流の多生は抑圧されるので、低照度物体の高感
度撮像に向いている。In the case of driving method 1, the number of saturated signal charges is smaller than that in the case of driving method 2 described below. However, since the generation of dark current is suppressed, high-sensitivity imaging of a low-illuminance object is performed. Suitable for
【００６５】（第５の実施の形態） （駆動方法２：ＰＧ，ＣＧともにパルス駆動し、光電変
換特性にニー特性を持たせると共に、ダイナミックレン
ジを拡大する）図４は、この第５の実施の形態による駆
動方法２に対するポテンシャル図を示している。(Fifth Embodiment) (Driving Method 2: Both PG and CG are pulse-driven to give a photoelectric conversion characteristic with a knee characteristic and expand a dynamic range.) FIG. 4 shows this fifth embodiment. 5 shows a potential diagram for the driving method 2 according to the embodiment.
【００６６】図４の（ａ）に示すように、積分期間中、
フォトゲート（ＰＧ）６は積分電圧ＶPG, INT に、ＣＧ
ラインφCG１０も積分電圧ＶCG, INT にバイアスされ
る。As shown in FIG. 4A, during the integration period,
The photo gate (PG) 6 applies the integrated voltage V PG, INT ,
Line φ CG 10 is also biased to integral voltage V CG, INT .
【００６７】フォトゲート（ＰＧ）６下で光電変換され
た信号電荷（電子）はフローティングゲート（ＦＧ）下
に流れ込み、蓄積される。The signal charges (electrons) photoelectrically converted under the photo gate (PG) 6 flow under the floating gate (FG) and are accumulated.
【００６８】フローティングゲート（ＦＧ）下のポテン
シャル井戸が満杯になると信号電荷はフォトゲート（Ｐ
Ｇ）６下のポテンシャル井戸にも蓄積されようになる。When the potential well under the floating gate (FG) becomes full, the signal charges are transferred to the photogate (P
G) It is also accumulated in the potential well below 6.
【００６９】さらに、フォトゲート（ＰＧ）６下のポテ
ンシャル井戸が満杯になると信号電荷はバリアゲート
（ＢＧ）７を通してドレイン２に排出される。Further, when the potential well under the photogate (PG) 6 becomes full, the signal charge is discharged to the drain 2 through the barrier gate (BG) 7.
【００７０】従って、ブルーミングは発生しない。Therefore, blooming does not occur.
【００７１】また、図４の（ｂ）に示すように、読み出
し時には、コントロールゲートライン（φCG）１０はＶ
CG, RDにバイアスされ、ＭＯＳＦＥＴ１０３をＯＮさ
せ、このときのフローティングゲート（ＦＧ）の電位に
応じた出力電圧が垂直信号線１１に現われる。Further, as shown in FIG. 4B, at the time of reading, the control gate line (φ CG ) 10
The bias is applied to CG and RD to turn on the MOSFET 103, and an output voltage corresponding to the potential of the floating gate (FG) at this time appears on the vertical signal line 11.
【００７２】また、図４の（ｃ）に示すように、リセッ
ト時には、コントロールゲートラインφCG１０はＶCG,
RSにバイアスされ、フローティングゲート（ＦＧ）下に
蓄積された信号電荷はバリアゲート（ＢＧ）７を通って
ドレイン２に排出される。Further, as shown in FIG. 4C, at the time of reset, the control gate line φ CG 10 is connected to V CG ,
The signal charge biased to RS and stored under the floating gate (FG) is discharged to the drain 2 through the barrier gate (BG) 7.
【００７３】フォトゲート（ＰＧ）６下のポテンシャル
井戸が満杯になるまでの光量に対する電荷一電圧変換容
量は、フローティングゲート（ＦＧ）下のポテンシャル
井戸が満杯になるまでの光量に対する電荷一電圧変換容
量よりも大きくなる。The charge-to-voltage conversion capacity with respect to the amount of light until the potential well under the photogate (PG) 6 is full is the charge-to-voltage conversion capacity with respect to the amount of light until the potential well under the floating gate (FG) is full. Larger than.
【００７４】図５は、この駆動方法２による光電変換特
性を示している。FIG. 5 shows the photoelectric conversion characteristics according to the second driving method.
【００７５】図６は、この駆動方法２によるイメージセ
ンサ動作に必要なパルスタイミングを示している。FIG. 6 shows pulse timings necessary for the operation of the image sensor according to the second driving method.
【００７６】このパルスタイミングでは、画素内のＭＯ
ＳＦＥＴ１０３の閾値電圧のばらつきによつて生じる固
定パターン雑音（ＦＰＮ）をオンチップで抑圧する動作
を仮定している。At this pulse timing, the MO
It is assumed that the operation of suppressing on-chip fixed pattern noise (FPN) caused by variation in the threshold voltage of the SFET 103 is on-chip.
【００７７】その動作は、図１７、図１８に準じて説明
されるので省略する。The operation will be described with reference to FIGS. 17 and 18, and a description thereof will be omitted.
【００７８】（第６の実施の形態） （駆動方法３：ＰＧ、ＣＧともにパルス駆動し、行選択
性を向上させる）第６の実施の形態による駆動方法３で
は、フォトゲート（ＰＧ）６，コントロールゲート（Ｃ
Ｇ）ライン１０ともパルス駆動して、行選択性を向上さ
せる。(Sixth Embodiment) (Driving Method 3: Pulse Drive for Both PG and CG to Improve Row Selectivity) In the driving method 3 according to the sixth embodiment, the photo gates (PG) 6 Control gate (C
G) The line 10 is also pulse-driven to improve row selectivity.
【００７９】図７は、この駆動方法３に対するポテンシ
ャルを示している。FIG. 7 shows a potential for the driving method 3.
【００８０】図７の（ａ）に示すように、積分期間中、
フォトゲート（ＰＧ）６は積分電圧ＶPG,INTに、コント
ロールゲート（ＣＧ）１０はリセット電圧ＶCG,RS にバ
イアスされる。As shown in FIG. 7A, during the integration period,
The photogate (PG) 6 is biased to the integrated voltage VPG, INT , and the control gate (CG) 10 is biased to the reset voltage VCG, RS .
【００８１】そして、フォトゲート（ＰＧ）６下で光電
変換された信号電荷（電子）は、フォトゲート（ＰＧ）
６下のポテンシャル井戸に蓄積される。The signal charges (electrons) photoelectrically converted under the photo gate (PG) 6 are
6 is accumulated in the potential well below.
【００８２】この積分期間中に、このポテンシャル井戸
から溢れ出たた電子はバリアゲート（ＢＧ）７を通して
ドレインに排出される（オーバーフロー動作）。During this integration period, the electrons overflowing from the potential well are discharged to the drain through the barrier gate (BG) 7 (overflow operation).
【００８３】また、図７の（ｂ）に示すように、読み出
し時には、コントロールゲート（ＣＧ）１０をＶCG,RD
にバイアスし、やや遅れてフォトゲート（ＰＧ）６を接
地（ＧＮＤ）に落とすと、フォトゲート（ＰＧ）６下に
蓄積された信号電荷はＦＧ下に転送されると共に、ＭＯ
ＳＦＥＴ１０３はＯＮし、このときのフローティングゲ
ート（ＦＧ）の電位に応じた出力電圧が垂直信号線１１
に現われる。As shown in FIG. 7B, at the time of reading, the control gate (CG) 10 is set to V CG, RD
When the photo gate (PG) 6 is dropped to the ground (GND) with a slight delay, the signal charges accumulated under the photo gate (PG) 6 are transferred to below FG and MO
The SFET 103 is turned on, and the output voltage corresponding to the potential of the floating gate (FG) at this time is applied to the vertical signal line 11.
Appears in
【００８４】この駆動方法３をとつた場合には、非選択
行のコントロールゲート（ＣＧ）ライン１０はリセット
電圧ＶCG,RS にバイアスされているので、非選択行上の
画素１２Ｂ内にあるＭＯＳＦＥＴ１０３はＯＦＦしてい
る。In the case of driving method 3, since the control gate (CG) line 10 in the non-selected row is biased to the reset voltage V CG, RS , the MOSFET 103 in the pixel 12B on the non-selected row is used. Is OFF.
【００８５】従って、従来の技術および上記実施の形態
で問題となっていた行選択に関わる欠点は除去される。Therefore, the disadvantages related to row selection, which have been a problem in the conventional technique and the above-described embodiment, are eliminated.
【００８６】図８は、この駆動方法３をとつた場合のイ
メージセンサ動作に必要なパルスタイミングを示してい
る。FIG. 8 shows the pulse timing required for the operation of the image sensor when this driving method 3 is adopted.
【００８７】このパルスタイミングでは、画素内のＭＯ
ＳＦＥＴ１０３の閾値電圧ばらつきによって生じる固定
パターン雑音（ＦＰＮ）をオンチップで抑圧する動作を
仮定している。At this pulse timing, the MO
It is assumed that the operation of suppressing on-chip fixed pattern noise (FPN) caused by threshold voltage variation of the SFET 103 is assumed.
【００８８】その動作は、図１７，図１８に準じて説明
されるので省略する。The operation will be described with reference to FIGS. 17 and 18, and a description thereof will be omitted.
【００８９】（第７の実施の形態）図９は、第７の実施
の形態による改良されたＳＦＧ画素構造を有する固体撮
像素子を示している。(Seventh Embodiment) FIG. 9 shows a solid-state imaging device having an improved SFG pixel structure according to a seventh embodiment.
【００９０】図９において、前述した図１４および図
１、図２と同様に構成される部分については同一符号を
付すものとする。In FIG. 9, the same components as those in FIG. 14 and FIGS. 1 and 2 described above are denoted by the same reference numerals.
【００９１】この第７の実施の形態によると、複数の画
素を半導体基板上に形成して成る固体撮像素子であり、
上記画素の構造は、第１のＭＯＳダイオードより成る受
光部１０１と、上記受光部１０１に隣接した第２のＭＯ
Ｓダイオードより成るトランスファーゲート部１０５
と、上記トランスファーゲート部１０５に隣接し、直列
に制御容量（Ｃ0 ）５が接続された第３のＭＯＳダイオ
ードより成る電荷電圧変換部１０４と、上記電荷電圧変
換部１０４に隣接した第４のＭＯＳダイオードより成る
バリアゲート部１０２（７）と、ドレインが上記バリア
ゲート部７に隣接し、ゲートが上記電荷電圧変換部と短
絡され、ソ一スが出力線に接続されたＭＯＳトランジス
タ部１０３とを有し、上記トランスファーゲート部１０
４、上記電荷電圧変換部１０４、上記バリアゲート部１
０２、上記ＭＯＳトランジスタ部１０３は遮光されてい
ることを特徴とする固体撮像素子１２Ｃが提供される。According to the seventh embodiment, there is provided a solid-state imaging device in which a plurality of pixels are formed on a semiconductor substrate.
The structure of the pixel is such that a light receiving section 101 composed of a first MOS diode and a second MO adjacent to the light receiving section 101 are provided.
Transfer gate section 105 composed of S diode
A charge-to-voltage converter 104 comprising a third MOS diode adjacent to the transfer gate 105 and having a control capacitor (C 0 ) 5 connected in series; and a fourth charge-to-voltage converter 104 adjacent to the charge-to-voltage converter 104. A MOS transistor section 103 having a barrier gate section 102 (7) made of a MOS diode, a drain adjacent to the barrier gate section 7, a gate short-circuited to the charge-voltage conversion section, and a source connected to an output line. And the transfer gate section 10
4, the charge-voltage converter 104, the barrier gate unit 1
02. The solid-state imaging device 12C is provided in which the MOS transistor section 103 is shielded from light.
【００９２】すなわち、この図９に示す改良ＳＦＧ画素
構造は、前述した第３の実施の形態による改良されたＳ
ＦＧ画素構造の画素にさらにもう一つの電荷転送ゲート
（トランスファーゲート）１０５を加え、画素１２Ｃ内
に２つの電荷蓄積領域を持たせたものである。That is, the improved SFG pixel structure shown in FIG. 9 is an improved SFG pixel structure according to the third embodiment described above.
Another charge transfer gate (transfer gate) 105 is added to the pixel having the FG pixel structure, and two charge accumulation regions are provided in the pixel 12C.
【００９３】図１０は、この第７の実施の形態による固
体撮像素子１２Ｃの通常動作時のポテンシャル図を示し
ている。FIG. 10 shows a potential diagram during normal operation of the solid-state imaging device 12C according to the seventh embodiment.
【００９４】図１０の（ａ）に示すように、積分期間中
は、フォトゲート（ＰＧ）６下にポテンシャル井戸を形
成し、信号電荷を蓄積する。As shown in FIG. 10A, during the integration period, a potential well is formed below the photogate (PG) 6 to accumulate signal charges.
【００９５】トランスファーゲート１０５、フローティ
ングゲート（ＦＧ）下はブルーミングを抑圧するのに必
要最低限のレベルに空乏化させる。The transfer gate 105 and the area below the floating gate (FG) are depleted to the minimum level necessary to suppress blooming.
【００９６】また、図１０の（ｂ）に示すように、一定
の積分期間後、フォトゲート（ＰＧ）６のバイアスを落
とし、ポテンシャル井戸を浅くし、また、トランスファ
ーゲート１０５をオンさせてフォトゲート（ＰＧ）６下
に蓄積された信号電荷をフローティングゲート（ＦＧ）
下に転送する。As shown in FIG. 10B, after a certain integration period, the bias of the photogate (PG) 6 is lowered, the potential well is made shallow, and the transfer gate 105 is turned on to turn off the photogate. (PG) The signal charge accumulated under 6 is transferred to a floating gate (FG).
Forward down.
【００９７】また、図１０の（ｃ）に示すように、読み
出し時には、トランスファーゲート１０５をオフし、行
選択線１０をＶCG,RD にバイアスして選択行上にある画
素の信号レベルを読み出す。As shown in FIG. 10C, at the time of reading, the transfer gate 105 is turned off, and the signal level of the pixel on the selected row is read by biasing the row selection line 10 to VCG, RD. .
【００９８】また、図１０の（ｄ）に示すように、リセ
ット時には、行選択線１０をＶCG,R S にバイアスしてフ
ローティングゲート（ＦＧ）下に蓄積された信号電荷を
ドレイン２に排出する。Further, as shown in FIG. 10D, at the time of reset, the row selection line 10 is biased to V CG, RS to discharge the signal charges accumulated under the floating gate (FG) to the drain 2. I do.
【００９９】この画素構造では、フォトゲート（ＰＧ）
６下、フローティングゲート（ＦＧ）下のポテンシャル
井戸に通常の積分時間および短積分時間に対応した電荷
を蓄積し、本発明の出願人と同一出願人による特願平１
０−２７９３１４号に開示された構成による増幅型固体
撮像素子を用いた撮像装置で、それらを同時に読み出し
て信号処理することにより、イメージセンサとしてのダ
イナミックレンジを拡大することができる。In this pixel structure, a photo gate (PG)
6, a charge corresponding to a normal integration time and a short integration time is accumulated in a potential well below a floating gate (FG), and the same applicant as the present invention has filed Japanese Patent Application No. Hei.
In an imaging apparatus using an amplification type solid-state imaging device having a configuration disclosed in Japanese Patent Application No. 0-279314, a dynamic range as an image sensor can be expanded by simultaneously reading out the signals and performing signal processing.
【０１００】すなわち、この特願平１０−２７９３１４
号に開示した構成による増幅型固体撮像素子を用いた撮
像装置は、光電変換部と、該光電変換部で生成された信
号電荷を蓄積する第１の蓄積部と、該第１の蓄積部から
転送された信号電荷を蓄積する遮光された第２の蓄積部
と、第１の蓄積部から第２の蓄積部へ信号電荷を転送す
る転送部と、第１及び第２の蓄積部を初期化する初期化
手段と、第２の蓄積部の信号電荷を増幅して読み出す信
号読み出し部とからなる画素を複数個配列してなる画素
アレイと、前記画素の第１及び第２の蓄積部の初期化を
解除してから第１の所定時）間後に転送部を動作させて
第１の蓄積部の信号電荷を第２の蓄積部へ転送させ、前
記初期化解除から第１の所定時開より長い第２の所定時
間後に読み出し部により第２の蓄積部の第１の信号電荷
を増幅して読み出し、次いで転送部を再度動作させて第
１の蓄積部の信号電荷を第２の蓄積部へ転送させたの
ち、読み出し部により第２の蓄積部の第２の信号電荷を
増幅して読み出す駆勤制御手段と、読み出された前記第
１の信号電荷に基づく画像信号と第２の信号電荷に基づ
く画像信号とを合成して広いダイナミックレンジ画像信
号を生成する合成手段とを備えていることを特徴とす
る。That is, Japanese Patent Application No. 10-279314.
The imaging device using the amplification type solid-state imaging device according to the configuration disclosed in Japanese Patent Application Laid-Open No. H11-163873 includes a photoelectric conversion unit, a first storage unit that stores signal charges generated by the photoelectric conversion unit, and a first storage unit. Initializing the light-shielded second storage unit that stores the transferred signal charge, the transfer unit that transfers the signal charge from the first storage unit to the second storage unit, and the first and second storage units A pixel array formed by arranging a plurality of pixels each including an initialization unit for performing the operation and a signal readout unit for amplifying and reading out the signal charges in the second storage unit; and initializing the first and second storage units of the pixels. A first predetermined time after the cancellation of the initialization, the transfer unit is operated to transfer the signal charges of the first storage unit to the second storage unit, and from the release of the initialization to the opening of the first predetermined time. After a long second predetermined time, the reading section amplifies and reads the first signal charge of the second storage section. Then, after the transfer section is operated again to transfer the signal charges of the first storage section to the second storage section, the reading section amplifies and reads out the second signal charges of the second storage section. Control means; and synthesizing means for synthesizing the read image signal based on the first signal charge and the image signal based on the second signal charge to generate a wide dynamic range image signal. Features.
【０１０１】このような構成の画素アレイと駆動制御手
段を設け、画素内の第２の蓄積部を、短時間の第１の所
定時間の露光に対する信号電荷を最長１フレーム期間保
持するアナログメモリとして利用することにより、画素
アレイの端部に設けるメモリ領域、あるいはオフチップ
のメモリやディレイラインを必要とせずに、広ダイナミ
ックレンジ合成画像の生成可能な増幅型固体撮像素子を
用いた撮像装置を実現することができる。A pixel array having such a configuration and drive control means are provided, and the second storage section in the pixel is used as an analog memory for holding signal charges for short-time exposure for a first predetermined time for a maximum of one frame period. By using it, an imaging device using an amplifying solid-state imaging device that can generate a wide dynamic range composite image without the need for a memory area provided at the end of the pixel array or an off-chip memory or delay line is realized. can do.
【０１０２】図１１は、この特願平１０−２７９３１４
号に開示された構成による増幅型固体撮像素子を用いた
撮像装置の概略構成を示すブロック図である。FIG. 11 shows this Japanese Patent Application No. 10-279314.
1 is a block diagram showing a schematic configuration of an imaging device using an amplification type solid-state imaging device according to the configuration disclosed in Japanese Patent Application Laid-Open No. H10-260,000.
【０１０３】図１１において、２０１は増幅型固体撮像
素子、２０２は増輻型固体撮像素子２０１を駆動するタ
イミングパルスを発生するタイミングジェネレータ、２
０３は増幅型固体撮像素子２０１から出力される短時間
露光画像信号及び長時間露光画像信号を合成処理して広
ダイナミックレンジ合成画像を生成するための合成回
路、２０４は各部の制御を行うＣＰＵである。In FIG. 11, reference numeral 201 denotes an amplification type solid-state imaging device; 202, a timing generator for generating a timing pulse for driving the radiation-enhancing solid-state imaging device 201;
Numeral 03 denotes a synthesizing circuit for synthesizing the short-time exposure image signal and the long-time exposure image signal output from the amplification type solid-state imaging device 201 to generate a wide dynamic range synthesized image, and 204 denotes a CPU for controlling each unit. is there.
【０１０４】図１２は、図１１における増幅型固体撮像
素子の画素アレイの単一画素及びＦＰＮ（固定パターン
ノイズ）抑圧読み出し回路部分の構成を示す回路構成を
示す図である。FIG. 12 is a circuit diagram showing the configuration of a single pixel of the pixel array of the amplification type solid-state imaging device and the configuration of the FPN (fixed pattern noise) suppression readout circuit in FIG.
【０１０５】図１２において、２１１はフォトダイオー
ド、Ｃ１は該フォトダイオード２１１で生成された信号
電荷を蓄積する第１の蓄積容量（フォトダイオードの寄
生容量）、Ｃ２は第１の蓄積容量Ｃ１から転送される信
号電荷を蓄積する遮光された第２の蓄積容量、２１２は
第１の蓄積容量Ｃ１から第２の蓄積容量Ｃ２へ信号電荷
を転送するパルスφＴＸで駆動される転送用ＭＯＳトラ
ンジスタ、２１３は第２の蓄積容量Ｃ２を初期化するパ
ルスφＲＳで駆動されるリセット用ＭＯＳトランジス
タ、２１４は第２の蓄積容量Ｃ２に蓄積された信号電荷
を増幅する増幅用ＭＯＳトランジスタ、２１５は増幅さ
れた信号電荷を垂直信号線２１６に読み出すパルスφ
ＲＤで駆動される読み出し用ＭＯＳトランジスタで、こ
れらの素子で画素を構成しており、この構成の画素をマ
トリクス状に配列して画素アレイを構成している。In FIG. 12, 211 is a photodiode, C1 is a first storage capacitor (parasitic capacitance of the photodiode) for storing signal charges generated by the photodiode 211, and C2 is a transfer from the first storage capacitor C1. A light-shielded second storage capacitor 212 for storing a signal charge to be transferred is a transfer MOS transistor 213 driven by a pulse φ TX for transferring a signal charge from the first storage capacitor C1 to the second storage capacitor C2. Is a reset MOS transistor driven by a pulse φ RS for initializing the second storage capacitor C2, 214 is an amplification MOS transistor for amplifying signal charges stored in the second storage capacitor C2, and 215 is an amplified MOS transistor. A pulse φ for reading signal charges to the vertical signal line 216
A readout MOS transistor driven by RD constitutes a pixel with these elements, and a pixel array is formed by arranging pixels having this configuration in a matrix.
【０１０６】また、図１２において、２１−１は垂直信
号線２１６に読み出された信号を第１のクランプ容量Ｃ
Ｃ１に転送する第１の転送スイッチ、２２−１はクラン
プパルスφＣＬ１で駆動される第１のクランプトランジ
スタ、２３−１はサンプルホールドパルスφＳＨ１で駆
動される第１のサンプルホールドスイッチ、ＣＨ１は第
１のホールド容量、２４−１は水平選択パルスφＨで駆
動される第１の水平選択スイッチで、これらの素子で短
時間露光画像信号のＦＰＮ抑圧読み出し回路を構成して
いる。In FIG. 12, reference numeral 21-1 designates a signal read to the vertical signal line 216 as a first clamp capacitor C.
A first transfer switch for transferring to C1 , 22-1 is a first clamp transistor driven by a clamp pulse φ CL1 , 23-1 is a first sample and hold switch driven by a sample and hold pulse φ SH1 , C H1 the first hold capacitor, 24-1 constitute a first horizontal selection switch driven by a horizontal selection pulse phi H, the FPN suppression read circuit of the short-time exposure image signal in these elements.
【０１０７】また、図１２において、２１−２は同じく
垂直信号線２１６に読み出された信号を第２のクランプ
容量ＣＣ２に転送する第２の転送スイッチ、２２−２は
クランプパルスφＣＬ２で駆動される第２のクランプト
ランジスタ、２３−２はサンプルホールドパルスφ
ＳＨ２で駆動される第２のサンプルホールドスイッチ、
Ｃ Ｈ２は第２のホールド容量、２４−２は水平選択パル
スφＨで駆動される第２の水平選択スイッチで、これら
の素子で長時間露光画像信号のＦＰＮ抑圧読み出し回路
を構成している。In FIG. 12, reference numeral 21-2 denotes the same
The signal read to the vertical signal line 216 is applied to the second clamp
Capacity CC2The second transfer switch for transferring to
Clamp pulse φCL2Second clamped driven by
The transistor 23-2 is a sample hold pulse φ
SH2A second sample and hold switch driven by
C H2Is the second hold capacity, 24-2 is the horizontal selection pal
ΦHIn the second horizontal selection switch driven by
Readout circuit for FPN suppression of long exposure image signal
Is composed.
【０１０８】そして、これらの短時間露光画像信号のＦ
ＰＮ抑圧読み出し回路及び長時間露光画像信号のＦＰＮ
抑圧読み出し回路は、それぞれ画素アレイの列毎に設け
られている。Then, F of these short-time exposure image signals
PN suppression readout circuit and FPN of long exposure image signal
The suppression readout circuit is provided for each column of the pixel array.
【０１０９】なお、図１２において、２２５は垂直信号
線２１６に接続されている電流源であり、画素内の増幅
用ＭＯＳトランジスタ２１４と読み出し用ＭＯＳトラン
ジスタ２１５を介してソースフォロア回路を構成してい
る。In FIG. 12, reference numeral 225 denotes a current source connected to the vertical signal line 216, which constitutes a source follower circuit via an amplifying MOS transistor 214 and a reading MOS transistor 215 in a pixel. .
【０１１０】次に、このように構成されている画素及び
ＦＰＮ抑圧読み出し回路の動作を、図１３に示すタイミ
ングチャートを参照しながら説明する。Next, the operation of the pixel and the FPN suppression read circuit having such a configuration will be described with reference to a timing chart shown in FIG.
【０１１１】まず、水平ブランキング期間のタイミング
（１）において、読み出しパルスφ ＲＤ、転送パルスφ
Ｔ１、クランプパルスφＣＬ１、サンプルホールドパル
スφ ＳＨ１をＯＮすることにより、画素の第２の蓄積容
量Ｃ２に蓄積された積分時間Ｔ１（短時間露光）に対す
る信号ＶＴ１を読み出す。First, the timing of the horizontal blanking period
In (1), the read pulse φ RD, Transfer pulse φ
T1, Clamp pulse φCL1, Sample hold pal
Φ SH1Is turned on, the second accumulation capacity of the pixel is
With respect to the integration time T1 (short-time exposure) accumulated in the quantity C2
Signal VT1Is read.
【０１１２】第１のクランプ容量ＣＣ１の一端はＶＴ１
に、他端はクランプ電圧ＶＣＬにチャージされる。One end of the first clamp capacitor C C1 is connected to V T1.
The other end is charged to the clamp voltage VCL .
【０１１３】また、第１のホールド容量ＣＨ１もクラン
プ電圧ＶＣＬにチャージされる。Further, the first hold capacitor CH1 is also charged to the clamp voltage VCL .
【０１１４】次いで、タイミング（２）において、リセ
ットパルスφＲＳをＯＮとして、画素の第２の蓄積容量
Ｃ２、すなわち増幅用ＭＯＳトランジスタ２１５の入力
端をリセットする。Next, at timing (2), the reset pulse φRS is turned on to reset the second storage capacitor C2 of the pixel, that is, the input terminal of the amplifying MOS transistor 215.
【０１１５】次いで、タイミング（３）において、読み
出しパルスφＲＤ、転送パルスφＴ １、サンプルホール
ドパルスφＳＨ１をＯＮとして、画素のリセット直後の
オフセット電圧ＶＯＦＦを読み出す。Next, at timing (3), the read pulse φ RD , the transfer pulse φ T 1 , and the sample hold pulse φ SH1 are turned on, and the offset voltage V OFF immediately after the reset of the pixel is read.
【０１１６】このとき、第１のホールド容量ＣＨ１に
は、ＦＰＮの除去された積分時間Ｔ１（短時間露光に相
当）に対する信号〔ＶＣＬ一α（ＶＴ１−ＶＯＦＦ）〕
が保持される。[0116] In this case, the first hold capacitor C H1, the signal for the FPN removed integration time T1 (corresponding to short exposure) [V CL one α (V T1 -V OFF)]
Is held.
【０１１７】ここで、αは、ほぼクランプ容量ＣＣ，ホ
ールド容量ＣＨで決定される係数である。Here, α is a coefficient substantially determined by the clamp capacitance C C and the hold capacitance C H.
【０１１８】また、このタイミング（３）においては、
同時に転送パルスφＴ２、クランプパルスφＣＬ２サン
プルホールドパルスφＳＨ２をＯＮとして、画素のオフ
セット電圧ＶＯＦＦを第２のクランプ容量ＣＣ２の一端
に伝え、第２のホールド容量ＣＨ２をクランプ電圧Ｖ
ＣＬにチャージする。At this timing (3),
At the same time, the transfer pulse φ T2 , the clamp pulse φ CL2 and the sample hold pulse φ SH2 are turned on , the offset voltage V OFF of the pixel is transmitted to one end of the second clamp capacitance C C2 , and the second hold capacitance C H2 is applied to the clamp voltage V
Charge CL .
【０１１９】次に、タイミング（４）において、転送パ
ルスφＴＸをＯＮとして、画素において第１の蓄積容量
Ｃ１に蓄積された積分時間（Ｔ２−Ｔ１）（長時間露光
に相当）に対する信号を第２の蓄積容量Ｃ２に転送す
る。Next, at timing (4), the transfer pulse φ TX is turned on, and the signal for the integration time (T2−T1) (corresponding to long exposure) accumulated in the first storage capacitor C1 in the pixel is output. 2 to the storage capacity C2.
【０１２０】ついで、タイミング（５）において、読み
出しパルスφＲＤ転送パルスφＴ２、サンプルホールド
パルスφＳＨ２をＯＮとして、画素において第２の蓄積
容量Ｃ２に転送された積分時間（Ｔ２−Ｔ１）に対する
信号ＶＴ２を読み出す。Next, at timing (5), the read pulse φ RD transfer pulse φ T2 and the sample hold pulse φ SH2 are turned on, and the signal for the integration time (T2-T1) transferred to the second storage capacitor C2 in the pixel. Read VT2.
【０１２１】このとき、第２のホールド容量ＣＨ２に
は、ＦＰＮの除去された積分時間（Ｔ２−Ｔ１）に対す
る信号〔ＶＣＬ−α（ＶＯＦＦ−ＶＴ２）〕が保持され
る。At this time, the signal [V CL -α (V OFF -V T2 )] for the integration time (T 2 -T 1) from which FPN is removed is held in the second hold capacitor CH 2 .
【０１２２】次いで、タイミング（６）において、転送
パルスφＴＸ及びリセットパルスφ ＲＳをＯＮとして、
画素をリセットする。Next, at timing (6), the transfer
Pulse φTXAnd reset pulse φ RSWith ON
Reset the pixel.
【０１２３】続いて、水平走査期間のタイミング（７）
において、画素の積分期間Ｔ１に入り、タイミング
（８）において、転送パルスφＴＸをＯＮにして、積分
期間Ｔ１において第１の蓄積容量Ｃ１に蓄積された信号
電荷を第２の蓄積容量Ｃ２に転送する。Subsequently, the timing (7) of the horizontal scanning period
, The pixel enters an integration period T1, and at a timing (8), the transfer pulse φ TX is turned on, and the signal charges stored in the first storage capacitor C1 during the integration period T1 are transferred to the second storage capacitor C2. I do.
【０１２４】なお、タイミング（８）の直前にリセット
パルスφＲＳを印加し、第２の蓄積容量Ｃ２を再度リセ
ットしてもよい。[0124] Incidentally, by applying a reset pulse phi RS immediately before the timing (8), the second storage capacitor C2 may be reset again.
【０１２５】また、この水平走査期間においては、第１
及び第２のホールド容量ＣＨ１，Ｃ Ｈ２に保持されてい
るＦＰＮの除去されている積分期間Ｔ１（短時間露光）
に対する信号と、同じくＦＰＮの除去されている積分期
間（Ｔ２−Ｔ１）（長時間露光に相当）に対する信号と
を、第１及び第２の水平選択スイッチ２４−１，２４ー
２を水平選択パルスφＨで同時にＯＮとして、同時に読
み出し、合成回路３で合成処理して広ダイナミックレン
ジ画像信号の生成を開始させるようになっている。In this horizontal scanning period, the first
And the second hold capacitance CH1, C H2Is held in
Integration period T1 (short exposure) in which the FPN is removed
And the integration phase from which FPN has also been removed
Between (T2-T1) (corresponding to long exposure)
To the first and second horizontal selection switches 24-1 and 24-
2 is the horizontal selection pulse φHAt the same time and read simultaneously
Out, and synthesized by the synthesizing circuit 3 to create a wide dynamic lens.
The generation of the image signal is started.
【０１２６】そして、上述したような実施の形態で示し
た本発明には、特許請求の範囲で示した請求項１乃至３
以外にも、以下のような付記１乃至１２として示すよう
な発明が含まれている。The present invention described in the above-described embodiment includes claims 1 to 3 described in claims.
In addition, the present invention includes the inventions shown as the following supplementary notes 1 to 12.
【０１２７】（付記１） 直列に制御容量が接続された
第１のＭＯＳダイオードより成る受光部と、上記受光部
に隣接した第２のＭＯＳダイオードより成るバリアゲー
ト部と、ドレインが上記バリアゲート部に隣接し、ゲー
トが上記受光部と短絡され、ソースが出力線に接続され
たＭＯＳトランジスタとを有する画素構造を半導体基板
上に複数形成して成る固体撮像素子を駆動する方法であ
り、上記バリアゲート部の電位を、受光積分時とリセッ
ト時で、異なる値をとる矩形波パルスで駆動することを
特徴とする固体撮像素子駆動方法。(Supplementary Note 1) A light-receiving section composed of a first MOS diode connected in series with a control capacitor, a barrier gate section composed of a second MOS diode adjacent to the light-receiving section, and a drain formed of the barrier gate section A plurality of pixel structures each having a MOS transistor having a gate short-circuited to the light receiving portion and a source connected to an output line formed on a semiconductor substrate. A method for driving a solid-state imaging device, wherein a potential of a gate unit is driven by a rectangular wave pulse having a different value at the time of light receiving integration and at the time of resetting.
【０１２８】（付記２） 上記バリアゲート部の電位の
駆動において、バリアゲート下の表面電位が受光積分時
において、受光部ＰＧ下の信号電荷がない場合の半導体
表面電位よりも浅くリセット時において、受光部ＰＧ下
の信号電荷がない場合の半導体表面電位よりも深くする
ことを特徴とする付記１記載の固体撮像素子の駆動方
法。(Supplementary Note 2) In the drive of the potential of the barrier gate portion, when the surface potential under the barrier gate is light receiving integration, the resetting is shallower than the semiconductor surface potential when there is no signal charge under the light receiving portion PG. 3. The method for driving a solid-state imaging device according to claim 1, wherein the potential is made deeper than a semiconductor surface potential when there is no signal charge under the light receiving section PG.
【０１２９】（付記３） 上記受光部は上記電荷電圧変
換部より広い面積を占めることを特徴とする請求項２記
載の固体撮像素子。(Supplementary Note 3) The solid-state imaging device according to Claim 2, wherein the light receiving unit occupies a larger area than the charge-voltage converter.
【０１３０】（付記４） 請求項２または付記３記載の
固体撮像素子を駆動する方法であり、 上記受光部下の
領域を信号電荷とは逆極性の電荷蓄積状態に保つことを
特徴とする固体撮像素子駆動方法。(Supplementary Note 4) The method for driving a solid-state imaging device according to claim 2 or 3, wherein the region under the light receiving unit is maintained in a charge accumulation state having a polarity opposite to a signal charge. Element driving method.
【０１３１】（付記５） 請求項２または付記３記載の
固体撮像素子を駆動する方法であり、 上記受光部を負
にバイアスして、Ｓｉ界面に正孔を蓄積させることを特
徴とする固体撮像子駆動方法。(Supplementary Note 5) A method for driving a solid-state imaging device according to claim 2 or 3, wherein the light receiving unit is negatively biased to accumulate holes at the Si interface. Child drive method.
【０１３２】（付記６） 請求項２または付記３記載の
固体撮像素子を駆動する方法であり、 上記受光部を負
にバイアスして、Ｓｉ界面に正孔を蓄積させるととも
に、受光積分時において、上記受光部で発生した電荷は
電位差により上記電荷電圧変換部に移動して蓄積され、
読み出し時において、上記電荷電圧変換部の電位を変動
させて上記ＭＯＳトランジスタ部をオン状態にしてソー
スより出力を取り出し、リセット時において、上記電荷
電圧変換部の電位を変動させて、蓄積された電荷を上記
バリアゲート部を経由して上記ＭＯＳトランジスタ部の
ドレインに移動させることを特徴とする固体撮像素子駆
動方法。(Supplementary Note 6) A method of driving the solid-state imaging device according to claim 2 or 3, wherein the light receiving unit is negatively biased to accumulate holes at the Si interface, and to perform integration during light receiving integration. The charge generated in the light receiving unit moves to the charge-voltage converter due to a potential difference and is accumulated,
At the time of reading, the potential of the charge-to-voltage converter is varied to turn on the MOS transistor, and an output is taken out from the source. At the time of reset, the potential of the charge-to-voltage converter is varied to store the accumulated charge. Is moved to the drain of the MOS transistor section via the barrier gate section.
【０１３３】（付記７） 請求項２または付記３記載の
固体撮像素子を駆動する方法であり、 受光積分時にお
いて、上記受光部に第１のポテンシャル井戸を形成し、
かつ上記電荷電圧変換部に上記第１のポテンシャル井戸
より深い第２のポテンシャル井戸を形成することを特徴
とする固体撮像子の駆動力法。(Supplementary note 7) A method for driving a solid-state imaging device according to claim 2 or claim 3, wherein a first potential well is formed in the light receiving unit during light receiving integration.
And a second potential well deeper than the first potential well is formed in the charge-voltage converter.
【０１３４】（付記８） 請求項２または付記３記載の
固体撮像素子を駆動する方法であり、 受光積分時にお
いて、上記受光部に第１のホテンシャル井戸を形成し、
かつ上記電荷電庄変換部に上記第１のポテンシャル井戸
より深い第２のポテンシャル井戸を形成し、上記受光部
に発生した電荷をまず上記第２のポテンシャル井戸に蓄
積し、上記第２のポテンシャル井戸が満杯になつた場合
には上記第１のポテンシャル井戸にも蓄積し、上記第１
と第２のポテンシヤル井戸が両方とも満杯となった場合
は、上記バリアゲート部を経由して溢れた電荷を上記Ｍ
ＯＳトランジスタ部のドレインに放出し、読み出し時に
おいて、上記電荷電圧変換部の電位を変動させて上記Ｍ
ＯＳトランジスタをオン状態にして上記ソースより出力
を取り出し、リセット時において、上記電荷電圧変換部
の電位を変動させて、蓄積された電荷を上記バリアゲー
ト部を経由して上記ＭＯＳトランジスタ部のドレインに
移動させることを特徴とする固体撮像索子駆動方法。(Supplementary Note 8) A method for driving a solid-state imaging device according to claim 2 or 3, wherein a first potential well is formed in the light receiving unit during light receiving integration.
And a second potential well deeper than the first potential well is formed in the charge-to-electricity conversion unit, and charges generated in the light receiving unit are first accumulated in the second potential well. Becomes full, the first potential well also accumulates, and the first potential well accumulates.
When both the potential well and the second potential well are full, the charge overflowing through the barrier gate portion is transferred to the M
It is discharged to the drain of the OS transistor section, and at the time of reading, the potential of the charge-voltage conversion section is changed to
The output is taken out from the source by turning on the OS transistor, and at the time of reset, the potential of the charge-to-voltage converter is changed so that the accumulated charge is transferred to the drain of the MOS transistor through the barrier gate. A method for driving a solid-state imaging cable, wherein the method is to move.
【０１３５】（付記９） 請求項２または付記３記載の
固体撮像素子を駆動する方法であり、 受光積分時にお
いて、上記受光部に第１のポテンシャル井戸を形成し
て、この第１のポテンシャル井戸に信号電荷を蓄積し、
読み出し時において、上記電荷電圧変換部に上記第１の
ポテンシャル井戸より深いポテンシヤル井戸を形成し、
信号電荷を上記第１のポテンシヤル井戸から上記第２の
ポテンシャル井戸に移動させることを特徴とする固体撮
像装置駆動方法。(Supplementary note 9) A method for driving a solid-state imaging device according to claim 2 or 3, wherein a first potential well is formed in the light receiving section during light receiving integration. Accumulates signal charge
At the time of reading, a potential well deeper than the first potential well is formed in the charge-voltage converter.
A method for driving a solid-state imaging device, comprising: transferring signal charges from the first potential well to the second potential well.
【０１３６】（付記１０） 請求項２または付記３記載
の固体撮像素子を駆動する方法であり、受光積分時にお
いて、上記受光部に第１のポテンシャル井戸を形成し
て、この第１のポテンシャル井戸に信号電荷を蓄積し、
読み出し時において、上記電荷電圧変換部に上記第１の
ポテンシャル井戸より深いポテンシャル井戸を形成し、
信号電荷を上記第１のポテンシャル井戸から上記第２の
ポテンシャル井戸に移動させるとともに、上記ＭＯＳト
ランジスタ部をオン状態にして、上記ソースより出力を
取り出し、リセット時において、上記電荷電圧変換部の
電位を変動させて、蓄積された電荷を上記バリアゲート
部を経由して上記ＭＯＳトランジスタ部のドレインに移
動させることを特徴とする固体撮像素子駆動方法。(Supplementary Note 10) The method for driving a solid-state imaging device according to claim 2 or 3, wherein a first potential well is formed in the light receiving section during light receiving integration. Accumulates signal charge
At the time of reading, a potential well deeper than the first potential well is formed in the charge-voltage converter.
The signal charge is moved from the first potential well to the second potential well, the MOS transistor is turned on, an output is taken out from the source, and the potential of the charge-voltage converter is reset at the time of reset. A method for driving a solid-state imaging device, wherein the method causes the accumulated charge to move to the drain of the MOS transistor unit via the barrier gate unit.
【０１３７】（付記１１） 請求項２または付記３記載
の固体撮像素子を駆動する方法であり、受光積分時にお
いて、上記受光部に第１のポテンシャル井戸を形成し
て、この第１のポテンシャル井戸に信号電荷を蓄積し、
読み出し時において、上記電荷電圧変換部に上記第１の
ポテンシャル井戸より深いポテンシャル井戸を形成し、
信号電荷を上記第１のポテンシャル井戸から上記第２の
ポテンシャル井戸に移動させるとともに、上記ＭＯＳト
ランジスタ部をオン状態にして、上記ソースより出力を
取り出し、リセット時において、上記電荷電圧変換部の
電位を変動させて、蓄積された電荷を上記バリアゲート
部を経由して上記ＭＯＳトランジスタ部のドレインに移
動させ、読み出し時以外は上記電荷電圧変換部は上記Ｍ
ＯＳトランジスタ部をオフ状態に保つ電位となっている
ことを特徴とする固体撮像素子駆動方法。(Supplementary Note 11) The method for driving a solid-state imaging device according to claim 2 or 3, wherein a first potential well is formed in the light receiving unit during light receiving integration. Accumulates signal charge
At the time of reading, a potential well deeper than the first potential well is formed in the charge-voltage converter.
The signal charge is moved from the first potential well to the second potential well, the MOS transistor unit is turned on, an output is taken out from the source, and the potential of the charge-voltage conversion unit is reset at the time of reset. And the accumulated charge is moved to the drain of the MOS transistor section via the barrier gate section.
A driving method for a solid-state imaging device, wherein the potential is set to keep an OS transistor portion in an off state.
【０１３８】（付記１２） 請求項３記載の固体撮像素
子を駆動する方法であり、受光積分時において、１フレ
ーム期間の中間時点で、上記受光部に蓄積した電荷を上
記電荷電圧変換部に移動して蓄積し、読み出し時におい
て、上記電荷電圧変換部に移動し蓄積された電荷と、上
記受光部に蓄積された電荷を区別して読み出すことを特
徴とする固体撮像素子の駆動方法。(Supplementary Note 12) The method for driving a solid-state imaging device according to claim 3, wherein the charge accumulated in the light receiving unit is moved to the charge-voltage conversion unit at an intermediate time of one frame period during light receiving integration. A method of driving a solid-state imaging device, wherein, at the time of reading, the charge moved to the charge-voltage conversion unit and the charge stored in the light receiving unit are distinguished and read.
【０１３９】[0139]
【発明の効果】従って、以上説明したように、本発明に
よれば、リセット雑音を発生させないようにした画素構
造を有する固体撮像素子およびその駆動方法において、
上述したような従来の技術による問題を除去すると共
に、ダイナミックレンジを拡大することができるように
した固体撮像素子およびその駆動方法を提供することが
できる。As described above, according to the present invention, there is provided a solid-state imaging device having a pixel structure in which reset noise is not generated, and a driving method thereof.
It is possible to provide a solid-state imaging device and a method of driving the solid-state imaging device, which can eliminate the problems caused by the conventional technology as described above and can expand the dynamic range.
【図１】図１は、本発明により改良されたＳＦＧ画素の
第１の実施の形態を示す図である。FIG. 1 is a diagram showing a first embodiment of an SFG pixel improved according to the present invention.
【図２】図２は、この第３の実施の形態によって改良さ
れたＳＦＧ画素構造を有する固体撮像素子を示す図であ
る。FIG. 2 is a diagram illustrating a solid-state imaging device having an SFG pixel structure improved according to the third embodiment;
【図３】図３は、この第４の実施の形態によるフォトゲ
ート（ＰＧ）６をアキュミュレーション状態にＤＣバイ
アスして暗電流を低減する駆動方法１に対するポテンシ
ャルを示す図である。FIG. 3 is a diagram showing a potential for a driving method 1 in which a photogate (PG) 6 according to the fourth embodiment is DC-biased to an accumulation state to reduce a dark current.
【図４】図４は、この第５の実施の形態による駆動方法
２に対するポテンシャルを示す図である。FIG. 4 is a diagram showing a potential for a driving method 2 according to the fifth embodiment.
【図５】図５は、この駆動方法２による光電変換特性を
示す図である。FIG. 5 is a diagram illustrating a photoelectric conversion characteristic according to a driving method 2;
【図６】図６は、この駆動方法２によるイメージセンサ
動作に必要なパルスタイミングを示す図である。FIG. 6 is a diagram showing pulse timings necessary for an image sensor operation according to the second driving method.
【図７】図７は、第６の実施の形態による駆動方法３に
対するポテンシャルを示す図である。FIG. 7 is a diagram illustrating a potential for a driving method 3 according to a sixth embodiment.
【図８】図８は、この駆動方法３をとつた場合のイメー
ジセンサ動作に必要なパルスタイミングを示す図であ
る。FIG. 8 is a diagram showing pulse timings necessary for the operation of the image sensor when the driving method 3 is adopted.
【図９】図９は、第７の実施の形態による改良されたＳ
ＦＧ画素構造を有する固体撮像素子を示す図である。FIG. 9 shows an improved S according to a seventh embodiment;
FIG. 2 is a diagram illustrating a solid-state imaging device having an FG pixel structure.
【図１０】図１０は、この第７の実施の形態による固体
撮像素子１２Ｃの通常動作時のポテンシャルを示す図で
ある。FIG. 10 is a diagram illustrating a potential during a normal operation of the solid-state imaging device 12C according to the seventh embodiment;
【図１１】図１１は、この第７の実施の形態に適用され
る特願平１０−２７９３１４号に開示された構成による
増幅型固体撮像素子を用いた撮像装置の概略構成を示す
ブロック図である。FIG. 11 is a block diagram showing a schematic configuration of an imaging apparatus using an amplification type solid-state imaging device according to a configuration disclosed in Japanese Patent Application No. 10-279314 applied to the seventh embodiment. is there.
【図１２】図１２は、図１１における増幅型固体撮像素
子の画素アレイの単一画素及びＦＰＮ（固定パターンノ
イズ）抑圧読み出し回路部分の構成を示す回路構成を示
す図である。12 is a diagram illustrating a circuit configuration showing a configuration of a single pixel and a FPN (fixed pattern noise) suppression readout circuit portion of the pixel array of the amplification type solid-state imaging device in FIG. 11;
【図１３】図１３は、図１２に示すように構成されてい
る画素及びＦＰＮ抑圧読み出し回路の動作を説明するた
めのタイミングチャートである。FIG. 13 is a timing chart for explaining the operation of the pixel and the FPN suppression readout circuit configured as shown in FIG. 12;
【図１４】図１４は、従来の技術による固体撮像素子の
画素構造を示す図である。FIG. 14 is a diagram illustrating a pixel structure of a conventional solid-state imaging device.
【図１５】図１５は、図１４に示すように構成されてい
る従来の技術による固体撮像素子の駆動時に対するポテ
ンシャルを示す図である。FIG. 15 is a diagram showing a potential when the solid-state imaging device according to the related art configured as shown in FIG. 14 is driven, when the device is driven.
【図１６】図１６は、図１４に示すように構成されてい
る従来の技術による固体撮像素子を用いたときに、信号
読み出し期間、選択された行以外の画素増幅トランジス
タのゲート（…３ｉ，３ｉ−１，３ｉ＋１，３ｉ＋２
…）にもそれぞれの画素の蓄積電荷量に応じた電位（…
Ｖｉ，Ｖｉ−１，Ｖｉ＋１，Ｖｉ＋２…）がかかってい
る様子を示す図である。FIG. 16 is a diagram showing the gates (... 3i,... 3i, of the pixel amplifying transistors other than the selected row during the signal readout period when the conventional solid-state imaging device configured as shown in FIG. 14 is used. 3i-1, 3i + 1, 3i + 2
) Also has a potential (...) corresponding to the amount of charge stored in each pixel.
Vi, Vi-1, Vi + 1, Vi + 2...).
【図１７】図１７は、図１４に示すように構成されてい
る従来の技術による固体撮像素子を用いたイメージセン
サの動作に必要なパルスタイミングを示す図である。FIG. 17 is a diagram showing pulse timings necessary for the operation of an image sensor using a solid-state imaging device according to the related art configured as shown in FIG.
【図１８】図１８は、図１４に示すように構成されてい
る従来の技術による固体撮像素子を用いたイメージセン
サのＦＰＮ抑圧回路の一例を示すブロック図である。FIG. 18 is a block diagram illustrating an example of an FPN suppression circuit of an image sensor using a solid-state imaging device according to the related art configured as illustrated in FIG. 14;
１…ｐ型基板（基板電位に固定）、 ２…ｎ+ ドレイン、 ３…ゲート、 ４…ｎ+ ソース、 ５…結合容量（Ｃ0 ）、 ６…フォトゲート（ＰＧ）、 ７…バリアゲート（ＢＧ）、 ８…ドレイン電圧（ＶDD）、 ９…バリアゲートバイアス電圧（ＶBG）、 １０…行選択線、 １１…垂直信号線、 ＦＧ…フローティングゲート、 １２、１２Ａ、１２Ｂ、１２Ｃ…ＳＦＧ画素、 ＶＳＣ…垂直走査回路、 ＬＭＣ…レベルミックス、 ＨＳＣ…水平走査回路、 １０１…受光部、 １０２…バリアゲート部、 １０３…ＭＯＳトランジスタ、 ２３…パルスφBGライン、 ２４…パルスφPGライン、 ２５…パルスφT ライン、 １０４…電荷電圧変換部、 １０５…トランスファーゲート部、 ２０１…増幅型固体撮像素子、 ２０２…タイミングジェネレータ、 ２０３…合成回路、 ２０４…ＣＰＵ、 ２１１…フォトダイオード、 Ｃ１…第１の蓄積容量（フォトダイオードの寄生容
量）、 Ｃ２…第２の蓄積容量、 ２１２…転送用ＭＯＳトランジスタ、 ２１３…リセット用ＭＯＳトランジスタ、 ２１４…増幅用ＭＯＳトランジスタ、 ２１５…読み出し用ＭＯＳトランジスタ、 ２１６…垂直信号線、 ２１−１…第１の転送スイッチ、 ＣＣ１…第１のクランプ容量、 ２２−１…第１のクランプトランジスタ、 ２３−１…第１のサンプルホールドスイッチ、 ＣＨ１…第１のホールド容量、 ２４−１…第１の水平選択スイッチ、 ２１−２…第２の転送スイッチ、 ＣＣ２…第２のクランプ容量、 ２２−２…第２のクランプトランジスタ、 ２３−２…第２のサンプルホールドスイッチ、 ＣＨ２…第２のホールド容量、 ２４−２…第２の水平選択スイッチ。DESCRIPTION OF SYMBOLS 1 ... p-type board | substrate (fixed to board | substrate electric potential), 2 ... n + drain, 3 ... gate, 4 ... n + source, 5 ... coupling capacity ( C0 ), 6 ... photo gate (PG), 7 ... barrier gate ( BG), 8: drain voltage (V DD ), 9: barrier gate bias voltage (V BG ), 10: row select line, 11: vertical signal line, FG: floating gate, 12, 12A, 12B, 12C: SFG pixel VSC: vertical scanning circuit, LMC: level mix, HSC: horizontal scanning circuit, 101: light receiving section, 102: barrier gate section, 103: MOS transistor, 23: pulse φ BG line, 24: pulse φ PG line, 25: Pulse φ T line, 104: charge-voltage converter, 105: transfer gate, 201: amplifying solid-state imaging device, 202: timing generator, 203: Synthetic circuit, 204 CPU, 211 photodiode, C1 first storage capacitance (parasitic capacitance of photodiode), C2 second storage capacitance, 212 transfer MOS transistor, 213 reset MOS transistor, 214 ... Amplifying MOS transistor, 215 ... Reading MOS transistor, 216 ... Vertical signal line, 21-1 ... First transfer switch, C C1 ... First clamp capacitance, 22-1 ... First clamp transistor, 23- DESCRIPTION OF SYMBOLS 1 ... 1st sample hold switch, CH1 ... 1st hold capacity, 24-1 ... 1st horizontal selection switch, 21-2 ... 2nd transfer switch, CC2 ... 2nd clamp capacity, 22- 2: second clamp transistor 23-2: second sample and hold switch, C H2 : second hole 24-2... Second horizontal selection switch.
Claims (3)
Ｓダイオードより成る受光部と、 上記受光部に隣接した第２のＭＯＳダイオードより成る
バリアゲート部と、 ドレインが上記バリアゲート部に隣接し、ゲートが上記
受光部と短絡され、ソースが出力線に接続されたＭＯＳ
トランジスタとを有する画素構造を半導体基板上に複数
形成して成る固体撮像素子を駆動する方法であり、 上記バリアゲート部の電位を、受光積分時とリセット時
で、異なる値とすることを特徴とする固体撮像素子駆動
方法。1. A first MO having a control capacitor connected in series
A light-receiving section comprising an S diode; a barrier gate section comprising a second MOS diode adjacent to the light-receiving section; a drain adjacent to the barrier gate section; a gate short-circuited with the light-receiving section; MOS connected
A method for driving a solid-state imaging device formed by forming a plurality of pixel structures having transistors on a semiconductor substrate, wherein the potential of the barrier gate portion is set to a different value at the time of light receiving integration and at the time of resetting. Solid-state imaging device driving method.
る固体撮像素子であり、上記画素の構造は、 第１のＭＯＳダイオードより成る受光部と、 上記受光部に隣接し、直列に制御容量が接続された第２
のＭＯＳダイオードより成る電荷電圧変換部と、 上記電荷電圧変換部に隣接した第３のＭＯＳダイオード
より成るバリアゲート部と、 ドレインが上記バリアゲート部に隣接し、ゲートが上記
電荷電圧変換部と短絡され、ソースが出力線に接続され
たＭＯＳトランジスタ部とを有し、 上記電荷電圧変換部、上記バリアゲート部、上記ＭＯＳ
トランジスタ部は遮光されていることを特徴とする固体
撮像素子。2. A solid-state imaging device comprising a plurality of pixels formed on a semiconductor substrate, wherein the structure of the pixels is: a light-receiving portion comprising a first MOS diode; and a light-receiving portion adjacent to the light-receiving portion and controlled in series. Capacitor connected second
A charge-to-voltage converter comprising a MOS diode, a barrier gate comprising a third MOS diode adjacent to the charge-to-voltage converter, a drain adjacent to the barrier gate, and a gate short-circuited to the charge-to-voltage converter. A MOS transistor unit having a source connected to an output line, the charge-voltage conversion unit, the barrier gate unit, and the MOS transistor.
A solid-state imaging device in which a transistor portion is shielded from light.
る固体撮像素子であり、上記画素の構造は、 第１のＭＯＳダイオードより成る受光部と、 上記受光部に隣接した第２のＭＯＳダイオードより成る
トランスファーゲート部と、 上記トランスファーゲート部に隣接し、直列に制御容量
が接続された第３のＭＯＳダイオードより成る電荷電圧
変換部と、 上記電荷電圧変換部に隣接した第４のＭＯＳダイオード
より成るバリアゲート部と、 ドレインが上記バリアゲート部に隣接し、ゲートが上記
電荷電圧変換部と短絡され、ソ一スが出力線に接続され
たＭＯＳトランジスタ部とを有し、 上記トランスファーゲート部、上記電荷電圧変換部、上
記バリアゲート部、上記ＭＯＳトランジスタ部は遮光さ
れていることを特徴とする固体撮像素子。3. A solid-state imaging device comprising a plurality of pixels formed on a semiconductor substrate, wherein the structure of the pixels is: a light-receiving portion comprising a first MOS diode; and a second MOS transistor adjacent to the light-receiving portion. A transfer gate section comprising a diode; a charge-voltage conversion section comprising a third MOS diode adjacent to the transfer gate section and having a control capacitor connected in series; a fourth MOS diode adjacent to the charge-voltage conversion section A MOS transistor portion having a drain adjacent to the barrier gate portion, a gate short-circuited to the charge-voltage converter, and a source connected to an output line, the transfer gate portion comprising: Wherein the charge-voltage converter, the barrier gate, and the MOS transistor are shielded from light.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12591099A JP4242510B2 (en) | 1999-05-06 | 1999-05-06 | Solid-state imaging device and driving method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12591099A JP4242510B2 (en) | 1999-05-06 | 1999-05-06 | Solid-state imaging device and driving method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000324396A true JP2000324396A (en) | 2000-11-24 |
| JP4242510B2 JP4242510B2 (en) | 2009-03-25 |
Family
ID=14921950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12591099A Expired - Fee Related JP4242510B2 (en) | 1999-05-06 | 1999-05-06 | Solid-state imaging device and driving method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4242510B2 (en) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009081880A (en) * | 2008-11-27 | 2009-04-16 | Fujifilm Corp | Imaging device |
| JP2012217059A (en) * | 2011-03-31 | 2012-11-08 | Honda Motor Co Ltd | Solid state image pickup device |
| JP2013513254A (en) * | 2009-12-08 | 2013-04-18 | ゼーナ テクノロジーズ，インク． | Active pixel sensor with photodetector of nanowire structure |
| JP2013513253A (en) * | 2009-12-08 | 2013-04-18 | ゼーナ テクノロジーズ，インク． | Vertical photogate (VPG) pixel structure with nanowires |
| US9000353B2 (en) | 2010-06-22 | 2015-04-07 | President And Fellows Of Harvard College | Light absorption and filtering properties of vertically oriented semiconductor nano wires |
| US9018573B2 (en) | 2011-03-31 | 2015-04-28 | Honda Motor Co., Ltd. | Solid-state image sensing device with a change-over switch |
| US9054014B2 (en) | 2011-03-31 | 2015-06-09 | Honda Motor Co., Ltd. | Unit pixel for accurately removing reset noise, solid-state image sensing device, and method for summing unit pixel signals |
| US9054008B2 (en) | 2010-06-22 | 2015-06-09 | Zena Technologies, Inc. | Solar blind ultra violet (UV) detector and fabrication methods of the same |
| US9082673B2 (en) | 2009-10-05 | 2015-07-14 | Zena Technologies, Inc. | Passivated upstanding nanostructures and methods of making the same |
| US9123841B2 (en) | 2009-12-08 | 2015-09-01 | Zena Technologies, Inc. | Nanowire photo-detector grown on a back-side illuminated image sensor |
| US9177985B2 (en) | 2009-06-04 | 2015-11-03 | Zena Technologies, Inc. | Array of nanowires in a single cavity with anti-reflective coating on substrate |
| US9299866B2 (en) | 2010-12-30 | 2016-03-29 | Zena Technologies, Inc. | Nanowire array based solar energy harvesting device |
| US9304035B2 (en) | 2008-09-04 | 2016-04-05 | Zena Technologies, Inc. | Vertical waveguides with various functionality on integrated circuits |
| US9343490B2 (en) | 2013-08-09 | 2016-05-17 | Zena Technologies, Inc. | Nanowire structured color filter arrays and fabrication method of the same |
| US9406709B2 (en) | 2010-06-22 | 2016-08-02 | President And Fellows Of Harvard College | Methods for fabricating and using nanowires |
| US9410843B2 (en) | 2008-09-04 | 2016-08-09 | Zena Technologies, Inc. | Nanowire arrays comprising fluorescent nanowires and substrate |
| US9429723B2 (en) | 2008-09-04 | 2016-08-30 | Zena Technologies, Inc. | Optical waveguides in image sensors |
| US9478685B2 (en) | 2014-06-23 | 2016-10-25 | Zena Technologies, Inc. | Vertical pillar structured infrared detector and fabrication method for the same |
| US9515218B2 (en) | 2008-09-04 | 2016-12-06 | Zena Technologies, Inc. | Vertical pillar structured photovoltaic devices with mirrors and optical claddings |
| US9543458B2 (en) | 2010-12-14 | 2017-01-10 | Zena Technologies, Inc. | Full color single pixel including doublet or quadruplet Si nanowires for image sensors |
-
1999
- 1999-05-06 JP JP12591099A patent/JP4242510B2/en not_active Expired - Fee Related
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9429723B2 (en) | 2008-09-04 | 2016-08-30 | Zena Technologies, Inc. | Optical waveguides in image sensors |
| US9601529B2 (en) | 2008-09-04 | 2017-03-21 | Zena Technologies, Inc. | Light absorption and filtering properties of vertically oriented semiconductor nano wires |
| US9304035B2 (en) | 2008-09-04 | 2016-04-05 | Zena Technologies, Inc. | Vertical waveguides with various functionality on integrated circuits |
| US9337220B2 (en) | 2008-09-04 | 2016-05-10 | Zena Technologies, Inc. | Solar blind ultra violet (UV) detector and fabrication methods of the same |
| US9515218B2 (en) | 2008-09-04 | 2016-12-06 | Zena Technologies, Inc. | Vertical pillar structured photovoltaic devices with mirrors and optical claddings |
| US9410843B2 (en) | 2008-09-04 | 2016-08-09 | Zena Technologies, Inc. | Nanowire arrays comprising fluorescent nanowires and substrate |
| JP2009081880A (en) * | 2008-11-27 | 2009-04-16 | Fujifilm Corp | Imaging device |
| US9177985B2 (en) | 2009-06-04 | 2015-11-03 | Zena Technologies, Inc. | Array of nanowires in a single cavity with anti-reflective coating on substrate |
| US9082673B2 (en) | 2009-10-05 | 2015-07-14 | Zena Technologies, Inc. | Passivated upstanding nanostructures and methods of making the same |
| US9490283B2 (en) | 2009-11-19 | 2016-11-08 | Zena Technologies, Inc. | Active pixel sensor with nanowire structured photodetectors |
| JP2015097284A (en) * | 2009-12-08 | 2015-05-21 | ゼーナ テクノロジーズ, インク.Zena Technologies, Inc. | Vertical photogate (vpg) pixel structure with nanowire |
| US9123841B2 (en) | 2009-12-08 | 2015-09-01 | Zena Technologies, Inc. | Nanowire photo-detector grown on a back-side illuminated image sensor |
| JP2014241413A (en) * | 2009-12-08 | 2014-12-25 | ゼーナ テクノロジーズ, インク.Zena Technologies, Inc. | Active pixel sensor with nanowire structured photodetectors |
| US9263613B2 (en) | 2009-12-08 | 2016-02-16 | Zena Technologies, Inc. | Nanowire photo-detector grown on a back-side illuminated image sensor |
| JP2013513253A (en) * | 2009-12-08 | 2013-04-18 | ゼーナ テクノロジーズ，インク． | Vertical photogate (VPG) pixel structure with nanowires |
| JP2013513254A (en) * | 2009-12-08 | 2013-04-18 | ゼーナ テクノロジーズ，インク． | Active pixel sensor with photodetector of nanowire structure |
| US9406709B2 (en) | 2010-06-22 | 2016-08-02 | President And Fellows Of Harvard College | Methods for fabricating and using nanowires |
| US9054008B2 (en) | 2010-06-22 | 2015-06-09 | Zena Technologies, Inc. | Solar blind ultra violet (UV) detector and fabrication methods of the same |
| US9000353B2 (en) | 2010-06-22 | 2015-04-07 | President And Fellows Of Harvard College | Light absorption and filtering properties of vertically oriented semiconductor nano wires |
| US9543458B2 (en) | 2010-12-14 | 2017-01-10 | Zena Technologies, Inc. | Full color single pixel including doublet or quadruplet Si nanowires for image sensors |
| US9299866B2 (en) | 2010-12-30 | 2016-03-29 | Zena Technologies, Inc. | Nanowire array based solar energy harvesting device |
| US9054014B2 (en) | 2011-03-31 | 2015-06-09 | Honda Motor Co., Ltd. | Unit pixel for accurately removing reset noise, solid-state image sensing device, and method for summing unit pixel signals |
| US9018573B2 (en) | 2011-03-31 | 2015-04-28 | Honda Motor Co., Ltd. | Solid-state image sensing device with a change-over switch |
| JP2012217059A (en) * | 2011-03-31 | 2012-11-08 | Honda Motor Co Ltd | Solid state image pickup device |
| US9343490B2 (en) | 2013-08-09 | 2016-05-17 | Zena Technologies, Inc. | Nanowire structured color filter arrays and fabrication method of the same |
| US9478685B2 (en) | 2014-06-23 | 2016-10-25 | Zena Technologies, Inc. | Vertical pillar structured infrared detector and fabrication method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4242510B2 (en) | 2009-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4242510B2 (en) | Solid-state imaging device and driving method thereof | |
| US6326230B1 (en) | High speed CMOS imager with motion artifact supression and anti-blooming | |
| US7176434B2 (en) | Row driven imager pixel | |
| JP4200545B2 (en) | Solid-state imaging device, driving method thereof, and camera system | |
| US7271835B2 (en) | Solid-state image pickup device and device driving control method for solid-state image pickup | |
| JP3592107B2 (en) | Solid-state imaging device and camera | |
| US7489352B2 (en) | Wide dynamic range pinned photodiode active pixel sensor (APS) | |
| EP2654081B1 (en) | Solid state imaging device, driving method of the solid state imaging device, and electronic equipment | |
| US7612819B2 (en) | CMOS image sensor and method of operating the same | |
| JP4467542B2 (en) | Solid-state imaging device | |
| KR100954487B1 (en) | Efficient charge transferring in cmos imagers | |
| JP3911788B2 (en) | Solid-state imaging device and driving method thereof | |
| TWI466541B (en) | Optical sensor and solid-state imaging device | |
| US20080237446A1 (en) | Solid-state image pickup device and method | |
| JP4375364B2 (en) | Driving method of solid-state imaging device | |
| US20130021509A1 (en) | Solid-state imaging device driving method | |
| US20140192241A1 (en) | Imaging apparatus and processing method thereof | |
| US8823069B2 (en) | Solid-state imaging device, drive method of solid-state imaging device, and imaging apparatus | |
| JPH11177886A (en) | Amplification type photoelectric conversion element, amplification type solid-state image pickup device and driving method therefor | |
| JP2006041866A (en) | Solid-state imaging unit | |
| US7045753B1 (en) | Five transistor CMOS pixel | |
| US7619671B2 (en) | Method, apparatus and system for charge injection suppression in active pixel sensors | |
| JP3814379B2 (en) | Photoelectric conversion device | |
| JP3919243B2 (en) | Photoelectric conversion device | |
| JP2000209508A (en) | Solid-state image pickup device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060314 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081119 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081202 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081225 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |