JP2006041866A - Solid-state imaging unit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a solid-state imaging unit capable of expanding a dynamic range, without increasing pixel size or delaying the operation time. <P>SOLUTION: Each of a plurality of unit pixels 1 arranged in an imaging area is equipped with a photodiode 2 which photoelectrically converts light incident on the pixel to accumulate signal charges, and a couple of transfer transistors 3 and 4 which transfer the signal charges accumulated in the photodiode 2 to a floating diffusion FD. The solid-state imaging device is so constituted that the 1st transfer transistor 3 transfers signal charges to a floating diffusion FD, provided in the unit pixel, including the 1st transfer transistor, and the 2nd transfer transistor 4 transfers signal charges to a floating diffusion FD provided in the unit pixel of a next line vertically adjacent to the unit pixel, including the 2nd transfer element. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、固体撮像装置に関し、特に増幅機能を持つ単位画素を備えた増幅型の固体撮像装置に関する。   The present invention relates to a solid-state imaging device, and more particularly, to an amplification type solid-state imaging device including a unit pixel having an amplification function.

近年、ＣＭＯＳイメージセンサに代表される増幅型固体撮像装置の開発が活発化している。増幅型固体撮像装置は各画素内に増幅回路の一部が設置されることで画素内の構成要素が増え、センサの最重要要素である光電変換部の大きさを制限する要因となっている。これに対して、画素内の要素の少なくとも一部を複数の画素間で共有する構成も提案されているが、かかる構成は、特に回路の共有化により光電変換部以外の領域を縮小化するためになされたもので、高画質化を図るものとは異なる。   In recent years, development of an amplification type solid-state imaging device represented by a CMOS image sensor has been activated. In the amplification type solid-state imaging device, since a part of the amplification circuit is installed in each pixel, the number of components in the pixel increases, which is a factor that limits the size of the photoelectric conversion unit that is the most important element of the sensor. . On the other hand, a configuration in which at least a part of the elements in the pixel is shared among a plurality of pixels has been proposed. However, this configuration particularly reduces the area other than the photoelectric conversion unit by sharing the circuit. This is different from what was made to improve image quality.

固体撮像装置で高画質化を実現する１つの要素にダイナミックレンジの拡大がある。ダイナミックレンジが広くなると、適正な露光範囲を広くとれるため、暗い場面も明るい場面も同じ条件で適切に撮像することが可能となる。ただし、固体撮像装置で広ダイナミックレンジを実現することは難しいとされている。その理由は、入射光の強度によってセンサの感度を変えることが難しいためである。したがって、従来においては、回路や駆動を工夫するなどして広ダイナミックレンジを実現することが現実的手法となっている。   One of the factors that realize high image quality in a solid-state imaging device is an expansion of the dynamic range. When the dynamic range is widened, an appropriate exposure range can be widened, so that a dark scene and a bright scene can be appropriately captured under the same conditions. However, it is difficult to realize a wide dynamic range with a solid-state imaging device. This is because it is difficult to change the sensitivity of the sensor depending on the intensity of incident light. Therefore, in the past, it has become a practical method to realize a wide dynamic range by devising circuits and driving.

広ダイナミックレンジを実現する従来技術としては主に３つの手法が知られている。第１の手法は、各々の画素内に高感度のフォトダイオードと低感度のフォトダイオードを設け、各々のフォトダイオードに蓄積した信号電荷を加算して読み出すものである。第２の手法は、信号電荷の蓄積期間を長い時間と短い時間に分割し、長時間の蓄積によって得られた信号電荷と短時間の蓄積によって得られる信号電荷を順に読み出して組み合わせるものである。第３の手法は、下記特許文献１に記載されているように、信号電荷の蓄積期間中に基板電圧を変えることにより、オーバーフロー用のポテンシャル障壁の高さを制御して、フォトダイオードに蓄積可能な電荷量を時系列に変化させるものである。   Three main methods are known as conventional techniques for realizing a wide dynamic range. In the first method, a high-sensitivity photodiode and a low-sensitivity photodiode are provided in each pixel, and signal charges accumulated in each photodiode are added and read out. In the second method, the signal charge accumulation period is divided into a long time and a short time, and the signal charge obtained by the long-time accumulation and the signal charge obtained by the short-time accumulation are sequentially read and combined. As described in Patent Document 1 below, the third method is capable of accumulating in a photodiode by controlling the height of the potential barrier for overflow by changing the substrate voltage during the signal charge accumulation period. The amount of charge is changed in time series.

特開２０００−９２３９５号公報JP 2000-92395 A

しかしながら、上記第１の手法では、１つの画素に２つずつフォトダイオードを設ける必要があるため、その分だけ画素サイズが拡大してしまう。また、上記第２の手法では、各々の画素で２回の撮像（信号電荷の蓄積、読み出し）を順に行う必要があるため、動作時間に大幅な遅延が生じてしまう。また、第３の手法では、フォトダイオードの周囲にオーバーフロードレイン構造を設ける必要があるため、その分だけ画素サイズが拡大してしまう。   However, in the first method, since it is necessary to provide two photodiodes for each pixel, the pixel size increases accordingly. In the second method, since it is necessary to sequentially perform imaging (accumulation and reading of signal charges) twice for each pixel, a significant delay occurs in the operation time. In the third method, since it is necessary to provide an overflow drain structure around the photodiode, the pixel size is increased accordingly.

本発明に係る固体撮像装置は、撮像領域に配置された複数の単位画素が、画素への入射光を光電変換して信号電荷を蓄積する光電変換部と、この光電変換部に蓄積された信号電荷を電荷検出部に転送する一対の転送素子とを備え、一対の転送素子のうち、第１の転送素子は、当該第１の転送素子を含む単位画素内に設けられた電荷検出部に信号電荷を転送し、第２の転送素子は、当該第２の転送素子を含む単位画素に垂直方向で隣り合う次の行の単位画素内に設けられた電荷検出部に信号電荷を転送する構成となっている。   In the solid-state imaging device according to the present invention, a plurality of unit pixels arranged in the imaging region photoelectrically convert incident light to the pixels and accumulate signal charges, and signals accumulated in the photoelectric conversion units A pair of transfer elements that transfer the charge to the charge detection unit, and the first transfer element of the pair of transfer elements transmits a signal to the charge detection unit provided in the unit pixel including the first transfer element. A structure in which the charge is transferred, and the second transfer element transfers the signal charge to the charge detection unit provided in the unit pixel of the next row adjacent to the unit pixel including the second transfer element in the vertical direction; It has become.

本発明に係る固体撮像装置においては、撮像領域に配置された複数の単位画素にそれぞれ一対の転送素子を設けることにより、垂直方向で隣り合う２つの単位画素の間で電荷検出部を共有するかたちとなる。そのため、垂直方向の任意の行に配列された単位画素内の電荷検出部に対して、垂直方向の双方向から信号電荷を転送することが可能となる。したがって、例えば、垂直方向の各行に配列された単位画素ごとに、信号電荷の蓄積期間を第１の蓄積時間と第２の蓄積時間に区分し、垂直方向で隣り合う２つの単位画素の間で、第１の蓄積時間に蓄積された信号電荷の読み出しタイミングと第２の蓄積時間に蓄積された信号電荷の読み出しタイミングを同じタイミングに設定することにより、蓄積期間内での実効的な飽和信号量を増加させてダイナミックレンジを拡大することが可能となる。   In the solid-state imaging device according to the present invention, the charge detection unit is shared between two unit pixels adjacent in the vertical direction by providing a pair of transfer elements for each of the plurality of unit pixels arranged in the imaging region. It becomes. Therefore, it is possible to transfer signal charges from both directions in the vertical direction to the charge detection units in the unit pixels arranged in an arbitrary row in the vertical direction. Therefore, for example, for each unit pixel arranged in each row in the vertical direction, the signal charge accumulation period is divided into a first accumulation time and a second accumulation time, and between two unit pixels adjacent in the vertical direction. By setting the read timing of the signal charge accumulated during the first accumulation time and the read timing of the signal charge accumulated during the second accumulation time to the same timing, an effective saturation signal amount within the accumulation period It is possible to increase the dynamic range by increasing.

本発明の固体撮像装置によれば、画素サイズの拡大や動作時間の遅延を招くことなく、ダイナミックレンジを拡大することができる。   According to the solid-state imaging device of the present invention, the dynamic range can be expanded without causing an increase in pixel size or a delay in operation time.

以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。   Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings.

先ず、本発明の第１実施形態に係る固体撮像装置の構成について、図１の回路図を用いて説明する。図において、単位画素（単位セル）１は、固体撮像装置の撮像領域に行列状に二次元配置されるものである。ここでは、任意の列に配列されたＪ行目の単位画素１と、Ｊ＋１行目に配列された単位画素１だけを示している。Ｊ行目の単位画素１と、Ｊ＋１行目の単位画素は、垂直方向で隣り合わせに配置されるものである。垂直方向の各行に配列された単位画素に対する信号電荷の読み出し（行選択）は、Ｊ−１行目、Ｊ行目、Ｊ＋１行目、Ｊ＋２行目の順序で行われる。各々の単位画素１は、光電変換部となるフォトダイオード２と、一対の転送トランジスタ（転送素子）３，４と、リセットトランジスタ５と、増幅トランジスタ６と、セレクトトランジスタ７とを備えている。各々のトランジスタ３，４，５，６，７はＭＯＳトランジスタによって構成されている。   First, the configuration of the solid-state imaging device according to the first embodiment of the present invention will be described with reference to the circuit diagram of FIG. In the figure, unit pixels (unit cells) 1 are two-dimensionally arranged in a matrix in an imaging region of a solid-state imaging device. Here, only the unit pixel 1 in the J row arranged in an arbitrary column and the unit pixel 1 arranged in the J + 1 row are shown. The unit pixel 1 in the J row and the unit pixel in the J + 1 row are arranged adjacent to each other in the vertical direction. Reading of signal charges (row selection) for unit pixels arranged in each row in the vertical direction is performed in the order of the J−1th row, the Jth row, the J + 1th row, and the J + 2th row. Each unit pixel 1 includes a photodiode 2 serving as a photoelectric conversion unit, a pair of transfer transistors (transfer elements) 3 and 4, a reset transistor 5, an amplification transistor 6, and a select transistor 7. Each of the transistors 3, 4, 5, 6, and 7 is composed of a MOS transistor.

フォトダイオード２は、当該フォトダイオード２に入射した光を光電変換によって信号電荷に変換するとともに、この信号電荷を蓄積するものである。このフォトダイオード２は、例えば、Ｐ型半導体基板の表層部に埋め込まれたＰ型半導体とＮ型半導体からなる埋め込み型フォトダイオードによって構成されるものである。   The photodiode 2 converts light incident on the photodiode 2 into signal charges by photoelectric conversion and accumulates the signal charges. The photodiode 2 is constituted by, for example, an embedded photodiode made of a P-type semiconductor and an N-type semiconductor embedded in a surface layer portion of a P-type semiconductor substrate.

一対の転送トランジスタ３，４は、フォトダイオード２で光電変換して蓄積した信号電荷を、電荷検出部となるフローティングディフュージョンＦＤに転送するためのものである。リセットトランジスタ５は、フローティングディフュージョンＦＤの電位を一定のレベルにリセットするためのものである。増幅トランジスタ６は、フローティングディフュージョンＦＤの信号電圧（電圧変化）を増幅して画素信号（信号電流）に変換するためのものである。セレクトトランジスタ７は、増幅トランジスタ６で変換された画素信号を選択的に出力するためのものである。   The pair of transfer transistors 3 and 4 are for transferring the signal charge accumulated by photoelectric conversion by the photodiode 2 to the floating diffusion FD serving as a charge detection unit. The reset transistor 5 is for resetting the potential of the floating diffusion FD to a certain level. The amplification transistor 6 is for amplifying the signal voltage (voltage change) of the floating diffusion FD and converting it into a pixel signal (signal current). The select transistor 7 is for selectively outputting the pixel signal converted by the amplification transistor 6.

一対の転送トランジスタ３，４のうち、第１の転送トランジスタ３のゲート電極は第１の垂直読み出し線８に接続され、第２の転送トランジスタ４のゲート電極は第２の垂直読み出し線９に接続されている。第１の転送トランジスタ３のゲート電極には、第１の垂直読み出し線８を通して垂直走査回路（不図示）から第１の垂直読み出しパルスφＶＴ１が印加される。第２の転送トランジスタ４には、第２の垂直読み出し線９を通して垂直走査回路（不図示）から第２の垂直読み出しパルスφＶＴ２が印加される。第１の転送トランジスタ３と第２の転送トランジスタ４は、互いに共通のフォトダイオード２に接続されている。さらに、第１の転送トランジスタ３は、当該第１の転送トランジスタ３を含む単位画素１内に設けられたフローティングディフュージョンＦＤに電気的に接続され、第２の転送トランジスタ４は、当該第２の転送トランジスタ４を含む単位画素１に垂直方向で隣り合う次の行の単位画素１内に設けられたフローティングディフュージョンＦＤに電気的に接続されている。   Of the pair of transfer transistors 3 and 4, the gate electrode of the first transfer transistor 3 is connected to the first vertical read line 8, and the gate electrode of the second transfer transistor 4 is connected to the second vertical read line 9. Has been. A first vertical readout pulse φVT1 is applied to the gate electrode of the first transfer transistor 3 from the vertical scanning circuit (not shown) through the first vertical readout line 8. A second vertical readout pulse φVT2 is applied to the second transfer transistor 4 from a vertical scanning circuit (not shown) through the second vertical readout line 9. The first transfer transistor 3 and the second transfer transistor 4 are connected to a common photodiode 2. Further, the first transfer transistor 3 is electrically connected to the floating diffusion FD provided in the unit pixel 1 including the first transfer transistor 3, and the second transfer transistor 4 is connected to the second transfer transistor 4. The unit pixel 1 including the transistor 4 is electrically connected to the floating diffusion FD provided in the unit pixel 1 of the next row adjacent in the vertical direction.

これにより、第１の転送トランジスタ３は、当該第１の転送トランジスタ３を含む単位画素１内のフローティングディフュージョンＦＤに信号電荷を転送し、第２の転送トランジスタ４は、当該第２の転送トランジスタ４を含む単位画素１に垂直方向で隣り合う次の行の単位画素１内のフローティングディフュージョンＦＤに信号電荷を転送するものとなる。したがって、例えばＪ行目の単位画素１において、フォトダイオード２に蓄積された信号電荷を第１の転送トランジスタ３で転送する場合は、当該信号電荷の転送先がＪ行目の単位画素１内のフローティングディフュージョンＦＤとなり、同じフォトダイオード２に蓄積された信号電荷を第２の転送トランジスタ４で転送する場合は、当該信号電荷の転送先がＪ＋１行目の単位画素１内のフローティングディフュージョンＦＤとなる。   Thereby, the first transfer transistor 3 transfers the signal charge to the floating diffusion FD in the unit pixel 1 including the first transfer transistor 3, and the second transfer transistor 4 is transferred to the second transfer transistor 4. The signal charge is transferred to the floating diffusion FD in the unit pixel 1 in the next row adjacent to the unit pixel 1 including the vertical direction. Therefore, for example, when the signal charge accumulated in the photodiode 2 is transferred by the first transfer transistor 3 in the unit pixel 1 in the J row, the transfer destination of the signal charge is in the unit pixel 1 in the J row. When the signal charges accumulated in the same photodiode 2 are transferred by the second transfer transistor 4, the transfer destination of the signal charges is the floating diffusion FD in the unit pixel 1 in the J + 1th row.

このことから、第１の転送トランジスタ３による信号電荷の転送先は、当該第１の転送トランジスタ３を含む単位画素１内のフローティングディフュージョンＦＤに設定され、第２の転送トランジスタ４による信号電荷の転送先は、当該第２の転送トランジスタ４を含む単位画素１に垂直方向で隣り合う次の行の単位画素１内のフローティングディフュージョンＦＤに設定されている。具体例として、Ｊ行目の単位画素１に設けられた第１の転送トランジスタ３による信号電荷の転送先は、Ｊ行目の単位画素１内のフローティングディフュージョンＦＤに設定され、Ｊ行目の単位画素１に設けられた第２の転送トランジスタ４による信号電荷の転送先は、Ｊ＋１行目の単位画素内のフローティングディフュージョンＦＤに設定されている。ちなみに、本明細書では、垂直方向で隣り合う２つの単位画素１の信号電荷を順に読み出す（行選択する）にあたって、先に信号電荷の読み出し対象となる行を「前の行」と記述し、その後に信号電荷の読み出し対象となる行を「次の行」と記述する。   Accordingly, the signal charge transfer destination by the first transfer transistor 3 is set to the floating diffusion FD in the unit pixel 1 including the first transfer transistor 3, and the signal charge transfer by the second transfer transistor 4 is performed. The first is set to the floating diffusion FD in the unit pixel 1 in the next row adjacent to the unit pixel 1 including the second transfer transistor 4 in the vertical direction. As a specific example, the signal charge transfer destination by the first transfer transistor 3 provided in the unit pixel 1 in the J row is set to the floating diffusion FD in the unit pixel 1 in the J row, and the unit in the J row The signal charge transfer destination by the second transfer transistor 4 provided in the pixel 1 is set to the floating diffusion FD in the unit pixel of the J + 1th row. Incidentally, in this specification, in order to sequentially read (select a row) signal charges of two unit pixels 1 adjacent in the vertical direction, a row from which signal charges are read is described as “previous row”. After that, a row from which signal charges are read is described as “next row”.

かかる構成により、垂直方向で隣り合う２つの単位画素１は、それぞれの行間でフローティングディフュージョンＦＤを共有するかたちとなる。そのため、任意の行の単位画素１内に設けられたフローティングディフュージョンＦＤに対しては、垂直方向の双方向から信号電荷を転送して読み出すことが可能となる。したがって、例えばＪ行目の単位画素１内のフローティングディフュージョンＦＤに対しては、図示しないＪ−１行目の単位画素内のフォトダイオードに蓄積した信号電荷と、Ｊ行目の単位画素１内のフォトダイオード２に蓄積した信号電荷の両方を転送することが可能となる。また、Ｊ＋１行目の単位画素１内のフローティングディフュージョンＦＤに対しては、Ｊ行目の単位画素１内のフォトダイオード２に蓄積した信号電荷と、Ｊ＋１行目の単位画素１内のフォトダイオード２に蓄積した信号電荷の両方を転送することが可能となる。   With this configuration, two unit pixels 1 that are adjacent in the vertical direction share a floating diffusion FD between their respective rows. Therefore, it is possible to transfer and read the signal charge from both directions in the vertical direction with respect to the floating diffusion FD provided in the unit pixel 1 in an arbitrary row. Therefore, for example, for the floating diffusion FD in the unit pixel 1 in the J row, the signal charge accumulated in the photodiode in the unit pixel in the J-1 row (not shown) and the unit charge in the unit pixel 1 in the J row Both signal charges accumulated in the photodiode 2 can be transferred. For the floating diffusion FD in the unit pixel 1 in the J + 1th row, the signal charge accumulated in the photodiode 2 in the unit pixel 1 in the Jth row and the photodiode 2 in the unit pixel 1 in the J + 1th row. It is possible to transfer both of the signal charges accumulated in the.

リセットトランジスタ５のゲート電極は垂直リセット線１０に接続され、増幅トランジスタ６のゲート電極はフローティングディフュージョンＦＤに接続されている。また、セレクトトランジスタ７のゲート電極は垂直選択線（行選択線）１１に接続されている。リセットトランジスタ５のゲート電極には、垂直リセット線１０を通して垂直走査回路（不図示）から垂直リセットパルスφＶＲが印加される。増幅トランジスタ６のゲート電極には、垂直選択線１１を通して垂直走査回路（不図示）から垂直選択パルスφＶＳが印加される。また、リセットトランジスタ５はフローティングディフュージョンＦＤに電気的に接続され、セレクトトランジスタ７は増幅トランジスタ６と垂直信号線１２との間に電気的に接続されている。さらに、リセットトランジスタ５と増幅トランジスタ６には、それぞれ電源電圧ＶDD（例えば、３〜４Ｖ）が印加される構成となっている。また、第１の垂直読み出しパルスφＶＴ１、第２の垂直読み出しパルスφＶＴ２、垂直リセットパルスφＶＲ及び垂直選択パルスφＶＳの電圧レベルは、それぞれ接地電圧（０Ｖ）相当の低レベルと電源電圧ＶDD相当の高レベルとの間で切り替えられるようになっている。   The gate electrode of the reset transistor 5 is connected to the vertical reset line 10, and the gate electrode of the amplification transistor 6 is connected to the floating diffusion FD. The gate electrode of the select transistor 7 is connected to a vertical selection line (row selection line) 11. A vertical reset pulse φVR is applied to the gate electrode of the reset transistor 5 through a vertical reset line 10 from a vertical scanning circuit (not shown). A vertical selection pulse φVS is applied to the gate electrode of the amplification transistor 6 through a vertical selection line 11 from a vertical scanning circuit (not shown). The reset transistor 5 is electrically connected to the floating diffusion FD, and the select transistor 7 is electrically connected between the amplification transistor 6 and the vertical signal line 12. Furthermore, the power supply voltage VDD (for example, 3 to 4 V) is applied to the reset transistor 5 and the amplification transistor 6 respectively. The voltage levels of the first vertical read pulse φVT1, the second vertical read pulse φVT2, the vertical reset pulse φVR, and the vertical selection pulse φVS are low level corresponding to the ground voltage (0V) and high level corresponding to the power supply voltage VDD, respectively. Can be switched between.

次に、本発明の第１実施形態に係る固体撮像装置の動作について、図２のタイミングチャートを用いて説明する。まず、垂直方向の各行（図例ではＪ−１行、Ｊ行、Ｊ＋１行のみ表示）に配列された単位画素１ごとに所定のタイミングで順に画素のリセット（信号電荷の掃き出し等）を行い、この画素リセット後に信号電荷の蓄積を開始する。また、各行の単位画素１では、フォトダイオード２による信号電荷の蓄積を第１の蓄積時間Ｔ１と第２の蓄積時間Ｔ２の２回に分けて行うとともに、第１の蓄積時間Ｔ１後に１回目の信号電荷の読み出しを行い、第２の蓄積時間Ｔ２後に２回目の信号電荷の読み出しを行う。その際、第１の蓄積時間Ｔ１が第２の蓄積時間Ｔ２よりも長くなるように、各々の蓄積時間Ｔ１，Ｔ２を設定する。   Next, the operation of the solid-state imaging device according to the first embodiment of the present invention will be described using the timing chart of FIG. First, for each unit pixel 1 arranged in each vertical row (only J-1 row, J row, and J + 1 row are displayed in the example), the pixels are reset in order at a predetermined timing (signal charge sweeping out). After this pixel reset, signal charge accumulation is started. Further, in the unit pixel 1 of each row, the signal charge is accumulated by the photodiode 2 in two times of the first accumulation time T1 and the second accumulation time T2, and the first time after the first accumulation time T1. The signal charge is read out, and the second signal charge is read out after the second accumulation time T2. At this time, the respective accumulation times T1 and T2 are set so that the first accumulation time T1 is longer than the second accumulation time T2.

このような条件で固体撮像装置を駆動する場合、Ｊ−１行目の単位画素１に対しては、信号電荷の蓄積を開始してからの経過時間が第１の蓄積時間Ｔ１に達した時点で第１の垂直読み出しパルスφＶＴ１を高レベルに立ち上げる。これにより、Ｊ−１行目の単位画素１内に設けられた第１の転送トランジスタ３が導通状態（オン状態）となる。そのため、Ｊ−１行目の単位画素１においては、第１の蓄積時間Ｔ１内にフォトダイオード２に蓄積された信号電荷が、当該Ｊ−１行目の単位画素１のフローティングディフュージョンＦＤに読み出される。   When the solid-state imaging device is driven under such conditions, for the unit pixel 1 in the J-1th row, when the elapsed time from the start of signal charge accumulation reaches the first accumulation time T1. Thus, the first vertical read pulse φVT1 is raised to a high level. As a result, the first transfer transistor 3 provided in the unit pixel 1 on the J-1th row is turned on (on state). Therefore, in the unit pixel 1 on the J-1th row, the signal charge accumulated in the photodiode 2 within the first accumulation time T1 is read out to the floating diffusion FD of the unit pixel 1 on the J-1th row. .

その後、Ｊ−１行目の単位画素１に対応する第１の垂直読み出しパルスφＶＴ１を低レベルに立ち下げると、そこを起点にフォトダイオード２に再び信号電荷が蓄積されていく。そこで、Ｊ行目の単位画素１に対応する第１の垂直読み出し線８に高レベルの第１の垂直読み出しパルスφＶＴ１を出力するタイミングと同じタイミングで、Ｊ−１行目の単位画素１に対応する第２の垂直読み出し線９に高レベルの第２の垂直読み出しパルスφＶＴ２を出力する。つまり、垂直方向で隣り合う２つの単位画素１の間で、第１の蓄積時間Ｔ１に蓄積された信号電荷の読み出しタイミングと第２の蓄積時間Ｔ２に蓄積された信号電荷の読み出しタイミングを同じタイミングに設定し、この設定タイミングにしたがって各行に対応する垂直読み出し線８，９にそれぞれ垂直読み出しパルスφＶＴ１，φＶＴ２を同時に出力する。   Thereafter, when the first vertical read pulse φVT1 corresponding to the unit pixel 1 in the J−1th row is lowered to a low level, signal charges are accumulated again in the photodiode 2 from that point. Therefore, it corresponds to the unit pixel 1 of the J-1 row at the same timing as the timing of outputting the high-level first vertical readout pulse φVT1 to the first vertical readout line 8 corresponding to the unit pixel 1 of the J row. A high-level second vertical readout pulse φVT2 is output to the second vertical readout line 9 to be output. That is, between the two unit pixels 1 that are adjacent in the vertical direction, the read timing of the signal charge accumulated in the first accumulation time T1 and the read timing of the signal charge accumulated in the second accumulation time T2 are the same timing. In accordance with this setting timing, vertical read pulses φVT1 and φVT2 are simultaneously output to the vertical read lines 8 and 9 corresponding to the respective rows.

これにより、Ｊ−１行目の単位画素１内に設けられた第２の転送トランジスタ４と、Ｊ行目の単位画素１内に設けられた第１の転送トランジスタ３が、共に導通状態となる。そのため、Ｊ−１行目の単位画素１においては、第２の蓄積時間Ｔ２内にフォトダイオード２に蓄積された信号電荷が、Ｊ行目の単位画素１のフローティングディフュージョンＦＤに読み出される。また、Ｊ行目の単位画素１においては、第１の蓄積時間Ｔ１内にフォトダイオード２に蓄積された信号電荷が、当該Ｊ行目の単位画素１のフローティングディフュージョンＦＤに読み出される。   As a result, the second transfer transistor 4 provided in the unit pixel 1 in the J-1th row and the first transfer transistor 3 provided in the unit pixel 1 in the Jth row are both brought into conduction. . Therefore, in the unit pixel 1 on the J-1th row, the signal charge accumulated in the photodiode 2 within the second accumulation time T2 is read to the floating diffusion FD of the unit pixel 1 on the Jth row. In the unit pixel 1 in the J row, the signal charge accumulated in the photodiode 2 within the first accumulation time T1 is read out to the floating diffusion FD of the unit pixel 1 in the J row.

したがって、Ｊ行目の単位画素１のフローティングディフュージョンＦＤに対しては、図３（Ａ）に示すように、当該Ｊ行目の単位画素１で第１の蓄積時間Ｔ１内にフォトダイオード２に蓄積された信号電荷Ｅ１と、Ｊ−１行目の単位画素１で第２の蓄積時間Ｔ２内にフォトダイオード２に蓄積された信号電荷Ｅ２が一緒（同時）に読み出される。また、これと同様の原理で、Ｊ＋１行目の単位画素１のフローティングディフュージョンＦＤに対しては、図３（Ｂ）に示すように、当該Ｊ＋１行目の単位画素１で第１の蓄積時間Ｔ１内にフォトダイオード２に蓄積された信号電荷Ｅ１と、Ｊ行目の単位画素で第２の蓄積時間Ｔ２内にフォトダイオード２に蓄積された信号電荷Ｅ２が一緒に読み出される。   Therefore, for the floating diffusion FD of the unit pixel 1 in the J row, as shown in FIG. 3A, the unit pixel 1 in the J row accumulates in the photodiode 2 within the first accumulation time T1. The signal charge E1 and the signal charge E2 stored in the photodiode 2 within the second storage time T2 in the unit pixel 1 in the J-1th row are read together (simultaneously). Further, based on the same principle, for the floating diffusion FD of the unit pixel 1 in the J + 1 row, as shown in FIG. 3B, the first accumulation time T1 in the unit pixel 1 in the J + 1 row. The signal charge E1 stored in the photodiode 2 and the signal charge E2 stored in the photodiode 2 within the second storage time T2 in the unit pixel in the J row are read together.

その結果、各行の単位画素１では、第１の蓄積時間Ｔ１に基づく長時間蓄積と第２の蓄積時間Ｔ２に基づく短時間蓄積が１回目の信号電荷の読み出しを挟んで順に行われるとともに、垂直方向で隣り合う２つの単位画素１の間で、長時間蓄積によって得られた長時間蓄積信号と短時間蓄積によって得られた短時間蓄積信号が加算して読み出される。そのため、入射光量と信号出力レベルとの関係は、図４の実線で示すように、入射光量が所定量（単一のフォトダイオードの飽和信号量に対応する量）に達するまでは長時間蓄積によるセンサ感度が得られ、入射光量が所定量を超えると短時間蓄積によるセンサ感度が上乗せされる。したがって、従来のように１つの単位画素１に２つのフォトダイオード（高感度フォトダイオード、低感度フォトダイオード）を設けなくても、１蓄積期間内での実効的な飽和信号量を増加させてダイナミックレンジを拡大することができる。また、ダイナミックレンジ拡大のための短時間蓄積は、垂直方向で隣り合う次の行の長時間蓄積（第１の蓄積時間Ｔ１）と並行して行われるため、実質的に１回の撮像と同様の動作時間でダイナミックレンジを拡大することができる。したがって、従来のような２回の撮像方式（任意の行の単位画素で２回ずつ蓄積と読み出しを行ってから、次の行の単位画素でも２回ずつ蓄積と読み出しを行う方式）による動作時間の遅延も発生しない。   As a result, in the unit pixels 1 of each row, long-time accumulation based on the first accumulation time T1 and short-time accumulation based on the second accumulation time T2 are sequentially performed with the first signal charge read being performed, and the vertical A long-time accumulation signal obtained by long-time accumulation and a short-time accumulation signal obtained by short-time accumulation are added and read between two unit pixels 1 adjacent in the direction. Therefore, the relationship between the incident light quantity and the signal output level is based on accumulation for a long time until the incident light quantity reaches a predetermined amount (an amount corresponding to the saturation signal amount of a single photodiode) as shown by the solid line in FIG. Sensor sensitivity is obtained, and when the amount of incident light exceeds a predetermined amount, sensor sensitivity due to short-time accumulation is added. Therefore, even if two photodiodes (high sensitivity photodiode, low sensitivity photodiode) are not provided in one unit pixel 1 as in the prior art, the amount of effective saturation signal within one accumulation period is increased and dynamic The range can be expanded. In addition, the short-time accumulation for expanding the dynamic range is performed in parallel with the long-time accumulation (first accumulation time T1) of the next row adjacent in the vertical direction, and thus is substantially the same as one imaging. The dynamic range can be expanded in the operating time. Therefore, the operation time by the conventional two-time imaging method (a method in which accumulation and readout are performed twice for each unit pixel in an arbitrary row and then accumulation and readout are performed twice for each unit pixel in the next row). There is no delay.

ところで、固体撮像装置を用いて構成されるイメージセンサの中には、白黒イメージセンサ、３板式カラーイメージセンサ、単板式カラーイメージセンサなどがある。白黒イメージセンサや３板式カラーイメージセンサのように垂直方向で隣り合う単位画素１が互いに同じ分光特性を有するイメージセンサの場合は、上述のように２つの単位画素１のフォトダイオード２で蓄積した信号電荷を共通のフローティングディフュージョンＦＤに読み出して加算してもよいが、例えばベイヤ配列のカラーフィルタを有する単板式カラーイメージセンサのように垂直方向で隣り合う単位画素１が互いに異なる分光特性を有するイメージセンサの場合は、信号電荷の加算によって混色の問題が発生する。   Incidentally, among image sensors configured using a solid-state imaging device, there are a monochrome image sensor, a three-plate color image sensor, a single-plate color image sensor, and the like. In the case of an image sensor in which unit pixels 1 adjacent in the vertical direction have the same spectral characteristics, such as a black and white image sensor or a three-plate color image sensor, the signals accumulated by the photodiodes 2 of the two unit pixels 1 as described above The charge may be read out and added to a common floating diffusion FD. For example, an image sensor in which unit pixels 1 adjacent in the vertical direction have different spectral characteristics, such as a single-plate color image sensor having a Bayer color filter. In this case, the problem of color mixing occurs due to the addition of signal charges.

そこで、本発明の第２実施形態においては、上記図１とほぼ同様の回路構成を有する図５の固体撮像装置において、各々の単位画素１に設けられた一対の転送トランジスタ３，４のうち、第１の転送トランジスタ３は、当該第１の転送トランジスタ３を含む単位画素１内のフローティングディフュージョンＦＤへの信号電荷の読み出しに使用し、他方の転送トランジスタ４は、当該第２の転送トランジスタ４を含む単位画素１に隣り合う次の行の単位画素１内のフローティングディフュージョンＦＤへの信号電荷のオーバーフロー制御に使用する構成となっている。かかる構成においては、オーバーフロー動作を行う第２の転送トランジスタ４のゲート電極に対して、図示しない垂直走査回路からオーバーフロー制御線１３を通してオーバーフロー制御電圧ＶOFが印加される。オーバーフロー制御電圧ＶOFは低ベルトと高レベルとの間で切り替えられる。オーバーフロー制御電圧ＶOFの低レベルは接地電圧（０Ｖ）相当に設定され、オーバーフロー制御電圧ＶOFの高レベルは接地電圧と電源電圧ＶDDとの間の中間電圧に設定される。   Therefore, in the second embodiment of the present invention, among the pair of transfer transistors 3 and 4 provided in each unit pixel 1, in the solid-state imaging device of FIG. The first transfer transistor 3 is used for reading signal charges to the floating diffusion FD in the unit pixel 1 including the first transfer transistor 3, and the other transfer transistor 4 uses the second transfer transistor 4. It is configured to be used for overflow control of signal charges to the floating diffusion FD in the unit pixel 1 in the next row adjacent to the unit pixel 1 that is included. In such a configuration, the overflow control voltage VOF is applied through the overflow control line 13 from a vertical scanning circuit (not shown) to the gate electrode of the second transfer transistor 4 that performs the overflow operation. The overflow control voltage VOF is switched between a low belt and a high level. The low level of the overflow control voltage VOF is set to be equivalent to the ground voltage (0 V), and the high level of the overflow control voltage VOF is set to an intermediate voltage between the ground voltage and the power supply voltage VDD.

上記構成からなる固体撮像装置においては、垂直方向の各行に配列された単位画素１ごとに、画素のリセット、信号電荷の蓄積、信号電荷の読み出し（転送）を順に行うとともに、画素リセット後の蓄積期間を第１の蓄積時間Ｔ１と第２の蓄積時間Ｔ２に区分する。その際、第１の蓄積時間Ｔ１が第２の蓄積時間Ｔ２よりも長くなるように、各々の蓄積時間Ｔ１，Ｔ２を設定する。また、第１の蓄積時間Ｔ１と第２の蓄積時間Ｔ２を加算した時間が蓄積期間と一致するように、当該蓄積期間を二分する。また、任意の行の単位画素１でフォトダイオード２に信号電荷を蓄積している間は、これに隣り合う次の行の単位画素１のフローティングディフュージョンＦＤをリセット状態（垂直リセットパルスφＶＲを高レベルに立ち上げた状態）に保持することにより、当該フローティングディフュージョンＦＤをオーバーフロードレインとして使用する。   In the solid-state imaging device having the above-described configuration, pixel reset, signal charge accumulation, and signal charge read (transfer) are sequentially performed for each unit pixel 1 arranged in each vertical row, and accumulation after pixel reset is performed. The period is divided into a first accumulation time T1 and a second accumulation time T2. At this time, the respective accumulation times T1 and T2 are set so that the first accumulation time T1 is longer than the second accumulation time T2. Further, the accumulation period is divided into two so that the sum of the first accumulation time T1 and the second accumulation time T2 coincides with the accumulation period. Further, while the signal charge is accumulated in the photodiode 2 in the unit pixel 1 in an arbitrary row, the floating diffusion FD of the unit pixel 1 in the next row adjacent thereto is reset (the vertical reset pulse φVR is set to the high level). In this state, the floating diffusion FD is used as an overflow drain.

そして、第１の蓄積時間Ｔ１においては、第１の転送トランジスタ３のゲート電極に低レベルの垂直転送パルスφＶＴ１を印加した状態状態で、第２の転送トランジスタ４のゲート電極に高レベルのオーバーフロー制御電圧ＶOFを印加する。そうすると、図６に示すように、フォトダイオード２の電荷蓄積領域を挟む一対の転送トランジスタ３，４のゲート電極３Ｇ，４Ｇ下にそれぞれポテンシャル障壁が形成されるとともに、第１の転送トランジスタ３側のポテンシャル障壁の高さに比較して、第２の転送トランジスタ４側のポテンシャル障壁の高さが低い状態となる。そのため、光電変換によってフォトダイオード２に蓄積された信号電荷の量が所定量を超えると、そこから溢れ出た過剰な信号電荷が第２の転送トランジスタ４側のポテンシャル障壁を乗り越えて隣の単位画素１のフローティングディフュージョンＦＤに流れ込む。そのため、第１の蓄積時間Ｔ１では、フォトダイオード２に蓄積可能な電荷量が、第２の転送トランジスタ４によるオーバーフロー動作によって制限される。   In the first accumulation time T1, high-level overflow control is applied to the gate electrode of the second transfer transistor 4 in a state where the low-level vertical transfer pulse φVT1 is applied to the gate electrode of the first transfer transistor 3. Apply voltage VOF. Then, as shown in FIG. 6, potential barriers are formed under the gate electrodes 3G and 4G of the pair of transfer transistors 3 and 4 sandwiching the charge accumulation region of the photodiode 2, respectively, and the first transfer transistor 3 side Compared to the height of the potential barrier, the height of the potential barrier on the second transfer transistor 4 side is low. Therefore, when the amount of signal charge accumulated in the photodiode 2 by photoelectric conversion exceeds a predetermined amount, excess signal charge overflowing from the signal overcomes the potential barrier on the second transfer transistor 4 side and is adjacent to the unit pixel. 1 flows into the floating diffusion FD. Therefore, in the first accumulation time T1, the amount of charge that can be accumulated in the photodiode 2 is limited by the overflow operation by the second transfer transistor 4.

一方、第２の蓄積時間Ｔ２においては、上記同様に第１の転送トランジスタ３のゲート電極に低レベルの垂直転送パルスφＶＴ１を印加した状態で、第２の転送トランジスタ４のゲート電極４Ｇに低レベルのオーバーフロー制御電圧ＶOFを印加する。つまり、第１の蓄積時間Ｔ１から第２の蓄積時間Ｔ２に移行すると同時に、オーバーフロー制御電圧ＶOFの電位レベルを高レベルから低レベルに切り替える。そうすると、オーバーフロー制御電圧ＶOFの電位レベルの低下に伴って、図７に示すように、第２の転送トランジスタ４のゲート電極４Ｇ下のポテンシャル障壁が先程よりも高くなる。そのため、第２の蓄積時間Ｔ２では、第１の蓄積時間Ｔ１に比較してフォトダイオード２に蓄積可能な電荷量が増加する。   On the other hand, in the second accumulation time T2, the low level vertical transfer pulse φVT1 is applied to the gate electrode of the first transfer transistor 3 as described above, and the low level is applied to the gate electrode 4G of the second transfer transistor 4. The overflow control voltage VOF is applied. That is, at the same time as the transition from the first accumulation time T1 to the second accumulation time T2, the potential level of the overflow control voltage VOF is switched from the high level to the low level. Then, as the potential level of the overflow control voltage VOF decreases, the potential barrier below the gate electrode 4G of the second transfer transistor 4 becomes higher than before, as shown in FIG. Therefore, in the second accumulation time T2, the amount of charge that can be accumulated in the photodiode 2 is increased compared to the first accumulation time T1.

また、信号電荷の蓄積期間が終了すると、オーバーフロー制御電圧ＶOFを低レベルに保持した状態で、第１の転送トランジスタ３のゲート電極３Ｇに印加する垂直読み出しパルスφＶＴ１を高レベルに立ち上げる。そうすると、第１の転送トランジスタ３のゲート電極３Ｇに電源電圧ＶDD相当の電圧が印加されるため、図８に示すように、第１の転送トランジスタ３のゲート電極３Ｇ下のポテンシャルがフォトダイオード２のポテンシャルよりも低くなる。そのため、蓄積期間（第１の蓄積時間Ｔ１＋第２の蓄積時間Ｔ２）内にフォトダイオード２に蓄積された全ての信号電荷が第１の転送トランジスタ３を通してフローティングディフュージョンＦＤに読み出される。   When the signal charge accumulation period ends, the vertical read pulse φVT1 applied to the gate electrode 3G of the first transfer transistor 3 is raised to a high level while the overflow control voltage VOF is held at a low level. Then, since a voltage corresponding to the power supply voltage VDD is applied to the gate electrode 3G of the first transfer transistor 3, the potential below the gate electrode 3G of the first transfer transistor 3 is equal to that of the photodiode 2 as shown in FIG. It becomes lower than the potential. Therefore, all the signal charges accumulated in the photodiode 2 within the accumulation period (first accumulation time T1 + second accumulation time T2) are read out to the floating diffusion FD through the first transfer transistor 3.

このように本発明の第２実施形態に係る固体撮像装置においては、垂直方向の各行に配列された単位画素１ごとに、垂直方向で隣り合う次の行の単位画素１内のフローティングディフュージョンＦＤをオーバーフロードレインとして、フォトダイオード２からの過剰な信号電荷のオーバーフロー動作を第２の転送トランジスタ４によって行うとともに、蓄積期間の大部分を占める第１の蓄積時間Ｔ１ではオーバーフロー用のポテンシャル障壁を低い状態に保持して長時間の露光により信号電荷をフォトダイオード２に蓄積し、蓄積期間の最後の部分を占める第２の蓄積時間Ｔ２ではオーバーフロー制御用のポテンシャル障壁を高い状態にして短時間の露光により信号電荷をフォトダイオード２に蓄積するように制御するため、第１の蓄積時間Ｔ１内でオーバーフローが発生しても、第１の蓄積時間Ｔ１内で蓄積された信号電荷に、第２の蓄積時間２内で蓄積された信号電荷を加算して読み出すことができる。したがって、入射光量と信号出力レベルとの関係は上記第１実施形態の場合と同様（図４参照）のものとなるため、実効的な飽和信号量を増加させてダイナミックレンジを拡大することができる。   As described above, in the solid-state imaging device according to the second embodiment of the present invention, for each unit pixel 1 arranged in each vertical row, the floating diffusion FD in the unit pixel 1 in the next row adjacent in the vertical direction is set. As an overflow drain, the second transfer transistor 4 performs an overflow operation of excess signal charges from the photodiode 2 and lowers the overflow potential barrier at the first accumulation time T1 that occupies most of the accumulation period. The signal charge is accumulated in the photodiode 2 by holding for a long time, and the potential barrier for overflow control is set to a high state in the second accumulation time T2, which occupies the last part of the accumulation period. In order to control the charge to be stored in the photodiode 2, the first storage time Even overflow generated in the 1, it can be the signal charges stored in the first accumulation time T1, adding and reading the signal charges accumulated in the second accumulation time within 2. Therefore, since the relationship between the incident light quantity and the signal output level is the same as that in the first embodiment (see FIG. 4), the dynamic range can be expanded by increasing the effective saturation signal amount. .

また、本発明の第２実施形態に係る固体撮像装置では、垂直方向で隣り合う単位画素１の信号電荷を加算することなく、各々の単位画素１の信号電荷を独立に読み出すため、単板式カラーイメージセンサなどに適用した場合の混色の問題を回避することができる。また、第２の転送トランジスタ４のゲートをオーバーフロードレインゲートとし、隣接する単位画素１のフローティングディフュージョンＦＤをオーバーフロードレインとして利用するため、フォトダイオード２の周辺に別途、オーバーフロードレイン構造を設ける必要がなくなる。そのため、固体撮像装置の撮像領域の面積を縮小することが可能となる。さらに、オーバーフロー制御用のポテンシャル障壁の高さを第２の転送トランジスタ４のゲート電圧を変えて制御するため、消費電力を小さく抑えることができる。   Further, in the solid-state imaging device according to the second embodiment of the present invention, since the signal charges of each unit pixel 1 are read independently without adding the signal charges of the unit pixels 1 adjacent in the vertical direction, the single-plate color The problem of color mixing when applied to an image sensor or the like can be avoided. Further, since the gate of the second transfer transistor 4 is used as the overflow drain gate and the floating diffusion FD of the adjacent unit pixel 1 is used as the overflow drain, it is not necessary to separately provide an overflow drain structure around the photodiode 2. For this reason, the area of the imaging region of the solid-state imaging device can be reduced. Furthermore, since the height of the potential barrier for overflow control is controlled by changing the gate voltage of the second transfer transistor 4, the power consumption can be kept small.

図９は本発明の第３実施形態に係る固体撮像装置の構成例を示す概略図である。この第３実施形態に係る固体撮像装置は、上記第２実施形態と同様の回路構成（図５参照）を有するもので、特に、単位画素１の構造に特徴がある。すなわち、フォトダイオードＰＤの両側には、第１の転送トランジスタ３のゲート電極に相当する転送ゲートＴＲＧと、第２の転送トランジスタ４のゲート電極に相当するオーバーフロードレインゲートＯＦＤＧが設けられている。転送ゲートＴＲＧはフォトダイオードＰＤと第１のフローティングディフュージョンＦＤ１との間に設けられ、オーバーフロードレインゲートＯＦＤＧはフォトダイオードＰＤと第２のフローティングディフュージョンＦＤ２との間に設けられている。この場合、フローティングディフュージョンＦＤ１、転送ゲートＴＲＧ、フォトダイオードＰＤ、オーバーフロードレインゲートＯＦＤＧは、それぞれ共通の単位画素内に設けられるもので、フローティングディフュージョンＦＤ２は、上記共通の単位画素に対して垂直方向で隣り合う次の行の単位画素内に設けられるものである。   FIG. 9 is a schematic diagram illustrating a configuration example of a solid-state imaging device according to the third embodiment of the present invention. The solid-state imaging device according to the third embodiment has a circuit configuration (see FIG. 5) similar to that of the second embodiment, and is particularly characterized by the structure of the unit pixel 1. That is, on both sides of the photodiode PD, a transfer gate TRG corresponding to the gate electrode of the first transfer transistor 3 and an overflow drain gate OFDG corresponding to the gate electrode of the second transfer transistor 4 are provided. The transfer gate TRG is provided between the photodiode PD and the first floating diffusion FD1, and the overflow drain gate OFDG is provided between the photodiode PD and the second floating diffusion FD2. In this case, the floating diffusion FD1, the transfer gate TRG, the photodiode PD, and the overflow drain gate OFDG are each provided in a common unit pixel, and the floating diffusion FD2 is adjacent to the common unit pixel in the vertical direction. It is provided in the unit pixel of the next matching row.

また、基板の平面方向において、フォトダイオードＰＤと転送ゲートＴＲＧは隙間なく隣接して配置され、フォトダイオードＰＤとオーバーフロードレインゲートＯＦＤＧとの間にはオーバーフロー障壁形成のための隙間領域ＧＡが設けられている。隙間領域ＧＡは、フォトダイオードＰＤの電荷蓄積領域を形成する半導体と異なる導電型の半導体によって構成されるものである。例えば、フォトダイオードＰＤの電荷蓄積領域をＮ型半導体で形成している場合は、これと異なるＰ型半導体で隙間領域ＧＡを構成する。具体的には、隙間領域ＧＡに所望の導電型の不純物を導入（拡散、注入等）することにより、フォトダイオードＰＤの電荷蓄積領域と導電型の異なる半導体領域を形成する。   Further, in the plane direction of the substrate, the photodiode PD and the transfer gate TRG are arranged adjacent to each other without a gap, and a gap region GA for forming an overflow barrier is provided between the photodiode PD and the overflow drain gate OFDG. Yes. The gap area GA is constituted by a semiconductor having a different conductivity type from the semiconductor forming the charge accumulation area of the photodiode PD. For example, when the charge storage region of the photodiode PD is formed of an N-type semiconductor, the gap region GA is formed of a P-type semiconductor different from this. Specifically, a semiconductor region having a conductivity type different from that of the charge accumulation region of the photodiode PD is formed by introducing an impurity of a desired conductivity type into the gap region GA (diffusion, implantation, etc.).

上記構成からなる固体撮像装置においては、垂直方向の各行に配列された単位画素１ごとに、上記第２実施形態と同様の動作によって信号電荷の読み出しを行う。ただし、第１の蓄積時間Ｔ１においては、第２の転送トランジスタ４のゲート電極４Ｇに対して、電源電圧ＶDD相当に設定された高レベルのオーバーフロー制御電圧ＶOFを印加する。そうすると、図１０に示すように、第２の転送トランジスタ４のゲート電極４Ｇ下のポテンシャルが、当該ゲート電極４Ｇに隣接する第２のフローティングディフュージョンＦＤ２のポテンシャルに近いレベルまで低くなり、その影響で隙間領域ＧＡのポテンシャルも下がる。   In the solid-state imaging device having the above configuration, signal charges are read out for each unit pixel 1 arranged in each row in the vertical direction by the same operation as in the second embodiment. However, in the first accumulation time T1, a high-level overflow control voltage VOF set corresponding to the power supply voltage VDD is applied to the gate electrode 4G of the second transfer transistor 4. Then, as shown in FIG. 10, the potential under the gate electrode 4G of the second transfer transistor 4 is lowered to a level close to the potential of the second floating diffusion FD2 adjacent to the gate electrode 4G. The potential of the area GA also decreases.

このとき、隙間領域ＧＡのポテンシャル障壁の高さは、隙間領域ＧＡの幅Ｗや不純物濃度に依存したものとなる。すなわち、隙間領域ＧＡの幅Ｗを広くしたり不純物濃度を高くしたりすると、隙間領域ＧＡに形成されるポテンシャル障壁が高くなり、隙間領域ＧＡの幅Ｗを狭くしたり不純物濃度を低くしたりすると、隙間領域ＧＡに形成されるポテンシャル障壁が低くなる。そのため、第２の転送トランジスタ４のゲート電極Ｇ４に電源電圧ＶDD相当のオーバーフロー制御電圧ＶOFを印加したときには、隙間領域ＧＡに形成されるポテンシャル障壁の高さが、第１の転送トランジスタ３のゲート電極３Ｇ下に形成されるポテンシャル障壁の高さよりも低くなるように、隙間領域ＧＡの幅Ｗや不純物濃度を設定しておく。   At this time, the height of the potential barrier in the gap region GA depends on the width W of the gap region GA and the impurity concentration. That is, if the width W of the gap region GA is increased or the impurity concentration is increased, the potential barrier formed in the gap region GA is increased, and if the width W of the gap region GA is reduced or the impurity concentration is reduced. The potential barrier formed in the gap area GA is lowered. Therefore, when an overflow control voltage VOF corresponding to the power supply voltage VDD is applied to the gate electrode G4 of the second transfer transistor 4, the height of the potential barrier formed in the gap region GA is such that the gate electrode of the first transfer transistor 3 The width W and the impurity concentration of the gap region GA are set so as to be lower than the height of the potential barrier formed below 3G.

これにより、第１の蓄積時間Ｔ１では、光電変換によってフォトダイオードＰＤに蓄積された信号電荷の量が所定量を超えたときに、そこから溢れ出た過剰な信号電荷が隙間領域ＧＡのポテンシャル障壁を乗り越えて第２のフローティングディフュージョンＦＤ２（垂直方向で隣り合う次の行の単位画素１のフローティングディフュージョン）に流れ込むようになる。また、第２の蓄積時間Ｔ２では、第２の転送トランジスタ４のゲート電極４Ｇに低レベル（接地電圧相当）のオーバーフロー制御電圧ＶOFを印加することにより、隙間領域ＧＡのポテンシャル障壁が第１の蓄積時間Ｔ１よりも高くなる。そのため、第２の蓄積時間Ｔ２では、第１の蓄積時間Ｔ１に比較してフォトダイオードＰＤに蓄積可能な電荷量が増加する。よって、上記第２実施形態と同様の効果を得ることができる。また、オーバーフロー制御電圧ＶOFを他のパルス信号（φＶＴ１，φＶＲ，φＶＳ）と同様に接地電圧（０Ｖ）相当の低ベルトと電源電圧ＶDD相当の高レベルとの間で切り替えることが可能になるため、印加電圧種の増加による電圧発生回路の付加や消費電力の増大を回避することができる。   As a result, during the first accumulation time T1, when the amount of signal charge accumulated in the photodiode PD by photoelectric conversion exceeds a predetermined amount, excess signal charge overflowing from the signal charge becomes a potential barrier in the gap region GA. And then flows into the second floating diffusion FD2 (floating diffusion of the unit pixel 1 in the next row adjacent in the vertical direction). In addition, during the second accumulation time T2, by applying a low level (corresponding to the ground voltage) overflow control voltage VOF to the gate electrode 4G of the second transfer transistor 4, the potential barrier in the gap region GA becomes the first accumulation. It becomes higher than time T1. Therefore, in the second accumulation time T2, the amount of charge that can be accumulated in the photodiode PD is increased as compared with the first accumulation time T1. Therefore, the same effect as the second embodiment can be obtained. Further, since the overflow control voltage VOF can be switched between a low belt corresponding to the ground voltage (0V) and a high level corresponding to the power supply voltage VDD similarly to the other pulse signals (φVT1, φVR, φVS). It is possible to avoid the addition of a voltage generation circuit and an increase in power consumption due to an increase in applied voltage type.

図１１は本発明の第４実施形態に係る固体撮像装置の構成を示す回路図である。この第４実施形態は、上記第３実施形態の応用例に相当するもので、特に、垂直方向で隣り合う２つの単位画素１間の配線構造に特徴がある。すなわち、各々の単位画素１において、垂直方向で隣り合う２つの単位画素１のうち、前の行の単位画素１内に設けられた第２の転送トランジスタ４のゲート電極を、次の行の単位画素１に対応する垂直リセット線１０に電気的に接続した構成となっている。これにより、前の行の単位画素１内に設けられた第２の転送トランジスタ４のゲート電極と、次の行の単位画素１内に設けられた垂直リセットトランジスタ５のゲート電極も電気的に接続された状態となる。   FIG. 11 is a circuit diagram showing a configuration of a solid-state imaging apparatus according to the fourth embodiment of the present invention. The fourth embodiment corresponds to an application example of the third embodiment, and is particularly characterized in a wiring structure between two unit pixels 1 adjacent in the vertical direction. That is, in each unit pixel 1, the gate electrode of the second transfer transistor 4 provided in the unit pixel 1 of the previous row among the two unit pixels 1 adjacent in the vertical direction is used as the unit of the next row. The configuration is such that the vertical reset line 10 corresponding to the pixel 1 is electrically connected. Thus, the gate electrode of the second transfer transistor 4 provided in the unit pixel 1 in the previous row and the gate electrode of the vertical reset transistor 5 provided in the unit pixel 1 in the next row are also electrically connected. It will be in the state.

したがって、任意の行の単位画素１に対応する垂直リセット線１０に垂直リセットパルスφＶＲを出力すると、その垂直リセット線１０を通して、前の行の単位画素１内に設けられた第２の転送トランジスタ４のゲート電極と、次の行の単位画素１内に設けられたリセットトランジスタ５のゲート電極に、共通の垂直リセットパルスφＶＲが同時に印加される。具体例として、Ｊ＋１行目の単位画素１に対応する垂直リセット線１０に垂直リセットパルスφＶＲを出力すると、この垂直リセットパルスφＶＲが、Ｊ行目の単位画素１内に設けられた第２の転送トランジスタ４のゲート電極と、Ｊ＋１行目の単位画素１内に設けられたリセットトランジスタ５のゲート電極に同時に印加される。   Therefore, when the vertical reset pulse φVR is output to the vertical reset line 10 corresponding to the unit pixel 1 of an arbitrary row, the second transfer transistor 4 provided in the unit pixel 1 of the previous row through the vertical reset line 10. A common vertical reset pulse φVR is applied simultaneously to the gate electrode of the reset transistor 5 and the gate electrode of the reset transistor 5 provided in the unit pixel 1 of the next row. As a specific example, when a vertical reset pulse φVR is output to the vertical reset line 10 corresponding to the unit pixel 1 in the J + 1th row, this vertical reset pulse φVR is transferred to the second transfer provided in the unit pixel 1 in the Jth row. The voltage is simultaneously applied to the gate electrode of the transistor 4 and the gate electrode of the reset transistor 5 provided in the unit pixel 1 in the J + 1th row.

上記構成からなる固体撮像装置においては、上記第２実施形態及び第３実施形態と同様に、垂直方向の各行に配列された単位画素１ごとに、信号電荷の蓄積を第１の蓄積時間Ｔ１と第２の蓄積時間Ｔ２に分けて行う場合に、垂直方向で隣り合う次の行（以下、「隣行」とも記す）の単位画素１に対応する垂直リセットパルスφＶＲのレベルを図１２のように切り替え制御する。すなわち、第１の蓄積時間Ｔ１では、隣行の単位画素１に対応する垂直リセットパルスφＶＲを高レベル（電源電圧ＶDD相当）に保持し、第２の蓄積時間Ｔ２では、隣行の単位画素１に対応する垂直リセットパルスφＶＲを低レベル（接地電圧相当）に保持する。この場合、各行の単位画素１がセレクトトランジスタ７を備えた構成となっているため、第１の蓄積時間Ｔ１において、隣行の単位画素１に対応する垂直リセットパルスφＶＲを高レベルに保持しても何ら問題はない。   In the solid-state imaging device having the above configuration, as in the second and third embodiments, the signal charge is accumulated for each unit pixel 1 arranged in each row in the vertical direction as the first accumulation time T1. In the case of performing the second accumulation time T2 separately, the level of the vertical reset pulse φVR corresponding to the unit pixel 1 in the next row adjacent in the vertical direction (hereinafter also referred to as “neighboring row”) is as shown in FIG. Switch control. That is, in the first accumulation time T1, the vertical reset pulse φVR corresponding to the unit pixel 1 in the adjacent row is held at a high level (corresponding to the power supply voltage VDD), and in the second accumulation time T2, the unit pixel 1 in the adjacent row. The vertical reset pulse φVR corresponding to is held at a low level (corresponding to the ground voltage). In this case, since the unit pixels 1 in each row are provided with the select transistors 7, the vertical reset pulse φVR corresponding to the unit pixel 1 in the adjacent row is held at a high level during the first accumulation time T1. There is no problem.

これにより、例えば、Ｊ行目の単位画素１で信号電荷の蓄積を行う場合に、第１の蓄積時間Ｔ１では、Ｊ＋１行目の単位画素１に対応する垂直リセットパルスφＶＲが高レベルに保持されることで、Ｊ行目の単位画素１内に設けられた第２の転送トランジスタ４のゲート電極に高レベルの垂直リセットパルスφＶＲが印加される。そのため、Ｊ行目の単位画素１内では、第２の転送トランジスタ４がオン状態となって、そのゲート電極下のポテンシャル障壁が低い状態に保持される。   Accordingly, for example, when signal charges are accumulated in the unit pixel 1 in the J row, the vertical reset pulse φVR corresponding to the unit pixel 1 in the J + 1 row is held at a high level in the first accumulation time T1. Thus, the high level vertical reset pulse φVR is applied to the gate electrode of the second transfer transistor 4 provided in the unit pixel 1 in the J-th row. Therefore, in the unit pixel 1 in the J-th row, the second transfer transistor 4 is turned on and the potential barrier under the gate electrode is kept low.

一方、第２の蓄積置換Ｔ２では、Ｊ＋１行目の単位画素１に対応する垂直リセットパルスφＶＲが低レベルに保持されることで、Ｊ行目の単位画素１内に設けられた第２の転送トランジスタ４のゲート電極に低レベルの垂直リセットパルスφＶＲが印加される。そのため、Ｊ行目の単位画素１内では、第２の転送トランジスタ４がオフ状態となって、そのゲート電極下のポテンシャル障壁が高い状態に保持される。   On the other hand, in the second accumulation replacement T2, the vertical transfer pulse φVR corresponding to the unit pixel 1 in the (J + 1) th row is held at a low level, whereby the second transfer provided in the unit pixel 1 in the Jth row. A low level vertical reset pulse φVR is applied to the gate electrode of the transistor 4. Therefore, in the unit pixel 1 in the J-th row, the second transfer transistor 4 is turned off, and the potential barrier below the gate electrode is kept high.

これにより、第１の蓄積時間Ｔ１と第２の蓄積時間Ｔ２からなる信号電荷の蓄積期間内で、オーバーフロー制御用のポテンシャル障壁の高さを上記第３実施形態と同様に切り替え制御することができる。また、隣行の単位画素１に対応する垂直リセットパルスφＶＲを、その１つ前の行の単位画素１でオーバーフロー制御用の駆動パルスとして兼用することができる。そのため、オーバーフロー制御用の配線（図５に示すオーバーフロー制御線１３）が不要となる。その結果、固体撮像装置の撮像領域で配線量を削減し、各々の単位画素１で入射光に対するセンサ開口率を高めることが可能となる。   As a result, the height of the potential barrier for overflow control can be switched and controlled within the signal charge accumulation period consisting of the first accumulation time T1 and the second accumulation time T2 as in the third embodiment. . Further, the vertical reset pulse φVR corresponding to the unit pixel 1 in the adjacent row can also be used as a drive pulse for overflow control in the unit pixel 1 in the previous row. This eliminates the need for overflow control wiring (overflow control line 13 shown in FIG. 5). As a result, the amount of wiring can be reduced in the imaging region of the solid-state imaging device, and the sensor aperture ratio for incident light can be increased in each unit pixel 1.

なお、本発明は、１チップの固体撮像装置に限定されるものではなく、撮像を担うチップとは別の信号処理チップや、光学系を含むモジュールタイプの固体撮像装置にも適用可能である。   The present invention is not limited to a single-chip solid-state imaging device, but can be applied to a signal processing chip other than a chip responsible for imaging and a module-type solid-state imaging device including an optical system.

本発明の第１実施形態に係る固体撮像装置の構成を示す回路図である。1 is a circuit diagram illustrating a configuration of a solid-state imaging device according to a first embodiment of the present invention. 本発明の第１実施形態に係る固体撮像装置の動作を示すタイミングチャートである。3 is a timing chart illustrating an operation of the solid-state imaging device according to the first embodiment of the present invention. 本発明の第１実施形態に係る固体撮像装置の電荷読み出し方式を示す模式図である。It is a schematic diagram showing a charge readout method of the solid-state imaging device according to the first embodiment of the present invention. 本発明の実施形態に係る固体撮像装置を用いた場合の入射光量と信号出力レベルとの関係を示す図である。It is a figure which shows the relationship between the incident light quantity at the time of using the solid-state imaging device which concerns on embodiment of this invention, and a signal output level. 本発明の第２実施形態に係る固体撮像装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the solid-state imaging device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る固体撮像装置の動作を説明するポテンシャル図（その１）である。It is a potential diagram (the 1) explaining operation | movement of the solid-state imaging device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る固体撮像装置の動作を説明するポテンシャル図（その２）である。It is a potential diagram (the 2) explaining operation | movement of the solid-state imaging device which concerns on 2nd Embodiment of this invention. 本発明の第２実施形態に係る固体撮像装置の動作を説明するポテンシャル図（その３）である。It is a potential diagram (the 3) explaining operation | movement of the solid-state imaging device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る固体撮像装置の構成例を示す概略図である。It is the schematic which shows the structural example of the solid-state imaging device which concerns on 3rd Embodiment of this invention. 本発明の第３実施形態に係る固体撮像装置の動作を説明するポテンシャル図である。It is a potential diagram explaining operation | movement of the solid-state imaging device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る固体撮像装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the solid-state imaging device which concerns on 4th Embodiment of this invention. 本発明の第４実施形態に係る固体撮像装置の動作を説明するタイミングチャートである。It is a timing chart explaining operation | movement of the solid-state imaging device which concerns on 4th Embodiment of this invention.

符号の説明Explanation of symbols

１…単位画素、２…フォトダイオード、３…第１の転送トランジスタ、４…第２の転送トランジスタ、５…リセットトランジスタ、６…増幅トランジスタ、７…セレクトトランジスタ、８…第１の垂直読み出し線、９…第２の垂直読み出し線、１０…垂直リセット線、１１…垂直選択線、１２…垂直信号線、１３…オーバーフロー制御線、ＦＤ…フローティングディフュージョン、ＧＡ…隙間領域、Ｔ１…第１の蓄積時間、Ｔ２…第２の蓄積時間   DESCRIPTION OF SYMBOLS 1 ... Unit pixel, 2 ... Photodiode, 3 ... 1st transfer transistor, 4 ... 2nd transfer transistor, 5 ... Reset transistor, 6 ... Amplification transistor, 7 ... Select transistor, 8 ... 1st vertical read-out line, DESCRIPTION OF SYMBOLS 9 ... 2nd vertical readout line, 10 ... Vertical reset line, 11 ... Vertical selection line, 12 ... Vertical signal line, 13 ... Overflow control line, FD ... Floating diffusion, GA ... Gap area | region, T1 ... 1st accumulation | storage time , T2 ... second accumulation time

Claims (8)

撮像領域に配置された複数の単位画素が、画素への入射光を光電変換して信号電荷を蓄積する光電変換部と、前記光電変換部に蓄積された信号電荷を電荷検出部に転送する一対の転送素子とを備え、
前記一対の転送素子のうち、第１の転送素子は、当該第１の転送素子を含む単位画素内に設けられた電荷検出部に信号電荷を転送し、第２の転送素子は、当該第２の転送素子を含む単位画素に垂直方向で隣り合う次の行の単位画素内に設けられた電荷検出部に信号電荷を転送する
ことを特徴とする固体撮像装置。 A plurality of unit pixels arranged in the imaging region photoelectrically convert incident light to the pixels to accumulate signal charges, and a pair that transfers signal charges accumulated in the photoelectric conversion units to the charge detection unit A transfer element,
Of the pair of transfer elements, the first transfer element transfers a signal charge to a charge detection unit provided in a unit pixel including the first transfer element, and the second transfer element receives the second transfer element. A signal charge is transferred to a charge detection unit provided in a unit pixel in the next row adjacent to the unit pixel including the transfer element in the vertical direction. 垂直方向の各行に配列された単位画素ごとに、信号電荷の蓄積期間を第１の蓄積時間と第２の蓄積時間に区分し、
垂直方向で隣り合う２つの単位画素の間で、前記第１の蓄積時間に蓄積された信号電荷の読み出しタイミングと前記第２の蓄積時間に蓄積された信号電荷の読み出しタイミングを同じタイミングに設定してなる
ことを特徴とする請求項１記載の固体撮像装置。 For each unit pixel arranged in each vertical row, the signal charge accumulation period is divided into a first accumulation time and a second accumulation time,
The readout timing of the signal charge accumulated during the first accumulation time and the readout timing of the signal charge accumulated during the second accumulation time are set to the same timing between two unit pixels adjacent in the vertical direction. The solid-state imaging device according to claim 1, wherein 垂直方向の各行に配列された単位画素ごとに、信号電荷の蓄積期間を第１の蓄積時間と第２の蓄積時間に区分し、
前記第２の転送素子は、前記垂直方向で隣り合う次の行の単位画素内に設けられた電荷検出部をオーバーフロードレインとして、前記光電変換部からの過剰な信号電荷のオーバーフロー動作を行うとともに、前記光電変換部と前記オーバーフロードレインとの間のポテンシャル障壁の高さを前記第１の蓄積時間と前記第２の蓄積時間で切り替える
ことを特徴とする請求項１記載の固体撮像装置。 For each unit pixel arranged in each vertical row, the signal charge accumulation period is divided into a first accumulation time and a second accumulation time,
The second transfer element performs an overflow operation of excessive signal charges from the photoelectric conversion unit, with the charge detection unit provided in the unit pixel of the next row adjacent in the vertical direction as an overflow drain, The solid-state imaging device according to claim 1, wherein a height of a potential barrier between the photoelectric conversion unit and the overflow drain is switched between the first accumulation time and the second accumulation time. 前記第１の蓄積時間を前記第２の蓄積時間よりも長く設定してなる
ことを特徴とする請求項２記載の固体撮像装置。 The solid-state imaging device according to claim 2, wherein the first accumulation time is set longer than the second accumulation time. 前記第１の蓄積時間を前記第２の蓄積時間よりも長く設定してなる
ことを特徴とする請求項３記載の固体撮像装置。 The solid-state imaging device according to claim 3, wherein the first accumulation time is set longer than the second accumulation time. 前記第２の転送素子は、前記第１の蓄積時間よりも前記第２の蓄積時間の方が高くなるように、前記ポテンシャル障壁の高さを切り替える
ことを特徴とする請求項３記載の固体撮像装置。 4. The solid-state imaging according to claim 3, wherein the second transfer element switches the height of the potential barrier so that the second accumulation time is higher than the first accumulation time. 5. apparatus. 垂直方向で隣り合う２つの単位画素の間でかつ前記光電変換部と前記第２の転送素子のゲート電極との間に隙間領域を設けるとともに、前記光電変換部の電荷蓄積領域を形成する半導体と異なる導電型の半導体で前記隙間領域を構成してなる
ことを特徴とする請求項３記載の固体撮像装置。 A semiconductor that forms a gap region between two unit pixels adjacent in the vertical direction and between the photoelectric conversion unit and the gate electrode of the second transfer element, and forms a charge storage region of the photoelectric conversion unit; The solid-state imaging device according to claim 3, wherein the gap region is formed of semiconductors of different conductivity types. 垂直方向で隣り合う２つの単位画素の間で、前の行の単位画素内に設けられた前記第２の転送素子のゲート電極を、次の行の単位画素に対応する垂直リセット線に接続してなる
ことを特徴とする請求項７記載の固体撮像装置。


Between two unit pixels adjacent in the vertical direction, the gate electrode of the second transfer element provided in the unit pixel of the previous row is connected to a vertical reset line corresponding to the unit pixel of the next row. The solid-state imaging device according to claim 7, wherein


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