JP3814379B2

JP3814379B2 - Photoelectric conversion device

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Publication number: JP3814379B2
Application number: JP23588697A
Authority: JP
Inventors: 勝久小川
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1997-09-01
Filing date: 1997-09-01
Publication date: 2006-08-30
Anticipated expiration: 2017-09-01
Also published as: JPH1175114A

Description

【０００１】
【発明の属する技術分野】
本発明は、光電変換装置に関し、特に光電変換素子で発生した光電荷を取り出すデプレッション型ＭＯＳトランジスタに特徴を有する光電変換装置に関する。
【０００２】
【従来の技術】
従来、光電変換素子は、１次元又は２次元に配列して画像信号を得る事ができるので、イメージセンサとして活用され、ビデオカメラや複写機、ファクシミリ等に応用され、今後もマルチメディア時代の到来と共に、多様な方面に用いられると予測される。
【０００３】
この光電変換素子を用いた一例である増幅型光電変換装置のうち、光電変換素子として金属−酸化膜−半導体のＭＯＳ構造と同様なプロセスで、該光電変換された光電荷を有効に転送出力できる能動素子を一貫して構成出来る事が望まれる。この様な構成例を達成したものとして、光電変換素子を含む画素内にソースフォロアを有する増幅型光電変換装置とするＣＭＯＳ型センサがある。
【０００４】
図８に従来のＣＭＯＳセンサーの１画素分の回路図を示す。１は光電変換素子であるホトダイオード、４は光電変換素子１に蓄積された蓄積電荷をリセットする為のリセット用ＭＯＳトランジスタ、１３は画素値読み出し用のソースフォロア用ＭＯＳトランジスタ、１１は選択された画素をアクティブにする為の画素選択用ＭＯＳトランジスタ、１２はソースフォロア用ＭＯＳトランジスタ１３の負荷として作用する定電流源の負荷ＭＯＳトランジスタ、３０は正の電源電圧Ｖｄｄ、３１は基準電位である負の電源電圧Ｖｓｓである。
【０００５】
このようなＣＭＯＳセンサー構成において、画像情報が光として、該ホトダイオード１で受光され、該ホトダイオード内で光子ｈνが光キャリアに変換されて蓄積される。蓄積された光キャリアは、電圧の変化として該ホトダイオード１と該ソースフォロア１３のゲートの接点に現れる。ある所定の蓄積時間を経過したのちに、該画素選択用ＭＯＳトランジスタ１１をオンする事で、負荷ＭＯＳトランジスタ１２で構成される定電流源によって該ソースフォロア１３がバイアスされ、該ソースフォロア１３のゲートに発生した電圧をソース及び該画素選択用ＭＯＳトランジスタ１１を通して、出力垂直ラインＶsigに出力する。該出力垂直ラインＶsigに接続される多くの画素セルの中から該画素選択用ＭＯＳトランジスタ１１が選択された所だけが該出力垂直ラインＶsigに光電変換出力を送りだす。
【０００６】
図９は図８で用いた１画素分のセルを２次元的にならべて構成したエリアセンサである。点線で囲まれたブロックＢ１１，Ｂ１２，Ｂ１３，Ｂ２１，Ｂ２２，Ｂ２３，Ｂ３１，Ｂ３２，Ｂ３３は図８で説明したＣＭＯＳセンサの１画素のブロックである。ここでは説明の便宜上、３×３の画素配列について図示しているが、これに限ったものでは無い。出力垂直ラインＶsig1にはＢ１１，Ｂ２１，Ｂ３１の該画素選択用ＭＯＳトランジスタ１１の出力が、出力垂直ラインＶsig2にはＢ１２，Ｂ２２，Ｂ３２の該画素選択用ＭＯＳトランジスタ１１の出力が、出力垂直ラインＶsig3にはＢ１３，Ｂ２３，Ｂ３３の該画素選択用ＭＯＳトランジスタ１１の出力がそれぞれ接続されている。垂直走査回路２０は２次元センサ部の第一ライン、第二ライン、第三ラインと順次水平方向に位置する画素領域をアクティブにして、同じ水平ラインに位置する画素セルを読み出した後、次のラインの水平方向の画素領域を読みだす。該出力垂直ラインＶsig1，Ｖsig2，Ｖsig3にはそれぞれ定電流源となる負荷ＭＯＳトランジスタ１２−１，１２−２，１２−３が接続されている。
【０００７】
このエリアセンサにおいて、最初の走査で該垂直走査回路２０は２次元エリアセンサの第一ラインを選択する為、垂直方向選択線の内、ＶＳＥＬ１のみをオンしてアクティブにし、他の垂直方向選択線ＶＳＥＬ２，ＶＳＥＬ３はノンアクティブとする。この状態ではＶＳＥＬ１に接続されている第一ライン目の該画素セルＢ１１，Ｂ１２，Ｂ１３の該画素選択用ＭＯＳトランジスタ１１がオンして、該画素セルＢ１１はＶsig1に、Ｂ１２はＶsig2に、Ｂ１３はＶsig3にそれぞれの画素セルで光電変換された画像情報を、該ソースフォロア１３を通して一括して出力する。この信号は該出力垂直ラインＶsig1，Ｖsig2，Ｖsig3のおのおのに接続された信号保持手段２１−１，２１−２，２１−３に保持される。該信号保持手段２１−１，２１−２，２１−３の出力は水平転送ＭＯＳトランジスタ２２−１，２２−２，２２−３を介して水平出力線ＶＨで共通接続され、電圧バッファアンプ２３を介してＶｏｕｔとして出力される。水平走査回路２４からの制御信号により該水平転送ＭＯＳトランジスタ２２−１，２２−２，２２−３を順番にオンさせる事により、該信号保持手段２１−１，２１−２，２１−３に貯えられた第一ライン目の画像情報から順次時系列に読み出す事で水平スキャン動作を実現し、Ｖｏｕｔより各画素の画像情報を得る。
【０００８】
第一ライン目の走査が終了すると、該垂直走査回路２０は第二ライン目の読み出しを行う為、第一ライン目及び第三ライン目のＶＳＥＬ１，ＶＳＥＬ３をノンアクティブとし、ＶＳＥＬ２をアクティブにし、第二ライン目の該画素セルＢ２１，Ｂ２２，Ｂ２３を選択し、該信号保持手段２１−１，２１−２，２１−３に信号を書き込み、該水平走査回路２４の水平スキャン動作により、Ｖｏｕｔより時系列な画像情報を読み出す。第三ライン目の該画素セルＢ３１，Ｂ３２，Ｂ３３に対しても同様の動作を行う。この様にエリアセンサ部をＣＭＯＳコンパチブルなプロセスで実現する事により、周辺回路の集積化も可能となり多機能なセンサが実現できる。
【０００９】
また、画素部のＭＯＳトランジスタと周辺部回路のＭＯＳトランジスタを同一工程で形成出来る為、マスク枚数、プロセス工程がＣＣＤと比較して大幅に削減出来る事が上げられる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来例において光電荷読み出し用のソースフォロア用ＭＯＳトランジスタ１３のゲート−ソース間にＶＴＨ分の電圧降下が生じる為、また、画素選択スイッチＭＯＳトランジスタ１１のオン時のドレインソース電圧分がレベルシフトされる為、該ソースフォロアＭＯＳトランジスタ１３の絶対的な出力レベルと出力ダイミックレンジを制限していた。さらに、プロセスの微細化が進み、ゲート長のチャネル長Ｌがサブミクロンオーダーになってくると、電源電圧の低電圧化が必要となってくる。また、低消費電力の要求から、光電変換装置のデバイスに要求される電源電圧はさらに、低下の傾向が進む。この為、限られた電源電圧内で効率よく出力を得ることが、ＣＭＯＳセンサにも要求される様になってきた。上記従来例の様に光電荷読み出し用の該ソースフォロア用ＭＯＳトランジスタ１３のゲート・ソース間にＶＴＨ分の電圧降下や該画素選択スイッチＭＯＳトランジスタ１１のオン時のドレイン・ソース電圧分のレベルシフトが、使用される電源電圧に対して無視できない様になり、光電変換信号最大出力の上限を制限する事になり、光電変換出力を線形性よく、該ソースフォロア１３のソースから取り出すことが不可能であった。
【００１１】
【課題を解決する手段】
本発明は、上記問題点を解決する為に構成されたもので、画素中にソースフォロア回路のＭＯＳトランジスタが設けられている光電変換装置において、前記ソースフォロア回路のＭＯＳトランジスタをデプレッション型ＭＯＳトランジスタで構成し、さらに垂直出力線をバイアスする定電流源が該ソースフォロア回路と同一導電型のデプレッションＭＯＳトランジスタのゲートとソース及びバックゲート電位が接地電位に接続された定電流源によって構成されかつ前記定電流源用デプレッション型ＭＯＳトランジスタのＷ／Ｌのサイズが該画素ソースフォロア用デプレッションＭＯＳトランジスタのＷ／Ｌのサイズよりも小さい事を特徴とする。
【００１２】
また、本発明では画素中にソースフォロア回路のＭＯＳトランジスタが設けられている光電変換装置において、前記ソースフォロア回路のＭＯＳトランジスタをデプレッション型ＭＯＳトランジスタで構成し、前記ソースフォロア回路がアクティブになった時、前記ソースフォロア回路を構成する前記デプレッション型ＭＯＳトランジスタのゲート−ソース間電圧差を、０ｖ近傍に設定できる様な定電流源で前記デプレッション型ＭＯＳトランジスタをバイアスする事を特徴とする。
【００１３】
また、本発明では画素中にソースフォロア回路のＭＯＳトランジスタが設けられている光電変換装置において、画素選択用ＭＯＳトランジスタをデプレッション型ＭＯＳトランジスタで構成し、オン時のＶｇｓによる電圧降下を最小におさえる様なバイアス電流設定手段をもちいる事を特徴とする。
【００１４】
さらに、本発明では、光電変換素子で発生した光電荷を第一のデプレッション型ＭＯＳトランジスタのゲートを介してソースから信号電位の変化として取り出す光電変換装置において、該第一のデプレッション型ＭＯＳトランジスタが選択手段によって読み出し選択された時に、該第一のデプレッション型ＭＯＳトランジスタのドレイン・ソース電流を定電流源に吸収し、前記第一のデプレッション型ＭＯＳトランジスタのゲートと電源電圧間にリセットＭＯＳトランジスタを設け、更に、前記第一のデプレッション型ＭＯＳトランジスタのソースに、該第一のデプレッション型ＭＯＳトランジスタのしきい値電圧の絶対値をリミット電位とする電圧リミット手段を備えたことを特徴とする。
【００１５】
【発明の実施の形態】
［第一の実施形態］
図１に本発明による第一実施形態の画素構成図を示す。この画素画素構成図は、図９に示す光電変換装置の１画素について示しており、以下の各実施形態においても同様である。図１において、１は光電変換部であるホトダイオード、２は光電荷転送用ＭＯＳトランジスタ、３はソースフォロアを構成するデプレッション型ＭＯＳトランジスタ、４は該ソースフォロアのゲート電位をリセットする為のリセット用ＭＯＳトランジスタ、５は選択された画素をアクティブにする画素選択用型ＭＯＳトランジスタ、６は定電流源用デプレッション型ＭＯＳトランジスタであり、ソース及びゲートは接続され同電位となっており、ゲート・ソース間電圧Ｖｇｓ＝０ｖにバイアスされており、Ｖｇｓ＝０ｖで決まる定電流のドレイン電流を流す。８は垂直出力線Ｖsigがある一定電圧以下にならない様に電圧リミット手段を構成する電圧リミットをかける電圧リミット用ＭＯＳトランジスタ、３０は正の電源電圧Ｖｄｄ、３１は基準電位の接地電圧Ｖｓｓである。
【００１６】
つぎに、図１を用いて光電荷読み出しの動作を説明する。該ホトダイオード１はＰＮ接合で形成されており、光電荷蓄積前は、前回の読み出し時に該光電荷転送用ＭＯＳトランジスタ２によって該ソースフォロア用デプレッション型ＭＯＳトランジスタ３で構成されるフローテングディフュージョンアンプのゲートにそれまで蓄積した光電荷を転送しており、ＰＮ接合部にはキャリアがいない空乏化状態となっている。この状態からＰＮ接合受光部に画像情報である光子ｈνが入光し、該光子ｈνの量に応じて正孔と電子が発生する。今、該ホトダイオード１がＰウェル領域内に形成されたＮ＋領域を持つ電子蓄積型のホトダイオードである場合、該Ｐウェル領域は接地電位（Ｖｓｓ）に接続されており、該光子ｈνの入光によって発生した電子−正孔対の内、正孔はＰウェル領域の接地電位に引き付けられ、残った電子がＮ＋領域のエネルギー準位の一番低いレベルから蓄積されていく。なお、本実施形態におけるホトダイオードの構造はこの電子蓄積型だけに限られたものでは無く、正孔蓄積型のホトダイオードであってもかまわない。
【００１７】
所定の時間の蓄積が終わると、蓄積前は空乏状態であったＮ＋領域に光電荷として電子が蓄積され保持された状態となっている。この時、リセットパルスΦＲはアクティブとなっており該リセット用ＭＯＳトランジスタ４はオンし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位はリセットレベルに固定されている。該ホトダイオード１に蓄積された光電荷を転送する為に該リセット用ＭＯＳトランジスタ４をオフし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートをフローティング状態とする。次にΦＴＸをアクティブにして該光電荷転送用ＭＯＳトランジスタ２をオンし、フローティング状態となった該ソースフォロア３のゲートで構成されるフローテングディフュージョンアンプに電荷を転送する。
【００１８】
この時、該ホトダイオード１は、再び空乏化され次の蓄積に入る。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートに光電荷が転送された後、ΦＳＥＬをアクティブにし、画素選択用デプレッション型ＭＯＳトランジスタ５をオンさせ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３をオンさせ、この画素セルをアクティブな状態にする。該垂直出力Ｖsigには、この選択された該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースで決まる電位に駆動され、蓄積された光電荷を電圧に変換して出力する。該垂直出力Ｖsigに接続されている他の画素セルの画素選択用型ＭＯＳトランジスタはオフであり、該垂直出力Ｖsigを駆動するトランジスタは一つだけである。よって該垂直出力Ｖsigをバイアスする該定電流源用デプレッション型ＭＯＳトランジスタ６の出力電流は選択された画素セルの該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のドレイン電流となる。
【００１９】
該ソースフォロア用デプレッション型ＭＯＳトランジスタ３はデプレッション型ＭＯＳトランジスタであり、図２にデプレッション型ＭＯＳトランジスタのドレイン電流Ｉｄ対Ｖｇｓ特性を示す。デプレッション型ＭＯＳトランジスタである為、ＶＴＨは負の値を持ち、ソース電位Ｖｓと基板電位Ｖｓｕｂが等しい時、ドレイン電流がＩop1の値でＶｇｓが０ｖとなる。
【００２０】
ソース電位Ｖｓが基板電位Ｖｓｕｂよりも高い時、図２に示す様にＶＴＨは正方向にシフトして、ドレイン電流がＩop2の時、Ｖｇｓが０になる。いわゆる基板バイアス効果である。ＣＭＯＳセンサを考えた時、各画素ピッチ毎に基板バイアス効果をなくす為、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のウェルを独立に形成する事は受光エリアや画素ピッチを考慮した時に、現実的には困難であり、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３には、基板バイアス効果分、動作点が変動する。
【００２１】
該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のリセット時の等価回路を図３に示す。該ホトダイオード１に蓄積された光電荷の転送前にΦＲを電源電圧Ｖｄｄに上げ、該リセット用ＭＯＳトランジスタ４をオンし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートをリセットする。この時、該リセット用ＭＯＳトランジスタ４のＶｇｓをＶａとすると、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］となる。次に該光電荷転送用ＭＯＳトランジスタ２がオンして、該ホトダイオード１に蓄積された光電荷が転送された後は、該ホトダイオード１が電子蓄積型の場合、蓄積されている光電荷が多い程、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位はリセット電位［Ｖｄｄ−Ｖａ］から下がる。すなわち、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソース電位はリセット時、ウェル電位との差が最大となり、この電位を基準に光電変換された信号が変化する。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は［Ｖｄｄ−Ｖａ］以上にはならず、信号振幅のダイナミックレンジを考えた時、ゲートが［Ｖｄｄ−Ｖａ］の時、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓが０ｖになる様にバイアスする事で、大きな信号振幅レンジを確保する事ができる。
【００２２】
図４に図３で説明したリセット時の等価回路における該ソースフォロア用デプレッション型ＭＯＳトランジスタ３の動作点を示す特性図である。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３がＰウェル又はＰ基板で形成されていた場合、Ｖｓｕｂ＝０ｖ（Ｖｓｓ）に固定されている為、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースとバックゲートにかかる電位差はリセット時、［Ｖｄｄ−Ｖａ］となり、この電位差で動作した時の該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓを０ｖにバイアスする為のドレイン電流はＩop3である。すなわち該定電流源用デプレッションＭＯＳトランジスタ６のドレイン電流をＩop3と等しく設定しておく事が可能であれば、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓを０ｖ近傍にバイアスする事が出来る。該ソースフォロア用デプレッションＭＯＳトランジスタ３のゲート幅をＷｓ，チャネル長をＬｓとすると、このチャネル比Ｗ／ＬをＷｓ／Ｌｓとし、該定電流源用デプレッションＭＯＳトランジスタ６のチャネル比Ｗ／ＬをＷｂ／Ｌｂとし、図４より該ソースフォロア用デプレッションＭＯＳトランジスタ３のＶｓ＝Ｖｓｕｂの時のＶｇｓ＝０ｖ時のドレイン電流をＩop1、［Ｖｓ−Ｖｓｕｂ＝Ｖｄｄ−Ｖａ］の時のドレイン電流をＩop3とすると、下記式（１）を満足する様な該定電流源用デプレッションＭＯＳトランジスタ６のＷｂ／Ｌｂを設定する事で、該ソースフォロア３のＶｇｓを０ｖ近傍にバイアスする事が出来る。
【００２３】
(Ｗｂ／Ｌｂ)＝｛(Ｗｓ／Ｌｓ)×(Ｉop3／Ｉop1)｝ …式（１）
こうして、該第一のデプレッション型ＭＯＳトランジスタ３が選択手段によって選択された時に、該第一のデプレッション型ＭＯＳトランジスタ３のバイアス電流を吸収する第二のデプレッション型ＭＯＳトランジスタ６のＷ／Ｌ（Ｗはゲート幅、Ｌはチャネル長）の比（チャネル比）が該第一のデプレッション型ＭＯＳトランジスタ３のＷ／Ｌの比よりも小さくする。
【００２４】
また、電圧リミット用トランジスタ８は、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソース電圧をリミットし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３がオフ時、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートを負に振り込ませない為のリミッターであり、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶＴＨの絶対値分だけ高い電圧でリミットされる。
【００２５】
また該画素選択用ＭＯＳトランジスタ５を該ソースフォロア用デプレッションＭＯＳトランジスタ３のドレイン端側に設ける事で、ソース端子に接続された場合の該画素選択用ＭＯＳトランジスタ５のオン抵抗による電圧降下をなくす事ができる為、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のダイナミックレンジを拡大する事を可能とした。
【００２６】
また本実施形態で用いた該定電流源用デプレッション型ＭＯＳトランジスタ６は、このソース及びゲートを接続されて同電位となっており、Ｖｇｓ＝０ｖにバイアスされており、Ｖｇｓ＝０ｖで決まるドレイン電流を流す為、電流源用バイアス回路が不必要となり、各垂直出力ラインをバイアスする電流源がおのおの電気的に分離され、各画素間の微少なクロストークを抑える事を可能とした。
【００２７】
本実施形態の構成によれば、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート−ソース間電圧の０ｖ近傍に抑える事ができ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のダイナミックレンジを拡大し、電源電圧が低電圧であっても、十分な信号振幅を確保できるＣＭＯＳセンサの画素部を構成する事を可能とした。
【００２８】
［第二の実施形態］
図５に本発明の第二実施形態による光電変換装置の１画素の構成回路図を示す。本発明の第一実施形態の説明図である図１と同一番号のものに関しては、同じ構成をとっている。また光蓄積動作、光電荷転送動作も同じであり、ここでは説明を省略する。
【００２９】
デプレッションＭＯＳトランジスタで構成されたソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲートにホトダイオード１の光電荷が転送された後、ΦＳＥＬをアクティブにし、画素選択用デプレッション型ＭＯＳトランジスタ５をオンさせ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３をオンさせ、この画素セルをアクティブな状態にする。垂直出力Ｖsigには、この選択された該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースで決まる電位に駆動され、蓄積された光電荷を電圧に変換して出力する。該垂直出力Ｖsigに接続されている他の画素セルの画素選択用型ＭＯＳトランジスタはオフであり、該垂直出力Ｖsigを駆動するトランジスタは一つだけである。よって該垂直出力Ｖsigをバイアスする定電流源９の出力電流は選択された画素セルの該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のドレイン電流となる。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３はデプレッション型ＭＯＳトランジスタであり、上述の図２に示すＩｄ対Ｖｇｓ特性を参考とすることができる。デプレッション型ＭＯＳトランジスタである為、ＶＴＨは負の値を持ち、ソース電位Ｖｓと基板電位Ｖｓｕｂが等しい時、ドレイン電流がＩop1の値でＶｇｓが０となる。
【００３０】
ソース電位Ｖｓが基板電位Ｖｓｕｂよりも高い時、図２に示す様にＶＴＨは正方向にシフトして、ドレイン電流がＩop2の時、Ｖｇｓが０になる。いわゆる基板バイアス効果である。
【００３１】
ＣＭＯＳセンサを考えた時、各画素ピッチ毎に基板バイアス効果をなくす為、該ソースフォロア３のウェルを独立に形成する事は、受光エリアや画素ピッチを考慮した時に、現実的には困難であり、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３には、基板バイアス効果分、動作点が変動する。該ホトダイオード１に蓄積された光電荷の転送前に、ΦＲを電源電圧Ｖｄｄに上げ、該リセット用ＭＯＳトランジスタ４をオンし、該ソースフォロア３のゲートをリセットする。この時、該リセット用ＭＯＳトランジスタ４のＶｇｓをＶａとすると、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］となる。次に該光電荷転送用ＭＯＳトランジスタ２がオンして、該ホトダイオード１に蓄積された光電荷が転送された後は、ホトダイオード１が電子蓄積型の場合、蓄積されている光電荷が多い程、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位はリセット電位［Ｖｄｄ−Ｖａ］から下がる。すなわち、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソース電位はリセット時、ウェル電位との差が最大となり、この電位を基準に光電変換された信号に従って変化する。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］以上にはならず、信号振幅のダイナミックレンジを考えた時、ゲートが［Ｖｄｄ−Ｖａ］の時、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓが０ｖになる様にバイアスする事で、大きな信号振幅レンジを確保する事ができる。上述した図４は該ソースフォロア３の動作点を示す特性図である。該ソースフォロア用デプレッション型ＭＯＳトランジスタ３が、Ｐウェル又はＰ基板で形成されていた場合、Ｖｓｕｂ＝０ｖ（Ｖｓｓ）に固定されている為、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースとバックゲートにかかる電位差はリセット時、［Ｖｄｄ−Ｖａ］となり、この電位差で動作した時の該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のＶｇｓを０ｖにバイアスする為のドレイン電流はＩop3である。すなわち該定電流源９の動作点電流をＩop3に設定しておく事で、該ソースフォロア３のＶｇｓを０ｖ近傍にバイアスする事が出来る。
【００３２】
本実施形態の構成によれば、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート・ソース間電圧の０ｖ近傍に抑える事ができ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のダイナミックレンジを拡大し、電源電圧を低電圧としても、十分な信号振幅を確保できるＣＭＯＳセンサの画素部を構成する事を可能とした。
【００３３】
［第三の実施形態］
図６に本発明の第三実施形態による光電変換装置の１画素の構成回路図を示す。本発明の第一実施形態の説明図である図１と同一番号のものに関しては、同じ構成をとっている。また光蓄積動作、光電荷転送動作も同じであり、ここでは説明を省略する。
【００３４】
デプレッションＭＯＳトランジスタで構成されたソースフォロア３のゲートに光電荷が転送された後、ΦＳＥＬをアクティブにし、画素選択用デプレッション型ＭＯＳトランジスタ１０をオンさせ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３をオンさせ、この画素セルをアクティブな状態にする。垂直出力Ｖsigには、この選択された該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のソースで決まる電位に駆動され、蓄積された光電荷を電圧に変換して出力する。該垂直出力Ｖsigに接続されている他の画素セルの画素選択用型ＭＯＳトランジスタはオフであり、該垂直出力Ｖsigを駆動するトランジスタは一つだけである。よって該垂直出力Ｖsigをバイアスする定電流源用ＭＯＳトランジスタ６の出力電流は、選択された画素セルの該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のドレイン電流となる。第一実施形態で説明した様に該ソースフォロア３はデプレッション型ＭＯＳトランジスタであり、該定電流用デプレッションＭＯＳトランジスタ６によってリセット時、Ｖｇｓが０ｖになる様にバイアスされている。
【００３５】
画素が選択されている時、該画素選択用デプレッション型ＭＯＳトランジスタ１０はオンし、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のドレイン電流でバイアスされる。リセット用ＭＯＳトランジスタ４のＶｇｓをＶａとすると、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のゲート電位は、［Ｖｄｄ−Ｖａ］となる。また、画素選択用デプレッション型ＭＯＳトランジスタ１０のゲート電位（ΦＳＥＬ）は電源電圧Ｖｄｄであり、その差は該リセット用ＭＯＳトランジスタ４のＶｇｓ＝Ｖａである。該定電流用ＭＯＳトランジスタ６は該ソースフォロア用デプレッションＭＯＳトランジスタ６のＶｇｓが０ｖになる様に、基板バイアス効果を考慮して設定しており、図７におけるＩｄ対Ｖｇｓ特性における線２０のカーブを持つ。図７のＩop3が該定電流用ＭＯＳトランジスタ６のドレイン電流で設定されている動作点である。該画素選択用デプレッション型ＭＯＳトランジスタ１０はＩop3でバイアスされるが、ゲート電位がＶａだけ高い為、基板バイアス効果の影響を受け、線２１の特性にシフトする。
【００３６】
すなわち該画素選択用デプレッション型ＭＯＳトランジスタ１０のＶｇｓは０ｖにはならず、図７に示すＶsel分の電圧が発生する。しかしながらこの画素選択用ＭＯＳトランジスタにエンハンスメント型ＭＯＳを用いた場合、このＶｇｓはＶｓｅｌよりも大きいＶＴＨの電圧が発生し、該ソースフォロア用ＭＯＳトランジスタ３のドレイン電位を押し上げ、出力信号のダイナミックレンジを劣化させる結果となる。
【００３７】
本実施形態におけるように、該画素選択用デプレッション型ＭＯＳトランジスタ１０を選択手段として使う事により、該画素選択用デプレッション型ＭＯＳトランジスタ１０のＶｇｓをＶｓｅｌに抑える事により、該ソースフォロア用デプレッションＭＯＳトランジスタ３のドレイン電位の下降を防止し、ダイナミックレンジの大きい線形性の良い画素読み出しセルを構成する事が出来る。
【００３８】
また、該定電流源用ＭＯＳトランジスタ６の変わりに、本発明の第二実施形態で示したリセット時に、該ソースフォロア用ＭＯＳトランジスタ３のＶｇｓが０ｖになる様にバイアスする定電流源９を用いた場合も同等の効果が得られる。
【００３９】
本実施形態の構成によれば、該画素選択用デプレッション型ＭＯＳトランジスタ１０のＶｇｓの電圧降下を最小に抑え、該ソースフォロア３のドレイン電位の下降を抑える事ができ、該ソースフォロア用デプレッション型ＭＯＳトランジスタ３のダイナミックレンジを拡大し、低電圧でも、十分な信号振幅を確保できるＣＭＯＳセンサの画素部を構成する事を可能とした。
【００４０】
上記各実施形態においては、基準電位を接地電位として説明したが、基板電位と基準電位とを負の電源電圧としても動作することは勿論である。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、画素中にソースフォロア回路のＭＯＳトランジスタが設けられている光電変換装置において、前記ソースフォロア回路のＭＯＳトランジスタをデプレッション型ＭＯＳトランジスタで構成し、さらに垂直出力線をバイアスする定電流源が該ソースフォロア回路と同一導電型のデプレッションＭＯＳトランジスタのゲートとソース及びバックゲート電位が接地電位に接続された定電流源によって構成され、かつ前記定電流源用デプレッション型ＭＯＳトランジスタのドレイン電流を該ソースフォロア用デプレッション型ＭＯＳトランジスタのゲートがリセット時、該ソースフォロア用デプレッション型ＭＯＳトランジスタのＶｇｓが０ｖにバイアスされる様な値に設定する事で該ソースフォロア用デプレッション型ＭＯＳトランジスタのゲート−ソース間の電圧降下がなくなり、低電圧動作でも信号出力のダイナミックレンジを拡大し、十分な信号振幅を確保できる線形性の優れたＣＭＯＳセンサの画素部を構成する事を可能とした。
【００４２】
また、該定電流源用デプレッション型ＭＯＳトランジスタはソース及びゲートは接続されて同電位となっており、Ｖｇｓ＝０ｖにバイアスされており、Ｖｇｓ＝０ｖで決まるドレイン電流を流す為、電流源用バイアス回路が不必要となり、各垂直出力ラインをバイアスする電流源が、おのおの電気的に分離され、各画素間の微少なクロストークを抑える事で、高画質な画像出力を可能とした。
【図面の簡単な説明】
【図１】本発明における第一実施形態の画素構成図である。
【図２】本発明で用いたデプレッションＭＯＳトランジスタの特性図１である。
【図３】本発明における第一実施形態のリセット時の等価回路図である。
【図４】本発明で用いたデプレッションＭＯＳトランジスタの特性図２である。
【図５】本発明における第二実施形態の画素構成図である。
【図６】本発明における第三実施形態の画素構成図である。
【図７】本発明で用いたデプレッションＭＯＳトランジスタの特性図３である。
【図８】従来の画素構成図である。
【図９】従来のエリアセンサの概要図である。
【符号の説明】
１ホトダイオード
２光電荷転送用ＭＯＳトランジスタ
３ソースフォロア用デプレッション型ＭＯＳトランジスタ
４リセット用ＭＯＳトランジスタ
５画素選択用型ＭＯＳトランジスタ
６定電流源用デプレッション型ＭＯＳトランジスタ
７垂直出力線Ｖｓｉｇ
８電圧リミット用トランジスタ
９定電流源
１０画素選択用型デプレッション型ＭＯＳトランジスタ
１１ＭＯＳトランジスタ
１２ＭＯＳトランジスタ
２０垂直走査回路
２１信号保持手段
２２水平転送ＭＯＳトランジスタ
２３電圧バッファアンプ
２４水平走査回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a photoelectric conversion device, and more particularly to a photoelectric conversion device characterized by a depletion type MOS transistor that extracts photoelectric charges generated in a photoelectric conversion element.
[0002]
[Prior art]
Conventionally, photoelectric conversion elements can be arranged in one or two dimensions to obtain image signals, so they are used as image sensors and applied to video cameras, copiers, facsimiles, etc. At the same time, it is expected to be used in various fields.
[0003]
In the amplification type photoelectric conversion device which is an example using this photoelectric conversion element, the photoelectric conversion photoelectric charge can be effectively transferred and output as the photoelectric conversion element in the same process as the metal-oxide-semiconductor MOS structure. It is desirable that active elements can be configured consistently. As an example of achieving such a configuration example, there is a CMOS type sensor as an amplification type photoelectric conversion device having a source follower in a pixel including a photoelectric conversion element.
[0004]
FIG. 8 shows a circuit diagram of one pixel of a conventional CMOS sensor. 1 is a photodiode which is a photoelectric conversion element, 4 is a reset MOS transistor for resetting the accumulated charge accumulated in the photoelectric conversion element 1, 13 is a source follower MOS transistor for reading a pixel value, and 11 is a selected pixel. MOS transistor for pixel selection for making active, 12 a load MOS transistor of a constant current source acting as a load of the source follower MOS transistor 13, 30 a positive power supply voltage Vdd, 31 a negative power source which is a reference potential The voltage Vss.
[0005]
In such a CMOS sensor configuration, image information is received by the photodiode 1 as light, and photons hν are converted into optical carriers and stored in the photodiode. The accumulated optical carrier appears at the contact point between the photodiode 1 and the gate of the source follower 13 as a change in voltage. After a certain predetermined accumulation time has elapsed, the pixel follower MOS transistor 11 is turned on, whereby the source follower 13 is biased by the constant current source constituted by the load MOS transistor 12, and the gate of the source follower 13 is Is output to the output vertical line Vsig through the source and the pixel selecting MOS transistor 11. Only when the pixel selecting MOS transistor 11 is selected from the many pixel cells connected to the output vertical line Vsig, the photoelectric conversion output is sent to the output vertical line Vsig.
[0006]
FIG. 9 shows an area sensor in which cells for one pixel used in FIG. 8 are two-dimensionally arranged. Blocks B11, B12, B13, B21, B22, B23, B31, B32, and B33 surrounded by dotted lines are blocks of one pixel of the CMOS sensor described in FIG. Here, for convenience of explanation, a 3 × 3 pixel array is illustrated, but the present invention is not limited to this. On the output vertical line Vsig1, the outputs of the pixel selection MOS transistors 11 of B11, B21, and B31 are output. On the output vertical line Vsig2, the outputs of the pixel selection MOS transistors 11 of B12, B22, and B32 are output. Are connected to the outputs of the pixel selecting MOS transistors 11 of B13, B23 and B33, respectively. The vertical scanning circuit 20 activates the pixel areas located in the horizontal direction sequentially with the first line, the second line, and the third line of the two-dimensional sensor unit, and after reading out the pixel cells located on the same horizontal line, Read the horizontal pixel area of the line. Load MOS transistors 12-1, 12-2 and 12-3 serving as constant current sources are connected to the output vertical lines Vsig1, Vsig2 and Vsig3, respectively.
[0007]
In this area sensor, since the vertical scanning circuit 20 selects the first line of the two-dimensional area sensor in the first scan, only VSEL1 of the vertical direction selection lines is turned on and activated, and the other vertical direction selection lines are selected. VSEL2 and VSEL3 are inactive. In this state, the pixel selection MOS transistors 11 of the pixel cells B11, B12, and B13 on the first line connected to VSEL1 are turned on, the pixel cell B11 is set to Vsig1, B12 is set to Vsig2, and B13 is set to B13. The image information photoelectrically converted in each pixel cell to Vsig3 is collectively output through the source follower 13. This signal is held in signal holding means 21-1, 21-2 and 21-3 connected to each of the output vertical lines Vsig1, Vsig2 and Vsig3. The outputs of the signal holding means 21-1, 21-2 and 21-3 are connected in common to the horizontal output line VH via horizontal transfer MOS transistors 22-1, 22-2 and 22-3, and the voltage buffer amplifier 23 is connected. To be output as Vout. By sequentially turning on the horizontal transfer MOS transistors 22-1, 22-2 and 22-3 by a control signal from the horizontal scanning circuit 24, the signals are stored in the signal holding means 21-1, 21-2 and 21-3. A horizontal scan operation is realized by sequentially reading out the image information of the first line in time series, and image information of each pixel is obtained from Vout.
[0008]
When the scanning of the first line is completed, the vertical scanning circuit 20 reads out the second line, so that VSEL1 and VSEL3 of the first line and the third line are made inactive, VSEL2 is made active, The pixel cells B21, B22, B23 on the second line are selected, signals are written to the signal holding means 21-1, 21-2, 21-3, and the horizontal scanning operation of the horizontal scanning circuit 24 causes the time from Vout. Read series image information. The same operation is performed on the pixel cells B31, B32, and B33 on the third line. As described above, by realizing the area sensor portion by a CMOS compatible process, it is possible to integrate peripheral circuits and realize a multifunctional sensor.
[0009]
Further, since the MOS transistor in the pixel portion and the MOS transistor in the peripheral circuit can be formed in the same process, the number of masks and process steps can be greatly reduced as compared with the CCD.
[0010]
[Problems to be solved by the invention]
However, in the conventional example, a voltage drop corresponding to VTH occurs between the gate and the source of the source follower MOS transistor 13 for photoelectric charge readout, and the drain-source voltage when the pixel selection switch MOS transistor 11 is on is level. Since the shift is made, the absolute output level and output dimic range of the source follower MOS transistor 13 are limited. Furthermore, as the process becomes finer and the channel length L of the gate length is on the order of submicrons, it is necessary to lower the power supply voltage. Further, due to the demand for low power consumption, the power supply voltage required for the device of the photoelectric conversion device further tends to decrease. For this reason, it has come to be required for CMOS sensors to obtain an output efficiently within a limited power supply voltage. As in the above-described conventional example, a voltage drop by VTH between the gate and source of the source follower MOS transistor 13 for photoelectric charge readout and a level shift by the drain / source voltage when the pixel selection switch MOS transistor 11 is turned on. The power supply voltage to be used cannot be ignored, and the upper limit of the maximum photoelectric conversion signal output is limited. The photoelectric conversion output cannot be taken out from the source of the source follower 13 with good linearity. there were.
[0011]
[Means for solving the problems]
The present invention is configured to solve the above problems. In a photoelectric conversion device in which a MOS transistor of a source follower circuit is provided in a pixel, the MOS transistor of the source follower circuit is a depletion type MOS transistor. And a constant current source configured to bias the vertical output line includes a depletion MOS transistor having the same conductivity type as the source follower circuit, a constant current source in which the gate and source and back gate potentials are connected to the ground potential. The W / L size of the current source depletion type MOS transistor is smaller than the W / L size of the pixel source follower depletion MOS transistor.
[0012]
According to the present invention, in the photoelectric conversion device in which the MOS transistor of the source follower circuit is provided in the pixel, the MOS transistor of the source follower circuit is configured by a depletion type MOS transistor, and when the source follower circuit becomes active The depletion type MOS transistor is biased by a constant current source that can set the voltage difference between the gate and the source of the depletion type MOS transistor constituting the source follower circuit in the vicinity of 0v.
[0013]
Further, in the present invention, in a photoelectric conversion device in which a source follower circuit MOS transistor is provided in a pixel, the pixel selection MOS transistor is constituted by a depletion type MOS transistor so that a voltage drop due to Vgs at the time of ON is minimized. The bias current setting means is used.
[0014]
Further, in the present invention, in the photoelectric conversion device that extracts the photoelectric charge generated in the photoelectric conversion element from the source as a change in signal potential through the gate of the first depletion type MOS transistor, the first depletion type MOS transistor is selected. When the reading is selected by the means, the drain-source current of the first depletion type MOS transistor is absorbed by the constant current source, and a reset MOS transistor is provided between the gate of the first depletion type MOS transistor and the power supply voltage, Furthermore, the source of the first depletion type MOS transistor , The first depletion type MOS transistor The absolute value of the threshold voltage is the limit potential Voltage limit means The It is characterized by having.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
[First embodiment]
FIG. 1 shows a pixel configuration diagram of a first embodiment according to the present invention. This pixel pixel configuration diagram shows one pixel of the photoelectric conversion device shown in FIG. 9, and the same applies to the following embodiments. In FIG. 1, 1 is a photodiode which is a photoelectric conversion unit, 2 is a MOS transistor for photoelectric charge transfer, 3 is a depletion type MOS transistor constituting a source follower, and 4 is a reset MOS for resetting the gate potential of the source follower. Transistor 5 is a pixel selection type MOS transistor that activates the selected pixel, and 6 is a depletion type MOS transistor for a constant current source. The source and gate are connected and have the same potential. Bgs is biased to 0v, and a constant drain current determined by Vgs = 0v flows. Reference numeral 8 denotes a voltage limiting MOS transistor for applying a voltage limit that constitutes voltage limiting means so that the vertical output line Vsig does not become a certain voltage or lower, 30 is a positive power supply voltage Vdd, and 31 is a ground voltage Vss of a reference potential.
[0016]
Next, the operation of reading out the photocharge will be described with reference to FIG. The photodiode 1 is formed of a PN junction. Before the photocharge accumulation, the gate of a floating diffusion amplifier constituted by the source follower depletion type MOS transistor 3 by the photocharge transfer MOS transistor 2 at the previous read time. The photocharge accumulated up to then is transferred, and the PN junction is depleted with no carriers. From this state, a photon hν, which is image information, enters the PN junction light receiving portion, and holes and electrons are generated according to the amount of the photon hν. Now, when the photodiode 1 is an electron storage type photodiode having an N + region formed in a P well region, the P well region is connected to the ground potential (Vss), and the photon hν is incident on the light. Of the generated electron-hole pairs, holes are attracted to the ground potential of the P-well region, and the remaining electrons are accumulated from the lowest energy level of the N + region. Note that the structure of the photodiode in this embodiment is not limited to this electron storage type, and may be a hole storage type photodiode.
[0017]
When accumulation for a predetermined time is finished, electrons are accumulated and held as photocharges in the N + region which was in a depleted state before accumulation. At this time, the reset pulse ΦR is active, the reset MOS transistor 4 is turned on, and the gate potential of the source follower depletion type MOS transistor 3 is fixed at the reset level. In order to transfer the photoelectric charge accumulated in the photodiode 1, the reset MOS transistor 4 is turned off, and the gate of the source follower depletion type MOS transistor 3 is brought into a floating state. Next, ΦTX is activated to turn on the photocharge transfer MOS transistor 2, and charges are transferred to a floating diffusion amplifier constituted by the gate of the source follower 3 in a floating state.
[0018]
At this time, the photodiode 1 is depleted again and enters the next accumulation. After photocharge is transferred to the gate of the source follower depletion type MOS transistor 3, ΦSEL is activated, the pixel selection depletion type MOS transistor 5 is turned on, and the source follower depletion type MOS transistor 3 is turned on. This pixel cell is activated. The vertical output Vsig is driven to a potential determined by the source of the selected source follower depletion type MOS transistor 3, and the accumulated photocharge is converted into a voltage and output. The pixel selection type MOS transistors of other pixel cells connected to the vertical output Vsig are off, and only one transistor drives the vertical output Vsig. Therefore, the output current of the depletion type MOS transistor 6 for constant current source that biases the vertical output Vsig becomes the drain current of the depletion type MOS transistor 3 for source follower of the selected pixel cell.
[0019]
The source follower depletion type MOS transistor 3 is a depletion type MOS transistor, and FIG. 2 shows the drain current Id vs. Vgs characteristics of the depletion type MOS transistor. Since it is a depletion type MOS transistor, VTH has a negative value, and when the source potential Vs and the substrate potential Vsub are equal, the drain current is Iop1 and Vgs is 0v.
[0020]
When the source potential Vs is higher than the substrate potential Vsub, VTH shifts in the positive direction as shown in FIG. 2, and when the drain current is Iop2, Vgs becomes zero. This is a so-called substrate bias effect. When considering a CMOS sensor, in order to eliminate the substrate bias effect for each pixel pitch, it is practical to form the well of the depletion type MOS transistor 3 for the source follower in consideration of the light receiving area and the pixel pitch. The depletion type MOS transistor 3 for source follower varies in operating point due to the substrate bias effect.
[0021]
FIG. 3 shows an equivalent circuit when the source follower depletion type MOS transistor 3 is reset. Prior to transfer of the photocharge accumulated in the photodiode 1, ΦR is raised to the power supply voltage Vdd, the reset MOS transistor 4 is turned on, and the gate of the source follower depletion type MOS transistor 3 is reset. At this time, if Vgs of the reset MOS transistor 4 is Va, the gate potential of the source follower depletion type MOS transistor 3 is [Vdd−Va]. Next, after the photocharge transfer MOS transistor 2 is turned on and the photocharge stored in the photodiode 1 is transferred, when the photodiode 1 is of an electron storage type, the more photocharge stored, the more The gate potential of the source follower depletion type MOS transistor 3 falls from the reset potential [Vdd−Va]. That is, when the source potential of the source follower depletion type MOS transistor 3 is reset, the difference between the source potential and the well potential is maximized, and the photoelectrically converted signal changes based on this potential. When the gate potential of the source follower depletion type MOS transistor 3 does not exceed [Vdd−Va] and the dynamic range of the signal amplitude is considered, when the gate is [Vdd−Va], the depletion type for the source follower By biasing the MOS transistor 3 so that Vgs becomes 0v, a large signal amplitude range can be secured.
[0022]
FIG. 4 is a characteristic diagram showing an operating point of the source follower depletion type MOS transistor 3 in the equivalent circuit at the time of reset explained with reference to FIG. In the case where the source follower depletion type MOS transistor 3 is formed of a P well or a P substrate, Vsub = 0 V (Vss) is fixed, so that the source follower depletion type MOS transistor 3 is connected to the source and back gate. This potential difference becomes [Vdd−Va] at the time of resetting, and the drain current for biasing Vgs of the source follower depletion type MOS transistor 3 to 0 V when operated at this potential difference is Iop3. That is, if the drain current of the constant current source depletion MOS transistor 6 can be set equal to Iop3, the Vgs of the source follower depletion type MOS transistor 3 can be biased in the vicinity of 0v. When the gate width of the source follower depletion MOS transistor 3 is Ws and the channel length is Ls, the channel ratio W / L is Ws / Ls, and the channel ratio W / L of the constant current source depletion MOS transistor 6 is Wb. / Lb, and the drain current at Vgs = 0 V when Vs = Vsub of the source follower depletion MOS transistor 3 is Iop1 and the drain current when [Vs−Vsub = Vdd−Va] is Iop3 from FIG. By setting Wb / Lb of the depletion MOS transistor 6 for the constant current source that satisfies the following formula (1), Vgs of the source follower 3 can be biased to around 0v.
[0023]
(Wb / Lb) = {(Ws / Ls) × (Iop3 / Iop1)} (1)
Thus, when the first depletion type MOS transistor 3 is selected by the selection means, the W / L (W is the W of the second depletion type MOS transistor 6 that absorbs the bias current of the first depletion type MOS transistor 3. The ratio (channel ratio) of the gate width and L is the channel length is made smaller than the W / L ratio of the first depletion type MOS transistor 3.
[0024]
The voltage limit transistor 8 limits the source voltage of the source follower depletion type MOS transistor 3, and when the source follower depletion type MOS transistor 3 is off, the voltage follower transistor 8 controls the gate of the source follower depletion type MOS transistor 3. This is a limiter for preventing negative transfer, and is limited to a voltage higher by the absolute value of VTH of the depletion type MOS transistor 3 for the source follower.
[0025]
Further, by providing the pixel selection MOS transistor 5 on the drain end side of the source follower depletion MOS transistor 3, a voltage drop due to the on-resistance of the pixel selection MOS transistor 5 when connected to the source terminal is eliminated. Therefore, the dynamic range of the depletion type MOS transistor 3 for the source follower can be expanded.
[0026]
Further, the depletion type MOS transistor 6 for constant current source used in the present embodiment is connected to the source and gate to be at the same potential, biased to Vgs = 0v, and drain current determined by Vgs = 0v. Therefore, the current source bias circuit is unnecessary, and the current sources for biasing the vertical output lines are electrically separated from each other, thereby making it possible to suppress minute crosstalk between the pixels.
[0027]
According to the configuration of the present embodiment, it is possible to suppress the gate-source voltage of the source follower depletion type MOS transistor 3 to near 0 V, and to expand the dynamic range of the source follower depletion type MOS transistor 3 to Even if the voltage is low, it is possible to configure a pixel portion of a CMOS sensor that can secure a sufficient signal amplitude.
[0028]
[Second Embodiment]
FIG. 5 shows a configuration circuit diagram of one pixel of the photoelectric conversion device according to the second embodiment of the present invention. The same number as FIG. 1 which is explanatory drawing of 1st embodiment of this invention has taken the same structure. Also, the photo storage operation and the photo charge transfer operation are the same, and the description is omitted here.
[0029]
After the photocharge of the photodiode 1 is transferred to the gate of the source follower depletion type MOS transistor 3 composed of a depletion MOS transistor, ΦSEL is activated, the pixel selection depletion type MOS transistor 5 is turned on, and the source follower The depletion type MOS transistor 3 is turned on to make this pixel cell active. The vertical output Vsig is driven to a potential determined by the source of the selected source follower depletion type MOS transistor 3, and the accumulated photocharge is converted into a voltage and output. The pixel selection type MOS transistors of other pixel cells connected to the vertical output Vsig are off, and only one transistor drives the vertical output Vsig. Therefore, the output current of the constant current source 9 that biases the vertical output Vsig becomes the drain current of the source follower depletion type MOS transistor 3 of the selected pixel cell. The source follower depletion type MOS transistor 3 is a depletion type MOS transistor, and the Id vs. Vgs characteristic shown in FIG. 2 can be referred to. Since it is a depletion type MOS transistor, VTH has a negative value, and when the source potential Vs and the substrate potential Vsub are equal, the drain current is Iop1 and Vgs is zero.
[0030]
When the source potential Vs is higher than the substrate potential Vsub, VTH shifts in the positive direction as shown in FIG. 2, and when the drain current is Iop2, Vgs becomes zero. This is a so-called substrate bias effect.
[0031]
When considering a CMOS sensor, it is practically difficult to form the well of the source follower 3 independently in consideration of the light receiving area and the pixel pitch in order to eliminate the substrate bias effect for each pixel pitch. In the source follower depletion type MOS transistor 3, the operating point varies due to the substrate bias effect. Before the transfer of the photocharge accumulated in the photodiode 1, ΦR is raised to the power supply voltage Vdd, the reset MOS transistor 4 is turned on, and the gate of the source follower 3 is reset. At this time, if Vgs of the reset MOS transistor 4 is Va, the gate potential of the source follower depletion type MOS transistor 3 is [Vdd−Va]. Next, after the photocharge transfer MOS transistor 2 is turned on and the photocharge accumulated in the photodiode 1 is transferred, if the photodiode 1 is an electron storage type, the more photocharge accumulated, the more The gate potential of the source follower depletion type MOS transistor 3 falls from the reset potential [Vdd−Va]. That is, the source potential of the source follower depletion type MOS transistor 3 has a maximum difference from the well potential at the time of reset, and changes according to a signal photoelectrically converted with this potential as a reference. When the gate potential of the source follower depletion type MOS transistor 3 does not exceed [Vdd−Va] and the dynamic range of the signal amplitude is considered, when the gate is [Vdd−Va], the source follower depletion By biasing the type MOS transistor 3 so that Vgs becomes 0 v, a large signal amplitude range can be secured. FIG. 4 described above is a characteristic diagram showing the operating point of the source follower 3. If the source follower depletion type MOS transistor 3 is formed of a P well or a P substrate, the source and back gate of the source follower depletion type MOS transistor 3 are fixed at Vsub = 0 V (Vss). Is reset to [Vdd-Va], and the drain current for biasing Vgs of the source follower depletion type MOS transistor 3 to 0 V when operated at this potential difference is Iop3. That is, by setting the operating point current of the constant current source 9 to Iop3, the Vgs of the source follower 3 can be biased in the vicinity of 0v.
[0032]
According to the configuration of the present embodiment, it is possible to suppress the gate-source voltage of the source follower depletion type MOS transistor 3 to be close to 0 v, and to expand the dynamic range of the source follower depletion type MOS transistor 3 to Even if the voltage is set to a low voltage, it is possible to constitute a pixel portion of a CMOS sensor that can secure a sufficient signal amplitude.
[0033]
[Third embodiment]
FIG. 6 shows a configuration circuit diagram of one pixel of the photoelectric conversion device according to the third embodiment of the present invention. The same number as FIG. 1 which is explanatory drawing of 1st embodiment of this invention has taken the same structure. Also, the photo storage operation and the photo charge transfer operation are the same, and the description is omitted here.
[0034]
After photocharge is transferred to the gate of the source follower 3 composed of depletion MOS transistors, ΦSEL is activated, the pixel selection depletion type MOS transistor 10 is turned on, and the source follower depletion type MOS transistor 3 is turned on. This pixel cell is made active. The vertical output Vsig is driven to a potential determined by the source of the selected source follower depletion type MOS transistor 3, and the accumulated photocharge is converted into a voltage and output. The pixel selection type MOS transistors of other pixel cells connected to the vertical output Vsig are off, and only one transistor drives the vertical output Vsig. Therefore, the output current of the constant current source MOS transistor 6 that biases the vertical output Vsig becomes the drain current of the source follower depletion type MOS transistor 3 of the selected pixel cell. As described in the first embodiment, the source follower 3 is a depletion type MOS transistor, and is biased by the constant current depletion MOS transistor 6 so that Vgs becomes 0 v when reset.
[0035]
When a pixel is selected, the pixel selection depletion type MOS transistor 10 is turned on and is biased by the drain current of the source follower depletion type MOS transistor 3. When Vgs of the reset MOS transistor 4 is Va, the gate potential of the source follower depletion type MOS transistor 3 is [Vdd−Va]. The gate potential (ΦSEL) of the pixel selection depletion type MOS transistor 10 is the power supply voltage Vdd, and the difference is Vgs = Va of the reset MOS transistor 4. The constant current MOS transistor 6 is set in consideration of the substrate bias effect so that the Vgs of the source follower depletion MOS transistor 6 becomes 0 v. The curve of the line 20 in the Id vs. Vgs characteristic in FIG. Have. Iop3 in FIG. 7 is an operating point set by the drain current of the constant current MOS transistor 6. Although the pixel selection depletion type MOS transistor 10 is biased by Iop3, the gate potential is higher by Va, so that it is affected by the substrate bias effect and shifts to the characteristic of the line 21.
[0036]
That is, Vgs of the pixel selection depletion type MOS transistor 10 does not become 0 v, and a voltage corresponding to Vsel shown in FIG. 7 is generated. However, when an enhancement type MOS is used for this pixel selection MOS transistor, this Vgs generates a voltage VTH larger than Vsel, boosting the drain potential of the source follower MOS transistor 3 and degrading the dynamic range of the output signal. Result.
[0037]
As in the present embodiment, by using the pixel selection depletion type MOS transistor 10 as a selection means, and suppressing Vgs of the pixel selection depletion type MOS transistor 10 to Vsel, the source follower depletion MOS transistor 3 Therefore, it is possible to constitute a pixel readout cell having a large dynamic range and good linearity.
[0038]
Further, instead of the constant current source MOS transistor 6, a constant current source 9 that biases so that the Vgs of the source follower MOS transistor 3 becomes 0v at the time of reset shown in the second embodiment of the present invention is used. The same effect can be obtained even if
[0039]
According to the configuration of the present embodiment, the Vgs voltage drop of the pixel selection depletion type MOS transistor 10 can be suppressed to the minimum, the fall of the drain potential of the source follower 3 can be suppressed, and the source follower depletion type MOS The dynamic range of the transistor 3 is expanded, and it is possible to configure a pixel portion of a CMOS sensor that can ensure a sufficient signal amplitude even at a low voltage.
[0040]
In each of the above-described embodiments, the reference potential is described as the ground potential. However, it goes without saying that the substrate potential and the reference potential operate as a negative power supply voltage.
[0041]
【The invention's effect】
As described above, according to the present invention, in a photoelectric conversion device in which a MOS transistor of a source follower circuit is provided in a pixel, the MOS transistor of the source follower circuit is configured by a depletion type MOS transistor, and further a vertical output A constant current source for biasing a line is composed of a depletion MOS transistor having the same conductivity type as that of the source follower circuit, a constant current source in which the gate and source and back gate potentials are connected to the ground potential, and the depletion type for the constant current source By setting the drain current of the MOS transistor to such a value that Vgs of the depletion type MOS transistor for source follower is biased to 0 V when the gate of the depletion type MOS transistor for source follower is reset, the drain current for the source follower is set. To eliminate the voltage drop between the gate and source of the transistor type MOS transistor, expand the dynamic range of signal output even at low voltage operation, and configure the pixel part of the CMOS sensor with excellent linearity that can secure sufficient signal amplitude It was possible.
[0042]
In addition, the depletion type MOS transistor for constant current source is connected at the same potential with the source and gate connected thereto, and biased to Vgs = 0v, so that a drain current determined by Vgs = 0v flows. Circuits are unnecessary, and the current sources that bias each vertical output line are electrically separated from each other, and fine crosstalk between pixels is suppressed, enabling high-quality image output.
[Brief description of the drawings]
FIG. 1 is a pixel configuration diagram of a first embodiment of the present invention.
FIG. 2 is a characteristic diagram 1 of a depletion MOS transistor used in the present invention.
FIG. 3 is an equivalent circuit diagram at the time of reset according to the first embodiment of the present invention.
FIG. 4 is a characteristic diagram 2 of a depletion MOS transistor used in the present invention.
FIG. 5 is a pixel configuration diagram of a second embodiment of the present invention.
FIG. 6 is a pixel configuration diagram according to a third embodiment of the present invention.
FIG. 7 is a characteristic diagram 3 of a depletion MOS transistor used in the present invention.
FIG. 8 is a conventional pixel configuration diagram.
FIG. 9 is a schematic diagram of a conventional area sensor.
[Explanation of symbols]
1 Photodiode
2 MOS transistor for photocharge transfer
3. Depletion type MOS transistor for source follower
4 Reset MOS transistor
5 MOS transistor for pixel selection
6 Depletion type MOS transistor for constant current source
7 Vertical output line Vsig
8 Voltage limit transistor
9 Constant current source
10 Depletion type MOS transistor for pixel selection
11 MOS transistor
12 MOS transistor
20 Vertical scanning circuit
21 Signal holding means
22 Horizontal transfer MOS transistor
23 Voltage buffer amplifier
24 horizontal scanning circuit

Claims

光電変換素子で発生した光電荷を第一のデプレッション型ＭＯＳトランジスタのゲートを介してソースから信号電位の変化として取り出す光電変換装置において、該第一のデプレッション型ＭＯＳトランジスタが選択手段によって選択された時に、該第一のデプレッション型ＭＯＳトランジスタのバイアス電流を吸収する第二のデプレッション型ＭＯＳトランジスタのＷ／Ｌ（Ｗはゲート幅、Ｌはチャネル長）の比（チャネル比）が該第一のデプレッション型ＭＯＳトランジスタのＷ／Ｌの比よりも小さいことを特徴とする光電変換装置。 In the photoelectric conversion device that extracts the photoelectric charge generated in the photoelectric conversion element from the source as a change in signal potential through the gate of the first depletion type MOS transistor, when the first depletion type MOS transistor is selected by the selection means The ratio (channel ratio) of W / L (W is the gate width, L is the channel length) of the second depletion type MOS transistor that absorbs the bias current of the first depletion type MOS transistor is the first depletion type. A photoelectric conversion device characterized by being smaller than a W / L ratio of a MOS transistor.

該第二のデプレッション型ＭＯＳトランジスタのゲートとソースが同電位であることを特徴とする請求項１に記載の光電変換装置。 2. The photoelectric conversion device according to claim 1, wherein the gate and the source of the second depletion type MOS transistor have the same potential.

該第二のデプレッション型ＭＯＳトランジスタのゲート及びソース電位が該第二のデプレッション型ＭＯＳトランジスタを形成するウェル領域の電位と等しいことを特徴とする請求項１に記載の光電変換装置。 2. The photoelectric conversion device according to claim 1, wherein a gate and a source potential of the second depletion type MOS transistor are equal to a potential of a well region forming the second depletion type MOS transistor.

該第一のデプレッション型ＭＯＳトランジスタのソースに電圧リミッタ手段を設けたことを特徴とする請求項１に記載の光電変換装置。 2. The photoelectric conversion device according to claim 1, wherein a voltage limiter is provided at a source of the first depletion type MOS transistor.

該電圧リミッタ手段のリミット電位が該第一のデプレッション型ＭＯＳトランジスタのしきい値電圧の絶対値に等しいことを特徴とする請求項４に記載の光電変換装置。 5. The photoelectric conversion device according to claim 4, wherein a limit potential of the voltage limiter means is equal to an absolute value of a threshold voltage of the first depletion type MOS transistor.

該第二のデプレッション型ＭＯＳトランジスタのドレイン電流が、該第一のデプレッション型ＭＯＳトランジスタのゲートがリセット手段によりリセットされた時、前記第一のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓが０ｖになる該第一のデプレッション型ＭＯＳトランジスタのドレイン電流と等しくなるように設定されたことを特徴とする請求項１に記載の光電変換装置。 When the drain current of the second depletion type MOS transistor is reset by the reset means, the gate-source voltage Vgs of the first depletion type MOS transistor becomes 0v. The photoelectric conversion device according to claim 1, wherein the photoelectric conversion device is set to be equal to a drain current of the first depletion type MOS transistor.

該第二のデプレッション型ＭＯＳトランジスタのドレイン電流が、該第一のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓを０ｖ近傍にバイアスすることを特徴とする請求項１に記載の光電変換装置。 2. The photoelectric conversion device according to claim 1, wherein the drain current of the second depletion type MOS transistor biases the gate-source voltage Vgs of the first depletion type MOS transistor in the vicinity of 0v.

前記第一のデプレッション型ＭＯＳトランジスタを動作させる選択手段が第三のデプレッション型ＭＯＳトランジスタで構成されていることを特徴とする請求項１に記載の光電変換装置。 2. The photoelectric conversion device according to claim 1, wherein the selection means for operating the first depletion type MOS transistor comprises a third depletion type MOS transistor.

光電変換素子で発生した光電荷を第一のデプレッション型ＭＯＳトランジスタのゲートを介してソースから信号電位の変化として取り出す光電変換装置において、該第一のデプレッション型ＭＯＳトランジスタが選択手段によって読み出し選択された時に、該第一のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓを０ｖ近傍にバイアスする電流源を具備することを特徴とする光電変換装置。 In the photoelectric conversion device that extracts the photoelectric charge generated in the photoelectric conversion element from the source as a change in signal potential through the gate of the first depletion type MOS transistor, the first depletion type MOS transistor is read and selected by the selection means A photoelectric conversion device characterized by comprising a current source that biases the gate-source voltage Vgs of the first depletion type MOS transistor in the vicinity of 0v.

前記電流源は前記第一のデプレッション型ＭＯＳトランジスタのソースに接続され、且つ前記第一のデプレッション型ＭＯＳトランジスタのソースに上記バイアス用に所定のゲート・ソース間電圧Ｖｇｓを有する電圧リミット手段のＭＯＳトランジスタを備えたことを特徴とする請求項９に記載の光電変換装置。 The current source is connected to the source of the first depletion type MOS transistor, and the source of the first depletion type MOS transistor has a predetermined gate-source voltage Vgs for biasing. The photoelectric conversion device according to claim 9, further comprising:

光電変換素子で発生した光電荷を第一のデプレッション型ＭＯＳトランジスタのゲートを介してソースから信号電位の変化として取り出す光電変換装置において、該第一のデプレッション型ＭＯＳトランジスタが選択手段によって読み出し選択された時に、該第一のデプレッション型ＭＯＳトランジスタのドレイン・ソース電流を定電流源に吸収し、前記第一のデプレッション型ＭＯＳトランジスタのゲートと電源電圧間にリセットＭＯＳトランジスタを設け、更に、前記第一のデプレッション型ＭＯＳトランジスタのソースに、該第一のデプレッション型ＭＯＳトランジスタのしきい値電圧の絶対値をリミット電位とする電圧リミット手段を備えたことを特徴とする光電変換装置。In the photoelectric conversion device that extracts the photoelectric charge generated in the photoelectric conversion element from the source as a change in signal potential through the gate of the first depletion type MOS transistor, the first depletion type MOS transistor is read and selected by the selection means Sometimes the drain-source current of the first depletion type MOS transistor is absorbed by a constant current source, a reset MOS transistor is provided between the gate of the first depletion type MOS transistor and a power supply voltage, and A photoelectric conversion device comprising: a voltage limiting means for setting the absolute value of the threshold voltage of the first depletion type MOS transistor as a limit potential at the source of the depletion type MOS transistor.

前記選択手段は所望のゲート・ソース間電圧を有するＭＯＳトランジスタからなることを特徴とする請求項１１に記載の光電変換装置。 12. The photoelectric conversion device according to claim 11, wherein the selection unit includes a MOS transistor having a desired gate-source voltage.

前記第一のデプレッション型ＭＯＳトランジスタはＮ型のＭＯＳトランジスタであり、前記リミット電位は前記第一のデプレッション型ＭＯＳトランジスタのThe first depletion type MOS transistor is an N type MOS transistor, and the limit potential is equal to that of the first depletion type MOS transistor. ゲート電圧を負にしない電位であることを特徴とする請求項１１に記載の光電変換装置。The photoelectric conversion device according to claim 11, wherein the photoelectric conversion device has a potential that does not make the gate voltage negative.