JP4242510B2

JP4242510B2 - Solid-state imaging device and driving method thereof

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Publication number: JP4242510B2
Application number: JP12591099A
Authority: JP
Inventors: 淳一中村
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 1999-05-06
Filing date: 1999-05-06
Publication date: 2009-03-25
Anticipated expiration: 2019-05-06
Also published as: JP2000324396A

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子に係り、特に、リセット雑音を発生させないようにした画素構造を有する固体撮像素子およびその駆動方法に関する。
【０００２】
【従来の技術】
従来、図１４、図１５に示すような画素構造、およびポテンシャルを有した固体撮像素子として、文献ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏｌ．４２，ｎｏ．９，ｐｐ．１６９３−１６９４，Ｓｅｐｔｅｍｂｅｒ１９９５に開示されているＳｉｍｐｌｅＦｌｏａｔｉｎｇＧａｔｅ（以下、ＳＦＧと記す）Ｐｉｘｅｌと呼ばれるものが知られている。
【０００３】
すなわち、図１４において、１はｐ型基板（基板電位に固定）、２はｎ⁺ドレイン、３はゲート、４はｎ⁺ソース、５は結合容量（Ｃ₀）、６はフォトゲート（ＰＧ）、７はバリアゲート（ＢＧ）、８はドレイン電圧（Ｖ_DD）、９はバリアゲートバイアス電圧（Ｖ_BG）、１０は行選択線、１１は垂直信号線、１２はＳＦＧ画素である。
【０００４】
勿論、この場合、ｎ型基板にｐウェルを形成するようにしてしてもよい。
【０００５】
そして、図１５の（ａ）に示すように、信号電荷積分期間中、行選択線１０は積分電圧Ｖ_INTにバイアスされる。
【０００６】
また、受光部としてのＭＯＳダイオードを構成するフォトゲート（ＰＧ）６下には、電位井戸が形成され、そこに信号電荷（電子）が蓄積される。
【０００７】
このフォトゲート（ＰＧ）６とドレイン２間はＤＣバイアスされたバリアゲート（ＢＧ）７により分離される。
【０００８】
結合容量（Ｃ₀）５とフォトゲート（ＰＧ）６の間の浮遊ノ一ド（フローティングゲートＦＧ）電位が増幅用ＭＯＳＦＥＴのゲート３に印加される。
【０００９】
垂直信号線１１は、この信号電荷積分期間中、不要な電力消費を避けるため、増幅用ＭＯＳＦＥＴがオンしないようにバイアスされることが望ましい。
【００１０】
また、図１５の（ｂ）に示すように、次の信号読み出し期間に、行選択線１０は積分電圧Ｖ_RDにバイアスされる。
【００１１】
このとき、垂直信号線１１は負荷トランジスタ１３（図１６、図１８参照）に接続され、画素内の増幅用トランジスタとでソースフォロワを構成する。
【００１２】
その出力電圧は、積分信号電荷量で決まるフローティングゲート電位に応じた電位となる。
【００１３】
この場合、図１６に示すように、信号読み出し期間、選択された行以外の画素内増幅トランジスタのゲート（…３ｉ，３ｉ−１，３ｉ＋１，３ｉ＋２…）にもそれぞれの画素の蓄積電荷量に応じた電位（…Ｖｉ，Ｖｉ−１，Ｖｉ＋１，Ｖｉ＋２…）がかかっている。
【００１４】
ここで、増幅用ＭＯＳＦＥＴの出力電流はゲート−ソース電圧の二乗に比例するため、選択された行の画素内増幅トランジスタのゲート電位が同一列上の画素内増幅トランジスタのゲート電位の中で最も高くなるようにすれば、出力電圧は、選択行にあるＭＯＳＦＥＴからの寄与がドミナントになる。
【００１５】
そして、行選択線１０に読み出し電圧Ｖ_RDを印加することにより、選択された行の画素内増幅トランジスタのゲート電位が同一列上画素増幅トランジスタのグート電位の中で最も高くなるようにし、選択された行の画素信号が得られるようしている。
【００１６】
また、図１５の（ｃ）に示すように、蓄積電荷リセット期間には、行選択線１０は積分電圧Ｖ_RSにバイアスされ、フォトゲート（ＰＧ）６下に蓄積されていた信号電荷はバリアゲート（ＢＧ）７を介してドレイン２に排出される。
【００１７】
この動作モードでは、電荷を完全に排出することができるので、リセットノイズは発生しない。
【００１８】
図１７は、図１８に示すように構成されるイメージセンサの動作に必要なパルスタイミングを示している。
【００１９】
このイメージセンサは、水平ブランキング期間Ｈ−ＢＬに、画素内のＭＯＳＦＥＴの閾値電圧のばらつきによつて生じる固定パターン雑音（ＦＰＮ）をオンチップで抑圧する動作を行う。
【００２０】
図１８は、このＦＰＮ抑圧回路の一例として、ＩＥＥＥＪｏｕｒｎａｌｏｆＳ０ｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．３１，ｎｏ．１２，ｐｐ．２０４６−２０５０に開示されているイメージセンサのブロック図を示している。
【００２１】
すなわち、図１８に示すように、垂直走査回路ＶＳＣから出力される垂直選択パルスはレベルミックス回路ＬＭＣにて、図１７に示した３値（Ｖ_INT，Ｖ_RD，Ｖ_RS）の行選択信号を発生させる。
【００２２】
水平ブランキング期間Ｈ−ＢＬにおいて、まず、行選択線にＶ_RDを印加し、パルスφＳ_SHSをＨとして、容量Ｃ_Sにオフセット電圧分を含んだ信号レベルをサンプルホールドする。
【００２３】
次に、行選択線にＶ_RSを印加し、画素をリセットする。
【００２４】
次に、もう一度、行選択線にＶ_RDを印加し、パルスφ_SHRをＨとして、容量Ｃ_Rにオフセットレベルをサンプルホールドする。
【００２５】
読いて、水平走査期間に、水平走査回路ＨＳＣから水平選択パルスを順次発生させ容量Ｃ_S，Ｃ_Rに保持された電荷を同時に読み出して、図示しない差動回路により信号成分だけを取り出すようにする。
【００２６】
このような動作により、図１８に示すように構成されるイメージセンサの各画素１２毎にばらつくオフセット成分を除去することができる。
【００２７】
【発明が解決しようとする課題】
ところで、上述したようなリセット雑音を発生させないようにした画素構造を有する固体撮像素子は、その画素構造が比較的簡単であるため、画素の微細化に適している。
【００２８】
また、上述したような画素構造を有する固体撮像素子は、非破壊読み出し可能、ブルーミングに強いといつた特徴に加え、信号電荷のリセット動作を完全転送モードで行うため、リセットノイズが発生しないという大きな特徴がある。
【００２９】
しかしながら、上述したような画素構造を有する固体撮像素子は、その構成上、電荷一電圧変換効率Ｓと飽和信号電荷数Ｎｓａｔとが互いにトレード−オフの関係にある。
【００３０】
ここで、Ｃ_PG，Ｃ_dep，Ｃ₀，Ｃ_gは、それぞれフォトゲート容量、空乏層容量、結合容量、ゲート容量、α＝Ｃ_dep／Ｃ_PG、β＝Ｃ₀／Ｃ_PG、γ＝Ｃ_g／Ｃ_PGとすると共に、ζ，ξそれぞれ変調度としたとき、電荷一電圧変換効率Ｓおよび飽和信号電荷数Ｎｓａｔは、それぞれ以下の式で表せる。
【００３１】
【数１】

【００３２】
上式から分かるように、上述したような画素構造を有する固体撮像素子は、画素サイズが縮小され、Ｃ_PGが小さくなると、感度Ｓは増大するが、飽和信号電荷数が取れずダイナミックレンジが低下するという問題がある。
【００３３】
もうーつの問題は、読み出し時に、同一列上の非選択画素の出力が選択画素出力に影響しないようにするため、積分電圧Ｖ_INT、読み出し電圧Ｖ_RD、バリアゲート電圧Ｖ_BGの設定に制限が加わり、その結果、ダイナミックレンジを減少させてしまうことである。
【００３４】
この場合、読み出したい行の垂直選択線１１には読み出し電圧Ｖ_RDが印加されるが、非選択行の増幅トランジスタも完全にＯＦＦしているわけではない。
【００３５】
ただ、ＭＯＳＦＥＴの出力電流がそのゲート−ソース電圧の二乗に比例するため、同一列共通に負荷トランジスタ１３が接続された回路の出力電圧に対して、選択行にあるＭＯＳＦＥＴからの寄与がドミナントになるのである。
【００３６】
従って、選択行にあるＭＯＳＦＥＴからの寄与がドミナントになるように、つまり、選択画素のゲート−ソース電圧が同一列上にある他のＭＯＳＦＥＴのゲートーソース電圧よりも十分に大きくなるように、バイアス値を設定しなければならない。
【００３７】
本発明は、上記の事情に鑑みてなされたもので、リセット雑音を発生させないようにした画素構造を有する固体撮像素子およびその駆動方法において、上述したような従来の技術による問題を除去すると共に、ダイナミックレンジを拡大することができるようにした固体撮像素子およびその駆動方法を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明によると、上記課題を解決するために、
（１）直列に制御容量が接続された第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記受光部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタとを有する画素構造を半導体基板上に複数形成して成る固体撮像素子を駆動する方法であり、
上記バリアゲート部の電位を、受光積分時とリセット時で、異なる値とすることを特徴とする固体撮像素子駆動方法が提供される。
【００３９】
また、本発明によると、上記課題を解決するために、
（２）複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、
第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接し、直列に制御容量が接続された第２のＭＯＳダイオードより成る電荷電圧変換部と、
上記電荷電圧変換部に隣接した第３のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタ部とを有し、
上記電荷電圧変換部、上記バリアゲート部、上記ＭＯＳトランジスタ部は遮光されていることを特徴とする固体撮像素子が提供される。
【００４０】
また、本発明によると、上記課題を解決するために、
（３）複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、
第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るトランスファーゲート部と、
上記トランスファーゲート部に隣接し、直列に制御容量が接続された第３のＭＯＳダイオードより成る電荷電圧変換部と、
上記電荷電圧変換部に隣接した第４のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソ一スが出力線に接続されたＭＯＳトランジスタ部とを有し、
上記トランスファーゲート部、上記電荷電圧変換部、上記バリアゲート部、上記ＭＯＳトランジスタ部は遮光されていることを特徴とする固体撮像素子が提供される。
【００４１】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態について説明する。
【００４２】
（第１の実施の形態）
図１は、本発明により改良されたＳＦＧ画素の第１の実施の形態を示す。
【００４３】
図１において、前述した図１４と同様に構成される部分については同一符号を付すものとする。
【００４４】
この第１の実施の形態によると、直列に制御容量（Ｃ₀）５が接続された第１のＭＯＳダイオードより成る受光部１０１と、上記受光部１０１に隣接した第２のＭＯＳダイオードより成るバリアゲート部１０２（７）と、ドレイン２が上記バリアゲート部１０２に隣接し、ゲート３が上記受光部１０１と短絡され、ソース４が出力線１１に接続されたＭＯＳトランジスタ１０３とを有するＳＦＧ画素構造１２Ａを半導体基板１上に複数形成して成る固体撮像素子を駆動する方法であり、上記バリアゲート部１０２（７）の電位を、受光積分時とリセット時で、異なる値とすることを特徴とする固体撮像素子駆動方法が提供される。
【００４５】
そして、この第１の実施の形態では、飽和電荷量を増大させるために、バリアゲート部１０２に直流バイアスを印加するのでなく、積分、読み出し、リセットの各状態に応じたパルスφ_BG（２３）によってバイアス値を変化させる。
【００４６】
すなわち、積分期間中はブルーミング抑圧するのに必要最低限のポテンシャル井戸を形成し、フォトゲート（ＰＧ）６下のポテンシャル井戸とのポテンシャル差をなるべく大きくとるようにする。
【００４７】
リセット期間中は、深いポテンシャル井戸を形成し、フォトゲート（ＰＧ）６下に蓄積された信号電荷がドレイン２により効率よく排出されるようにする。
【００４８】
このようにして、積分、読み出し、リセットの各状態に応じたパルスφ_BG（ライン２３）によってバイアス値を変化させるようにすると、効果は上述した式より明らかであるように、飽和電荷量を増大させることにより、ダイナミックレンジが低下するという従来の技術による問題を除去してダイナミックレンジを拡大することができる。
【００４９】
（第２の実施の形態）
この第２の実施の形態では、上述した第１の実施の形態において、行の選択性を向上させるため、画素内のＭＯＳＦＥＴ１０３の閾値電圧を大きくする。
【００５０】
（第３の実施の形態）
（ＩｍｐｒｏｖｅｄＳｉｍｐｌｅＦｌｏａｔｉｎｇＧａｔｅＰｉｘｅｌ）ＳＦＧ画素においては、上述したように、電荷一電圧変換効率Ｓと飽和信号電荷数Ｎｓａｔはトレード−オフの関係がある。
【００５１】
すなわち、画素サイズがスケールされると、電荷一電圧変換効率Ｓは大きくなるが、飽和信号電荷数Ｎｓａｔは小さくることにより、ダイナミックレンジが低下する。
【００５２】
そこで、この第３の実施の形態によると、上述したようなトレード−オフの関係を避けるため、ＳＦＧ画素において光電変換領域・電荷蓄積領域と電荷一電圧変換領域を分離するようにした改良ＳＦＧ画素構造を有する固体撮像素子が提供される。
【００５３】
図２は、この第３の実施の形態によって改良されたＳＦＧ画素構造を有する固体撮像素子を示している。
【００５４】
図２において、前述した図１４および図１と同様に構成される部分については同一符号を付すものとする。
【００５５】
この第１の実施の形態によると、複数の画素構造を半導体基板上に形成して成る固体撮像素子であり、上記画素構造は、第１のＭＯＳダイオードより成る受光部と、上記受光部に隣接し、直列に制御容量（Ｃ₀）５が接続された第２のＭＯＳダイオードより成る電荷電圧変換部１０４と、上記電荷電圧変換部に隣接した第３のＭＯＳダイオードより成るバリアゲート部１０２（７）と、ドレイン２が上記バリアゲート部１０２に隣接し、ゲート３が上記電荷電圧変換部１０４と短絡され、ソース４が出力線１１に接続されたＭＯＳトランジスタ部１０３とを有し、上記電荷電圧変換部１０４、上記バリアゲート部１０２、上記ＭＯＳトランジスタ部１０３とが遮光状態になされていることを特徴とする固体撮像素子が提供される。
【００５６】
この場合、光電変換領域・電荷蓄積領域はできる限り大きくし、電荷一電圧変換領域の容量を小さく設計するものとする。
【００５７】
このように改良されたＳＦＧ画素構造を有する固体撮像素子に対しては、後述するような幾つかの駆動方法が考えられる。
【００５８】
（第４の実施の形態）
（駆動方法１：ＰＧをアキュミュレーション状態にＤＣバイアスして暗電流を低減する）
図３は、この第４の実施の形態によるフォトゲート（ＰＧ）６をアキュミュレーション状態にＤＣバイアスして暗電流を低減する駆動方法１に対するポテンシャル図を示している。
【００５９】
この状態では、フォトゲート（ＰＧ）６は負にバイアスされ、フォトゲート（ＰＧ）６下のＳｉ界面は正孔が蓄積された状態になり、界面での暗電荷の発生はない。
【００６０】
図３の（ａ）に示すように、積分期間中、コントロールゲート（ＣＧ）ライン（φ_CG）１０はＶ_INTにバイアスされ、フォトゲート（ＰＧ）６下で光電変換された信号電荷は面積の小さいフローティングゲート（ＦＧ）下に流れ込み、蓄積されるようになる。
【００６１】
また、図３の（ｂ）に示すように、読み出し時には、コントロールゲートライン（φ_CG）１０はＶ_RDにバイアスされ、ＭＯＳＦＥＴ１０３をＯＮさせ、このときのフローティングゲート（ＦＧ）の電位に応じた出力電圧が垂直信号線１１に現われる。
【００６２】
また、図３の（ｃ）に示すように、リセット時には、コントロールゲートラインφ_CG１０はＶ_RSにバイアスされ、フローティングゲート（ＦＧ）下に蓄積された信号電荷はバリアゲート（ＢＧ）７を通ってドレイン２に排出される。
【００６３】
なお、この駆動方法１によるイメージセンサの動作に必要なパルスタイミングは、前述した図１７と同じなので省略する。
【００６４】
この駆動方法１の場合、飽和信号電荷数は次に述べる駆動方法２をとった場合に比べて小さくなるが、暗電流の多生は抑圧されるので、低照度物体の高感度撮像に向いている。
【００６５】
（第５の実施の形態）
（駆動方法２：ＰＧ，ＣＧともにパルス駆動し、光電変換特性にニー特性を持たせると共に、ダイナミックレンジを拡大する）
図４は、この第５の実施の形態による駆動方法２に対するポテンシャル図を示している。
【００６６】
図４の（ａ）に示すように、積分期間中、フォトゲート（ＰＧ）６は積分電圧Ｖ_{PG, INT}に、ＣＧラインφ_CG１０も積分電圧Ｖ_{CG, INT}にバイアスされる。
【００６７】
フォトゲート（ＰＧ）６下で光電変換された信号電荷（電子）はフローティングゲート（ＦＧ）下に流れ込み、蓄積される。
【００６８】
フローティングゲート（ＦＧ）下のポテンシャル井戸が満杯になると信号電荷はフォトゲート（ＰＧ）６下のポテンシャル井戸にも蓄積されようになる。
【００６９】
さらに、フォトゲート（ＰＧ）６下のポテンシャル井戸が満杯になると信号電荷はバリアゲート（ＢＧ）７を通してドレイン２に排出される。
【００７０】
従って、ブルーミングは発生しない。
【００７１】
また、図４の（ｂ）に示すように、読み出し時には、コントロールゲートライン（φ_CG）１０はＶ_CG, _RDにバイアスされ、ＭＯＳＦＥＴ１０３をＯＮさせ、このときのフローティングゲート（ＦＧ）の電位に応じた出力電圧が垂直信号線１１に現われる。
【００７２】
また、図４の（ｃ）に示すように、リセット時には、コントロールゲートラインφ_CG１０はＶ_CG, _RSにバイアスされ、フローティングゲート（ＦＧ）下に蓄積された信号電荷はバリアゲート（ＢＧ）７を通ってドレイン２に排出される。
【００７３】
フォトゲート（ＰＧ）６下のポテンシャル井戸が満杯になるまでの光量に対する電荷一電圧変換容量は、フローティングゲート（ＦＧ）下のポテンシャル井戸が満杯になるまでの光量に対する電荷一電圧変換容量よりも大きくなる。
【００７４】
図５は、この駆動方法２による光電変換特性を示している。
【００７５】
図６は、この駆動方法２によるイメージセンサ動作に必要なパルスタイミングを示している。
【００７６】
このパルスタイミングでは、画素内のＭＯＳＦＥＴ１０３の閾値電圧のばらつきによつて生じる固定パターン雑音（ＦＰＮ）をオンチップで抑圧する動作を仮定している。
【００７７】
その動作は、図１７、図１８に準じて説明されるので省略する。
【００７８】
（第６の実施の形態）
（駆動方法３：ＰＧ、ＣＧともにパルス駆動し、行選択性を向上させる）
第６の実施の形態による駆動方法３では、フォトゲート（ＰＧ）６，コントロールゲート（ＣＧ）ライン１０ともパルス駆動して、行選択性を向上させる。
【００７９】
図７は、この駆動方法３に対するポテンシャルを示している。
【００８０】
図７の（ａ）に示すように、積分期間中、フォトゲート（ＰＧ）６は積分電圧Ｖ_PG,INTに、コントロールゲート（ＣＧ）１０はリセット電圧Ｖ_CG,RSにバイアスされる。
【００８１】
そして、フォトゲート（ＰＧ）６下で光電変換された信号電荷（電子）は、フォトゲート（ＰＧ）６下のポテンシャル井戸に蓄積される。
【００８２】
この積分期間中に、このポテンシャル井戸から溢れ出たた電子はバリアゲート（ＢＧ）７を通してドレインに排出される（オーバーフロー動作）。
【００８３】
また、図７の（ｂ）に示すように、読み出し時には、コントロールゲート（ＣＧ）１０をＶ_CG,RDにバイアスし、やや遅れてフォトゲート（ＰＧ）６を接地（ＧＮＤ）に落とすと、フォトゲート（ＰＧ）６下に蓄積された信号電荷はＦＧ下に転送されると共に、ＭＯＳＦＥＴ１０３はＯＮし、このときのフローティングゲート（ＦＧ）の電位に応じた出力電圧が垂直信号線１１に現われる。
【００８４】
この駆動方法３をとつた場合には、非選択行のコントロールゲート（ＣＧ）ライン１０はリセット電圧Ｖ_CG,RSにバイアスされているので、非選択行上の画素１２Ｂ内にあるＭＯＳＦＥＴ１０３はＯＦＦしている。
【００８５】
従って、従来の技術および上記実施の形態で問題となっていた行選択に関わる欠点は除去される。
【００８６】
図８は、この駆動方法３をとつた場合のイメージセンサ動作に必要なパルスタイミングを示している。
【００８７】
このパルスタイミングでは、画素内のＭＯＳＦＥＴ１０３の閾値電圧ばらつきによって生じる固定パターン雑音（ＦＰＮ）をオンチップで抑圧する動作を仮定している。
【００８８】
その動作は、図１７，図１８に準じて説明されるので省略する。
【００８９】
（第７の実施の形態）
図９は、第７の実施の形態による改良されたＳＦＧ画素構造を有する固体撮像素子を示している。
【００９０】
図９において、前述した図１４および図１、図２と同様に構成される部分については同一符号を付すものとする。
【００９１】
この第７の実施の形態によると、複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、第１のＭＯＳダイオードより成る受光部１０１と、上記受光部１０１に隣接した第２のＭＯＳダイオードより成るトランスファーゲート部１０５と、上記トランスファーゲート部１０５に隣接し、直列に制御容量（Ｃ₀）５が接続された第３のＭＯＳダイオードより成る電荷電圧変換部１０４と、上記電荷電圧変換部１０４に隣接した第４のＭＯＳダイオードより成るバリアゲート部１０２（７）と、ドレインが上記バリアゲート部７に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソ一スが出力線に接続されたＭＯＳトランジスタ部１０３とを有し、上記トランスファーゲート部１０４、上記電荷電圧変換部１０４、上記バリアゲート部１０２、上記ＭＯＳトランジスタ部１０３は遮光されていることを特徴とする固体撮像素子１２Ｃが提供される。
【００９２】
すなわち、この図９に示す改良ＳＦＧ画素構造は、前述した第３の実施の形態による改良されたＳＦＧ画素構造の画素にさらにもう一つの電荷転送ゲート（トランスファーゲート）１０５を加え、画素１２Ｃ内に２つの電荷蓄積領域を持たせたものである。
【００９３】
図１０は、この第７の実施の形態による固体撮像素子１２Ｃの通常動作時のポテンシャル図を示している。
【００９４】
図１０の（ａ）に示すように、積分期間中は、フォトゲート（ＰＧ）６下にポテンシャル井戸を形成し、信号電荷を蓄積する。
【００９５】
トランスファーゲート１０５、フローティングゲート（ＦＧ）下はブルーミングを抑圧するのに必要最低限のレベルに空乏化させる。
【００９６】
また、図１０の（ｂ）に示すように、一定の積分期間後、フォトゲート（ＰＧ）６のバイアスを落とし、ポテンシャル井戸を浅くし、また、トランスファーゲート１０５をオンさせてフォトゲート（ＰＧ）６下に蓄積された信号電荷をフローティングゲート（ＦＧ）下に転送する。
【００９７】
また、図１０の（ｃ）に示すように、読み出し時には、トランスファーゲート１０５をオフし、行選択線１０をＶ_CG,RDにバイアスして選択行上にある画素の信号レベルを読み出す。
【００９８】
また、図１０の（ｄ）に示すように、リセット時には、行選択線１０をＶ_CG,RSにバイアスしてフローティングゲート（ＦＧ）下に蓄積された信号電荷をドレイン２に排出する。
【００９９】
この画素構造では、フォトゲート（ＰＧ）６下、フローティングゲート（ＦＧ）下のポテンシャル井戸に通常の積分時間および短積分時間に対応した電荷を蓄積し、本発明の出願人と同一出願人による特願平１０−２７９３１４号に開示された構成による増幅型固体撮像素子を用いた撮像装置で、それらを同時に読み出して信号処理することにより、イメージセンサとしてのダイナミックレンジを拡大することができる。
【０１００】
すなわち、この特願平１０−２７９３１４号に開示した構成による増幅型固体撮像素子を用いた撮像装置は、光電変換部と、該光電変換部で生成された信号電荷を蓄積する第１の蓄積部と、該第１の蓄積部から転送された信号電荷を蓄積する遮光された第２の蓄積部と、第１の蓄積部から第２の蓄積部へ信号電荷を転送する転送部と、第１及び第２の蓄積部を初期化する初期化手段と、第２の蓄積部の信号電荷を増幅して読み出す信号読み出し部とからなる画素を複数個配列してなる画素アレイと、前記画素の第１及び第２の蓄積部の初期化を解除してから第１の所定時）間後に転送部を動作させて第１の蓄積部の信号電荷を第２の蓄積部へ転送させ、前記初期化解除から第１の所定時開より長い第２の所定時間後に読み出し部により第２の蓄積部の第１の信号電荷を増幅して読み出し、次いで転送部を再度動作させて第１の蓄積部の信号電荷を第２の蓄積部へ転送させたのち、読み出し部により第２の蓄積部の第２の信号電荷を増幅して読み出す駆勤制御手段と、読み出された前記第１の信号電荷に基づく画像信号と第２の信号電荷に基づく画像信号とを合成して広いダイナミックレンジ画像信号を生成する合成手段とを備えていることを特徴とする。
【０１０１】
このような構成の画素アレイと駆動制御手段を設け、画素内の第２の蓄積部を、短時間の第１の所定時間の露光に対する信号電荷を最長１フレーム期間保持するアナログメモリとして利用することにより、画素アレイの端部に設けるメモリ領域、あるいはオフチップのメモリやディレイラインを必要とせずに、広ダイナミックレンジ合成画像の生成可能な増幅型固体撮像素子を用いた撮像装置を実現することができる。
【０１０２】
図１１は、この特願平１０−２７９３１４号に開示された構成による増幅型固体撮像素子を用いた撮像装置の概略構成を示すブロック図である。
【０１０３】
図１１において、２０１は増幅型固体撮像素子、２０２は増輻型固体撮像素子２０１を駆動するタイミングパルスを発生するタイミングジェネレータ、２０３は増幅型固体撮像素子２０１から出力される短時間露光画像信号及び長時間露光画像信号を合成処理して広ダイナミックレンジ合成画像を生成するための合成回路、２０４は各部の制御を行うＣＰＵである。
【０１０４】
図１２は、図１１における増幅型固体撮像素子の画素アレイの単一画素及びＦＰＮ（固定パターンノイズ）抑圧読み出し回路部分の構成を示す回路構成を示す図である。
【０１０５】
図１２において、２１１はフォトダイオード、Ｃ１は該フォトダイオード２１１で生成された信号電荷を蓄積する第１の蓄積容量（フォトダイオードの寄生容量）、Ｃ２は第１の蓄積容量Ｃ１から転送される信号電荷を蓄積する遮光された第２の蓄積容量、２１２は第１の蓄積容量Ｃ１から第２の蓄積容量Ｃ２へ信号電荷を転送するパルスφ_ＴＸで駆動される転送用ＭＯＳトランジスタ、２１３は第２の蓄積容量Ｃ２を初期化するパルスφ_ＲＳで駆動されるリセット用ＭＯＳトランジスタ、２１４は第２の蓄積容量Ｃ２に蓄積された信号電荷を増幅する増幅用ＭＯＳトランジスタ、２１５は増幅された信号電荷を垂直信号線２１６に読み出すパルスφ_ＲＤで駆動される読み出し用ＭＯＳトランジスタで、これらの素子で画素を構成しており、この構成の画素をマトリクス状に配列して画素アレイを構成している。
【０１０６】
また、図１２において、２１−１は垂直信号線２１６に読み出された信号を第１のクランプ容量Ｃ_Ｃ１に転送する第１の転送スイッチ、２２−１はクランプパルスφ_ＣＬ１で駆動される第１のクランプトランジスタ、２３−１はサンプルホールドパルスφ_ＳＨ１で駆動される第１のサンプルホールドスイッチ、Ｃ_Ｈ１は第１のホールド容量、２４−１は水平選択パルスφ_Ｈで駆動される第１の水平選択スイッチで、これらの素子で短時間露光画像信号のＦＰＮ抑圧読み出し回路を構成している。
【０１０７】
また、図１２において、２１−２は同じく垂直信号線２１６に読み出された信号を第２のクランプ容量Ｃ_Ｃ２に転送する第２の転送スイッチ、２２−２はクランプパルスφ_ＣＬ２で駆動される第２のクランプトランジスタ、２３−２はサンプルホールドパルスφ_ＳＨ２で駆動される第２のサンプルホールドスイッチ、Ｃ_Ｈ２は第２のホールド容量、２４−２は水平選択パルスφ_Ｈで駆動される第２の水平選択スイッチで、これらの素子で長時間露光画像信号のＦＰＮ抑圧読み出し回路を構成している。
【０１０８】
そして、これらの短時間露光画像信号のＦＰＮ抑圧読み出し回路及び長時間露光画像信号のＦＰＮ抑圧読み出し回路は、それぞれ画素アレイの列毎に設けられている。
【０１０９】
なお、図１２において、２２５は垂直信号線２１６に接続されている電流源であり、画素内の増幅用ＭＯＳトランジスタ２１４と読み出し用ＭＯＳトランジスタ２１５を介してソースフォロア回路を構成している。
【０１１０】
次に、このように構成されている画素及びＦＰＮ抑圧読み出し回路の動作を、図１３に示すタイミングチャートを参照しながら説明する。
【０１１１】
まず、水平ブランキング期間のタイミング（１）において、読み出しパルスφ_ＲＤ、転送パルスφ_Ｔ１、クランプパルスφ_ＣＬ１、サンプルホールドパルスφ_ＳＨ１をＯＮすることにより、画素の第２の蓄積容量Ｃ２に蓄積された積分時間Ｔ１（短時間露光）に対する信号Ｖ_Ｔ１を読み出す。
【０１１２】
第１のクランプ容量Ｃ_Ｃ１の一端はＶ_Ｔ１に、他端はクランプ電圧Ｖ_ＣＬにチャージされる。
【０１１３】
また、第１のホールド容量Ｃ_Ｈ１もクランプ電圧Ｖ_ＣＬにチャージされる。
【０１１４】
次いで、タイミング（２）において、リセットパルスφ_ＲＳをＯＮとして、画素の第２の蓄積容量Ｃ２、すなわち増幅用ＭＯＳトランジスタ２１５の入力端をリセットする。
【０１１５】
次いで、タイミング（３）において、読み出しパルスφ_ＲＤ、転送パルスφ_Ｔ１、サンプルホールドパルスφ_ＳＨ１をＯＮとして、画素のリセット直後のオフセット電圧Ｖ_ＯＦＦを読み出す。
【０１１６】
このとき、第１のホールド容量Ｃ_Ｈ１には、ＦＰＮの除去された積分時間Ｔ１（短時間露光に相当）に対する信号〔Ｖ_ＣＬ一α（Ｖ_Ｔ１−Ｖ_ＯＦＦ）〕が保持される。
【０１１７】
ここで、αは、ほぼクランプ容量Ｃ_Ｃ，ホールド容量Ｃ_Ｈで決定される係数である。
【０１１８】
また、このタイミング（３）においては、同時に転送パルスφ_Ｔ２、クランプパルスφ_ＣＬ２サンプルホールドパルスφ_ＳＨ２をＯＮとして、画素のオフセット電圧Ｖ_ＯＦＦを第２のクランプ容量Ｃ_Ｃ２の一端に伝え、第２のホールド容量Ｃ_Ｈ２をクランプ電圧Ｖ_ＣＬにチャージする。
【０１１９】
次に、タイミング（４）において、転送パルスφ_ＴＸをＯＮとして、画素において第１の蓄積容量Ｃ１に蓄積された積分時間（Ｔ２−Ｔ１）（長時間露光に相当）に対する信号を第２の蓄積容量Ｃ２に転送する。
【０１２０】
ついで、タイミング（５）において、読み出しパルスφ_ＲＤ転送パルスφ_Ｔ２、サンプルホールドパルスφ_ＳＨ２をＯＮとして、画素において第２の蓄積容量Ｃ２に転送された積分時間（Ｔ２−Ｔ１）に対する信号Ｖ_Ｔ２を読み出す。
【０１２１】
このとき、第２のホールド容量Ｃ_Ｈ２には、ＦＰＮの除去された積分時間（Ｔ２−Ｔ１）に対する信号〔Ｖ_ＣＬ−α（Ｖ_ＯＦＦ−Ｖ_Ｔ２）〕が保持される。
【０１２２】
次いで、タイミング（６）において、転送パルスφ_ＴＸ及びリセットパルスφ_ＲＳをＯＮとして、画素をリセットする。
【０１２３】
続いて、水平走査期間のタイミング（７）において、画素の積分期間Ｔ１に入り、タイミング（８）において、転送パルスφ_ＴＸをＯＮにして、積分期間Ｔ１において第１の蓄積容量Ｃ１に蓄積された信号電荷を第２の蓄積容量Ｃ２に転送する。
【０１２４】
なお、タイミング（８）の直前にリセットパルスφ_ＲＳを印加し、第２の蓄積容量Ｃ２を再度リセットしてもよい。
【０１２５】
また、この水平走査期間においては、第１及び第２のホールド容量Ｃ_Ｈ１，Ｃ_Ｈ２に保持されているＦＰＮの除去されている積分期間Ｔ１（短時間露光）に対する信号と、同じくＦＰＮの除去されている積分期間（Ｔ２−Ｔ１）（長時間露光に相当）に対する信号とを、第１及び第２の水平選択スイッチ２４−１，２４ー２を水平選択パルスφ_Ｈで同時にＯＮとして、同時に読み出し、合成回路３で合成処理して広ダイナミックレンジ画像信号の生成を開始させるようになっている。
【０１２６】
そして、上述したような実施の形態で示した本発明には、特許請求の範囲で示した請求項１乃至３以外にも、以下のような付記１乃至１２として示すような発明が含まれている。
【０１２７】
（付記１）直列に制御容量が接続された第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記受光部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタとを有する画素構造を半導体基板上に複数形成して成る固体撮像素子を駆動する方法であり、
上記バリアゲート部の電位を、受光積分時とリセット時で、異なる値をとる矩形波パルスで駆動することを特徴とする固体撮像素子駆動方法。
【０１２８】
（付記２）上記バリアゲート部の電位の駆動において、バリアゲート下の表面電位が受光積分時において、受光部ＰＧ下の信号電荷がない場合の半導体表面電位よりも浅くリセット時において、受光部ＰＧ下の信号電荷がない場合の半導体表面電位よりも深くする
ことを特徴とする付記１記載の固体撮像素子の駆動方法。
【０１２９】
（付記３）上記受光部は上記電荷電圧変換部より広い面積を占めることを特徴とする請求項２記載の固体撮像素子。
【０１３０】
（付記４）請求項２または付記３記載の固体撮像素子を駆動する方法であり、上記受光部下の領域を信号電荷とは逆極性の電荷蓄積状態に保つことを特徴とする固体撮像素子駆動方法。
【０１３１】
（付記５）請求項２または付記３記載の固体撮像素子を駆動する方法であり、上記受光部を負にバイアスして、Ｓｉ界面に正孔を蓄積させることを特徴とする固体撮像子駆動方法。
【０１３２】
（付記６）請求項２または付記３記載の固体撮像素子を駆動する方法であり、上記受光部を負にバイアスして、Ｓｉ界面に正孔を蓄積させるとともに、
受光積分時において、上記受光部で発生した電荷は電位差により上記電荷電圧変換部に移動して蓄積され、
読み出し時において、上記電荷電圧変換部の電位を変動させて上記ＭＯＳトランジスタ部をオン状態にしてソースより出力を取り出し、
リセット時において、上記電荷電圧変換部の電位を変動させて、蓄積された電荷を上記バリアゲート部を経由して上記ＭＯＳトランジスタ部のドレインに移動させる
ことを特徴とする固体撮像素子駆動方法。
【０１３３】
（付記７）請求項２または付記３記載の固体撮像素子を駆動する方法であり、受光積分時において、上記受光部に第１のポテンシャル井戸を形成し、かつ上記電荷電圧変換部に上記第１のポテンシャル井戸より深い第２のポテンシャル井戸を形成することを特徴とする固体撮像子の駆動力法。
【０１３４】
（付記８）請求項２または付記３記載の固体撮像素子を駆動する方法であり、受光積分時において、上記受光部に第１のホテンシャル井戸を形成し、かつ上記電荷電庄変換部に上記第１のポテンシャル井戸より深い第２のポテンシャル井戸を形成し、上記受光部に発生した電荷をまず上記第２のポテンシャル井戸に蓄積し、上記第２のポテンシャル井戸が満杯になつた場合には上記第１のポテンシャル井戸にも蓄積し、上記第１と第２のポテンシヤル井戸が両方とも満杯となった場合は、上記バリアゲート部を経由して溢れた電荷を上記ＭＯＳトランジスタ部のドレインに放出し、
読み出し時において、上記電荷電圧変換部の電位を変動させて上記ＭＯＳトランジスタをオン状態にして上記ソースより出力を取り出し、
リセット時において、上記電荷電圧変換部の電位を変動させて、蓄積された電荷を上記バリアゲート部を経由して上記ＭＯＳトランジスタ部のドレインに移動させる
ことを特徴とする固体撮像索子駆動方法。
【０１３５】
（付記９）請求項２または付記３記載の固体撮像素子を駆動する方法であり、受光積分時において、上記受光部に第１のポテンシャル井戸を形成して、この第１のポテンシャル井戸に信号電荷を蓄積し、
読み出し時において、上記電荷電圧変換部に上記第１のポテンシャル井戸より深いポテンシヤル井戸を形成し、信号電荷を上記第１のポテンシヤル井戸から上記第２のポテンシャル井戸に移動させる
ことを特徴とする固体撮像装置駆動方法。
【０１３６】
（付記１０）請求項２または付記３記載の固体撮像素子を駆動する方法であり、
受光積分時において、上記受光部に第１のポテンシャル井戸を形成して、この第１のポテンシャル井戸に信号電荷を蓄積し、
読み出し時において、上記電荷電圧変換部に上記第１のポテンシャル井戸より深いポテンシャル井戸を形成し、信号電荷を上記第１のポテンシャル井戸から上記第２のポテンシャル井戸に移動させるとともに、上記ＭＯＳトランジスタ部をオン状態にして、上記ソースより出力を取り出し、
リセット時において、上記電荷電圧変換部の電位を変動させて、蓄積された電荷を上記バリアゲート部を経由して上記ＭＯＳトランジスタ部のドレインに移動させる
ことを特徴とする固体撮像素子駆動方法。
【０１３７】
（付記１１）請求項２または付記３記載の固体撮像素子を駆動する方法であり、
受光積分時において、上記受光部に第１のポテンシャル井戸を形成して、この第１のポテンシャル井戸に信号電荷を蓄積し、
読み出し時において、上記電荷電圧変換部に上記第１のポテンシャル井戸より深いポテンシャル井戸を形成し、信号電荷を上記第１のポテンシャル井戸から上記第２のポテンシャル井戸に移動させるとともに、上記ＭＯＳトランジスタ部をオン状態にして、上記ソースより出力を取り出し、
リセット時において、上記電荷電圧変換部の電位を変動させて、蓄積された電荷を上記バリアゲート部を経由して上記ＭＯＳトランジスタ部のドレインに移動させ、
読み出し時以外は上記電荷電圧変換部は上記ＭＯＳトランジスタ部をオフ状態に保つ電位となっている
ことを特徴とする固体撮像素子駆動方法。
【０１３８】
（付記１２）請求項３記載の固体撮像素子を駆動する方法であり、
受光積分時において、１フレーム期間の中間時点で、上記受光部に蓄積した電荷を上記電荷電圧変換部に移動して蓄積し、
読み出し時において、上記電荷電圧変換部に移動し蓄積された電荷と、上記受光部に蓄積された電荷を区別して読み出す
ことを特徴とする固体撮像素子の駆動方法。
【０１３９】
【発明の効果】
従って、以上説明したように、本発明によれば、リセット雑音を発生させないようにした画素構造を有する固体撮像素子およびその駆動方法において、上述したような従来の技術による問題を除去すると共に、ダイナミックレンジを拡大することができるようにした固体撮像素子およびその駆動方法を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明により改良されたＳＦＧ画素の第１の実施の形態を示す図である。
【図２】図２は、この第３の実施の形態によって改良されたＳＦＧ画素構造を有する固体撮像素子を示す図である。
【図３】図３は、この第４の実施の形態によるフォトゲート（ＰＧ）６をアキュミュレーション状態にＤＣバイアスして暗電流を低減する駆動方法１に対するポテンシャルを示す図である。
【図４】図４は、この第５の実施の形態による駆動方法２に対するポテンシャルを示す図である。
【図５】図５は、この駆動方法２による光電変換特性を示す図である。
【図６】図６は、この駆動方法２によるイメージセンサ動作に必要なパルスタイミングを示す図である。
【図７】図７は、第６の実施の形態による駆動方法３に対するポテンシャルを示す図である。
【図８】図８は、この駆動方法３をとつた場合のイメージセンサ動作に必要なパルスタイミングを示す図である。
【図９】図９は、第７の実施の形態による改良されたＳＦＧ画素構造を有する固体撮像素子を示す図である。
【図１０】図１０は、この第７の実施の形態による固体撮像素子１２Ｃの通常動作時のポテンシャルを示す図である。
【図１１】図１１は、この第７の実施の形態に適用される特願平１０−２７９３１４号に開示された構成による増幅型固体撮像素子を用いた撮像装置の概略構成を示すブロック図である。
【図１２】図１２は、図１１における増幅型固体撮像素子の画素アレイの単一画素及びＦＰＮ（固定パターンノイズ）抑圧読み出し回路部分の構成を示す回路構成を示す図である。
【図１３】図１３は、図１２に示すように構成されている画素及びＦＰＮ抑圧読み出し回路の動作を説明するためのタイミングチャートである。
【図１４】図１４は、従来の技術による固体撮像素子の画素構造を示す図である。
【図１５】図１５は、図１４に示すように構成されている従来の技術による固体撮像素子の駆動時に対するポテンシャルを示す図である。
【図１６】図１６は、図１４に示すように構成されている従来の技術による固体撮像素子を用いたときに、信号読み出し期間、選択された行以外の画素増幅トランジスタのゲート（…３ｉ，３ｉ−１，３ｉ＋１，３ｉ＋２…）にもそれぞれの画素の蓄積電荷量に応じた電位（…Ｖｉ，Ｖｉ−１，Ｖｉ＋１，Ｖｉ＋２…）がかかっている様子を示す図である。
【図１７】図１７は、図１４に示すように構成されている従来の技術による固体撮像素子を用いたイメージセンサの動作に必要なパルスタイミングを示す図である。
【図１８】図１８は、図１４に示すように構成されている従来の技術による固体撮像素子を用いたイメージセンサのＦＰＮ抑圧回路の一例を示すブロック図である。
【符号の説明】
１…ｐ型基板（基板電位に固定）、
２…ｎ⁺ドレイン、
３…ゲート、
４…ｎ⁺ソース、
５…結合容量（Ｃ₀）、
６…フォトゲート（ＰＧ）、
７…バリアゲート（ＢＧ）、
８…ドレイン電圧（Ｖ_DD）、
９…バリアゲートバイアス電圧（Ｖ_BG）、
１０…行選択線、
１１…垂直信号線、
ＦＧ…フローティングゲート、
１２、１２Ａ、１２Ｂ、１２Ｃ…ＳＦＧ画素、
ＶＳＣ…垂直走査回路、
ＬＭＣ…レベルミックス、
ＨＳＣ…水平走査回路、
１０１…受光部、
１０２…バリアゲート部、
１０３…ＭＯＳトランジスタ、
２３…パルスφ_BGライン、
２４…パルスφ_PGライン、
２５…パルスφ_Tライン、
１０４…電荷電圧変換部、
１０５…トランスファーゲート部、
２０１…増幅型固体撮像素子、
２０２…タイミングジェネレータ、
２０３…合成回路、
２０４…ＣＰＵ、
２１１…フォトダイオード、
Ｃ１…第１の蓄積容量（フォトダイオードの寄生容量）、
Ｃ２…第２の蓄積容量、
２１２…転送用ＭＯＳトランジスタ、
２１３…リセット用ＭＯＳトランジスタ、
２１４…増幅用ＭＯＳトランジスタ、
２１５…読み出し用ＭＯＳトランジスタ、
２１６…垂直信号線、
２１−１…第１の転送スイッチ、
Ｃ_Ｃ１…第１のクランプ容量、
２２−１…第１のクランプトランジスタ、
２３−１…第１のサンプルホールドスイッチ、
Ｃ_Ｈ１…第１のホールド容量、
２４−１…第１の水平選択スイッチ、
２１−２…第２の転送スイッチ、
Ｃ_Ｃ２…第２のクランプ容量、
２２−２…第２のクランプトランジスタ、
２３−２…第２のサンプルホールドスイッチ、
Ｃ_Ｈ２…第２のホールド容量、
２４−２…第２の水平選択スイッチ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state image sensor, and more particularly, to a solid-state image sensor having a pixel structure in which reset noise is not generated and a driving method thereof.
[0002]
[Prior art]
Conventionally, as a solid-state imaging device having a pixel structure and a potential as shown in FIGS. 14 and 15, the document IEEE Transactions on Electron Devices, vol. 42, no. 9, pp. A so-called Simple Floating Gate (hereinafter referred to as SFG) Pixel disclosed in 1693-1694, September 1995 is known.
[0003]
That is, in FIG. 14, 1 is a p-type substrate (fixed to the substrate potential), 2 is n ⁺ Drain, 3 is gate, 4 is n ⁺ Source 5 is the coupling capacity (C ₀ ), 6 is a photogate (PG), 7 is a barrier gate (BG), 8 is a drain voltage (V _DD ), 9 is the barrier gate bias voltage (V _BG ) 10 is a row selection line, 11 is a vertical signal line, and 12 is an SFG pixel.
[0004]
Of course, in this case, a p-well may be formed on the n-type substrate.
[0005]
Then, as shown in FIG. 15A, during the signal charge integration period, the row selection line 10 is connected to the integration voltage V _INT Biased.
[0006]
In addition, a potential well is formed under the photogate (PG) 6 constituting the MOS diode as the light receiving portion, and signal charges (electrons) are accumulated therein.
[0007]
The photogate (PG) 6 and the drain 2 are separated by a DC-biased barrier gate (BG) 7.
[0008]
Coupling capacity (C ₀ ) A floating node (floating gate FG) potential between 5 and the photogate (PG) 6 is applied to the gate 3 of the amplification MOSFET.
[0009]
The vertical signal line 11 is preferably biased so that the amplification MOSFET is not turned on during this signal charge integration period in order to avoid unnecessary power consumption.
[0010]
Further, as shown in FIG. 15B, the row selection line 10 is connected to the integration voltage V during the next signal readout period. _RD Biased.
[0011]
At this time, the vertical signal line 11 is connected to the load transistor 13 (see FIGS. 16 and 18), and constitutes a source follower with the amplifying transistor in the pixel.
[0012]
The output voltage is a potential corresponding to the floating gate potential determined by the integrated signal charge amount.
[0013]
In this case, as shown in FIG. 16, the signal readout period and the gates (... 3i, 3i-1, 3i + 1, 3i + 2 ...) of the intra-pixel amplification transistors other than the selected row also correspond to the accumulated charge amount of each pixel. Applied potential (... Vi, Vi-1, Vi + 1, Vi + 2...).
[0014]
Here, since the output current of the amplification MOSFET is proportional to the square of the gate-source voltage, the gate potential of the pixel amplification transistor in the selected row is the highest among the gate potentials of the pixel amplification transistors on the same column. As a result, the contribution from the MOSFET in the selected row becomes dominant in the output voltage.
[0015]
Then, the read voltage V is applied to the row selection line 10. _RD Is applied so that the gate potential of the intra-pixel amplifying transistor in the selected row becomes the highest among the Got potentials of the pixel amplifying transistors on the same column, and the pixel signal of the selected row is obtained. Yes.
[0016]
Further, as shown in FIG. 15C, the row selection line 10 is connected to the integration voltage V during the accumulated charge reset period. _RS The signal charges accumulated under the photogate (PG) 6 are discharged to the drain 2 through the barrier gate (BG) 7.
[0017]
In this operation mode, the charge can be completely discharged, so that no reset noise is generated.
[0018]
FIG. 17 shows the pulse timing necessary for the operation of the image sensor configured as shown in FIG.
[0019]
This image sensor performs an operation for suppressing on-chip fixed pattern noise (FPN) generated due to variations in threshold voltages of MOSFETs in a pixel during a horizontal blanking period H-BL.
[0020]
FIG. 18 shows an example of the FPN suppression circuit as IEEE Journal of SOlid-State Circuits, vol. 31, no. 12, pp. 1 shows a block diagram of an image sensor disclosed in 2046-2050.
[0021]
That is, as shown in FIG. 18, the vertical selection pulse output from the vertical scanning circuit VSC is output by the level mix circuit LMC in the three values (V _INT , V _RD , V _RS ) Row selection signal is generated.
[0022]
In the horizontal blanking period H-BL, first, V is applied to the row selection line. _RD And pulse φS _SHS Is H and capacity C _S And sample and hold the signal level including the offset voltage.
[0023]
Next, V is applied to the row selection line. _RS To reset the pixel.
[0024]
Next, once again, select V on the row selection line. _RD And apply a pulse φ _SHR Is H and capacity C _R Sample hold the offset level.
[0025]
In the horizontal scanning period, the horizontal selection pulse is sequentially generated from the horizontal scanning circuit HSC to generate the capacitance C _S , C _R At the same time, only the signal component is extracted by a differential circuit (not shown).
[0026]
By such an operation, an offset component that varies for each pixel 12 of the image sensor configured as shown in FIG. 18 can be removed.
[0027]
[Problems to be solved by the invention]
By the way, a solid-state imaging device having a pixel structure which does not generate reset noise as described above is suitable for pixel miniaturization because the pixel structure is relatively simple.
[0028]
The solid-state image pickup device having the pixel structure as described above is capable of non-destructive readout, has a feature that it is strong against blooming, and performs a signal charge reset operation in a complete transfer mode, so that reset noise does not occur. There are features.
[0029]
However, in the solid-state imaging device having the pixel structure as described above, the charge-voltage conversion efficiency S and the saturation signal charge number Nsat are in a trade-off relationship with each other.
[0030]
Where C _PG , C _dep , C ₀ , C _g Are photogate capacitance, depletion layer capacitance, coupling capacitance, gate capacitance, α = C, respectively. _dep / C _PG , Β = C ₀ / C _PG , Γ = C _g / C _PG And the charge-voltage conversion efficiency S and the saturation signal charge number Nsat can be expressed by the following equations, respectively, where ζ and ξ are modulation degrees.
[0031]
[Expression 1]

[0032]
As can be seen from the above equation, the solid-state imaging device having the pixel structure as described above has a reduced pixel size, and C _PG However, the sensitivity S increases, but there is a problem that the number of saturation signal charges cannot be obtained and the dynamic range is lowered.
[0033]
Another problem is that, in order to prevent the output of non-selected pixels on the same column from affecting the selected pixel output during readout, the integration voltage V _INT Read voltage V _RD , Barrier gate voltage V _BG Is limited, and as a result, the dynamic range is reduced.
[0034]
In this case, the read voltage V is applied to the vertical selection line 11 of the row to be read. _RD However, the amplifying transistors in the non-selected rows are not completely turned off.
[0035]
However, since the output current of the MOSFET is proportional to the square of its gate-source voltage, the contribution from the MOSFET in the selected row becomes dominant with respect to the output voltage of the circuit to which the load transistor 13 is connected in common to the same column. It is.
[0036]
Therefore, the bias value is set so that the contribution from the MOSFET in the selected row becomes dominant, that is, the gate-source voltage of the selected pixel is sufficiently larger than the gate-source voltages of other MOSFETs on the same column. Must be set.
[0037]
The present invention has been made in view of the above circumstances, and in a solid-state imaging device having a pixel structure that prevents reset noise from being generated and a method for driving the solid-state imaging device, the problems due to the conventional techniques as described above are eliminated, It is an object of the present invention to provide a solid-state imaging device capable of expanding a dynamic range and a driving method thereof.
[0038]
[Means for Solving the Problems]
According to the present invention, in order to solve the above problems,
(1) a light receiving unit comprising a first MOS diode having a control capacitor connected in series;
A barrier gate portion comprising a second MOS diode adjacent to the light receiving portion;
Driving a solid-state imaging device comprising a plurality of pixel structures formed on a semiconductor substrate, each having a drain adjacent to the barrier gate portion, a gate short-circuited to the light receiving portion, and a source connected to an output line on a semiconductor substrate Is the way
There is provided a solid-state imaging device driving method characterized in that the potential of the barrier gate section is set to a different value at the time of light receiving integration and at the time of resetting.
[0039]
Further, according to the present invention, in order to solve the above problems,
(2) A solid-state imaging device formed by forming a plurality of pixels on a semiconductor substrate, and the structure of the pixel is
A light receiving portion comprising a first MOS diode;
A charge voltage conversion unit comprising a second MOS diode adjacent to the light receiving unit and having a control capacitor connected in series;
A barrier gate portion comprising a third MOS diode adjacent to the charge-voltage conversion portion;
A drain adjacent to the barrier gate portion, a gate short-circuited with the charge-voltage conversion portion, and a source connected to an output line; a MOS transistor portion;
The solid-state imaging device is provided in which the charge-voltage conversion unit, the barrier gate unit, and the MOS transistor unit are shielded from light.
[0040]
Further, according to the present invention, in order to solve the above problems,
(3) A solid-state imaging device formed by forming a plurality of pixels on a semiconductor substrate, and the structure of the pixel is
A light receiving portion comprising a first MOS diode;
A transfer gate portion comprising a second MOS diode adjacent to the light receiving portion;
A charge-voltage converter comprising a third MOS diode adjacent to the transfer gate and having a control capacitor connected in series;
A barrier gate portion comprising a fourth MOS diode adjacent to the charge-voltage conversion portion;
A drain adjacent to the barrier gate, a gate short-circuited with the charge-voltage converter, and a source connected to an output line;
A solid-state imaging device is provided in which the transfer gate portion, the charge-voltage conversion portion, the barrier gate portion, and the MOS transistor portion are shielded from light.
[0041]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0042]
(First embodiment)
FIG. 1 shows a first embodiment of an SFG pixel improved according to the present invention.
[0043]
In FIG. 1, parts that are configured in the same manner as in FIG.
[0044]
According to the first embodiment, the control capacitor (C ₀ ) 5 is connected to the light receiving part 101 made of the first MOS diode, the barrier gate part 102 (7) made of the second MOS diode adjacent to the light receiving part 101, and the drain 2 to the barrier gate part 102. Drives a solid-state imaging device formed by forming a plurality of SFG pixel structures 12A on the semiconductor substrate 1 adjacent to each other, the gate 3 being short-circuited to the light receiving portion 101, and the source 4 being connected to the output line 11. There is provided a solid-state imaging device driving method characterized in that the potential of the barrier gate portion 102 (7) is set to different values at the time of light reception integration and at the time of reset.
[0045]
In the first embodiment, in order to increase the saturation charge amount, a pulse φ corresponding to each state of integration, readout, and reset is used instead of applying a DC bias to the barrier gate unit 102. _BG The bias value is changed by (23).
[0046]
That is, the minimum potential well necessary for suppressing blooming is formed during the integration period, and the potential difference from the potential well under the photogate (PG) 6 is made as large as possible.
[0047]
During the reset period, a deep potential well is formed so that the signal charges accumulated under the photogate (PG) 6 are efficiently discharged by the drain 2.
[0048]
In this way, the pulse φ corresponding to the integration, readout, and reset states _BG When the bias value is changed by (Line 23), the effect is eliminated from the conventional technique that the dynamic range is lowered by increasing the saturation charge amount, as is apparent from the above-described equation. The dynamic range can be expanded.
[0049]
(Second Embodiment)
In the second embodiment, the threshold voltage of the MOSFET 103 in the pixel is increased in order to improve the row selectivity in the first embodiment described above.
[0050]
(Third embodiment)
(Improved Simple Floating Gate Pixel) In the SFG pixel, as described above, the charge-voltage conversion efficiency S and the saturation signal charge number Nsat have a trade-off relationship.
[0051]
That is, when the pixel size is scaled, the charge-voltage conversion efficiency S increases, but the dynamic range decreases by decreasing the saturation signal charge number Nsat.
[0052]
Therefore, according to the third embodiment, in order to avoid the trade-off relationship as described above, the improved SFG pixel in which the photoelectric conversion region / charge storage region and the charge-voltage conversion region are separated in the SFG pixel. A solid-state imaging device having a structure is provided.
[0053]
FIG. 2 shows a solid-state imaging device having an SFG pixel structure improved by the third embodiment.
[0054]
In FIG. 2, parts that are configured in the same way as in FIG. 14 and FIG.
[0055]
According to the first embodiment, there is provided a solid-state imaging device formed by forming a plurality of pixel structures on a semiconductor substrate, and the pixel structure is adjacent to a light receiving unit composed of a first MOS diode and the light receiving unit. Control capacitance (C ₀ ) 5 is connected to the charge-voltage converter 104 composed of the second MOS diode, the barrier gate section 102 (7) composed of the third MOS diode adjacent to the charge-voltage converter, and the drain 2 is the barrier gate. The MOS transistor unit 103 is adjacent to the unit 102, the gate 3 is short-circuited with the charge-voltage conversion unit 104, and the source 4 is connected to the output line 11. The charge-voltage conversion unit 104, the barrier gate unit 102 There is provided a solid-state imaging device characterized in that the MOS transistor portion 103 is shielded from light.
[0056]
In this case, the photoelectric conversion region / charge storage region is designed to be as large as possible, and the capacity of the charge-voltage conversion region is designed to be small.
[0057]
For the solid-state imaging device having the improved SFG pixel structure as described above, several driving methods as described later are conceivable.
[0058]
(Fourth embodiment)
(Driving method 1: PG is biased to the accumulation state to reduce dark current)
FIG. 3 shows a potential diagram for the driving method 1 for reducing the dark current by DC biasing the photogate (PG) 6 according to the fourth embodiment to the accumulation state.
[0059]
In this state, the photogate (PG) 6 is negatively biased, the Si interface under the photogate (PG) 6 is in a state where holes are accumulated, and no dark charge is generated at the interface.
[0060]
As shown in FIG. 3A, during the integration period, the control gate (CG) line (φ _CG 10 is V _INT , And the signal charge photoelectrically converted under the photogate (PG) 6 flows into the floating gate (FG) having a small area and is accumulated.
[0061]
Further, as shown in FIG. 3B, at the time of reading, the control gate line (φ _CG 10 is V _RD The output voltage corresponding to the potential of the floating gate (FG) at this time appears on the vertical signal line 11.
[0062]
Further, as shown in FIG. 3C, at the time of reset, the control gate line φ _CG 10 is V _RS The signal charge accumulated under the floating gate (FG) is discharged to the drain 2 through the barrier gate (BG) 7.
[0063]
The pulse timing necessary for the operation of the image sensor by this driving method 1 is the same as that in FIG.
[0064]
In the case of this driving method 1, the number of saturated signal charges is smaller than that in the case of using driving method 2 described below. However, since the overgrowth of dark current is suppressed, it is suitable for high-sensitivity imaging of low-illuminance objects. Yes.
[0065]
(Fifth embodiment)
(Driving method 2: Both PG and CG are pulse-driven to give the photoelectric conversion characteristics knee characteristics and expand the dynamic range)
FIG. 4 shows a potential diagram for the driving method 2 according to the fifth embodiment.
[0066]
As shown in FIG. 4A, during the integration period, the photogate (PG) 6 has an integration voltage V _{PG, INT}

CG line φ

_CG 10 is also integrated voltage V _{CG, INT} Biased.
[0067]
Signal charges (electrons) photoelectrically converted under the photogate (PG) 6 flow under the floating gate (FG) and are accumulated.
[0068]
When the potential well under the floating gate (FG) becomes full, signal charges are also accumulated in the potential well under the photogate (PG) 6.
[0069]
Further, when the potential well under the photogate (PG) 6 becomes full, the signal charge is discharged to the drain 2 through the barrier gate (BG) 7.
[0070]
Therefore, blooming does not occur.
[0071]
Further, as shown in FIG. 4B, at the time of reading, the control gate line (φ _CG 10 is V _CG , _RD The output voltage corresponding to the potential of the floating gate (FG) at this time appears on the vertical signal line 11.
[0072]
Further, as shown in FIG. 4C, at the time of reset, the control gate line φ _CG 10 is V _CG , _RS The signal charge accumulated under the floating gate (FG) is discharged to the drain 2 through the barrier gate (BG) 7.
[0073]
The charge-to-voltage conversion capacity for the amount of light until the potential well under the photogate (PG) 6 is full is larger than the charge-to-voltage conversion capacity for the amount of light until the potential well under the floating gate (FG) is full. Become.
[0074]
FIG. 5 shows the photoelectric conversion characteristics by this driving method 2.
[0075]
FIG. 6 shows the pulse timing required for the image sensor operation according to the driving method 2.
[0076]
In this pulse timing, it is assumed that fixed pattern noise (FPN) generated due to variations in threshold voltage of the MOSFET 103 in the pixel is suppressed on-chip.
[0077]
Since the operation will be described in accordance with FIGS.
[0078]
(Sixth embodiment)
(Driving method 3: Both PG and CG are pulse-driven to improve row selectivity)
In the driving method 3 according to the sixth embodiment, both the photogate (PG) 6 and the control gate (CG) line 10 are pulse-driven to improve row selectivity.
[0079]
FIG. 7 shows the potential for the driving method 3.
[0080]
As shown in FIG. 7A, during the integration period, the photogate (PG) 6 is connected to the integration voltage V _{PG, INT} In addition, the control gate (CG) 10 has a reset voltage V _{CG, RS} Biased.
[0081]
The signal charges (electrons) photoelectrically converted under the photogate (PG) 6 are accumulated in a potential well under the photogate (PG) 6.
[0082]
During this integration period, electrons overflowing from the potential well are discharged to the drain through the barrier gate (BG) 7 (overflow operation).
[0083]
Further, as shown in FIG. 7B, at the time of reading, the control gate (CG) 10 is set to V _{CG, RD} When the photogate (PG) 6 is dropped to ground (GND) with a slight delay, the signal charge accumulated under the photogate (PG) 6 is transferred under the FG and the MOSFET 103 is turned on. An output voltage corresponding to the potential of the floating gate (FG) appears on the vertical signal line 11.
[0084]
When this driving method 3 is used, the control gate (CG) line 10 of the non-selected row is set to the reset voltage V _{CG, RS} Therefore, the MOSFET 103 in the pixel 12B on the non-selected row is OFF.
[0085]
Therefore, the drawbacks related to row selection that have been a problem in the conventional technique and the above-described embodiments are eliminated.
[0086]
FIG. 8 shows pulse timings necessary for the image sensor operation when this driving method 3 is used.
[0087]
In this pulse timing, it is assumed that the fixed pattern noise (FPN) generated by the threshold voltage variation of the MOSFET 103 in the pixel is suppressed on-chip.
[0088]
Since the operation will be described with reference to FIGS.
[0089]
(Seventh embodiment)
FIG. 9 shows a solid-state imaging device having an improved SFG pixel structure according to the seventh embodiment.
[0090]
9, parts that are configured in the same manner as in FIG. 14, FIG. 1, and FIG.
[0091]
According to the seventh embodiment, the solid-state imaging device is formed by forming a plurality of pixels on a semiconductor substrate, and the structure of the pixel is a light receiving unit 101 including a first MOS diode, and the light receiving unit 101. A transfer gate unit 105 composed of a second MOS diode adjacent to the transfer gate unit 105, and a control capacitor (C ₀ ) 5 is connected to the charge voltage converter 104 composed of the third MOS diode, the barrier gate section 102 (7) composed of the fourth MOS diode adjacent to the charge voltage converter 104, and the drain is the barrier gate. A MOS transistor unit 103 having a gate short-circuited to the charge-voltage conversion unit and a source connected to an output line, the transfer gate unit 104, the charge-voltage conversion unit 104, A solid-state imaging device 12C is provided in which the barrier gate portion 102 and the MOS transistor portion 103 are shielded from light.
[0092]
That is, in the improved SFG pixel structure shown in FIG. 9, another charge transfer gate (transfer gate) 105 is added to the pixel of the improved SFG pixel structure according to the third embodiment described above, and the pixel 12C Two charge storage regions are provided.
[0093]
FIG. 10 shows a potential diagram of the solid-state imaging device 12C according to the seventh embodiment during normal operation.
[0094]
As shown in FIG. 10A, during the integration period, a potential well is formed under the photogate (PG) 6 to accumulate signal charges.
[0095]
The transfer gate 105 and the floating gate (FG) are depleted to a minimum level necessary to suppress blooming.
[0096]
Further, as shown in FIG. 10B, after a certain integration period, the bias of the photogate (PG) 6 is lowered, the potential well is shallowed, and the transfer gate 105 is turned on to turn the photogate (PG). 6 Transfer the signal charge accumulated under the floating gate (FG).
[0097]
Further, as shown in FIG. 10C, at the time of reading, the transfer gate 105 is turned off and the row selection line 10 is set to V. _{CG, RD} To read the signal level of the pixel on the selected row.
[0098]
Further, as shown in FIG. 10D, at the time of reset, the row selection line 10 is set to V. _{CG, RS} The signal charge accumulated under the floating gate (FG) is discharged to the drain 2.
[0099]
In this pixel structure, charges corresponding to a normal integration time and a short integration time are accumulated in the potential well under the photogate (PG) 6 and the floating gate (FG). The dynamic range as an image sensor can be expanded by simultaneously reading out and processing signals with an imaging device using an amplification type solid-state imaging device having the configuration disclosed in Japanese Patent Application No. 10-279314.
[0100]
That is, an imaging apparatus using an amplification type solid-state imaging device having the configuration disclosed in Japanese Patent Application No. 10-279314 includes a photoelectric conversion unit and a first accumulation unit that accumulates signal charges generated by the photoelectric conversion unit. A shielded second storage unit that stores the signal charge transferred from the first storage unit, a transfer unit that transfers the signal charge from the first storage unit to the second storage unit, And a pixel array comprising a plurality of pixels, each of which comprises an initialization means for initializing the second storage section, and a signal readout section for amplifying and reading out the signal charge of the second storage section, The transfer unit is operated after a first predetermined time (after the initialization of the first and second storage units is canceled) to transfer the signal charge of the first storage unit to the second storage unit, and the initialization The second read time after the second predetermined time longer than the first predetermined time after release is After amplifying and reading the first signal charge of the product unit and then operating the transfer unit again to transfer the signal charge of the first accumulation unit to the second accumulation unit, the readout unit causes the second accumulation unit to A dynamic control image having a wide dynamic range by combining the driving control means for amplifying and reading the second signal charge, and the image signal based on the read first signal charge and the image signal based on the second signal charge And synthesizing means for generating a signal.
[0101]
A pixel array having such a configuration and a drive control means are provided, and the second accumulation unit in the pixel is used as an analog memory that holds a signal charge for a short first predetermined time exposure for a maximum of one frame period. Thus, it is possible to realize an imaging device using an amplification type solid-state imaging device capable of generating a wide dynamic range composite image without requiring a memory area provided at the end of the pixel array, an off-chip memory, or a delay line. it can.
[0102]
FIG. 11 is a block diagram showing a schematic configuration of an imaging apparatus using an amplification type solid-state imaging device having the configuration disclosed in Japanese Patent Application No. 10-279314.
[0103]
In FIG. 11, 201 is an amplification type solid-state imaging device, 202 is a timing generator that generates a timing pulse for driving the amplifying solid-

state imaging device

201, and 203 is a short-time exposure image signal output from the amplification type solid-state imaging device 201. A synthesis circuit 204 for synthesizing the long-exposure image signal to generate a wide dynamic range composite image, and a CPU for controlling each unit.
[0104]
FIG. 12 is a diagram showing a circuit configuration showing a configuration of a single pixel and an FPN (fixed pattern noise) suppression readout circuit portion of the pixel array of the amplification type solid-state imaging device in FIG.
[0105]
In FIG. 12, 211 is a photodiode, C1 is a first storage capacitor (parasitic capacitance of the photodiode) that stores signal charges generated by the photodiode 211, and C2 is a signal transferred from the first storage capacitor C1. A light-shielded second storage capacitor 212 for storing charges, and a pulse φ 212 for transferring signal charges from the first storage capacitor C1 to the second storage capacitor C2. _TX MOS transistor for transfer driven by 213, and pulse 213 for initializing the second storage capacitor C2 _RS , A reset MOS transistor driven by, 214 an amplification MOS transistor for amplifying the signal charge stored in the second storage capacitor C2, and 215 a pulse φ for reading the amplified signal charge to the vertical signal line 216 _RD These elements are used to form a pixel, and a pixel array is formed by arranging pixels having this configuration in a matrix.
[0106]
In FIG. 12, reference numeral 21-1 denotes a signal read to the vertical signal line 216 as a first clamp capacitor C. _C1 The first transfer switch for transferring to 2 and 22-1 is a clamp pulse φ _CL1 The first clamp transistor driven by the _SH1 A first sample and hold switch driven by C, _H1 Is the first hold capacitor, 24-1 is the horizontal selection pulse φ _H These elements constitute the FPN suppression readout circuit for the short-time exposure image signal.
[0107]
In FIG. 12, reference numeral 21-2 designates the signal read out to the vertical signal line 216 as the second clamp capacitor C. _C2 The second transfer switch for transferring to 2 and 22-2 is a clamp pulse φ _CL2 The second clamp transistor driven by, 23-2 is a sample hold pulse φ _SH2 A second sample and hold switch driven by C, _H2 Is the second hold capacitor, 24-2 is the horizontal selection pulse φ _H These elements constitute the FPN suppression readout circuit for the long-time exposure image signal.
[0108]
The FPN suppression readout circuit for the short exposure image signal and the FPN suppression readout circuit for the long exposure image signal are provided for each column of the pixel array.
[0109]
In FIG. 12, reference numeral 225 denotes a current source connected to the vertical signal line 216, which constitutes a source follower circuit via the amplification MOS transistor 214 and the readout MOS transistor 215 in the pixel.
[0110]
Next, operations of the pixel and the FPN suppression readout circuit configured as described above will be described with reference to a timing chart shown in FIG.
[0111]
First, at the timing (1) of the horizontal blanking period, the read pulse φ _RD , Transfer pulse φ _T1 , Clamp pulse φ _CL1 , Sample hold pulse φ _SH1 Is turned on, the signal V for the integration time T1 (short-time exposure) stored in the second storage capacitor C2 of the pixel. _T1 Is read.
[0112]
First clamp capacitance C _C1 One end of V _T1 The other end is clamp voltage V _CL Is charged.
[0113]
The first hold capacitor C _H1 Also clamp voltage V _CL Is charged.
[0114]
Next, at timing (2), the reset pulse φ _RS Is turned ON to reset the second storage capacitor C2 of the pixel, that is, the input terminal of the amplifying MOS transistor 215.
[0115]
Next, at timing (3), the read pulse φ _RD , Transfer pulse φ _T1 , Sample hold pulse φ _SH1 Is set to ON and the offset voltage V immediately after the pixel is reset _OFF Is read.
[0116]
At this time, the first hold capacitor C _H1 Includes a signal [V corresponding to the integration time T1 (corresponding to short-time exposure) from which FPN is removed. _CL Α (V _T1 -V _OFF )] Is held.
[0117]
Where α is approximately the clamp capacitance C _C , Hold capacity C _H Is a coefficient determined by.
[0118]
At this timing (3), the transfer pulse φ _T2 , Clamp pulse φ _CL2 Sample hold pulse φ _SH2 Is turned ON and the pixel offset voltage V _OFF To the second clamp capacitance C _C2 To one end of the second hold capacitor C _H2 The clamp voltage V _CL To charge.
[0119]
Next, at timing (4), the transfer pulse φ _TX Is turned ON, and a signal for the integration time (T2-T1) (corresponding to long exposure) stored in the first storage capacitor C1 in the pixel is transferred to the second storage capacitor C2.
[0120]
Next, at timing (5), the read pulse φ _RD Transfer pulse φ _T2 , Sample hold pulse φ _SH2 ON, the signal V for the integration time (T2-T1) transferred to the second storage capacitor C2 in the pixel _T2 Is read.
[0121]
At this time, the second hold capacitor C _H2 Includes a signal [V for the integration time (T2-T1) with the FPN removed. _CL -Α (V _OFF -V _T2 )] Is held.
[0122]
Next, at timing (6), the transfer pulse φ _TX And reset pulse φ _RS To reset the pixel.
[0123]
Subsequently, at timing (7) of the horizontal scanning period, the pixel integration period T1 is entered, and at timing (8), the transfer pulse φ _TX Is turned ON, and the signal charge stored in the first storage capacitor C1 in the integration period T1 is transferred to the second storage capacitor C2.
[0124]
Note that the reset pulse φ immediately before the timing (8). _RS And the second storage capacitor C2 may be reset again.
[0125]
In this horizontal scanning period, the first and second hold capacitors C _H1 , C _H2 And the signal for the integration period T1 (short-time exposure) in which the FPN is removed and the signal for the integration period (T2-T1) in which the FPN is removed (corresponding to the long-time exposure). The first and second horizontal selection switches 24-1 and 24-2 are turned on by a horizontal selection pulse φ. _H At the same time, the signals are simultaneously turned on, simultaneously read, and synthesized by the synthesis circuit 3 to start generating a wide dynamic range image signal.
[0126]
The present invention described in the embodiment as described above includes inventions as shown in the following supplementary notes 1 to 12 in addition to claims 1 to 3 described in the claims. Yes.
[0127]
(Additional remark 1) The light-receiving part which consists of a 1st MOS diode by which the control capacity | capacitance was connected in series,
A barrier gate portion comprising a second MOS diode adjacent to the light receiving portion;
Driving a solid-state imaging device comprising a plurality of pixel structures formed on a semiconductor substrate, each having a drain adjacent to the barrier gate portion, a gate short-circuited to the light receiving portion, and a source connected to an output line on a semiconductor substrate Is the way
A solid-state imaging device driving method, wherein the potential of the barrier gate portion is driven by a rectangular wave pulse having different values at the time of light integration and reset.
[0128]
(Supplementary Note 2) In driving the potential of the barrier gate portion, the surface potential under the barrier gate is shallower than the semiconductor surface potential when there is no signal charge under the light receiving portion PG during light reception integration, and at the time of resetting, the light receiving portion PG. Deeper than the semiconductor surface potential when there is no signal charge below
The method for driving a solid-state imaging device according to appendix 1, wherein:
[0129]
(Additional remark 3) The said light-receiving part occupies a larger area than the said charge-voltage conversion part, The solid-state image sensor of Claim 2 characterized by the above-mentioned.
[0130]
(Additional remark 4) It is a method of driving the solid-state image sensor of Claim 2 or Additional remark 3, It keeps the area | region under the said light-receiving part in the electric charge accumulation state of a reverse polarity to a signal charge, The solid-state image sensor drive method characterized by the above-mentioned .
[0131]
(Additional remark 5) It is a method of driving the solid-state image sensor of Claim 2 or Additional remark 3, Comprising: The said light-receiving part is negatively biased and a positive hole is accumulate | stored in Si interface, The drive method characterized by the above-mentioned .
[0132]
(Appendix 6) A method of driving the solid-state imaging device according to claim 2 or appendix 3, wherein the light receiving unit is negatively biased to accumulate holes at the Si interface,
At the time of light integration, the charge generated in the light receiving unit moves to the charge voltage conversion unit due to a potential difference and is accumulated,
At the time of reading, the potential of the charge-voltage conversion unit is changed to turn on the MOS transistor unit and take out the output from the source,
At the time of resetting, the potential of the charge-voltage conversion unit is changed, and the accumulated charge is transferred to the drain of the MOS transistor unit via the barrier gate unit.
A solid-state imaging device driving method characterized by the above.
[0133]
(Appendix 7) A method of driving the solid-state imaging device according to claim 2 or appendix 3, wherein during light reception integration, a first potential well is formed in the light receiving unit, and the first voltage well is formed in the charge voltage conversion unit. A driving force method for a solid-state image pickup device, wherein a second potential well deeper than the potential well is formed.
[0134]
(Supplementary note 8) A method for driving a solid-state imaging device according to claim 2 or claim 3, wherein a first potential well is formed in the light-receiving unit and the charge-electricity conversion unit includes the first potential well during light reception integration. A second potential well deeper than the first potential well is formed, and the charge generated in the light receiving section is first accumulated in the second potential well. When the second potential well is full, the second potential well is filled. In the case where both the first and second potential wells are full, the overflowing charge is discharged to the drain of the MOS transistor part via the barrier gate part.
At the time of reading, the MOS transistor is turned on by changing the potential of the charge-voltage converter, and the output is taken out from the source.
At the time of resetting, the potential of the charge-voltage conversion unit is changed, and the accumulated charge is transferred to the drain of the MOS transistor unit via the barrier gate unit.
A solid-state imaging cord driving method characterized by the above.
[0135]
(Supplementary note 9) A method for driving a solid-state imaging device according to claim 2 or claim 3, wherein a first potential well is formed in the light receiving unit during light reception integration, and a signal charge is formed in the first potential well. Accumulate
At the time of reading, a potential well deeper than the first potential well is formed in the charge-voltage converter, and signal charges are transferred from the first potential well to the second potential well.
A solid-state image pickup device driving method.
[0136]
(Additional remark 10) It is a method of driving the solid-state image sensor of Claim 2 or Additional remark 3,
During light reception integration, a first potential well is formed in the light receiving portion, and signal charges are accumulated in the first potential well.
At the time of reading, a potential well deeper than the first potential well is formed in the charge-voltage conversion unit, signal charges are moved from the first potential well to the second potential well, and the MOS transistor unit is Turn it on and take the output from the source,
At the time of resetting, the potential of the charge-voltage conversion unit is changed, and the accumulated charge is transferred to the drain of the MOS transistor unit via the barrier gate unit.
A solid-state imaging device driving method characterized by the above.
[0137]
(Appendix 11) A method of driving the solid-state imaging device according to claim 2 or appendix 3,
During light reception integration, a first potential well is formed in the light receiving portion, and signal charges are accumulated in the first potential well.
At the time of reading, a potential well deeper than the first potential well is formed in the charge-voltage conversion unit, signal charges are moved from the first potential well to the second potential well, and the MOS transistor unit is Turn it on and take the output from the source,
At the time of resetting, the potential of the charge-voltage conversion unit is changed, and the accumulated charge is moved to the drain of the MOS transistor unit via the barrier gate unit,
The charge-voltage converter is at a potential that keeps the MOS transistor part off except during reading.
A solid-state imaging device driving method characterized by the above.
[0138]
(Supplementary note 12) A method of driving the solid-state imaging device according to claim 3,
At the time of light integration, the charge accumulated in the light receiving part moves to the charge voltage conversion part and accumulates at an intermediate point of one frame period,
At the time of reading, the charge accumulated by moving to the charge-voltage converter is distinguished from the charge accumulated in the light receiving unit.
A method for driving a solid-state imaging device.
[0139]
【The invention's effect】
Therefore, as described above, according to the present invention, in the solid-state imaging device having a pixel structure in which reset noise is not generated and the driving method thereof, the above-described problems due to the conventional technology are eliminated and dynamic It is possible to provide a solid-state imaging device capable of expanding the range and a driving method thereof.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first embodiment of an SFG pixel improved according to the present invention.
FIG. 2 is a diagram showing a solid-state imaging device having an SFG pixel structure improved by the third embodiment.
FIG. 3 is a diagram showing potentials for a driving method 1 in which a dark current is reduced by DC biasing a photogate (PG) 6 according to the fourth embodiment to an accumulation state.
FIG. 4 is a diagram showing potentials for a driving method 2 according to the fifth embodiment.
FIG. 5 is a diagram showing photoelectric conversion characteristics according to the driving method 2;
FIG. 6 is a diagram showing pulse timings necessary for image sensor operation according to the driving method 2;
FIG. 7 is a diagram showing potentials for a driving method 3 according to a sixth embodiment.
FIG. 8 is a diagram showing pulse timings necessary for image sensor operation when this driving method 3 is used;
FIG. 9 is a diagram illustrating a solid-state imaging device having an improved SFG pixel structure according to a seventh embodiment.
FIG. 10 is a diagram showing the potential during normal operation of the solid-state imaging device 12C according to the seventh embodiment.
FIG. 11 is a block diagram showing a schematic configuration of an imaging apparatus using an amplification type solid-state imaging device according to the configuration disclosed in Japanese Patent Application No. 10-279314 applied to the seventh embodiment; is there.
12 is a diagram showing a circuit configuration showing a configuration of a single pixel and an FPN (fixed pattern noise) suppression readout circuit portion of the pixel array of the amplification type solid-state imaging device in FIG. 11. FIG.
FIG. 13 is a timing chart for explaining the operation of the pixel and the FPN suppression readout circuit configured as shown in FIG. 12;
FIG. 14 is a diagram illustrating a pixel structure of a solid-state imaging device according to a conventional technique.
FIG. 15 is a diagram showing a potential for driving a solid-state imaging device according to the related art configured as shown in FIG.
FIG. 16 is a diagram showing the signal readout period and the gates of the pixel amplification transistors other than the selected row (..., 3i,...) When using the conventional solid-state imaging device configured as shown in FIG. 3i−1, 3i + 1, 3i + 2... Is also a state in which a potential (... Vi, Vi−1, Vi + 1, Vi + 2...) Corresponding to the accumulated charge amount of each pixel is applied.
FIG. 17 is a diagram showing pulse timings necessary for the operation of the image sensor using the solid-state imaging device according to the related art configured as shown in FIG. 14;
FIG. 18 is a block diagram showing an example of an FPN suppression circuit of an image sensor using a solid-state imaging device according to the prior art configured as shown in FIG.
[Explanation of symbols]
1 ... p-type substrate (fixed to substrate potential),
2 ... n ⁺ drain,
3 ... Gate,
4 ... n ⁺ Source,
5 ... Coupling capacity (C ₀ ),
6 ... Photogate (PG),
7: Barrier gate (BG),
8 ... Drain voltage (V _DD ),
9: Barrier gate bias voltage (V _BG ),
10 ... row selection line,
11: Vertical signal line,
FG ... Floating gate,
12, 12A, 12B, 12C ... SFG pixels,
VSC: vertical scanning circuit,
LMC ... level mix,
HSC: horizontal scanning circuit,
101... Light receiving part,
102 ... Barrier gate part,
103 ... MOS transistor,
23 ... Pulse φ _BG line,
24 ... Pulse φ _PG line,
25 ... pulse φ _T line,
104: Charge-voltage converter,
105 ... transfer gate part,
201 ... Amplification type solid-state imaging device,
202 ... Timing generator,
203 ... Synthesis circuit,
204 ... CPU,
211 ... Photodiode,
C1... First storage capacitance (photodiode parasitic capacitance),
C2 ... second storage capacity,
212 ... MOS transistor for transfer,
213 ... Reset MOS transistor,
214 ... MOS transistor for amplification,
215... MOS transistor for reading,
216: Vertical signal line,
21-1... First transfer switch,
C _C1 ... first clamp capacity,
22-1 ... the first clamp transistor,
23-1 ... First sample hold switch,
C _H1 ... first hold capacity,
24-1 ... 1st horizontal selection switch,
21-2 ... Second transfer switch,
C _C2 ... second clamp capacity,
22-2 ... the second clamp transistor,
23-2 ... Second sample hold switch,
C _H2 ... second hold capacity,
24-2 ... Second horizontal selection switch.

Claims

直列に制御容量が接続された第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記受光部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタとを有する画素構造を半導体基板上に複数形成して成る固体撮像素子を駆動する方法であり、
上記バリアゲート部の電位を、受光積分時とリセット時で、異なる値とすることを特徴とする固体撮像素子駆動方法。A light-receiving unit composed of a first MOS diode having a control capacitor connected in series;
A barrier gate portion comprising a second MOS diode adjacent to the light receiving portion;
Driving a solid-state imaging device comprising a plurality of pixel structures formed on a semiconductor substrate, each having a drain adjacent to the barrier gate portion, a gate short-circuited to the light receiving portion, and a source connected to an output line on a semiconductor substrate Is the way
A solid-state imaging device driving method, wherein the potential of the barrier gate section is set to a different value at the time of light integration and reset.

複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、
第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接し、直列に制御容量が接続された第２のＭＯＳダイオードより成る電荷電圧変換部と、
上記電荷電圧変換部に隣接した第３のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソースが出力線に接続されたＭＯＳトランジスタ部とを有し、
上記電荷電圧変換部、上記バリアゲート部、上記ＭＯＳトランジスタ部は遮光されていることを特徴とする固体撮像素子。It is a solid-state image sensor formed by forming a plurality of pixels on a semiconductor substrate, and the structure of the pixel is
A light receiving portion comprising a first MOS diode;
A charge voltage conversion unit comprising a second MOS diode adjacent to the light receiving unit and having a control capacitor connected in series;
A barrier gate portion comprising a third MOS diode adjacent to the charge-voltage conversion portion;
A drain adjacent to the barrier gate portion, a gate short-circuited with the charge-voltage conversion portion, and a source connected to an output line; a MOS transistor portion;
The solid-state imaging device, wherein the charge-voltage conversion unit, the barrier gate unit, and the MOS transistor unit are shielded from light.

複数の画素を半導体基板上に形成して成る固体撮像素子であり、上記画素の構造は、
第１のＭＯＳダイオードより成る受光部と、
上記受光部に隣接した第２のＭＯＳダイオードより成るトランスファーゲート部と、
上記トランスファーゲート部に隣接し、直列に制御容量が接続された第３のＭＯＳダイオードより成る電荷電圧変換部と、
上記電荷電圧変換部に隣接した第４のＭＯＳダイオードより成るバリアゲート部と、
ドレインが上記バリアゲート部に隣接し、ゲートが上記電荷電圧変換部と短絡され、ソ一スが出力線に接続されたＭＯＳトランジスタ部とを有し、
上記トランスファーゲート部、上記電荷電圧変換部、上記バリアゲート部、上記ＭＯＳトランジスタ部は遮光されていることを特徴とする固体撮像素子。It is a solid-state image sensor formed by forming a plurality of pixels on a semiconductor substrate, and the structure of the pixel is
A light receiving portion comprising a first MOS diode;
A transfer gate portion comprising a second MOS diode adjacent to the light receiving portion;
A charge-voltage converter comprising a third MOS diode adjacent to the transfer gate and having a control capacitor connected in series;
A barrier gate portion comprising a fourth MOS diode adjacent to the charge-voltage conversion portion;
A drain adjacent to the barrier gate, a gate short-circuited with the charge-voltage converter, and a source connected to an output line;
The solid-state imaging device, wherein the transfer gate portion, the charge-voltage conversion portion, the barrier gate portion, and the MOS transistor portion are shielded from light.