JP2008503167A - 電流モード計装用増幅器 - Google Patents

Abstract

電流モード計装用増幅器（ＩＡ）は、差動電圧（ＶＩＮＰ−ＶＩＮＮ）を受け取り、各出力ノードに出力電圧を供給する第１および第２のバッファ増幅器を含んでいる。抵抗値Ｒ１が、これらのノードの間に接続され、ＶＩＮＰ−ＶＩＮＮと共に変化する電流Ｉ_Ｒ１を伝導させる。一実施形態においては、各増幅器は、電流Ｉ_Ｒ１を伝導させるＲ１と直列に接続されたトランジスタを含んでいる。これらの電流は、このＩＡがたった１つのミラーしか必要としないように好ましくは各仮想グランドノードを経由して電流ミラーの入力端子と出力端子に結合されて、ＩＡの出力電圧を生成する。ＤＣ不整合エラーを最小にするために、このＩＡは、チョッパによって安定化させられ、これらのバッファ増幅器と信号電流経路は、２相チョッピングサイクルを使用してチョップされる。

Description

本出願は、２００４年６月１５日に出願されたＢｏｔｋｅｒ等に対する仮特許出願第６０／５８０，２９５号の恩典を請求するものである。
本発明は、増幅器の分野に関し、詳細には電流モード計装用増幅器に関する。

ＩＡ（ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ ａｍｐｌｉｆｉｅｒ計装用増幅器）は、特に、低いＤＣオフセット、高いＣＭＲ（ｃｏｍｍｏｎ ｍｏｄｅ ｒｅｊｅｃｔｉｏｎコモンモード除去）、高い入力インピーダンスなど、測定およびテストの装置において使用するのに適した特性を有するように設計されているある種の増幅器である。このような増幅器は一般的に、ユーザが、コモンモード信号の存在する中で差動信号について調べる必要があるときに使用され、このコモンモード信号は、しばしば対象とする差動信号よりも大きくなっている可能性がある。

よく知られているＩＡが、図１に示されている。３つの演算増幅器を使用したこのトポロジは、一般的にバイポーラプロセスおよびＪＦＥＴプロセスと共に使用されて良好なＤＣ精度を有するＩＡが実現される。しかし、このトポロジは、いくつかの制限を有する。例えば、この設計は、少なくとも６個の抵抗を必要とし、これらの抵抗は、一般的にトリムして、ＣＭＲやゲインエラーなどの精度仕様を満たすために必要とされるマッチングを達成する必要がある。また、これらの３つの増幅器のそれぞれは、良好な全体的なＤＣ仕様を保証するために通常トリムされる。これらの要件の両方が、このトポロジについての最小ダイサイズを制限してしまう。

図１のＩＡの入力コモンモード電圧と全体的なゲインは、有効な出力電圧の範囲を制限する。出力スイングに対する結果として生じる制限は、低い供給電圧では特に問題になる。また、単一電源から動作させられるときには、このＩＡの基準ピン（Ｖ_ｒｅｆ）は、低インピーダンスのソースによって駆動されて、良好なＣＭＲを維持する必要がある。これは、一般的にこの基準ピンをこのＩＡの有効な出力スイングの範囲内の電圧へと駆動する追加の外部増幅器１０を用いて行われる。この外部増幅器は、このＩＡのために必要とされる全体のボードスペース、ならびにその総解決法コストを追加してしまう。

これらの制限の一部を克服する１つのアプローチは、テキサスインスツルメンツ社（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ）からのＩＮＡ３２６ ＩＡによって例示される。ここでは、電流モード信号処理を使用して、正確にマッチングされた抵抗を必要とせずに、コモンモード入力電圧および電源変動の除去が実現される。しかし、この設計は、４つの電流ミラーを使用しており、これらの電流ミラーのそれぞれが、これらのミラーのそれぞれの内部におけるデバイス不整合に起因した、出力に帰せられる電圧エラーに寄与する。

以上で指摘されたこれらの問題を克服する電流モード計装用増幅器が提示され、小さなダイ面積を用いて高いＤＣ精度が実現されている。
本ＩＡでは、電流モードトポロジを使用している。このＩＡは、差動電圧Ｖ_ｉｎ＝ＶＩＮＰ−ＶＩＮＮを受け取る第１および第２の入力端子（ＶＩＮＰ、ＶＩＮＮ）と、抵抗値Ｒ１を有する抵抗と、この差動電圧を受け取り、それぞれＶＩＮＰおよびＶＩＮＮと共に変化する各出力ノードにおいて、第１および第２の出力電圧Ｖ１およびＶ２を供給する第１および第２のバッファ増幅器とを含んでいる。図２を参照すると、第１の増幅器は、バイアス電流Ｉ_{ｂｉａｓ１}＝Ｉ３−Ｉ１を用いてバイアスされ、Ｖ１と回路コモンポイント（ｃｉｒｃｕｉｔ ｃｏｍｍｏｎ ｐｏｉｎｔ）との間に接続された第１のトランジスタ（ＭＮ１）を含んでおり、第２の増幅器は、バイアス電流Ｉ_{ｂｉａｓ２}＝Ｉ４−Ｉ２を用いてバイアスされ、Ｖ２と回路コモンポイントとの間に接続された第２のトランジスタ（ＭＮ２）を含んでいる。

Ｒ１は、このＲ１がＶ_ｉｎと共に変化する電流Ｉ_Ｒ１を伝導させるようにこの第１の出力ノードと第２の出力ノードとの間に接続される。そのように構成されるときに、この第１のトランジスタは、ＶＩＮＰ＞ＶＩＮＮのときには電流Ｉ_ａ＝Ｉ_{ｂｉａｓ１}−Ｉ_Ｒ１を、またＶＩＮＰ＜ＶＩＮＮのときには電流Ｉ_ａ＝Ｉ_{ｂｉａｓ１}＋Ｉ_Ｒ１を伝導させ、この第２のトランジスタは、ＶＩＮＮ＞ＶＩＮＰのときには電流Ｉ_ｂ＝Ｉ_{ｂｉａｓ２}−Ｉ_Ｒ１を、またＶＩＮＮ＜ＶＩＮＰのときには電流Ｉ_ｂ＝Ｉ_{ｂｉａｓ２}＋Ｉ_Ｒ１を伝導させる。電流Ｉ_ａを電流ミラーの電流入力端子に結合し、電流Ｉ_ｂを（ＩＡの電流出力ノードとしての役割も果たす）この電流ミラーの電流出力端子に結合する回路が実現される。出力電圧を発生するために、抵抗値Ｒ２は、一般的にこの電流出力ノードと回路コモン（ｃｉｒｃｕｉｔ ｃｏｍｍｏｎ）との間に接続され、この電流出力ノードに接続されたバッファ増幅器は、ＩＡの出力電圧Ｖ_ｏｕｔを供給する。この第１および第２のトランジスタの各々は、Ｒ１中の信号電流を搬送するので、Ｒ２中の電流は、Ｒ１中の電流の２倍である。したがって、このＩＡのゲインＧは、（１：１の電流ミラー比を仮定すると）Ｇ＝２＊（Ｒ２／Ｒ１）によって与えられる。ＤＣ不整合エラーを最小にするためには、本ＩＡは、チョッパにより安定化させられ、かつ／または自動的にゼロにされることが好ましい。チョッパにより安定化させられるときには、これらのバッファ増幅器と信号電流経路の両方が、２相のチョッピングサイクルを使用してチョップされる。

電流Ｉ_ａおよびＩ_ｂは、これらの第１および第２のトランジスタ中の電流をこの出力ノードの周囲で折りたたむ仮想のグランドノードを使用してこの電流ミラーに結合されることが好ましい。そのように構成されるときには、このＩＡは、従来技術のＩＡ設計において見出される複数のミラー（とそれらに付随するエラー）の代わりに、前述の１つの電流ミラーしか必要としない。

本発明の他の実施形態においては、これらのバッファ増幅器は、ＶＩＮＰに結合された増幅器が、（ＶＩＮＰ−ＶＩＮＮ）／Ｒ１に等しい信号電流Ｉ_ｖｉｎｐを生成し、ＶＩＮＮに結合された増幅器が、（ＶＩＮＮ−ＶＩＮＰ）／Ｒ１に等しい信号電流Ｉ_ｖｉｎｎを生成するように構成される。このＩＡは、入力端子および出力端子を有する単一の電流ミラーを含んでいる。信号電流Ｉ_ｖｉｎｐおよびＩ_ｖｉｎｎは、例えば各トランジスタまたは仮想的グランドノードを使用して各電流ミラー端子へと折りたたまれる。この電流ミラーの出力端子は、このＩＡの電流出力ノードとしての役割を果たす。この電流出力ノードと回路コモンポイントとの間に直列に接続されたＲ２と基準電圧Ｖ_ｒｅｆを用いて、このＩＡは、Ｇ＝２＊（Ｒ２／Ｒ１）によって与えられるゲインＧと、２＊（（ＶＩＮＰ−ＶＩＮＮ）／Ｒ１）＊Ｒ２＋Ｖ_ｒｅｆによって与えられる、この電流出力ノードにおける出力電圧とを有する。これらのバッファ増幅器電流の折りたたみによって、良好なコモンモード除去対周波数の関係を保持しながら１つの電流ミラーしか必要とされない。これは、Ｖ_ＯＳやｄＶ_ＯＳ／ｄＴなどのＤＣエラーを低減させる。

本発明のさらなる特徴および利点については、添付図面と併せて解釈される以降の詳細な説明から当業者には明らかになろう。

本発明による電流モードＩＡの可能性のある一実施形態が、図２に示されている。このＩＡは、差動電圧Ｖ_ｉｎ＝ＶＩＮＰ−ＶＩＮＮを受け取る差動入力端子ＶＩＮＰおよびＶＩＮＮを含んでおり、これらの差動入力端子ＶＩＮＰ、ＶＩＮＮは、それぞれ第１および第２のバッファ増幅器２４、２６の入力ノード２０、２２に結合される。バッファ増幅器２４および２６は、各出力ノード２８、３０において各出力電圧Ｖ１およびＶ２を生成し、これらの出力電圧は、ＶＩＮＰおよびＶＩＮＮと共に変化する。この図２に示される実施形態においては、Ｖ１およびＶ２は、それぞれ入力ＶＩＮＰおよびＶＩＮＮから〜１ボルトだけレベルシフトされる。バッファ増幅器２４は、出力ノード２８と回路コモンポイント３２との間に接続されたトランジスタＭＮ１を含んでおり、バッファ増幅器２６は、出力ノード３０と回路コモンポイント３２との間に接続されたトランジスタＭＮ２を含んでいる。本明細書中において説明されている例示の実施形態に示されるこれらのトランジスタは、ＦＥＴ（ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ電界効果トランジスタ）として示されているが、本発明は、逆極性の実装形態を用いるのと同様に、バイポーラトランジスタを用いて実現することもできることに留意されたい。

典型的な実装形態においては、入力ノード２０および２２が、ＭＰ１がバイアス電流Ｉ１を供給する電流源３４を用いてバイアスされ、ＭＰ２がバイアス電流Ｉ２を供給する電流源３６を用いてバイアスされる各入力ＦＥＴ、すなわちＭＰ１およびＭＰ２に接続されるはずである。追加の電流源３８および４０は、供給電圧（ＶＣＣ）とノード２８および３０との間に図に示すように接続される。電流源３８および４０は、ＦＥＴ ＭＮ１がＩ３−Ｉ１によって近似的に与えられる電流Ｉ_{ｂｉａｓ１}を用いてバイアスされ、ＦＥＴ ＭＮ２がＩ４−Ｉ２によって近似的に与えられる電流Ｉ_{ｂｉａｓ２}を用いてバイアスされるように、それぞれ電流Ｉ３およびＩ４を供給する。

抵抗値Ｒ１を有する抵抗３９が、増幅器出力ノード２８と３０との間に接続される。Ｖ１≒ＶＩＮＰおよびＶ２≒ＶＩＮＮであるので、Ｖ_ｉｎは、Ｒ１の両端に再現され、Ｒ１には（Ｖ１−Ｖ２）／Ｒ１＝Ｉ_Ｒ１の電流フローが引き起こされる。そのように構成されるときには、ＦＥＴ ＭＮ１は、ＶＩＮＰ＞ＶＩＮＮのときに電流Ｉ_ａ＝Ｉ_{ｂｉａｓ１}−Ｉ_Ｒ１を、またＶＩＮＰ＜ＶＩＮＮのときに電流Ｉ_ａ＝Ｉ_{ｂｉａｓ１}＋Ｉ_Ｒ１を伝導させ、ＦＥＴ ＭＮ２は、ＶＩＮＮ＞ＶＩＮＰのときに電流Ｉ_ｂ＝Ｉ_{ｂｉａｓ２}−Ｉ_Ｒ１を、またＶＩＮＮ＜ＶＩＮＰのときに電流Ｉ_ｂ＝Ｉ_{ｂｉａｓ２}＋Ｉ_Ｒ１を伝導させる。

以下でより詳細に説明するように、本ＩＡは、チョッパにより安定化させられ、かつ／または自動的にゼロにされることが好ましい。チョッパにより安定化させられるときには、このＩＡは、増幅器２４および２６と、これらの増幅器とこの電流ミラーとの間のこれらの信号電流経路とを用いて、２相のチョッピングサイクルに従って動作させられ、位相の間で位置が交換される。これらのチョッピング位相の一方の間におけるこのＩＡの構成が、図２に示されている。

この図に示されたチョッピング位相では、電流ミラー４２は、電流入力端子４４に印加される電流を電流出力端子４６へとミラーするように構成され、電流出力端子４６は、ＩＡの電流出力ノードになっている。電流ミラー４２は、（以下により詳細に説明するように）それ自体チョップされていてもよく、この場合には、これらのミラー端子によって実現される機能は、定期的に反転されることに留意されたい。回路５０は、電流ミラー４２の電流入力端子に電流Ｉ_ａを結合するように構成され、回路５２は、このミラーの電流出力端子に電流Ｉ_ｂを結合する。この結合が達成される可能性がある一方法については、図２に示され、この図では、これらのＦＥＴすなわちＭＮ３およびＭＮ４は、それぞれＩ_ａおよびＩ_ｂをミラー端子４４および４６にミラーするミラートランジスタとしての役割を果たす。本ＩＡは、一般的に電流出力ノード４６と回路コモンとの間に（または以下で説明している基準電圧Ｖ_ｒｅｆに）接続された抵抗値Ｒ２を有する抵抗５４と、ＩＡの出力電圧Ｖ_ｏｕｔを供給する電流出力ノードに接続されたバッファ増幅器５５とを含んでいる。

デバイスの不整合が存在しないと仮定すると、入力電圧Ｖ_ｉｎにほぼ等しい電圧がＲ１の両端に印加されることが分かる。この結果として生じる電流（Ｉ_Ｒ１）は、ＭＮ１とＭＮ２を介して流れ、これらのＭＮ１の電流もＭＮ２の電流も共に、電流出力ノード４６に結合される。この図に示されるチョッピング位相では、ＶＩＮＰがＶＩＮＮに対して正であるときに、Ｒ２に流れ込む電流が、Ｒ１に流れ込む電流値の２倍になるように、ＭＮ３中の電流は、〜Ｖｉｎ／Ｒ１だけ減少させられ、一方ＭＮ４中の電流は、同じ量だけ増大させられる。その結果として、この電流モードトポロジのゲインＧ＝（Ｖ_ｏｕｔ−Ｖ_ｒｅｆ）／Ｖ_ｉｎは、Ｇ＝−２＊（Ｒ２／Ｒ１）によって与えられる（Ｖ_ｒｅｆについては、以下に説明する）。正常な動作をするためには、電流ミラー４２についての出力電流に対する入力電流の比率は、１とすべきであることに留意されたい。

一部の用途では、ＶＩＮＰ−ＶＩＮＮが所定の値、一般的にはゼロに等しいときには、出力電圧Ｖ_ｏｕｔを中心値に設定する手段を設けることが必要なこともある。このＩＡがデュアル電源によって電力が供給される場合、この中心値は、一般的にはグランドに設定されるはずである。しかし単一電源が使用される場合には、この中心値は、多くの場合にＶＣＣ／２に設定されるはずである。図２に示されるこの中心値を設定する一手段は、Ｒ２と直列に基準電圧源５６を接続することであり、その出力電圧Ｖ_ｒｅｆは、所望の中心値を供給するように選択される。

抵抗値Ｒ１およびＲ２は、特定の用途について必要とされる所望のゲインを設定するように選択される。抵抗値Ｒ１は、これらのバッファ増幅器からこの抵抗が迂回させる電流が、これらの増幅器のデバイスのうちのどれもオフにされないようにするために十分に大きくされるべきである。これは、大きな入力信号を伴う深刻な問題になる可能性があり、それ故に、このＲ１の値は、一般的に高ゲインの場合よりも低ゲインの場合に大きくなるはずであり、この場合にはこの入力信号の範囲は、さらに制限される。

このトポロジは、Ｒ１またはＲ２のいずれかにおける追加の直列配線抵抗値の影響を比較的受けないことに留意されたい。この追加された抵抗値は、ゲイン中に小さな変化をもたらすにすぎず、このＩＡのＣＭＲは、悪化させられない。さらに、コモンモード入力動作は、Ｒ２において相殺する電流を生成し、それによって完全にマッチングされた抵抗を必要とせずに優れたＣＭＲがもたらされる。

回路コモンポイント３２は、「グランド」であるものとして示されているが、これについては必須ではなく、他の固定電圧が使用されてもよいことに留意されたい。
以上で指摘した式Ｉ_ａおよびＩ_ｂが正しいためには、ＭＮ１またはＭＮ２に印加される入力信号電流が、小信号（ｓｍａｌｌ ｓｉｇｎａｌ）として見えるように、Ｉ３はＩ１よりも大きい必要があり、またＩ４はＩ２よりも大きい必要がある。

図２のＩＡは、チョッパにより安定化され、かつ／または自動的にゼロにされてＤＣ不整合エラーをなくすことが好ましい。チョッパにより安定化されるときには、このＩＡは、２相のチョッピングサイクルに従って動作させられ、増幅器２４と２６は、またこれらの増幅器とこの電流ミラーとの間の信号電流経路は、位相と位相の間で位置を交換しており、５０％のデューティサイクルが好ましい。これについては、いくつかのスイッチ６０ａ／６０ｂと６４ａ／６４ｂの使用を必要とする。このチョッピングサイクルの第１の位相中には、このＩＡは、この図に示されるように構成され、スイッチ６０ａと６０ｂは、入力ノード２０をＶＩＮＰに、また入力ノード２２をＶＩＮＮに接続するように構成され、スイッチ６４ａは、ＭＮ３のドレインを電流ミラー端子４４に接続するように構成され、スイッチ６４ｂは、ＭＮ４のドレインを出力ノード４６に接続するように構成される。このチョッピングサイクルの第２の位相中には、入力ノード２０および２２が、それぞれＶＩＮＮおよびＶＩＮＰに接続され、ＭＮ３のドレインが出力ノード４６に接続され、ＭＮ４のドレインが、電流ミラー端子４４に接続されるように、増幅器２４と２６の位置が交換される。このようにして、これらの増幅器もこれらの信号電流経路も共にチョップされ、それによってそうでない場合には必要となる可能性のあるトリミングステップをなくすことを可能にしている。

ＤＣ不整合エラーをさらに低減させるために、電流ミラー４２は、チョップされたミラーおよび／またはカスコード接続されたミラー（図示せず）として実装することができる。チョップされたミラーとして実装される場合、ミラー４２のために使用されるチョッピング周波数は、そうでない場合にはこれらのミラーのトランジスタの間の不整合に起因して生ずる可能性のあるエラーが相殺されるようにするために、スイッチ６０ａ／６０ｂと６４ａ／６４ｂのために使用されるチョッピング周波数とは異なったものにすべきであることに留意されたい。

本ＩＡの好ましい実施形態が、図３に示されている。この実装形態は、電流結合回路５０および５２の実現を除いて図２の実装形態と同様である。ここで、回路５０は、電流源７０および７２と、ＦＥＴ ＭＮ５およびＭＮ６を含んでいる。電流源７０は、電流Ｉ５を供給し、ＭＮ１のソースと回路コモンポイント３２との間に接続される。電流源７２は、電流Ｉ６を供給し、供給電圧ＶＣＣとノード７４との間に接続される。ＦＥＴ ＭＮ５は、そのゲートがＭＮ１のソースに結合され、そのソースが回路コモンポイント３２に接続され、そのドレインがノード７４に接続されており、ＦＥＴ ＭＮ６は、そのゲートがノード７４に結合され、そのソースがＭＮ５のゲートに結合され、そのドレインが電流ミラー４２の電流入力ノード４４に接続されている。

同様に、回路５２は、電流源７６および７８と、ＦＥＴ ＭＮ７およびＭＮ８を含んでいる。電流源７６は、電流Ｉ７を供給し、ＭＮ２のソースと回路コモンポイント３２との間に接続される。電流源７８は、電流Ｉ８を供給し、供給電圧ＶＣＣとノード８０との間に接続される。ＦＥＴ ＭＮ７は、そのゲートがＭＮ２のソースに結合され、そのソースが回路コモンポイント３２に接続され、そのドレインがノード８０に接続されており、ＦＥＴ ＭＮ８は、そのゲートがノード８０に結合され、そのソースがＭＮ７のゲートに結合され、そのドレインが電流ミラー４２の電流出力ノード４６に接続されている。

そのように構成されるときに、ＭＮ５／ＭＮ６とＭＮ７／ＭＮ８は、電流出力ノード４６付近へＭＮ１およびＭＮ２中のこれらの電流を折りたたむ仮想グランドノードを形成し、このＭＮ１電流は、（図に示されるチョッピング位相では）電流ミラー４２を経由してノード４６に搬送される。ＶＩＮＰがＶＩＮＮに対して正であるときに、ＭＮ６中の電流は、Ｖ_ｉｎ／Ｒ１だけ増大するが、ＭＮ８中の電流は、同じ量だけ減少する。ＶＩＮＮがＶＩＮＰに対して正であるときには、この逆が行われる。電流Ｉ５およびＩ７は、Ｉ_Ｒ１≠０であるときに、Ｉ５とＩ_ａの間の差がＭＮ６によりもたらされ、電流出力ノード４６にミラーされるはずであり、Ｉ７とＩ_ｂの間の差がＭＮ８によって電流出力ノード４６から伝導させられるように固定される。ＦＥＴ ＭＮ５と電流源７２は、ＭＮ５のゲートとＭＮ６（またはチョッピング位相に応じてＭＮ８）のソースにおけるノード電圧を安定化させ、ＦＥＴ ＭＮ７と電流源７８は、ＭＮ７のゲートとＭＮ８（またはチョッピング位相に応じてＭＮ６）のソースにおけるノード電圧を安定化させる役割を果たす。

この実施形態について以上で指摘したこれらのＩ_ａおよびＩ_ｂの式が正しくなるためには、ＭＮ１またはＭＮ２に印加された入力信号が小信号として見えるように、Ｉ３は、Ｉ１よりも大きくなるべきであり、またＩ４はＩ２よりも大きくなるべきである。最良の性能にするためには、ＭＮ６およびＭＮ８中の信号電流が小信号として見えるように、Ｉ５は、Ｉ_{ｂｉａｓ１}よりも大きくなるべきであり、またＩ７は、Ｉ_{ｂｉａｓ２}よりも大きくなるべきである。図２に示される実施形態と同様に、図３に示されるＩＡは、ＤＣ不整合エラーをなくすためにチョッパで安定化させられていてもよい。図３に示されるチョッピング位相では、これらのバッファ増幅器も、これらの信号電流経路も共にチョップされるように、スイッチ６０ａおよび６０ｂは、それぞれ入力ノード２０および２２とＶＩＮＰおよびＶＩＮＮとの間に接続され、スイッチ８２ａは、ＭＮ６のソースとＭＮ５のゲートとの間に接続され、スイッチ８２ｂは、ＭＮ８のソースとＭＮ７のゲートとの間に接続され、スイッチ８３ａは、ＭＮ６のゲートとノード７４との間に接続され、スイッチ８３ｂは、ＭＮ８のゲートとノード８０との間に接続される。この第１および第２のチョッピング位相中の図３のＩＡのチョッパにより安定化させられたバージョンの動作が、それぞれ図４ａおよび４ｂに示される。増幅器２４および２６は、図４ａから図４ｂへと位置を交換し、それによってこれらの増幅器およびこれらの電流源の内部のＤＣ不整合を大幅に取り除くことが可能になる。例えば、ＶＩＮＰ−ＶＩＮＮ＝１Ｖであり、増幅器２４は、１０ｍＶの入力オフセット電圧を有するものと仮定する。この第１のチョッピング位相中に、これらのバッファ増幅器は、Ｒ１の両端に１Ｖ＋１０ｍＶ＝１．０１Ｖを印加するが、この第２のチョッピング位相中には、これらの増幅器は、Ｒ１の両端に０．９９Ｖを印加する。その結果、この完全なチョッピングサイクルにわたってＲ１の両端に印加された平均の差動入力電圧は、１Ｖになる。

図２に示されるこの実施形態と同様に、ＤＣ不整合エラーは、チョップされたミラーおよび／またはカスコード接続されたミラー（図示せず）として電流ミラー４２を実装することによりさらに低減させることができる。

このトポロジの他の利点は、出力ノード２８および３０上の寄生キャパシタンス（図４ａおよび４ｂに示されるＣＰ１、ＣＰ２）が、ＣＭＲ対周波数の悪化を引き起こさないことである。コモンモード入力電圧が増大するにつれて、寄生キャパシタンスＣＰ１およびＣＰ２は変化させられる必要がある。その結果、ＭＮ６およびＭＮ８中のこれらの電流は、増大することになる。しかし、ＣＰ１およびＣＰ２が平衡させられる場合には、このＭＮ６電流が変化する量は、ＭＮ８中の変化とマッチングすることになる。その結果として、Ｒ２中への平均電流は変化しないことになり、それによって良好なＣＭＲ対周波数の特性が実現される。

図３に示されるトポロジでは、従来技術のＩＡ設計中で見出され、このＩＡ出力に対してオフセット、オフセットドリフト、およびＤＣエラーをもたらす可能性のある複数のミラーの代わりに単一の電流ミラーを使用していることにさらに留意されたい。本発明に従って、１つの電流ミラー以外のすべてをなくすことにより、これらの他のミラーに関連するエラーがなくなる。

ＶＩＮＰ−ＶＩＮＮが所定の値に等しいときに出力電圧Ｖ_ｏｕｔを中心値に設定する代替手段が、図５に示される。ここで、抵抗Ｒ２と基準電圧源５６は、外部増幅器を必要とせずに必要に応じて電流出力ノード４６をバイアスするように選択された、抵抗Ｒ２ａとＲ２ｂを備える分割器で置き換えられる。これによって、単一電源を使用するユーザは、外部増幅器にとってこのＩＡの有効な出力範囲内に出力をバイアスするために必要とされるコストおよびボードスペースを回避することができるようになるので、この方法は、望ましい。

出力電圧Ｖ_ｏｕｔをセンター値に設定する他の可能性のある手段が、図６に示される。ここで、増幅器９０は、その反転入力が電流出力ノード４６に接続され、その非反転入力がＶ_ｒｅｆに接続される。抵抗Ｒ２は、この出力と増幅器９０の反転入力との間に接続され、このＩＡのゲインＧ＝２＊（Ｒ２／Ｒ１）を設定する。ノード４６における電圧、したがってＶ_ｏｕｔは、Ｖ_ｒｅｆによって設定される。以前の実施形態では、ノード４６への正の電流がＶ_ｏｕｔの増大を引き起こしたことに留意されたい。ここでは、ノード４６への負の電流がＶ_ｏｕｔの増大を引き起こす。したがって、増幅器９０のこれらの入力は、図２、３、４ａ、４ｂおよび５中の増幅器５５の入力に関して反転されている。

本発明によるＩＡの他の可能な実施形態が、図７に示されている。この実施形態は、差動電圧（ＶＩＮＰ−ＶＩＮＮ）を受け取る第１および第２の入力端子と、この差動電圧を受け取り、各出力ノードにおいてそれぞれＶＩＮＰおよびＶＩＮＮと共に変化する第１および第２の出力電圧を供給する、第１および第２のバッファ増幅器と、これらの出力ノードの間に接続される抵抗値Ｒ１とを仮定している（が、図に示してはいない）。ＶＩＮＰに結合された増幅器が、（ＶＩＮＰ−ＶＩＮＮ）／Ｒ１に等しい信号電流Ｉ_ｖｉｎｐを生成し、ＶＩＮＮに結合された増幅器が、（ＶＩＮＮ−ＶＩＮＰ）／Ｒ１に等しい信号電流Ｉ_ｖｉｎｎを生成するように、これらの増幅器は、構成される。信号電流Ｉ_ｖｉｎｐおよびＩ_ｖｉｎｎは、それぞれ電流源１００および１０２を用いて図７中に表される。

このＩＡは、入力端子１０６と出力端子１０８とを有する電流ミラー１０４を含んでいる。また端末１０８は、このＩＡの電流出力ノードとしての役割を果たす。各電流折りたたみ回路１１０および１１２は、信号電流Ｉ_ｖｉｎｐおよびＩ_ｖｉｎｎを各電流ミラー端子へと折りたたむ。抵抗値Ｒ２と、この電流出力ノードと回路コモンポイントとの間に直列に接続された基準電圧Ｖ_ｒｅｆとを用いて、このＩＡは、Ｇ＝２＊（Ｒ２／Ｒ１）によって与えられるゲインＧと、２＊（（ＶＩＮＰ−ＶＩＮＮ）／Ｒ１）＊Ｒ２＋Ｖ_ｒｅｆによって与えられる、電流出力ノード１０８における出力電圧を有する。

これらのバッファ増幅器電流Ｉ_ｖｉｎｐおよびＩ_ｖｉｎｎの折りたたみによって、電流ＩＡは、このＩＡの信号経路中にたった１つの電流ミラー（１０４）しか必要とせず、良好なコモンモード除去対周波数の関係をもたらす。これは、Ｖ_ＯＳやｄＶ_ＯＳ／ｄＴなどのＤＣエラーを低減させる。

折りたたみ回路１１０および１１２は、図７に示されるように各バイアス電圧でバイアスされた各トランジスタを備えることができる。代わりに、折りたたみ回路１１０および１１２は、図３に示されるような回路（５０、５２）など各仮想グランドノードを備えることも可能である。

本発明の特定の実施形態について示し説明してきているが、非常に多くの変形形態および代替実施形態が、当業者には思い浮かぶであろう。したがって、本発明については、添付の特許請求の範囲の観点からしか限定されないことが意図されている。

従来技術のＩＡの概略図である。 本発明によるＩＡの一実施形態の概略図である。 本発明によるＩＡの好ましい一実施形態の概略図である。 第１のチョッピング位相中に動作させられるときの、本発明によるＩＡのチョッパにより安定化させられた実施形態の概略図である。 第２のチョッピング位相中に動作させられるときの、本発明によるＩＡのチョッパにより安定化させられた実施形態の概略図である。 本発明によるＩＡと共に使用されてもよい基準電圧源の概略図である。 本発明によるＩＡと共に使用されてもよい出力回路の概略図である。 本発明によるＩＡの他の実施形態の概略図である。

Claims (10)

1. 差動電圧（ＶＩＮＰ−ＶＩＮＮ）を受け取るように接続された第１および第２の入力端子と、
   前記入力端子のうちの各入力端子に結合された各入力ノードと、それぞれＶＩＮＰおよびＶＩＮＮと共に変化する第１および第２の出力電圧Ｖ１およびＶ２を供給する各出力ノードとを有し、前記第１の増幅器が、前記第１の出力ノードと回路コモンポイントとの間に結合され、バイアス電流Ｉ_{ｂｉａｓ１}でバイアスされる第１のトランジスタ（ＭＮ１）を含み、前記第２の増幅器が、前記第２の出力ノードと前記回路コモンポイントとの間に結合され、バイアス電流Ｉ_{ｂｉａｓ２}でバイアスされる第２のトランジスタ（ＭＮ２）を含む第１および第２のバッファ増幅器と、
   前記第１の抵抗素子が、Ｖ１−Ｖ２と共に変化する電流Ｉ_Ｒ１を伝導させ、前記第１のトランジスタが、ＶＩＮＰ＞ＶＩＮＮであるときに電流Ｉ_ａ＝Ｉ_{ｂｉａｓ１}−Ｉ_Ｒ１を、またＶＩＮＰ＜ＶＩＮＮであるときに電流Ｉ_ａ＝Ｉ_{ｂｉａｓ１}＋Ｉ_Ｒ１を伝導させ、前記第２のトランジスタが、ＶＩＮＮ＞ＶＩＮＰであるときに電流Ｉ_ｂ＝Ｉ_{ｂｉａｓ２}−Ｉ_Ｒ１を、またＶＩＮＮ＜ＶＩＮＰであるときに電流Ｉ_ｂ＝Ｉ_{ｂｉａｓ２}＋Ｉ_Ｒ１を伝導させるように、前記第１の出力ノードに第１の端子で、また前記第２の出力ノードに第２の端子で接続された、抵抗値Ｒ１を有する第１の抵抗素子と、
   電流出力ノードに結合された電流出力端子に対して、電流入力端子に印加された電流をミラーするように構成された電流ミラーと、
   前記電流ミラーの前記電流入力端子に対して電流Ｉ_ａを結合するように構成された回路と、
   前記電流出力ノードに対して電流Ｉ_ｂを結合するように構成された回路と
   を備える電流モード計装用増幅器（ＩＡ）。
2. その入力において前記電流出力ノードに接続され、その出力において前記ＩＡの出力電圧Ｖ_ｏｕｔを供給するバッファ増幅器（５５）をさらに備える、請求項１に記載の前記ＩＡ。
3. 前記ＩＡが、Ｇ＝−２＊（Ｒ２／Ｒ１）によって与えられるゲインＧを有するように、前記電流出力ノードと前記回路コモンポイントとの間に結合される、抵抗値Ｒ２を有する第２の抵抗素子（５４）をさらに備える、請求項２に記載の前記ＩＡ。
4. ＶＩＮＰ−ＶＩＮＮが、所定の値に等しいときにＶ_ｏｕｔを所望の中心値に設定するために前記第２の抵抗素子と前記回路コモンポイントとの間に直列に接続された基準電圧源をさらに備える、請求項３に記載の前記ＩＡ。
5. 前記第２の抵抗素子が、
   供給電圧と前記電流出力ノードとの間に直列に接続された第１の抵抗と、
   前記電流出力ノードと前記回路コモンポイントとの間に直列に接続された第２の抵抗と
   を備え、ＶＩＮＰ−ＶＩＮＮが所定の値に等しいときに前記第１および第２の抵抗の前記抵抗値が、Ｖ_ｏｕｔを所望の中心値に設定するように選択される、請求項３に記載の前記ＩＡ。
6. 電流Ｉ_ａを結合するように構成された前記回路が、前記第１のトランジスタと、前記電流ミラーの前記電流入力端子に対して電流Ｉ_ａをミラーするように接続された第３のトランジスタ（ＭＮ３）とを備え、電流Ｉ_ｂを結合するように構成された前記回路が、前記第２のトランジスタと、前記電流出力ノードに電流Ｉ_ｂをミラーするように接続された第４のトランジスタ（ＭＮ４）とを備える、請求項１に記載の前記ＩＡ。
7. 電流Ｉ_ａを結合するように構成された前記回路が、
   前記第１のトランジスタと、
   前記第１のトランジスタと前記回路コモンポイントとの間に接続された第１の固定電流源（７０）と、
   前記固定電流源と前記第１のトランジスタとの前記接続部に接続されたその制御入力と、第２の固定電流源（７２）と前記回路コモンポイントとの間に接続されたその電流回路とを有する第３のトランジスタ（ＭＮ５）と、
   前記第２の固定電流源と前記第３のトランジスタの前記接続部に接続されたその制御入力と、前記電流ミラー入力端子と前記第３のトランジスタの前記制御入力との間に接続されたその電流回路とを有し、前記第３および第４のトランジスタが、前記第３のトランジスタの前記制御入力における前記電圧を安定化させる仮想グランドノードを形成し、前記第４のトランジスタが、電流Ｉ_ａと共に変化する電流を伝導させるようになっている、第４のトランジスタ（ＭＮ６）と
   を備える、請求項１に記載の前記ＩＡ。
8. 前記ＩＡは、第１および第２の位相を有するチョッピングサイクルに従って、動作するようにチョッパにより安定化させられ、
   前記ＩＡの第１および第２の入力ノードが、それぞれ前記第１および第２の入力端子に接続され、前記ＩＡの第１および第２の出力ノードが、それぞれ前記第１の抵抗素子の第１および第２の端子に接続され、電流Ｉ_ａおよびＩ_ｂが、それぞれ前記電流ミラーの前記電流入力および電流出力の端子に結合されるように、前記ＩＡが、前記第１の位相中に構成され、
   前記ＩＡの第１および第２の入力ノードが、それぞれ前記第２および第１の入力端子に接続され、前記ＩＡの第１および第２の出力ノードが、それぞれ前記第１の抵抗素子の第１および第２の端子に接続され、電流Ｉ_ａおよびＩ_ｂが、それぞれ前記電流ミラーの前記電流出力および電流入力の端子に結合されるように、前記ＩＡが、前記第２の位相中に構成される、請求項１に記載の前記ＩＡ。
9. 前記電流ミラーが、チョップされた電流ミラーである、請求項８に記載の前記ＩＡ。
10. 前記電流ミラーが、前記ＩＡとは異なる周波数でチョップされる、請求項９に記載の前記ＩＡ。

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