JP2005005646A

JP2005005646A - 半導体装置

Info

Publication number: JP2005005646A
Application number: JP2003170486A
Authority: JP
Inventors: Haruki Yokoyama; 春喜横山; Hiroki Sugiyama; 弘樹杉山; Yasuhiro Oda; 康裕小田; Takashi Kobayashi; 隆小林
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2003-06-16
Filing date: 2003-06-16
Publication date: 2005-01-06

Abstract

【課題】バリア層の薄層化によってヘテロ接合型電界効果トランジスタの特性劣化が生じないショットキー接合形成層を形成した半導体装置を提供する。
【解決手段】化合物半導体ＩｎＰ基板１上にＩｎＡｌＡｓバッファー層２、ＩｎＧａＡｓチャネル層３、ＩｎＡｌＡｓスペーサ層４、ＳｉをプレーナードープしたＩｎＰキャリア供給層５、ＩｎＡｌＡｓＳｂショットキー接合形成層６となる化合物半導体層を順次積層した構造を持ち、また、前記ショットキー接合形成層６上の所定部分にゲート電極９、ソース電極１０およびドレイン電極１１を形成したヘテロ接合型電界効果トランジスタであって、ショットキー接合形成層６がＩｎＰ基板１側より、ＩｎＡｌＡｓＳｂとＩｎＰを積層した構造の半導体装置とする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は超高速集積回路、ミリ波、マイクロ波集積回路等の能動素子として利用ができ、高周波数、高利得および低ノイズ等の優れた特性を有するヘテロ接合型電界効果トランジスタ等の半導体装置に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平６−１２０２５８号公報
【特許文献２】
特開平９−５５４９４号公報
【非特許文献１】
Ｒ．Ｐａｌｌａ，Ｊ．Ｃ．Ｈａｒｍａｎｄ，Ｓ．Ｂｉｂｌｅｍｏｎｔ，ａｎｄＡ．Ｃｌｅｉ”ＡｌＩｎＡｓ／ＧａＩｎＡｓＨＥＭＴｗｉｔｈＡｌＩｎＰｂａｒｒｉｅｒｌａｙｅｒ”，Ｐｒｏｃ．８ｔｈＩｎｔ．Ｃｏｎｆ．ＯｎＩｎｄｉｕｍＰｈｏｓｐｈｉｄｅａｎｄＲｅｌａｔｅｄＭａｔｅｒｉａｌｓ，ｐｐ．６７８−６８０，Ａｐｒｉｌ１９９６．
【非特許文献２】
Ｔ．Ｅｎｏｋｉ，Ｈ．Ｉｔｏ，Ｋ．Ｉｋｕｔａ，ａｎｄＹ．Ｉｓｈｉｉ，”０．１−μｍＩｎＡｌＡｓ／ＩｎＧａＡｓＨＥＭＴｓｗｉｔｈａｎＩｎＰ−ｒｅｃｅｓｓ−ｅｔｃｈｓｔｏｐｐｅｒｇｒｏｗｎｂｙＭＯＣＶＤ”，Ｐｒｏｃ．７ｔｈＩｎｔ．Ｃｏｎｆ．ＯｎＩｎｄｉｕｍＰｈｏｓｐｈｉｄｅａｎｄＲｅｌａｔｅｄＭａｔｅｒｉａｌｓ，ｐｐ．８１−８４，Ｍａｙ１９９５．
【非特許文献３】
Ａ．Ｅｎｄｏ，Ｙ．Ｙａｍａｓｉｔａ，Ｋ．Ｓｈｉｎｏｈａｒａ，Ｍ．Ｈｉｇａｓｉｗａｋｉ，Ｋ．Ｈｉｋｏｓａｋａ，Ｔ．Ｍｉｍｕｒａ，Ｓ．Ｈｉｙａｍｉｚｕ，ａｎｄＴ．Ｍａｔｓｕｉ，”ＦａｂｒｉｃａｔｉｏｎＴｅｃｈｎｏｌｏｇｙａｎｄＤｅｖｉｃｅＰｅｒｆｏｍａｎｃｅ
ｏｆＳｕｂ−５０−ｎｍ−ＧａｔｅＩｎＰ−Ｂａｓｅｄ
ＨｉｇｈＥｌｅｃｔｏｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ，４１（２００２）ｐｐ．１０９４−１０９８．
従来技術として、一般的に用いられている基板にＩｎＰを用いたヘテロ接合型電界効果トランジスタの層構成に関して、その一例（例えば特許文献１参照）を説明する。
図２に示すように、ＩｎＰからなる基板２１上に、アンドープのＩｎＡｌＡｓからなるバッファー層２２が形成され、その上にアンドープのＩｎＧａＡｓからなるチャネル層２３が形成されている。また、チャネル層２３上にはアンドープのＩｎＡｌＡｓからなるスペーサ層２４が形成され、スペーサ層２４の上にはｎ型のキャリアが発生するようにＳｉを添加（バルクドープ）したＩｎＡｌＡｓキャリア供給層２５が形成され、その上にアンドープのＩｎＡｌＡｓ層２６とアンドープのＩｎＰ層２７からなるショットキー接合形成層が形成されている。特に、符号２７のＩｎＰ層はゲート加工時にゲート電極を形成する層でエッチングを自動的に停止させる機能を持っており、リセスエッチストッパー層と呼ばれている。また、スペーサ層、キャリア供給層、ショットキー接合形成層を合わせた層はバリア層と呼ばれている。
図２に示す符号２７のリセスエッチストッパー層の材料には、ＩｎＰの他、ＩｎＡｌＰが用いられることがある（例えば非特許文献１参照）。また、ショットキー接合形成層としてリセスエッチストッパー層を用いない、ＩｎＡｌＡｓのみの構造も従来技術では多く用いられている。しかし、このようなリセスエッチストッパー層を用いない構造を用いてＩＣを作製する際には、ゲート加工時のエッチング量を均一、かつ、高精度で制御する高度なプロセス技術が必要となる。一方で、ショットキー接合形成層へのＩｎＰリセスエッチストッパー層の導入は、加エプロセスの再現性を良好にし、かつ、しきい値電圧（Ｖｔｈ）や伝達コンダクタンス（ｇｍ）の均一性を向上する特徴がある（例えば非特許文献３参照）。
【０００３】
さらに、ＩｎＰリセスエッチストッパー層２７上には、ショットキー接合により形成されたゲート電極２９が配置されている。また、ゲート電極２９より所定の間隔を開けて、ソース電極３０とドレイン電極３１がＳｉを不純物として添加したバルクドープのｎ−ＩｎＧａＡｓからなるコンタクト層２８を介してオーミック接合により形成されている。
このヘテロ接合型電界効果トランジスタにおいては、キャリア供給層２５から供給された電子により、チャネル層２３内のスペーサ層２４側界面付近に二次元電子ガスが形成される。そして、ソース電極３０下の領域とドレイン電極３１下の領域との間で、その二次元電子ガスの流れを、ゲート電極２９に印加する電圧により制御することで装置を動作させている。キャリアである電子は、二次元電子となりアンドープ（低不純物）のチャネル層中を移動するので、不純物による散乱が抑制され、高速で移動することが可能になる。キャリア供給層にはバルクドープのｎ−ＩｎＡｌＡｓの他、ｎ−ＩｎＡｌＰが用いられることがある（例えば特許文献２参照）。以上のように、従来技術のショットキー接合形成層には、ＩｎＰ／ＩｎＡｌＡｓ、ＩｎＡｌＰ／ＩｎＡｌＡｓの積層構造やＩｎＡｌＡｓが用いられてきた。
ヘテロ接合型電界効果トランジスタ等で用いられる化含物半導体結晶の積層構造の形成（成長）には、一般的に、有機金属気相成長法（ＭＯＶＰＥ）や分子線エピタキシャル成長法（ＭＢＥ）が用いられる。ＩｎＰ基板上に、ヘテロ接合型電界効果トランジスタを成長する場合、構成材料の一部に、ＩｎＡｌＡｓのようなＡｌを含む材料が用いられることが多いが、Ａｌは非常に活性なため不純物を取り込み易く、一般的に高品質結晶を得るためには高温成長（５００℃以上）が必要となる。
ヘテロ接合型電界効果トランジスタの動作速度を向上するためには、ゲート長を短くして電子の走行距離を短くする方法が有効であるが、ゲート長を短くした場合にはショートチャネル効果によってトランジスタ特性が劣化する。また、このショートチャネル効果を抑制し、トランジスタを高速動作させるためには、バリア層とチャネル層を合わせた層の厚さを薄くすることが有効であると報告されている（例えぱ非特許文献３参照）。しかし、チャネル層は二次元電子ガスを蓄積するために、ある程度（１０ｎｍ程度）の膜厚を維持する必要がある。このため、実際にはバリア層の薄層化が高速化におけるキー技術となっている。
【０００４】
【発明が解決しようとする課題】
前記のように、ヘテロ接合型電界効果トランジスタの動作速度を向上するには、バリア層の厚さを薄くすることが必要である。つまり、図２に示した構造の場合、符号２４のスペーサ層、２５のキャリア供給層、２６と２７からなるショットキー接合形成層の薄層化が必要となる。
しかしながら、ヘテロ接合型電界効果トランジスタの層構造を成長する温度は前記のように高温であるため、キャリア供給層にバルクドープされた不純物（通常Ｓｉ）は、実際には熱拡散によりキャリア供給層を挟む上下の層へ広がっている。よって、例えぱ、図２に示した従来の構造で、符号２４のスペーサ層を除去したり、また、極端に薄くした場合には、バルクドープされたＳｉがチャネル層まで到達し、チャネル層の不純物散乱が増大することで二次元電子ガスの電子移動度が低下する。よって、スペーサ層はある程度の膜厚（１〜３ｎｍ程度）が必用である。さらに、キャリア供給層へのドーピング方法としては前記のようにパルクドープの他、成長を一旦停止して成長面に二次元的に不純物をドーピングするプレーナードープを用いることができる。バルクドープの場合、ドーピングが行われているキャリア供給層の膜厚は、通常数ｎｍ〜数十ｎｍであるが、プレーナードープを用いた場合には、ドーピング領域の厚さを極限の原子層まで薄層化することが可能になる。
【０００５】
しかし、さらなるバリア層の薄層化を考えた場合には、ショットキー接合形成層を如何に薄層化するかが重要となる。図２に示したショットキー接合形成層を形成するＩｎＰリセスエッチストッパー層２７は、十分なストッパー性能を達成するに通常５ｎｍ程度の膜厚が必要であり、これより薄層化した場合には、ストッパー性能が劣化し、期待したような均一なトランジスタ特性を得ることが困難となる。また、ＩｎＰの厚さは十分な膜厚を維持した状態で、符号２６のＩｎＡｌＡｓ層のみを薄層化することも考えられる。しかし、ＩｎＰの障壁高さがＩｎＡｌＡｓと比較して小さいために、ＩｎＰ／ＩｎＡｌＡｓ構造でＩｎＡｌＡｓを薄くした場合には、実効的なショットキー障壁高さが減少し、ゲートリークが増大する等、トランジスタ素子特性が劣化する問題が発生した。
【０００６】
一方、ＩｎＡｌＡｓと障壁高さがほぼ同じＩｎＡｌＰを用いたＩｎＡｌＰ／ＩｎＡｌＡｓ構造では、ＩｎＡｌＰの厚さを維持した状態でＩｎＡｌＡｓの膜厚を薄くしてもショットキー障壁高さがＩｎＰ／ＩｎＡｌＡｓほど減少しない。しかし、ＩｎＡｌＰリセスエッチストッパーは歪系（ＩｎＰに格子不整合）であり、また、活性なＡｌを含む層がプロセス表面に出るため、ＩｎＰリセスエッチストッパー層と比較して再現性良く安定な特性が得られ難く、信頼性上の問題があった。
【０００７】
本発明は上記従来技術における問題点を解決するために提案されたものであって、その目的とするところは、バリア層の薄層化によってヘテロ接合型電界効果トランジスタの特性劣化が生じないショットキー接合形成層を形成した半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記本発明の目的を達成するために、本発明は特許請求の範囲に記載の構成とするものである。すなわち、
請求項１に記載のように、化合物半導体基板上にバッファー層、チャネル層、スペーサ層、キャリア供給層、ショットキー接合形成層となる化合物半導体層を順次積層した構造を持ち、また、前記ショットキー接合形成層上の所定部分にゲート電極、ソース電極およびドレイン電極を形成するヘテロ接合型電界効果トランジスタであって、前記ショットキー接合形成層が基板側より、ＩｎＡｌＡｓＳｂとＩｎＰを積層した構造を有する半導体装置とするものである。
【０００９】
また、請求項２に記載のように、請求項１において、前記化合物半導体基板にＩｎＰを用いる半導体装置とするものである。
【００１０】
また、請求項３に記載のように、請求項１において、前記チャネル層がＧａＡｓ、ＩｎＡｓの混晶であるＩｎＧａＡｓからなる半導体装置とするものである。また、請求項４に記載のように、請求項１において、前記スペーサ層がＩｎＡｌＡｓ、ＩｎＡｌＡｓＳｂまたはＩｎＡｌＰである半導体装置とするものである。
【００１１】
また、請求項５に記載のように、請求項１において、前記キャリア供給層がｎ型不純物をプレーナードープしたＩｎＰ、ＩｎＡｌＰ、ＩｎＡｌＡｓＳｂまたはＩｎＡｌＡｓである半導体装置とするものである。
【００１２】
【発明の実施の形態】
〈実施の形態１〉
ここで、本発明の優れた特性を有するヘテロ接合型電界効果トランジスタの基本的な層構成について説明する。
本発明は、超高速集積回路を構成する能動素子であるヘテロ接合型電界効果トランジスタに関するものであって、ショットキー接合層を基板側から順にＩｎＡｌＡｓＳｂ層とＩｎＰ層で構成していることが本発明のポイントである。ＩｎＰ層を含むことにより、リセスエッチストッパー機能を保持したまま、ＩｎＡｌＡｓＳｂ層を含むことによりゲートリーク電流を１桁以上低減させることができるため、製造歩留まり良く、高性能のトランジスタ特性を実現し得るという効果を奏するものである。
【００１３】
従来、リセスエッチストッパー性能を有するショットキー接合形成層にはＩｎＰ／ＩｎＡｌＡｓやＩｎＡｌＰ／ＩｎＡｌＡｓの積層構造が用いられてきた。また、前記のように良好なトランジスタ性が得られるＩｎＰリセスエッチストッパー層を用いたＩｎＰ／ＩｎＡｌＡｓショットキー接合形成層では、バリア層の薄層化のためにＩｎＡｌＡｓの膜厚を減少させた時、ゲートリークが増大し、トランジスタ特性劣化が発生した。
【００１４】
ＩｎＰ／ＩｎＡｌＡｓの積層構造においてＩｎＡｌＡｓの薄層化によって起きるゲートリークの増加は前記のように実効的なショットキー障壁高さが減少することにより起きていると考えられる。つまり、図２（従来構成）に示すＩｎＡｌＡｓショットキー接合形成層２６に、より障壁高さが大きな材料を用いれぱ、問題となっていたゲートリークが低減できる可能性がある。また、ＩｎＰに格子整合するＩｎＡｌＡｓのＡｌ組成は０．４８である。障壁高さを大きくする方法として、このＡｌの組成を大きくすることが考えられる。しかし、Ａｌ組成を大きくした場合、格子定数がＩｎＰと不整合となるため、歪によってテバイス特性が劣化することが懸念される。一方、Ａｌ組成を大きくしたＩｎＡｌＡｓにＳｂを添加することで、格子を再びＩｎＰに格子整合させることが可能である。つまり、ＩｎＰ／ＩｎＡｌＡｓＳｂの積層構造を採用すれば、ＩｎＰに格子整合し、かつ、薄層化によってもゲートリークが少ないショットキー接合形成層を形成することが可能と考えられる。
【００１５】
ＩｎＡｌＡｓＳｂはＩｎ_０．５２Ａｌ_０．４８ＡｓからＡｌＡｓ_０．４６Ｓｂ_０．５４まで、さまざまな組成でＩｎＰに格子整合するこが知られている。ＩｎＡｌＡｓＳｂの障壁高さをＩｎＡｌＡｓよりも大きくするためには最低でもＡｌ組成は原子比率で０．４８以上にする必要がある。また、ＩｎＡｌＡｓＳｂのＡｌ組成を大きくした場合、活性なＡｌを増加させ過ぎることは逆にデバイス特性を劣化させる。特に、Ａｌ組成が０．８程度以上の場合は、プロセス中に酸化が進みデバイス特性が安定しない問題も発生する。よって、Ａｌ組成が０．５から０．８程度の範囲のＩｎＡｌＡｓＳｂが実用上は適している。
【００１６】
バリア層の薄層化のためには、前記のようにキヤリア供給層のドーピング方法としてプレーナードープを採用した方が良い。また、図２（従来構成）に示されるＳｉをバルクドープしたｎ−ＩｎＡｌＡｓキャリア供給層２５のプレーナードープを行うキャリア供給層の材料にはショットキー接合形成層と同じＩｎＡｌＡｓＳｂの他、ＩｎＡｌＡｓ、ＩｎＰ、ＩｎＡｌＰ等を用いることができる。また、特にＩｎＰやＩｎＡｌＰは、ＩｎＡｌＡｓ系の材料で問題となっているフッ素によるキャリア補償がないためデバイスの信頼性の向上が期待できる。
【００１７】
また、スペーサ層に関しては、ＩｎＡｌＡｓＳｂの他、従来用いられてきたＩｎＡｌＡｓやＩｎＡｌＰを用いることもできるが、ＩｎＰはＩｎＧａＡｓとのバンド不連続性が小さいためスペーサ層には適していない。
【００１８】
本発明では、ショットキー接合形成層にＩｎＰ／ＩｎＡｌＡｓＳｂの積層構造を用いることにより、ショットキー接合形成層にリセスエッチストッパー層としての機能を持たせた状態で、バリア層の薄層化によるヘテロ接合型電界効果トランジスタ特性の劣化の問題を解決できるようにしたものである。
【００１９】
〈実施の形態２〉
以下、本発明の実施の形態２について図を参照して説明する。
図１は、本発明の実施の形態における半導体装置の構成の一例を示す断面模式図である。図１において、ＩｎＰからなる基板１上に、アンドープのＩｎＡｌＡｓからなるバッファー層２を形成し、その上にアンドープＩｎＧａＡｓからなるチャネル層３が形成されている。
また、チャネル層３上に、アンドープのＩｎＡｌＡｓからなるスペーサ層４を形成し、ＳｉをプレーナードープしたＩｎＰキャリア供給層５を形成した後、さらに、アンドーブのＩｎＡｌＡｓＳｂショットキー接合形成層６とアンドーブのＩｎＰリセスエッチストッパー層７からなるショットキー接合形成層を順次積層してバリア層が形成されている。本実施の形態では、符号６のＩｎＡｌＡｓＳｂショットキー接合形成層の組成をＩｎ_０．４Ａｌ_０．６Ａｓ_０．９Ｓｂ_０．１とし、符号４、５、６、７からなる各層の膜厚をそれぞれ、３、２、５、５ｎｍとした。さらに、バリア層の最上層のＩｎＰリセスエッチストッパー層７上に、ショットキー接合してゲート電極９が形成されている。また。ゲート電極９より所定の間隔を開けて、Ｓｉがバルクドープされたｎ−ＩｎＧａＡｓからなるコンタクト層８を介し、ソース電極１０とドレイン電極１１がオーミック接合して形成されている。
【００２０】
本発明の効果を明らかにするために、成長した直後のヘトロ接合型電界効果トランジスタ構造のエピウエハをクエン酸系エッチャントでエッチングした後、ホール効果測定によって、シートキャリア濃度と移動度の変化を測定した。その結果のシートキャリア濃度と移動度のエッチング時間変化を図３に示す。図３において、エッチング時間１５秒程度まではシートキャリア濃度が減少し、それに伴い移動度が増加する傾向にあり、１５秒以上のエッチングではシートキャリア濃度、移動度共に一定値となった。また、この時、値が一定となるシートキャリア濃度は約２×１０^１２ｃｍ^−２、移動度は約７３００ｃｍ^２／Ｖｓであった。シートキャリア濃度、および、移動度の値が１５秒以上のエッチングで一定になることは、ｎ−ＩｎＧａＡｓ層がエッチング除去された後、エッチングが自動的に停止していることを示している。また、１５０秒までのエッチングにおいても値が一定で変化しないことは期待したようなストッパー性能が本発明のＩｎＰ／ＩｎＡｌＡｓＳｂをショットキー接合形成層に用いた実施の形態で達成できていることを示している。
【００２１】
さらに、問題となっていたゲートリークについて評価するため、図２（従来構成）に示した符号３０のオーミック電極と符号２９のショットキー電極間での電流−電圧特性の測定を行った。この逆電圧特性を図４に示す。この時、ショットキー電極は４０μｍ×４０μｍの大きさの電極を用いた。また、図中には比較のために、図１（本発明構成）の符号６の層であるＩｎＡｌＡｓＳｂをＩｎＡｌＡｓに変更した従来構成の結果も同時に示している。従来のＩｎＰ／ＩｎＡｌＡｓショットキー接合形成層を用いた場合、電圧が−１Ｖにおける逆方向電流値は−７．７×１０^−４Ａであった。一方、ＩｎＰ／ＩｎＡｌＡｓＳｂショットキー接合形成層を用いた場合の逆方向電流値は−７×１０^−５Ａであった。この結果から従来技術と比較して本発明のＩｎＰ／ＩｎＡｌＡｓＳｂショットキー接合形成層では逆方向電流が約一桁低減することが確認できた。
【００２２】
さらに、成長したウエハのプロセスを行い、ゲート長０．１μｍのＨＥＭＴを作製、その特性を三端子測定法によって評価した。この結果、従来構造ではオン電圧２Ｖ、オフ電圧５Ｖ、ゲート・ドレーン間耐圧４ＶであったＨＥＭＴの特性が、本発明構造では、オン電圧４Ｖ、オフ電圧１０Ｖ、ゲート・ドレーン間耐圧９Ｖになり、ＨＥＭＴの耐圧特性が顕著に改善されていることが確認された。
【００２３】
【発明の効果】
本発明によれば、薄層化によってヘテロ接合型電界効果トランジスタ特性の劣化の生じないショットキー接合形成層を有する半導体装置を実現することができる。
ヘテロ接合型電界効果トランジスタの動作速度を向上するためには、ショットキー接合形成層の厚さを薄くすることが有効であるが、ショットキー接合形成層を薄くした場合、実効的な障壁高さの減少ににより、ヘテロ接合型電界効果トランジスタに特性が劣化する問題があった。
本発明はリセスエッチストッパーとしての機能を持たせた状態で、十分な障壁高さを得ることができるＩｎＰ／ＩｎＡｌＡｓＳｂの積層構造をショットキー接合形成層として採用することで、ショットキー接合形成層の薄層化に伴うトランジスタ特性の劣化の問題を解決できるようにした。
このことは、これまで良好な特性が得られなかった薄層化によっても設計通りのデバイス特性を得ることを可能にし、ヘテロ接合型電界効果トランジスタの更なる高速化を実現する上で大きな効果を有するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態で例示したヘテロ接合型電界効果トランジスタの断面構造を示す模式図。
【図２】従来のヘテロ接合型電界効果トランジスタの断面構造を示す模式図。
【図３】本発明の実施の形態で例示したエッチング時問を変化させた時のヘテロ接合電界効果トランジスタのシートキャリア濃度と移動度の変化を示すグラフ。
【図４】本発明の実施の形態で例示したオーミック電極とショットキー電極間の電流−電圧特性の測定結果を示すグラフ。
【符号の説明】
１…ＩｎＰ基板
２…ＩｎＡｌＡｓバッファー層
３…ＩｎＧａＡｓチャネル層
４…ＩｎＡｌＡｓスペーサ層
５…ＳｉをプレーナードープしたＩｎＰキャリア供給層
６…ＩｎＡｌＡｓＳｂショットキー接合形成層
７…ＩｎＰリセスエッチストッパー層
８…ｎ−ＩｎＧａＡｓコンタクト層
９…ゲート電極
１０…ソース電極
１１…ドレイン電極
２１…ＩｎＰ基板
２２…ＩｎＡｌＡｓバッファー層
２３…ＩｎＧａＡｓチャネル層
２４…ＩｎＡｌＡｓスペーサ層
２５…Ｓｉをバルクドープしたｎ−ＩｎＡｌＡｓキャリア供給層
２６…ＩｎＡｌＡｓショットキー接合形成層
２７…ＩｎＰリセスエッチストッパー層
２８…ｎ−ＩｎＧａＡｓコンタクト層
２９…ゲート電極
３０…ソース電極
３１…ドレイン電極

Claims

化合物半導体基板上にバッファー層、チャネル層、スペーサ層、キャリア供給層、ショットキー接合形成層となる化合物半導体層を順次積層した構造を有し、前記ショットキー接合形成層上の所定部分にゲート電極、ソース電極およびドレイン電極を形成するヘテロ接合型電界効果トランジスタであって、前記ショットキー接合形成層が基板側より、ＩｎＡｌＡｓＳｂとＩｎＰを積層した構造であることを特徴とする半導体装置。
請求項１において、前記化合物半導体基板にＩｎＰを用いることを特徴とする半導体装置。
請求項１において、前記チャネル層がＧａＡｓ、ＩｎＡｓの混晶であるＩｎＧａＡｓからなることを特徴とする半導体装置。
請求項１において、前記スペーサ層がＩｎＡｌＡｓ、ＩｎＡｌＡｓＳｂまたはＩｎＡｌＰであることを特徴とする半導体装置。
請求項１において、前記キャリア供給層がｎ型不純物をプレーナードープしたＩｎＰ、ＩｎＡｌＰ、ＩｎＡｌＡｓＳｂまたはＩｎＡｌＡｓであることを特徴とする半導体装置。