JP2000276327A - ゼロ判定信号生成回路 - Google Patents

ゼロ判定信号生成回路

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JP2000276327A JP11085026A JP8502699A JP2000276327A JP 2000276327 A JP2000276327 A JP 2000276327A JP 11085026 A JP11085026 A JP 11085026A JP 8502699 A JP8502699 A JP 8502699A JP 2000276327 A JP2000276327 A JP 2000276327A
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Abstract

(57)【要約】 【課題】シフタの出力データがゼロであるか否かを判定
してなるゼロ判定信号を生成するゼロ判定信号生成回路
に関し、シフタの出力データのゼロ判定の高速化を図る
ことができるようにする。 【解決手段】シフタ１が左シフタに設定された場合に
は、シフタ１の左シフト部（左シフタ３〜７の部分）に
おけるシフト動作と並行して、シフト動作を行わない左
シフタの出力の所定ビットの部分をＯＲ処理又はバッフ
ァリングしてゼロ判定信号ＺＤを生成し、シフタ１が右
シフタに設定された場合には、右シフト部（右シフタ８
〜１２の部分）におけるシフト動作と並行して、シフト
動作を行わない右シフタの出力の所定ビットの部分をＯ
Ｒ処理又はバッファリングしてゼロ判定信号ＺＤを生成
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩにシフタと
ともに搭載し、シフタの出力データがゼロであるか否
か、すなわち、出力データの全ビットが論理０（以下、
論理０を“０”と記し、論理１を“１”と記す。）であ
るか否かを判定してなるゼロ判定信号を生成するゼロ判
定信号生成回路に関する。
【０００２】
【従来の技術】ＬＳＩにシフタとともに、ゼロ判定信号
生成回路を搭載する必要がある場合、シフタの出力デー
タの全ビットをＯＲ処理するゼロ判定信号生成回路を搭
載することが考えられる。
【０００３】
【発明が解決しようとする課題】しかし、シフタの出力
データの全ビットをＯＲ処理するゼロ判定信号生成回路
を搭載する場合には、シフタにおけるシフト動作が終了
してからゼロ判定信号を生成することになるので、シフ
タの出力データのゼロ判定の高速化を図ることができな
いという問題点がある。
【０００４】本発明は、かかる点に鑑み、シフタの出力
データのゼロ判定の高速化を図ることができるようにし
たゼロ判定信号生成回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明中、第１の発明
は、シフト量を左に２x-aビット｛但し、ｘは３以上の
整数、ａは１以上、ｘ以下の整数である。｝又は０ビッ
トとする２xビット構成の第ａの左シフタを第１、第
２、・・・第ｘの左シフタの順に縦列接続し、２xビッ
トの入力データを第１の左シフタに入力し、第ｘの左シ
フタから出力される２xビット・データを出力データと
するシフタの出力データがゼロであるか否かを判定して
なるゼロ判定信号を生成するゼロ判定信号生成回路であ
って、第ｂのＯＲ回路｛但し、ｂは１以上、（ｘ−１）
以下の整数である。｝と、ＯＲ／バッファ回路とを備え
ているというものである。
【０００６】ここに、第ｂのＯＲ回路は、第ｂの左シフ
タに対応して設けられ、第ｂの左シフタに入力される２
xビット・データ又は第ｂの左シフタから出力される２x
ビット・データの２の（２x−２x-b）乗の桁から２の
（２x−２・２x-b＋１）乗の桁までの部分をＯＲ処理す
るものである。
【０００７】また、ＯＲ／バッファ回路は、シフト量が
０〜３０の場合には、第ｂのＯＲ回路のうち、シフト動
作を行わない左シフタに対応して設けられているＯＲ回
路の出力と、第ｘの左シフタがシフト動作を行わない場
合には第ｘの左シフタから出力される２xビット・デー
タの２の（２x−１）乗の桁の部分と、入力データの２ 0
の桁の部分とをＯＲ処理し、シフト量が３１の場合に
は、入力データの２0の桁の部分をバッファリングし、
ゼロ判定信号を出力するものである。
【０００８】本発明中、第１の発明によれば、シフト動
作を行わない左シフタに入力される２xビット・データ
又はシフト動作を行わない左シフタから出力される２x
ビット・データの所定ビットの部分をＯＲ処理又はバッ
ファリングし、最終的には、ＯＲ／バッファ回路による
ＯＲ処理又はバッファリングを介してゼロ判定信号を生
成することができる。すなわち、シフタにおけるシフト
動作と略並行してゼロ判定信号を生成することができ
る。
【０００９】本発明中、第２の発明は、シフト量を右に
２x-a ビット又は０ビットとする２ xビット構成の第ａ
の右シフタを第１、第２、・・・第ｘの右シフタの順に
縦列接続し、２xビットの入力データを第１の右シフタ
に入力し、第ｘの右シフタから出力される２xビット・
データを出力データとするシフタの出力データがゼロで
あるか否かを判定してなるゼロ判定信号を生成するゼロ
判定信号生成回路であって、第ｂのＯＲ回路と、ＯＲ／
バッファ回路とを備えているものである。
【００１０】ここに、第ｂのＯＲ回路は、第ｂの右シフ
タに対応して設けられ、第ｂの右シフタに入力される２
xビット・データ又は第ｂの右シフタから出力される２x
ビット・データの２の（２x-(a-1)−２）乗の桁から２
の（２x-a−１）乗の桁までの部分をＯＲ処理するもの
である。
【００１１】また、ＯＲ／バッファ回路は、シフト量が
０〜３０の場合には、第ｂのＯＲ回路のうち、シフト動
作を行わない右シフタに対応して設けられているＯＲ回
路の出力と、第ｘの右シフタがシフト動作を行わない場
合には第ｘの右シフタから出力される２xビット・デー
タの２0の桁の部分と、入力データの２の（２x−１）乗
の桁の部分とをＯＲ処理し、シフト量が３１の場合に
は、入力データの２の（２x−１）乗の桁の部分をバッ
ファリングし、ゼロ判定信号を出力するものである。
【００１２】本発明中、第２の発明によれば、シフト動
作を行わない右シフタに入力される２xビット・データ
又はシフト動作を行わない右シフタから出力される２x
ビット・データの所定ビットの部分をＯＲ処理又はバッ
ファリングし、最終的には、ＯＲ／バッファ回路による
ＯＲ処理又はバッファリングを介してゼロ判定信号を生
成することができる。すなわち、シフタにおけるシフト
動作と略並行してゼロ判定信号を生成することができ
る。
【００１３】本発明中、第３の発明は、シフト量を左に
２x-aビット又は０ビットとする２xビット構成の第ａの
左シフタを第１、第２、・・・第ｘの左シフタの順に縦
列接続し、２xビットの入力データを第１の左シフタに
入力し、第ｘの左シフタから出力される２xビット・デ
ータを左シフト部の出力データとする左シフト部と、シ
フト量を右に２x-aビット又は０ビットとする２xビット
構成の第ａの右シフタを第１、第２、・・・第ｘの右シ
フタの順に縦列接続し、入力データを第１の右シフタに
入力し、第ｘの右シフタから出力される２xビット・デ
ータを右シフト部の出力データとする右シフト部と、左
シフトの場合には、左シフト部の出力データを出力デー
タとして選択して出力し、右シフトの場合には、右シフ
ト部の出力データを出力データとして選択して出力する
出力データ選択用セレクタとを備えるシフタの出力デー
タがゼロであるか否かを判定してなるゼロ判定信号を生
成するゼロ判定信号生成回路であって、第ｂの左シフト
部用ＯＲ回路と、左シフト部用ＯＲ／バッファ回路と、
第ｂの右シフト部用ＯＲ回路と、右シフト部用ＯＲ／バ
ッファ回路と、ゼロ判定信号選択用セレクタとを備えて
いるというものである。
【００１４】ここに、第ｂの左シフト部用ＯＲ回路は、
第ｂの左シフタに対応して設けられ、第ｂの左シフタに
入力される２xビット・データ又は第ｂの左シフタから
出力される２xビット・データの２の（２x−２x-b）乗
の桁から２の（２x−２・２x- b＋１）乗の桁までの部分
をＯＲ処理するものである。
【００１５】また、左シフト部用ＯＲ／バッファ回路
は、シフト量が０〜３０の場合には、第ｂの左シフト部
用ＯＲ回路のうち、シフト動作を行わない左シフタに対
応して設けられている左シフト部用ＯＲ回路の出力と、
第ｘの左シフタがシフト動作を行わない場合には第ｘの
左シフタから出力される２xビット・データの２の（２x
−１）乗の桁の部分と、入力データの２0の桁の部分と
をＯＲ処理し、シフト量が３１の場合には、入力データ
の２0の桁の部分をバッファリングするものである。
【００１６】また、第ｂの右シフト部用ＯＲ回路は、第
ｂの右シフタに対応して設けられ、第ｂの右シフタに入
力される２xビット・データ又は第ｂの右シフタから出
力される２xビット・データの２の（２x-(a-1)−２）乗
の桁から２の（２x-a−１）乗の桁までの部分をＯＲ処
理するものである。
【００１７】また、右シフト部用ＯＲ／バッファ回路
は、シフト量が０〜３０の場合には、第ｂの右シフト部
用ＯＲ回路のうち、シフト動作を行わない右シフタに対
応して設けられている右シフト部用ＯＲ回路の出力と、
第ｘの右シフタがシフト動作を行わない場合には第ｘの
右シフタから出力される２x ビット・データの２の２0
の桁の部分と、入力データの２の（２x−１）乗の桁の
部分とをＯＲ処理し、シフト量が３１の場合には、入力
データの２の（２x−１）乗の桁の部分をバッファリン
グするものである。
【００１８】また、ゼロ判定信号選択用セレクタは、左
シフトの場合には、左シフト部用ＯＲ／バッファ回路の
出力をゼロ判定信号として選択して出力し、右シフトの
場合には、右シフト部用ＯＲ／バッファ回路の出力をゼ
ロ判定信号として選択して出力するものである。
【００１９】本発明中、第３の発明によれば、シフタが
左シフタに設定される場合には、シフト動作を行わない
左シフタに入力される２xビット・データ又はシフト動
作を行わない左シフタから出力される２xビット・デー
タの所定の部分をＯＲ処理又はバッファリングし、最終
的には、ＯＲ／バッファ回路によるＯＲ処理又はバッフ
ァリングを介してゼロ判定信号を生成することができ
る。すなわち、左シフト部におけるシフト動作と略並行
してゼロ判定信号を生成することができる。
【００２０】また、シフタが右シフタに設定される場合
には、シフト動作を行わない右シフタに入力される２x
ビット・データ又はシフト動作を行わない右シフタから
出力される２xビット・データの所定の部分をＯＲ処理
又はバッファリングし、最終的には、ＯＲ／バッファ回
路によるＯＲ処理又はバッファリングを介してゼロ判定
信号を生成することができる。すなわち、右シフト部に
おけるシフト動作と略並行してゼロ判定信号を生成する
ことができる。
【００２１】
【発明の実施の形態】以下、図１〜図１３を参照して、
本発明の一実施形態について説明する。なお、明細書及
び図面において、［ｊ］はデジタル信号の２jの桁（ビ
ットｊ）の部分を示し、［j ：ｋ］はデジタル信号の２
jの桁（ビットｊ）から２kの桁（ビットｋ）までの部分
を示している。
【００２２】図１はシフタの一例及び本発明の一実施形
態の要部を示す回路図であり、図１中、１はシフト方向
を左又は右、シフト量を０〜３１ビットとする３２ビッ
ト構成のシフタ、２は本発明の一実施形態である。
【００２３】また、ＤＩ［３１：０］はシフタ１に対す
る３２ビットの入力データ、ＯＰは算術シフトかつ右シ
フトであるか否かを指示する１ビット構成のオペレーシ
ョン・コードであり、算術シフトかつ右シフトである場
合には“１”とされ、それ以外の場合、すなわち、算術
シフトかつ左シフトである場合又は論理シフトである場
合には“０”とされるものである。
【００２４】また、ＳＦ［４：０］はシフト量を指示す
る５ビット構成のシフト量指示信号、／ＳＦ［４：０］
はシフト量指示信号ＳＦを反転してなる５ビット構成の
反転シフト量指示信号であり、シフト量指示信号ＳＦ
［４：０］は、その１０進数値がシフト量を示してい
る。
【００２５】また、ＤＯ［３１：０］は３２ビットの、
シフタ１の出力データ、ＺＤは出力データＤＯがゼロで
あるか否かを判定してなるゼロ判定信号であり、出力デ
ータＤＯがゼロである場合には“０”、出力データＤＯ
がゼロでない場合には“１”となるものである。
【００２６】また、３は入力データＤＩ［３１：０］を
シフト対象とする３２ビット構成の左シフタであり、シ
フト量指示信号ＳＦ［４］によりシフト動作を制御さ
れ、シフト量指示信号ＳＦ［４］＝“１”の場合にはシ
フト量を左に１６ビットとし、シフト量指示信号ＳＦ
［４］＝“０”の場合にはシフト量を０ビットとするも
のである。
【００２７】また、４は左シフタ３の出力［３１：０］
をシフト対象とする３２ビット構成の左シフタであり、
シフト量指示信号ＳＦ［３］によりシフト動作を制御さ
れ、シフト量指示信号ＳＦ［３］＝“１”の場合にはシ
フト量を左に８ビットとし、シフト量指示信号ＳＦ
［３］＝“０”の場合にはシフト量を０ビットとするも
のである。
【００２８】また、５は左シフタ４の出力［３１：０］
をシフト対象とする３２ビット構成の左シフタであり、
シフト量指示信号ＳＦ［２］によりシフト動作を制御さ
れ、シフト量指示信号ＳＦ［２］＝“１”の場合にはシ
フト量を左に４ビットとし、シフト量指示信号ＳＦ
［２］＝“０”の場合にはシフト量を０ビットとするも
のである。
【００２９】また、６は左シフタ５の出力［３１：０］
をシフト対象とする３２ビット構成の左シフタであり、
シフト量指示信号ＳＦ［１］によりシフト動作を制御さ
れ、シフト量指示信号ＳＦ［１］＝“１”の場合にはシ
フト量を左に２ビットとし、シフト量指示信号ＳＦ
［１］＝“０”の場合にはシフト量を０ビットとするも
のである。
【００３０】また、７は左シフタ６の出力［３１：０］
をシフト対象とする３２ビット構成の左シフタであり、
シフト量指示信号ＳＦ［０］によりシフト動作を制御さ
れ、シフト量指示信号ＳＦ［０］＝“１”の場合にはシ
フト量を左に１ビットとし、シフト量指示信号ＳＦ
［０］＝“０”の場合にはシフト量を０ビットとするも
のである。なお、これら左シフタ３〜７で左シフト部が
構成されている。
【００３１】また、８は入力データＤＩ［３１：０］を
シフト対象とする３２ビット構成の右シフタであり、シ
フト量指示信号ＳＦ［４］によりシフト動作を制御さ
れ、シフト量指示信号ＳＦ［４］＝“１”の場合にはシ
フト量を右に１６ビットとし、シフト量指示信号ＳＦ
［４］＝“０”の場合にはシフト量を０ビットとするも
のである。
【００３２】また、９は右シフタ８の出力［３１：０］
をシフト対象とする３２ビット構成の右シフタであり、
シフト量指示信号ＳＦ［３］によりシフト動作を制御さ
れ、シフト量指示信号ＳＦ［３］＝“１”の場合にはシ
フト量を右に８ビットとし、シフト量指示信号ＳＦ
［３］＝“０”の場合にはシフト量を０ビットとするも
のである。
【００３３】また、１０は右シフタ９の出力［３１：
０］をシフト対象とする３２ビット構成の右シフタであ
り、シフト量指示信号ＳＦ［２］によりシフト動作を制
御され、シフト量指示信号ＳＦ［２］＝“１”の場合に
はシフト量を右に４ビットとし、シフト量指示信号ＳＦ
［２］＝“０”の場合にはシフト量を０ビットとするも
のである。
【００３４】また、１１は右シフタ１０の出力［３１：
０］をシフト対象とする３２ビット構成の右シフタであ
り、シフト量指示信号ＳＦ［１］によりシフト動作を制
御され、シフト量指示信号ＳＦ［１］＝“１”の場合に
はシフト量を右に２ビットとし、シフト量指示信号ＳＦ
［１］＝“０”の場合にはシフト量を０ビットとするも
のである。
【００３５】また、１２は右シフタ１１の出力［３１：
０］をシフト対象とする３２ビット構成の右シフタであ
り、シフト量指示信号ＳＦ［０］によりシフト動作を制
御され、シフト量指示信号ＳＦ［０］＝“１”の場合に
はシフト量を右に１ビットとし、シフト量指示信号ＳＦ
［０］＝“０”の場合にはシフト量を０ビットとするも
のである。なお、これら右シフタ８〜１２で右シフト部
が構成されている。
【００３６】また、１３は入力データＤＩ［３１］とオ
ペレーション・コードＯＰとをＡＮＤ処理して、その出
力を右シフタ８〜１２に供給するＡＮＤ回路、１４は左
シフタ７の出力［３１：０］又は右シフタ１２の出力
［３１：０］を出力データＤＯ［３１：０］として選択
して出力するセレクタである。
【００３７】セレクタ１４は、オペレーション・コード
ＯＰにより選択動作を制御され、オペレーション・コー
ドＯＰ＝“０”の場合には、左シフタ７の出力［３１：
０］を選択し、オペレーション・コードＯＰ＝“１”の
場合には、右シフタ１２の出力［３１：０］を選択する
ものである。
【００３８】また、１５は左シフタ３に対応して設けら
れ、左シフタ３の出力［１６：１］をＯＲ処理するＯＲ
回路、１６は左シフタ４に対応して設けられ、左シフタ
４の出力［２４：１７］をＯＲ処理するＯＲ回路、１７
は左シフタ５に対応して設けられ、左シフタ５の出力
［２８：２５］をＯＲ処理するＯＲ回路、１８は左シフ
タ６に対応して設けられ、左シフタ６の出力［３０：２
９］をＯＲ処理するＯＲ回路、１９は左シフタ７に対応
して設けられ、左シフタ７の出力［３１］をバッファリ
ングするバッファ回路である。
【００３９】また、２０は入力データＤＩ［０］と、Ｏ
Ｒ回路１５、１６、１７、１８の出力ＬＯＲ１６、ＬＯ
Ｒ８、ＬＯＲ４、ＬＯＲ２と、バッファ回路１９の出力
ＬＢＦとを入力信号とするＯＲ／バッファ回路である。
【００４０】このＯＲ／バッファ回路２０は、反転シフ
ト量指示信号／ＳＦ［４：０］により制御され、シフト
量が０〜３０の場合には、ＯＲ回路１５、１６、１７、
１８の出力ＬＯＲ１６、ＬＯＲ８、ＬＯＲ４、ＬＯＲ２
及びバッファ回路１９の出力ＬＢＦの中の選択された信
号と、入力データＤＩ［０］とをＯＲ処理するＯＲ回路
として機能し、シフト量が３１の場合には、入力データ
ＤＩ［０］に対してバッファ回路として機能するもので
ある。
【００４１】また、２１は右シフタ８に対応して設けら
れ、右シフタ８の出力［３０：１５］をＯＲ処理するＯ
Ｒ回路、２２は右シフタ９に対応して設けられ、右シフ
タ９の出力［１４：７］をＯＲ処理するＯＲ回路、２３
は右シフタ１０に対応して設けられ、右シフタ１０の出
力［６：３］をＯＲ処理するＯＲ回路、２４は右シフタ
１１に対応して設けられ、右シフタ１１の出力［２：
１］をＯＲ処理するＯＲ回路、２５は右シフタ１２に対
応して設けられ、右シフタ１０の出力［０］をバッファ
リングするバッファ回路である。
【００４２】また、２６は入力データＤＩ［３１］、Ｏ
Ｒ回路２１、２２、２３、２４の出力ＲＯＲ１６、ＲＯ
Ｒ８、ＲＯＲ４、ＲＯＲ２と、バッファ回路２５の出力
ＲＢＦとを入力信号とするＯＲ／バッファ回路である。
【００４３】このＯＲ／バッファ回路２６は、シフト量
指示信号ＳＦ［４：０］により制御され、シフト量が０
〜３０の場合には、ＯＲ回路２１、２２、２３、２４の
出力ＲＯＲ１６、ＲＯＲ８、ＲＯＲ４、ＲＯＲ２及びバ
ッファ回路２５の出力ＲＢＦの中の選択された信号と、
入力データＤＩ［３１］とをＯＲ処理するＯＲ回路とし
て機能し、シフト量が３１の場合には、入力データＤＩ
［３１］に対してバッファ回路として機能するものであ
る。
【００４４】また、２７はＯＲ／バッファ回路２０の出
力又はＯＲ／バッファ回路２６の出力をゼロ判定信号Ｚ
Ｄとして出力するセレクタであり、オペレーション・コ
ードＯＰにより選択動作を制御され、オペレーション・
コードＯＰ＝“０”の場合にはＯＲ／バッファ回路２０
の出力を選択し、オペレーション・コードＯＰ＝“１”
の場合にはＯＲ／バッファ回路２６の出力を選択するも
のである。
【００４５】図２は左シフタ３〜７の構成例を示す回路
図である。但し、左シフタ３の場合には、ｍ＝１６、ｎ
＝４、左シフタ４の場合には、ｍ＝８、ｎ＝３、左シフ
タ５の場合には、ｍ＝４、ｎ＝２、左シフタ６の場合に
は、ｍ＝２、ｎ＝１、左シフタ７の場合には、ｍ＝１、
ｎ＝０である。
【００４６】図２中、２９はオペレーション・コードＯ
Ｐ［ｎ］を反転するインバータ、３０−３１はオペレー
ション・コードＯＰ［ｎ］と入力［３１−ｍ］とをＮＡ
ＮＤ処理するＮＡＮＤ回路、３０−ｍはオペレーション
・コードＯＰ［ｎ］と入力［０］とをＮＡＮＤ処理する
ＮＡＮＤ回路である。
【００４７】また、３１−３１はインバータ２９の出力
と入力［３１］とをＮＡＮＤ処理するＮＡＮＤ回路、３
１−ｍはインバータ２９の出力と入力［ｍ］とをＮＡＮ
Ｄ処理するＮＡＮＤ回路、３１−（ｍ−１）はインバー
タ２９の出力と入力［ｍ−１］とをＮＡＮＤ処理するＮ
ＡＮＤ回路、３１−０はインバータ２９の出力と入力
［０］とをＮＡＮＤ処理するＮＡＮＤ回路である。
【００４８】また、３２−３１はＮＡＮＤ回路３０−３
１、３１−３１の出力をＮＡＮＤ処理して出力［３１］
を生成するＮＡＮＤ回路、３２−ｍはＮＡＮＤ回路３０
−ｍ、３１−ｍの出力をＮＡＮＤ処理して出力［ｍ］を
生成するＮＡＮＤ回路、３２−（ｍ−１）はＮＡＮＤ回
路３１−（ｍ−１）の出力を反転して出力［ｍ−１］を
生成するインバータ、３２−０はＮＡＮＤ回路３１−０
の出力を反転して出力［０］を生成するインバータであ
る。
【００４９】図２に示す左シフタにおいては、オペレー
ション・コードＯＰ［ｎ］＝“１”の場合には、ＮＡＮ
Ｄ回路３０−３１〜３０−ｍは入力［３１−ｍ：０］に
対してインバータとして機能すると共に、インバータ２
９の出力＝“０”となり、ＮＡＮＤ回路３１−３１〜３
１−０の出力＝“１”に固定される。
【００５０】この結果、ＮＡＮＤ回路３２−３１〜３２
−ｍはＮＡＮＤ回路３０−３１〜３０−ｍに対してイン
バータとして機能すると共に、インバータ３２−（ｍ−
１）〜３２−０の出力＝“０”となり、図２に示す左シ
フタは、シフト量を左にｍビットとするシフタとして機
能することになる。
【００５１】これに対して、オペレーション・コードＯ
Ｐ［ｎ］＝“０”の場合には、ＮＡＮＤ回路３０−３１
〜３０−ｍの出力＝“１”に固定されると共に、インバ
ータ２９の出力＝“１”となり、ＮＡＮＤ回路３１−３
１〜３１−０は入力［３１：０］に対してインバータと
して機能する。
【００５２】この結果、ＮＡＮＤ回路３２−３１〜３２
−ｍはＮＡＮＤ回路３１−３１〜３１−ｍに対してイン
バータとして機能し、図２に示す左シフタは、シフト量
を０とし、入力［３１：０］に対してバッファとして機
能することになる。
【００５３】図３は右シフタ８〜１２の構成例を示す回
路図である。但し、右シフタ８の場合には、ｍ＝１６、
ｎ＝４、右シフタ９の場合には、ｍ＝８、ｎ＝３、右シ
フタ１０の場合には、ｍ＝４、ｎ＝２、右シフタ１１の
場合には、ｍ＝２、ｎ＝１、右シフタ１２の場合には、
ｍ＝１、ｎ＝０である。
【００５４】図３中、３４はオペレーション・コードＯ
Ｐ［ｎ］を反転するインバータ、３５−３１はオペレー
ション・コードＯＰ［ｎ］とＡＮＤ回路１３の出力とを
ＮＡＮＤ処理するＮＡＮＤ回路、３５−［３１−（ｍ−
１）］はオペレーション・コードＯＰ［ｎ］とＡＮＤ回
路１３の出力とをＮＡＮＤ処理するＮＡＮＤ回路であ
る。
【００５５】また、３５−（３１−ｍ）はオペレーショ
ン・コードＯＰ［ｎ］と入力［３１］とをＮＡＮＤ処理
するＮＡＮＤ回路、３５−０はオペレーション・コード
ＯＰ［ｎ］と入力［ｍ］とをＮＡＮＤ処理するＮＡＮＤ
回路である。
【００５６】また、３６−３１はインバータ３４の出力
と入力［３１］とをＮＡＮＤ処理するＮＡＮＤ回路、３
６−［３１−（ｍ−１）］はインバータ３４の出力と入
力［３１−（ｍ−１）］とをＮＡＮＤ処理するＮＡＮＤ
回路、３６−（３１−ｍ）はインバータ３４の出力と入
力［３１−ｍ］とをＮＡＮＤ処理するＮＡＮＤ回路、３
６−０はインバータ３４の出力と入力［０］とをＮＡＮ
Ｄ処理するＮＡＮＤ回路である。
【００５７】また、３７−３１はＮＡＮＤ回路３５−３
１、３６−３１の出力をＮＡＮＤ処理して出力［３１］
を生成するＮＡＮＤ回路、３７−［３１−（ｍ−１）］
はＮＡＮＤ回路３５−［３１−（ｍ−１）］、３６−
［３１−（ｍ−１）］の出力をＮＡＮＤ処理して出力
［３１−（ｍ−１）］を生成するＮＡＮＤ回路、３７−
（３１−ｍ）はＮＡＮＤ回路３５−（３１−ｍ）、３６
−（３１−ｍ）の出力をＮＡＮＤ処理して出力［３１−
ｍ］を生成するＮＡＮＤ回路、３７−０はＮＡＮＤ回路
３５−０、３６−０の出力をＮＡＮＤ処理して出力
［０］を生成するＮＡＮＤ回路である。
【００５８】図３に示す右シフタにおいては、オペレー
ション・コードＯＰ［ｎ］＝“１”の場合には、ＮＡＮ
Ｄ回路３５−３１〜３５−［３１−（ｍ−１）］はＡＮ
Ｄ回路１３の出力に対してインバータとして機能し、Ｎ
ＡＮＤ回路３５−（３１−ｍ）〜３５−０は入力［３
１：ｍ］に対してインバータとして機能すると共に、イ
ンバータ３４の出力＝“０”となり、ＮＡＮＤ回路３６
−３１〜３６−０の出力＝“１”に固定される。
【００５９】この結果、ＮＡＮＤ回路３７−３１〜３７
−０はＮＡＮＤ回路３５−３１〜３５−０に対してイン
バータとして機能し、図３に示す右シフタは、シフト量
を右にｍビットとするシフタとして機能することにな
る。
【００６０】これに対して、オペレーション・コードＯ
Ｐ［ｎ］＝“０”の場合には、ＮＡＮＤ回路３５−３１
〜３５−０の出力＝“１”に固定されると共に、インバ
ータ３４の出力＝“１”となり、ＮＡＮＤ回路３６−３
１〜３６−０は入力［３１：０］に対してインバータと
して機能する。
【００６１】この結果、ＮＡＮＤ回路３７−３１〜３７
−０はＮＡＮＤ回路３６−３１〜３６−０に対してイン
バータとして機能し、図３に示す右シフタは、シフト量
を０とし、入力［３１：０］に対してバッファとして機
能することになる。
【００６２】図４はＯＲ／バッファ回路２０の構成を示
す回路図である。図４中、３９はＯＲ回路１５の出力Ｌ
ＯＲ１６と反転シフト量指示信号／ＳＦ［４］とをＮＡ
ＮＤ処理するＮＡＮＤ回路、４０はＮＡＮＤ回路３９の
出力を反転するインバータ、４１はＯＲ回路１６の出力
ＬＯＲ８と反転シフト量指示信号／ＳＦ［３］とをＮＡ
ＮＤ処理するＮＡＮＤ回路、４２はＮＡＮＤ回路４１の
出力を反転するインバータである。
【００６３】また、４３はＯＲ回路１７の出力ＬＯＲ４
と反転シフト量指示信号／ＳＦ［２］とをＮＡＮＤ処理
するＮＡＮＤ回路、４４はＮＡＮＤ回路４３の出力を反
転するインバータ、４５はＯＲ回路１８の出力ＬＯＲ２
と反転シフト量指示信号／ＳＦ［１］とをＮＡＮＤ処理
するＮＡＮＤ回路、４６はＮＡＮＤ回路４５の出力を反
転するインバータである。
【００６４】また、４７はバッファ回路１９の出力ＬＢ
Ｆと反転シフト量指示信号／ＳＦ［０］とをＮＡＮＤ処
理するＮＡＮＤ回路、４８はＮＡＮＤ回路４７の出力を
反転するインバータ、４９は入力データＤＩ［０］を反
転するインバータ、５０はインバータ４９の出力を反転
するインバータである。
【００６５】また、５１はインバータ４０、４２、４４
の出力をＮＯＲ処理するＮＯＲ回路、５２はインバータ
４６、４８、５０の出力をＮＯＲ処理するＮＯＲ回路、
５３はＮＯＲ回路５１、５２の出力をＮＡＮＤ処理する
ＮＡＮＤ回路である。
【００６６】表１は、シフト量と、シフト量指示信号Ｓ
Ｆ［４：０］と、反転シフト量指示信号／ＳＦ［４：
０］と、ＯＲ／バッファ回路２０でＯＲ処理される信号
との関係を示しており、ＯＲ／バッファ回路２０におい
ては、シフト量が０〜３０の場合には、ＯＲ回路１５〜
１８のうち、シフト動作を行わない左シフタに対応して
設けられているＯＲ回路の出力と、左シフタ７がシフト
動作を行わない場合にはバッファ回路１９の出力ＬＢＦ
と、入力データＤＩ［０］とがＯＲ処理され、シフト量
が３１の場合には、入力データＤＩ［０］がバッファリ
ングされることになる。
【００６７】
【表１】
【００６８】図５はＯＲ／バッファ回路２６の構成を示
す回路図である。図５中、５５はＯＲ回路２１の出力Ｒ
ＯＲ１６とシフト量指示信号ＳＦ［４］とをＮＡＮＤ処
理するＮＡＮＤ回路、５６はＮＡＮＤ回路５５の出力を
反転するインバータ、５７はＯＲ回路２２の出力ＲＯＲ
８とシフト量指示信号ＳＦ［３］とをＮＡＮＤ処理する
ＮＡＮＤ回路、５８はＮＡＮＤ回路５７の出力を反転す
るインバータである。
【００６９】また、５９はＯＲ回路２３の出力ＲＯＲ４
とシフト量指示信号ＳＦ［２］とをＮＡＮＤ処理するＮ
ＡＮＤ回路、６０はＮＡＮＤ回路５９の出力を反転する
インバータ、６１はＯＲ回路２４の出力ＲＯＲ２とシフ
ト量指示信号ＳＦ［１］とをＮＡＮＤ処理するＮＡＮＤ
回路、６２はＮＡＮＤ回路６１の出力を反転するインバ
ータである。
【００７０】また、６３はバッファ回路２５の出力ＲＢ
Ｆとシフト量指示信号ＳＦ［０］とをＮＡＮＤ処理する
ＮＡＮＤ回路、６４はＮＡＮＤ回路６３の出力を反転す
るインバータ、６５は入力データＤＩ［３１］を反転す
るインバータ、６６はインバータ６５の出力を反転する
インバータである。
【００７１】また、６７はインバータ５６、５８、６０
の出力をＮＯＲ処理するＮＯＲ回路、６８はインバータ
６２、６４、６６の出力をＮＯＲ処理するＮＯＲ回路、
６９はＮＯＲ回路６７、６８の出力をＮＡＮＤ処理する
ＮＡＮＤ回路である。
【００７２】表２は、シフト量と、シフト量指示信号Ｓ
Ｆ［４：０］と、ＯＲ／バッファ回路２６でＯＲ処理さ
れる信号との関係を示しており、ＯＲ／バッファ回路２
６においては、シフト量が０〜３０の場合には、ＯＲ回
路２１〜２４のうち、シフト動作を行わない右シフタに
対応して設けられているＯＲ回路の出力と、右シフタ１
２がシフト動作を行わない場合にはバッファ回路２５の
出力と、入力データＤＩ［３１］とがＯＲ処理され、シ
フト量が３１の場合には、入力データＤＩ［３１］がバ
ッファリングされることになる。
【００７３】
【表２】
【００７４】このように構成された本発明の一実施形態
においては、オペレーション・コードＯＰ＝“０”とさ
れた場合、セレクタ１４は、出力データＤＯ［３１：
０］として、左シフタ７の出力［３１：０］を選択する
と共に、セレクタ２７は、ゼロ判定信号ＺＤとして、Ｏ
Ｒ／バッファ回路２０の出力を選択することになる。し
たがって、シフタ１及び本発明の一実施形態２は、等価
的には、図６に示すようになる。
【００７５】これに対して、オペレーション・コードＯ
Ｐ＝“１”とされた場合、セレクタ１４は、出力データ
ＤＯ［３１：０］として、右シフタ１２の出力［３１：
０］を選択すると共に、セレクタ２７は、ゼロ判定信号
ＺＤとして、ＯＲ／バッファ回路２６の出力を選択する
ことになる。したがって、シフタ１及び本発明の一実施
形態２は、等価的には、図７に示すようになる。
【００７６】図８は、たとえば、シフタ１が左シフタ、
かつ、シフト量＝０に設定された場合の本発明の一実施
形態２の動作を説明するための図であり、この場合、出
力データＤＯ［３１：０］がゼロであるか否かを判定す
るためには、出力データＤＯ［３１：０］の全ビットを
ＯＲ処理する必要がある。
【００７７】ここに、出力データＤＯ［３１］、［３
０：２９］、ＤＯ［２８：２５］、［２４：１７］、
［１６：１］、［０］の論理値は、それぞれ、左シフタ
７の出力［３１］、左シフタ６の出力［３０：２９］、
左シフタ５の出力［２８：２５］、左シフタ４の出力
［２４：１７］、左シフタ３の出力［１６：１］、入力
データＤＩ［０］の論理値と同一となる。
【００７８】他方、この場合、ＯＲ／バッファ回路２０
は、表１に示すように、ＯＲ回路１５の出力ＬＯＲ１６
と、ＯＲ回路１６の出力ＬＯＲ８と、ＯＲ回路１７の出
力ＬＯＲ４と、ＯＲ回路１８の出力ＬＯＲ２と、バッフ
ァ回路１９の出力ＬＢＦと、入力データＤＩ［０］をＯ
Ｒ処理の対象とする。したがって、ＯＲ／バッファ回路
２０においては、出力データＤＯ［３１：０］のＯＲ処
理が等価的に行われ、この結果がゼロ判定信号ＺＤとし
て出力されることになる。
【００７９】図９は、たとえば、シフタ１が左シフタ、
かつ、シフト量＝９に設定された場合の本発明の一実施
形態２の動作を説明するための図であり、この場合、出
力データＤＯ［８：０］はゼロとなるので、出力データ
ＤＯ［３１：０］がゼロであるか否かを判定するために
は、出力データＤＯ［３１：９］をＯＲ処理する必要が
ある。
【００８０】ここに、出力データＤＯ［３１：３０］、
［２９：２６］、［２５：１０］、［９］の論理値は、
それぞれ、左シフタ６の出力［３０：２９］、左シフタ
５の出力［２８：２５］、左シフタ３の出力［１６：
１］、入力データＤＩ［０］の論理値と同一となる。
【００８１】他方、ＯＲ／バッファ回路２０は、表１に
示すように、ＯＲ回路１５の出力ＬＯＲ１６と、ＯＲ回
路１７の出力ＬＯＲ４と、ＯＲ回路１８の出力ＬＯＲ２
と、入力データＤＩ［０］をＯＲ処理の対象とする。し
たがって、ＯＲ／バッファ回路２０においては、出力デ
ータＤＯ［３１：９］のＯＲ処理が等価的に行われ、こ
の結果がゼロ判定信号ＺＤとして出力されることにな
る。
【００８２】図１０は、たとえば、シフタ１が左シフ
タ、かつ、シフト量＝２０に設定された場合の本発明の
一実施形態２の動作を説明するための図であり、この場
合、出力データＤＯ［１９：０］はゼロとなるので、出
力データＤＯ［３１：０］がゼロであるか否かを判定す
るためには、出力データＤＯ［３１：２０］をＯＲ処理
する必要がある。
【００８３】ここに、出力データＤＯ［３１］、［３
０：２９］、［２８：２１］、［２０］の論理値は、そ
れぞれ、左シフタ７の出力［３１］、左シフタ６の出力
［３０：２９］、左シフタ４の出力［２４：１７］、入
力データＤＩ［０］の論理値と同一となる。
【００８４】他方、ＯＲ／バッファ回路２０は、表１に
示すように、ＯＲ回路１６の出力ＬＯＲ４と、ＯＲ回路
１８の出力ＬＯＲ２と、バッファ回路１９の出力ＬＢＦ
と、入力データＤＩ［０］をＯＲ処理の対象とする。し
たがって、ＯＲ／バッファ回路２０においては、出力デ
ータＤＯ［３１：２０］のＯＲ処理が等価的に行われ、
この結果がゼロ判定信号ＺＤとして出力されることにな
る。
【００８５】図１１は、たとえば、シフト１が右シフ
タ、かつ、シフト量＝０に設定された場合の本発明の一
実施形態２の動作を説明するための図であり、この場
合、出力データＤＯ［３１：０］がゼロであるか否かを
判定するためには、出力データＤＯ［３１：０］の全ビ
ットをＯＲ処理する必要がある。
【００８６】ここに、出力データＤＯ［３１］、［３
０：１５］、［１４：７］、［６：３］、［２：１］、
［０］の論理値は、それぞれ、入力データＤＩ［３
１］、右シフタ８の出力［３０：１５］、右シフタ９の
出力［１４：７］、右シフタ１０の出力［６：３］、右
シフタ１１の出力［２：１］、右シフタ１２の出力
［０］の論理値と同一となる。
【００８７】他方、ＯＲ／バッファ回路２６は、表２に
示すように、ＯＲ回路２１の出力ＲＯＲ１６と、ＯＲ回
路２２の出力ＲＯＲ８と、ＯＲ回路２３の出力ＲＯＲ４
と、ＯＲ回路２４の出力ＲＯＲ２と、バッファ回路２５
の出力ＲＢＦと、入力データＤＩ［３１］をＯＲ処理の
対象とする。したがって、ＯＲ／バッファ回路２６にお
いては、出力データＤＯ［３１：０］の全ビットのＯＲ
処理が等価的に行われ、この結果がゼロ判定信号ＺＤと
して出力されることになる。
【００８８】図１２は、たとえば、シフタ１が右シフ
タ、かつ、シフト量＝９に設定された場合の本発明の一
実施形態２の動作を説明するための図であり、この場
合、出力データＤＯ［３１：０］がゼロであるか否かを
判定するためには、出力データＤＯ［３１：０］の全ビ
ットをＯＲ処理する必要がある。
【００８９】ここに、出力データＤＯ［３１：２２］、
［２１：６］、［５：２］、［１：０］の論理値は、そ
れぞれ、入力データＤＩ［３１］、右シフタ８の出力
［３０：１５］、右シフタ１０の出力［６：３］、右シ
フタ１１の出力［２：１］の論理値と同一となる。
【００９０】他方、ＯＲ／バッファ回路２６は、表２に
示すように、ＯＲ回路２１の出力ＲＯＲ１６と、ＯＲ回
路２３の出力ＲＯＲ４と、ＯＲ回路２４の出力ＲＯＲ２
と、入力データＤＩ［３１］をＯＲ処理の対象とする。
したがって、ＯＲ／バッファ回路２６においては、出力
データＤＯ［３１：０］の全ビットのＯＲ処理が等価的
に行われ、この結果がゼロ判定信号ＺＤとして出力され
ることになる。
【００９１】図１３は、たとえば、シフタ１が右シフ
タ、かつ、シフト量＝２０に設定された場合の本発明の
一実施形態２の動作を説明するための図であり、この場
合、出力データＤＯ［３１：０］がゼロであるか否かを
判定するためには、出力データＤＯ［３１：０］の全ビ
ットをＯＲ処理する必要がある。
【００９２】ここに、出力データＤＯ［３１：１１］、
［１０：３］、［２：１］、［０］の論理値は、それぞ
れ、入力データＤＩ［３１］、右シフタ９の出力［１
４：７］、右シフタ１１の出力［２：１］、右シフタ１
２の出力［０］の論理値と同一となる。
【００９３】他方、ＯＲ／バッファ回路２６は、表２に
示すように、ＯＲ回路２２の出力ＲＯＲ８と、ＯＲ回路
２４の出力ＲＯＲ２と、バッファ回路２５の出力ＲＢＦ
と、入力データＤＩ［３１］をＯＲ処理の対象とする。
したがって、ＯＲ／バッファ回路２６においては、出力
データＤＯ［３１：０］のＯＲ処理が等価的に行われ、
この結果がゼロ判定信号ＺＤとして出力されることにな
る。
【００９４】このように、本発明の一実施形態２によれ
ば、シフタ１が左シフタに設定された場合には、シフタ
１の左シフト部（左シフタ３〜７の部分）におけるシフ
ト動作と並行して、左シフタ３〜７のうち、シフト動作
を行わない左シフタから出力される３２ビット・データ
の所定ビットの部分をＯＲ処理又はバッファリングし、
最終的には、ＯＲ／バッファ回路２０によるＯＲ処理又
はバッファリングを介してゼロ判定信号ＺＤを生成する
ことができる。
【００９５】また、シフタ１が右シフタに設定された場
合には、右シフト部（右シフタ８〜１２の部分）におけ
るシフト動作と並行して、右シフタ８〜１２のうち、シ
フト動作を行わない右シフタから出力される３２ビット
・データの所定ビットの部分をＯＲ処理又はバッファリ
ングし、最終的には、ＯＲ／バッファ回路２６によるＯ
Ｒ処理又はバッファリングを介してゼロ判定信号ＺＤを
生成することができる。
【００９６】すなわち、本発明の一実施形態２によれ
ば、シフタ１におけるシフト動作と略並行してゼロ判定
信号を生成することができるので、シフタ１の出力デー
タＤＯ［３１：０］のゼロ判定の高速化を図ることがで
きる。
【００９７】なお、ＯＲ回路１５は左シフタ３に入力さ
れるデータ［１６：１］をＯＲ処理の対象とするように
構成しても良いし、ＯＲ回路１６は左シフタ４に入力さ
れるデータ［２４：１７］をＯＲ処理の対象とするよう
に構成しても良いし、ＯＲ回路１７は左シフタ５に入力
されるデータ［２８：２５］をＯＲ処理の対象とするよ
うに構成しても良いし、ＯＲ回路１８は左シフタ６に入
力されるデータ［３０：２９］をＯＲ処理の対象とする
ように構成しても良いし、バッファ回路１９は左シフタ
７に入力されるデータ［３１］をバッファリングの対象
とするように構成しても良い。
【００９８】また、ＯＲ回路２１は右シフタ８に入力さ
れるデータ［３０：１５］をＯＲ処理の対象とするよう
に構成しても良いし、ＯＲ回路２２は右シフタ９に入力
されるデータ［１４：７］をＯＲ処理の対象とするよう
に構成しても良いし、ＯＲ回路２３は右シフタ１０に入
力されるデータ［６：３］をＯＲ処理の対象とするよう
に構成しても良いし、ＯＲ回路２４は右シフタ１１に入
力されるデータ［２：１］をＯＲ処理の対象とするよう
に構成しても良いし、バッファ回路２５は右シフタ１２
に入力されるデータ［０］をバッファリングの対象とす
るように構成しても良い。
【００９９】また、本発明の一実施形態においては、左
シフト部（左シフタ３〜７の部分）と、右シフト部（右
シフタ８〜１２の部分）とを設けるシフタに対応した構
成とした場合について説明したが、この代わりに、ＯＲ
回路２１〜２４、バッファ回路２５及びセレクタ２７を
削除する場合には、左シフト部のみを設けるシフタに対
応する構成とすることができ、ＯＲ回路１５〜１８、バ
ッファ回路１９及びセレクタ２７を削除する場合には、
右シフト部のみを設けるシフタに対応する構成とするこ
とができる。
【０１００】
【発明の効果】本発明中、第１の発明によれば、シフタ
におけるシフト動作と略並行してゼロ判定信号を生成す
ることができるので、シフト方向を左とするシフタのゼ
ロ判定の高速化を図ることができる。
【０１０１】本発明中、第２の発明によれば、シフタに
おけるシフト動作と略並行してゼロ判定信号を生成する
ことができるので、シフト方向を右とするシフタのゼロ
判定の高速化を図ることができる。
【０１０２】本発明中、第３の発明によれば、シフタが
左シフタに設定される場合には、左シフト部におけるシ
フト動作と並行してゼロ判定信号を生成することがで
き、シフタが右シフタに設定される場合には、右シフト
部におけるシフト動作と並行してゼロ判定信号を生成す
ることができるので、シフト方向を左又は右とするシフ
タの出力データのゼロ判定の高速化を図ることができ
る。
【図面の簡単な説明】
【図１】シフタの一例及び本発明の一実施形態の要部を
示す回路図である。
【図２】図１に示すシフタが備える左シフタの構成例を
示す回路図である。
【図３】図１に示すシフタが備える右シフタの構成例を
示す回路図である。
【図４】本発明の一実施形態が備える左シフト部用のＯ
Ｒ／バッファ回路の構成を示す回路図である。
【図５】本発明の一実施形態が備える右シフト部用のＯ
Ｒ／バッファ回路の構成を示す回路図である。
【図６】図１に示すシフタが左シフタに設定された場合
の図１に示すシフタ及び本発明の一実施形態の等価回路
図である。
【図７】図１に示すシフタが右シフタに設定された場合
の図１に示すシフタ及び本発明の一実施形態の等価回路
図である。
【図８】本発明の一実施形態の動作（シフタが左シフ
タ、かつ、シフト量＝０に設定された場合）を説明する
ための図である。
【図９】本発明の一実施形態の動作（シフタが左シフ
タ、かつ、シフト量＝９に設定された場合）を説明する
ための図である。
【図１０】本発明の一実施形態の動作（シフタが左シフ
タ、かつ、シフト量＝２０に設定された場合）を説明す
るための図である。
【図１１】本発明の一実施形態の動作（シフタが右シフ
タ、かつ、シフト量＝０に設定された場合）を説明する
ための図である。
【図１２】本発明の一実施形態の動作（シフタが右シフ
タ、かつ、シフト量＝９に設定された場合）を説明する
ための図である。
【図１３】本発明の一実施形態の動作（シフタが右シフ
タ、かつ、シフト量＝２０に設定された場合）を説明す
るための図である。
【符号の説明】
１ シフタ ２ 本発明の一実施形態（ゼロ判定信号生成回路） ３〜７ 左シフタ ８〜１２ 右シフタ ＤＩ 入力データ ＤＯ 出力データ ＳＦ シフト量指示信号 ＯＰ オペレーション・コード ＺＤ ゼロ判定信号

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】シフト量を左に２x-aビット｛但し、ｘは
    ３以上の整数、ａは１以上、ｘ以下の整数である。｝又
    は０ビットとする２xビット構成の第ａの左シフタを第
    １、第２、・・・第ｘの左シフタの順に縦列接続し、２
    xビットの入力データを第１の左シフタに入力し、第ｘ
    の左シフタから出力される２xビット・データを出力デ
    ータとするシフタの前記出力データがゼロであるか否か
    を判定してなるゼロ判定信号を生成するゼロ判定信号生
    成回路であって、 第ｂの左シフタ｛但し、ｂは１以上、（ｘ−１）以下の
    整数である。｝に対応して設けられ、第ｂの左シフタに
    入力される２xビット・データ又は第ｂの左シフタから
    出力される２xビット・データの２の（２x−２x-b）乗
    の桁から２の（２x−２・２x-b＋１）乗の桁までの部分
    をＯＲ処理する第ｂのＯＲ回路と、 シフト量が０〜３０の場合には、第ｂのＯＲ回路のう
    ち、シフト動作を行わない左シフタに対応して設けられ
    ているＯＲ回路の出力と、第ｘの左シフタがシフト動作
    を行わない場合には第ｘの左シフタから出力される２x
    ビット・データの２の（２x−１）乗の桁の部分と、前
    記入力データの２0の桁の部分とをＯＲ処理し、シフト
    量が３１の場合には、前記入力データの２0の桁の部分
    をバッファリングし、前記ゼロ判定信号を出力するＯＲ
    ／バッファ回路とを備えていることを特徴とするゼロ判
    定信号生成回路。
  2. 【請求項２】シフト量を右に２x-aビット｛但し、ｘは
    ３以上の整数、ａは１以上、ｘ以下の整数である。｝又
    は０ビットとする２xビット構成の第ａの右シフタを第
    １、第２、・・・第ｘの右シフタの順に縦列接続し、２
    xビットの入力データを第１の右シフタに入力し、第ｘ
    の右シフタから出力される２xビット・データを出力デ
    ータとするシフタの前記出力データがゼロであるか否か
    を判定してなるゼロ判定信号を生成するゼロ判定信号生
    成回路であって、 第ｂの右シフタ｛但し、ｂは１以上、（ｘ−１）以下の
    整数である。｝に対応して設けられ、第ｂの右シフタに
    入力される２xビット・データ又は第ｂの右シフタから
    出力される２xビット・データの２の（２x-(a-1)−２）
    乗の桁から２の（２x-a−１）乗の桁までの部分をＯＲ
    処理する第ｂのＯＲ回路と、 シフト量が０〜３０の場合には、第ｂのＯＲ回路のう
    ち、シフト動作を行わない右シフタに対応して設けられ
    ているＯＲ回路の出力と、第ｘの右シフタがシフト動作
    を行わない場合には第ｘの右シフタから出力される２x
    ビット・データの２0の桁の部分と、前記入力データの
    ２の（２x−１）乗の桁の部分とをＯＲ処理し、シフト
    量が３１の場合には、前記入力データの２の（２x−
    １）乗の桁の部分をバッファリングし、前記ゼロ判定信
    号を出力するＯＲ／バッファ回路とを備えていることを
    特徴とするゼロ判定信号生成回路。
  3. 【請求項３】シフト量を左に２x-aビット｛但し、ｘは
    ３以上の整数、ａは１以上、ｘ以下の整数である。｝又
    は０ビットとする２xビット構成の第ａの左シフタを第
    １、第２、・・・第ｘの左シフタの順に縦列接続し、２
    xビットの入力データを第１の左シフタに入力し、第ｘ
    の左シフタから出力される２xビット・データを左シフ
    ト部の出力データとする左シフト部と、 シフト量を右に２x-aビット又は０ビットとする２xビッ
    ト構成の第ａの右シフタを第１、第２、・・・第ｘの右
    シフタの順に縦列接続し、前記入力データを第１の右シ
    フタに入力し、第ｘの右シフタから出力される２xビッ
    ト・データを右シフト部の出力データとする右シフト部
    と、 左シフトの場合には、前記左シフト部の出力データを出
    力データとして選択して出力し、右シフトの場合には、
    前記右シフト部の出力データを前記出力データとして選
    択して出力する出力データ選択用セレクタとを備えるシ
    フタの前記出力データがゼロであるか否かを判定してな
    るゼロ判定信号を生成するゼロ判定信号生成回路であっ
    て、 第ｂの左シフタ｛但し、ｂは１以上、（ｘ−１）以下の
    整数である。｝に対応して設けられ、第ｂの左シフタに
    入力される２xビット・データ又は第ｂの左シフタから
    出力される２xビット・データの２の（２x−２x-b）乗
    の桁から２の（２x−２・２x-b＋１）乗の桁までの部分
    をＯＲ処理する第ｂの左シフト部用ＯＲ回路と、 シフト量が０〜３０の場合には、第ｂの左シフト部用Ｏ
    Ｒ回路のうち、シフト動作を行わない左シフタに対応し
    て設けられている左シフト部用ＯＲ回路の出力と、第ｘ
    の左シフタがシフト動作を行わない場合には第ｘの左シ
    フタから出力される２xビット・データの２の（２x−
    １）乗の桁の部分と、前記入力データの２ 0の桁の部分
    とをＯＲ処理し、シフト量が３１の場合には、前記入力
    データの２0の桁の部分をバッファリングする左シフト
    部用ＯＲ／バッファ回路と、 第ｂの右シフタに対応して設けられ、第ｂの右シフタに
    入力される２x ビット・データ又は第ｂの右シフタから
    出力される２xビット・データの２の（２x-(a- 1)−２）
    乗の桁から２の（２x-a−１）乗の桁までの部分をＯＲ
    処理する第ｂの右シフト部用ＯＲ回路と、 シフト量が０〜３０の場合には、第ｂの右シフト部用Ｏ
    Ｒ回路のうち、シフト動作を行わない右シフタに対応し
    て設けられている右シフト部用ＯＲ回路の出力と、第ｘ
    の右シフタがシフト動作を行わない場合には第ｘの右シ
    フタから出力される２xビット・データの２の２0の桁の
    部分と、前記入力データの２の（２x−１）乗の桁の部
    分とをＯＲ処理し、シフト量が３１の場合には、前記入
    力データの２の（２x−１）乗の桁の部分をバッファリ
    ングする右シフト部用ＯＲ／バッファ回路と、 左シフトの場合には、左シフト部用ＯＲ／バッファ回路
    の出力を前記ゼロ判定信号として選択して出力し、右シ
    フトの場合には、右シフト部用ＯＲ／バッファ回路の出
    力を前記ゼロ判定信号として選択して出力するゼロ判定
    信号選択用セレクタとを備えていることを特徴とするゼ
    ロ判定信号生成回路。
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