JP2008541498A

JP2008541498A - 高記憶効率スライディングウィンドウ加算

Info

Publication number: JP2008541498A
Application number: JP2007552276A
Authority: JP
Inventors: シンディー，チュンワン，; シーアンヤン，シモンシュー，; シャオチュチェン，
Original assignee: マーベルワールドトレードリミテッド
Priority date: 2005-01-20
Filing date: 2006-01-19
Publication date: 2008-11-20
Anticipated expiration: 2026-01-19
Also published as: WO2006078860A2; WO2006078860A3; US7496167B2; US20060222137A1; CN101554025A; CN101554025B; WO2006078860A8; JP4970283B2

Abstract

遅延バッファが、入力データを受け取り、且つ、シフト信号入力ポートを有する第１のシフトレジスタ（５０）を備える。第１のシフトレジスタは、入力データをシフト信号入力ポート上のシフト信号に応答して右シフトする。シフト信号は入力データの有効ビット幅に基づいて決定される。第１の遅延ライン（５６）が第１のシフトレジスタからシフトされたデータを受け取り、第１の遅延ラインに等しい長さの第２の遅延ライン（５８）がシフト信号を受け取る。第２のシフトレジスタ（６０）は第１の遅延ラインから出力を受け取り、シフト信号入力ポート（６２）上で第２の遅延ラインの出力を受け取る。第２のシフトレジスタは、次いで、その内部に収容したデータをシフト信号に応じて左シフトする。
【選択図】図３

Description

関連出願の参照

本出願は、２００５年１月２０日に出願された本願と同じ発明の名称を有する米国特許仮出願第６０／６４５，８４４号の優先権を主張するものである。

発明の分野

本発明は、広く、通信回路用の遅延バッファの分野に関するものであり、より詳細には、
入力データの可変ビット幅のシフト処理を採用し、シフトしたデータに第１の遅延ラインを通過させ、シフト値に第２の遅延ラインを通過させる先行シフトレジスタを、シフト値に基づいてデータをアンシフトするために当該データを受け取る後続のシフトレジスタと共に使用する二重遅延ラインに関するものである。

発明の背景

パーソナルハンディフォンシステム（ＰＨＳ）のような従来の通信システムは、簡単且つ低コストであるように構成されている。また、差動復調が、ベースバンド復調のためのこれらシステムの設計時に存在した技術的制約に基づいて採用されており、したがって、符号間干渉に対応する能力を有していない。

したがって、これら従来のシステムと互換性があるか、又は、当該従来のシステムに後付するための近代化したベースバンド設計を提供することが、要請されている。また、改良型のＤＳＰアルゴリズムを採用し、適応等化を導入してコヒーレント復調を実現することが更に要請されている。このようなシステムでは、遅延バッファを使用することは、復調されたデータの補正用の周波数オフセットデータ又は回転角の計算を可能にするために必要である。また、これら遅延バッファの記憶効率を向上してサイズ及び電力要件を低減することも要請されている。

発明の概要

本発明を採用する遅延バッファは、入力データを受け取り、且つ、シフト信号入力ポートを有する第１のシフトレジスタを備える。第１のシフトレジスタは、シフト信号入力ポート上のシフト信号に応答して入力データを右シフトする。シフト信号は、入力データの有効ビット幅に基づいて決定される。第１の遅延ラインが、シフトされたデータを第１のシフトレジスタから受け取り、一方で、第１の遅延ラインに等しい長さの第２の遅延ラインが、シフト信号を受け取る。第２のシフトレジスタが、第１の遅延ラインからの出力を受け取り、第２の遅延ラインの出力をシフト信号入力ポート上で受け取る。第２のシフトレジスタは、次いで、その内部に収容したデータをシフト信号に従って左シフトする。

これら及び他の本発明の特徴と利点は、考察の際に、以下の詳細な説明を添付の図面と共に参照することによって、より良く理解されよう。

発明の詳細な説明

本発明を、ＰＨＳ通信システム及び標準規格（２Ｇレガシーモバイルシステム）において、キャリア再生用のバースト検波器に組み合わせて使用されるキャリアオフセット計算器と共に採用される例示の実施の形態について、規定する。本発明を採用している例示の復調システムは、代理人管理番号Ｕ００１１００１５０Ｐであり、ＰＨＳベースバンド復調における高速収束適応等化（FAST CONVERGENCE ADAPTIVE EQUALIZATION IN PHS BASEBAND DEMODULATION）と題して２００５年６月２２日に出願された同時継続の特許出願第６０／６９３，４５７号に開示されており、この特許出願６０／６９３，４５７号の開示内容を、本明細書に完全に説明されているかの如くに援用する。

図１に示すように、アナログフロントエンド（ＡＦＥ）部１０は、信号をアナログからデジタルに変換するアナログ−デジタル変換器１２を有している。受信機の性能を改善するために、ＡＦＥは、アナログダウンミクサを、電力増幅器及びアナログ−デジタル変換器と共に有して、位相検波の精度を改善している。

変換されたデジタル信号は、ハードウェアアクセラレータ１４に渡され、更にフィルタリングされ、１６で３倍のシンボルレート、例えば５７６ｋＨｚに間引かれる。この信号は、まず、キャリア再生ブロック１８を通り、次いでローテータブロック２０を通り、そして、ストレージレジスタ２２に渡される。ストレージレジスタ２２は、本明細書に開示する実施の形態では、デュアル又はＡ／Ｂレジスタである。キャリア再生ブロックの機能は、バーストを検波して、受信信号と送信信号との間のキャリア周波数オフセットを推定することである。これによって、次のローテータブロックがキャリアオフセットを補償することが可能になる。この回転された信号は、次いで、等化器２６を有するＤＳＰ２４に渡される。適応判定指向型等化器が適用されており、ここでは、トレーニングシーケンスが、バーストにおけるユニークワード（ＵＷ）である。したがって、ＵＷの正確な位置が必要である。この情報は、相関ブロック６４経由で獲得される。入力データのＵＷに対する相関を計算して、相関計算の結果のピークを検出した後に、バーストデータにおけるＵＷの位置を求めることができる。このプロセスは、従来のコヒーレント検波として通常知られたものであり、ベースバンド変調がＤＱＰＳＫであっても、本発明において採用される。

全てのコヒーレント復調器について、キャリアの再生は、最も重要である。その質が、後のステージにおける機能ブロックの性能に影響を与える。最も広く使用されているキャリア周波数再生スキーム得は、自動周波数制御（ＡＦＣ）である。しかしながら、ＰＨＳシステムでは、データはバーストモードで送信され、従って、安定すべきＡＦＣの応答時間は、比較的短く、通常は、数十シンボル内である。したがって、開ループキャリア周波数推定が、本発明では採用されている。次いで、スロートラッキング回路が、低速に変動するキャリア特性に追従するために、適用される。

ＰＳＫ信号のコヒーレント復調では、制限された発信器の精度又は移動する車両によって引き起こされるドップラー効果の何れかによるキャリア周波数オフセットが、性能の大きなロスを生じさせる。ＰＨＳシステムでは、システムベース局又はセル局（ＣＳ）が、±２ｐｐｍまでのオフセットを有することができ、移動又はパーソナル局（ＰＳ）が、±５ｐｐｍまでのオフセットを有することができる。このような復調における周波数オフセットを補正することによって、受信器性能が改善され、発信器の厳しい精度要件が緩和され、従って、コストが削減される。

本発明を採用するＰＨＳのキャリア再生ブロックは、二つの基本機能を有しており、その一つは、ＴＤＤ（time division duplex：時分割複信）バーストを検出することであり、別の一つは、受信信号と送信信号との間のキャリア周波数オフセットを推定することである。この推定されたキャリアのオフセットは、ローテータを駆動して受信信号におけるオフセットを補償するか、又は、ＡＦＣを駆動してローカルキャリア生成器の周波数を補正するために、採用される。

ＰＨＳのようなＴＤＤシステムの場合、ＰＳとＣＳとの同期は、通信リンクを構築する第１のステップとして非常に重要である。システムが始めに電源投入されるときには、タイミング情報が全く存在しない。受信信号からタイミング情報を探し出すことは、ＰＳのタスクである。したがって、ＰＳがＣＳからタイミング情報を獲得するためには、適切な指標を調べる必要がある。ＰＨＳでは、制御スロット内のプリアンブル信号（ＰＲ）が、このようなバースト（又はスロット）を検波するために使用される適切な特徴を有している。

図２に示すように、キャリア再生ブロック１８は、バースト検波器（ＢＤ）３８と、キャリアオフセット計算器（ＣＯＣ）４０とからなる。ＢＤからのバースト検波フラグ４６は、より詳細には後述する本発明を組み込んだ遅延バッファ４２から、信号をトリガし、キャリアオフセット周波数を導出するようＣＯＣに渡される。得られたオフセットは、回転角に変換されて、ローテータ４４に渡され、その結果、周波数オフセットを、受信信号において補償することが可能となる。

示した実施の形態は、ＣＯＲＤＩＣ（coordinate rotation digital computer）アルゴリズムを、開示した実施の形態における角度計算に採用する。ＣＯＲＤＩＣは、ｓｉｎ、ｃｏｓｉｎｅ、ｔａｎｇｅｎｔ、ａｒｃｔａｎｇｅｎｔ、ベクトル振幅等といった多様な関数用の反復的解法である。そのハードウェア実施の効率性は、乗算ではなくシフト及び加算のみを利用することから、よく知られている。本明細書に説明する実施の形態に使用される例示のＣＯＲＤＩＣプロセッサは、代理人管理番号Ｕ００１１００１４７Ｐであり、高精度ＣＯＲＤＩＣプロセッサ（PRECISION CORDIC PROCESSOR）と題して２００５年１月３１日に出願された同時継続の出願第６０／６４８，７６２号に開示されており、当該出願の開示内容を、完全に説明されているかの如く本明細書に援用する。

ＣＯＲＤＩＣの角度計算器は、Ｉ及びＱデータを間引きフィルタから受け取り、スケーリング機能を入力に対して組み込む。スケーリング機能はシフトレジスタを組み込んでおり、Ｉ及びＱデータをシフトして、振幅出力を再スケーリングする際に使用するシフトビット出力を提供する。

図２のキャリアオフセット計算器４０は、ＰＨＳにおいてキャリア再生用に使用される開ループキャリアオフセット推定アルゴリズムを採用する。このアルゴリズムは、ＰＨＳシステムにおけるＰＲ信号の特性を使用するものであり、発信器又はドップラー偏移によってもたらされたキャリアオフセットを直接的に推定する。

キャリアオフセット計算器は、バースト検波フラグ４６によってトリガされる。Ｉ／Ｑデータは、遅延バッファ４２に入力される。遅延バッファは、より高効率な記憶のための本発明のスライディングウィンドウ加算構成を採用している。

本発明が採用されている遅延ラインレジスタの所望のオペレーションは、次の通りである。

x(i)のビット幅は２５ビットである。この式は、一般的な方法では、y(n)=y(n-1)+x(n)-x(n-15)に変更される。したがって、従来の遅延ライン構成を使用すると、２９ビットが、y(n)と深さ１６の遅延ラインを保存するために必要となる。この記憶要件は、通常、１６＊２９＝４６４ビットで計算される。

本発明は、動的スケーリングを実施して、可能な最小のビット数に遅延ラインを維持する。したがって、x(n-1)用の遅延は、１２ビットの幅であり、一方、新規の入力x(n)は２５ビットである。故に、以下の式が得られる。

ここで、「<<」及び「>>」はそれぞれ、左及び右シフトである。x(n)の有効ビット幅は、当該x(n)が遅延ラインに入る前に求められて当該遅延ラインに保存される。

x(n)の実際の幅が１６ビットのみである場合、x(n)が遅延ラインに記憶される前に、４ビットがシフトアウトされる。次いで、x(n)が加算器において加算するためにコールされるときに、４ビット左シフトされて１６ビットに回復される。ここでは、保存されるシフトビットの数は、４である。したがって、遅延ラインは、シフトビットの数に対する遅延ラインを伴う。これによって、１６＊２９＝４６４ビットから１６＊（１２＋４）＝２５６ビットへとストレージを削減することができ、また、入力の必要な精度を維持することができる。

図３に示すように、間引きフィルタからの入力データは、シフトレジスタ５０に提供され、有効ビット幅決定機能５２によって処理される。この有効ビット幅決定機能５２は、２ビットシフト値出力５４を、右シフトレジスタ５０に当該値分だけ提供する。１２ビット幅の第１の遅延ライン５６は、レジスタ５０からのシフトされた値を受け取り、一方で、２ビット幅の第２の遅延ライン５８が、２ビットシフト値５４を受け取る。第１の遅延ライン５６の出力では、第２のシフトレジスタ６０が、１２ビット幅のデータを受け取り、また、２ビットシフト値をシフト入力６２で受け取り、その値分だけ左シフトする。

加算器６８において加算された現在のデータ６４及び遅延データ６６は、回転角を求める図２のキャリアオフセット計算器に、入力として提供され、復調信号の補正のためにローテータに直接的に提供される。

図４は、ビット幅決定機能５２のオペレーションを詳細に示している。入力データは、Ｎビットに対して２の補数形式で、ステップ７０において評価される。シフト値が０に定義され、インデックスｉがＮ−１に、ステップ７２において設定される。次いで、データは、インデックスｉに対応するビットがインデックス−１、即ちｉ−１に対応するビットに等しいか否かを判定するために、ステップ７４において評価される。ビットｉがビットｉ−１と等しくない場合には、現在のシフト値が出力され有効ビット幅が決定される。ビットｉがビットｉ−１と等しい場合には、次いで、インデックスが１より大きい場合に、ステップ７６において、当該インデックスがデクリメント（ｉ＜＝ｉ−１）され、シフト（ｓｈｉｆｔｓ）の値が１だけインクリメント（ｓｈｉｆｔｓ＝ｓｈｉｆｔｓ−１）され、ステップ７４の比較が繰り返される。

特許法によって要求されているように本発明を詳細に説明したが、当業者は、本明細書に開示した特定の実施の形態に対する変更及び置換を理解するであろう。かかる変更は、特許請求の範囲に規定するように、本発明の範囲及び目的に含まれる。

現在の発明を採用している通信システムのデータパスのブロック図である。本発明を組み込んでいるキャリア復元システムの要素のブロック図である。本発明に係るスライディングウィンドウ和の要素のブロック図である。ビット幅決定機能のオペレーションを詳細に示す図である。

Claims

入力データを受け取り、且つ、シフト信号入力ポートを有し、前記入力データを前記シフト信号入力ポート上のシフト信号に応答してシフトするよう動作可能な第１のシフトレジスタと、
前記入力データの有効ビット幅を決定するための手段（５２）であって、前記第１のシフトレジスタのシフト信号入力ポートにシフト信号を供給する該手段と、
シフトされたデータを、前記第１のシフトレジスタから受け取る第１の遅延ライン（５６）と、
前記第１の遅延ラインと等しい長さを有し、前記シフト信号を受け取る第２の遅延ライン（５８）と、
前記第１の遅延ラインからの出力を受け取る第２のシフトレジスタ（６０）であって、前記第２の遅延ラインの出力を受け取るシフト信号入力ポート（６２）を有し、前記シフト信号に従って、その内部に収容した前記データをシフトする該第２のシフトレジスタと、
を備える遅延バッファ。
前記入力データが２９ビットであり、前記第１の遅延ラインが１２ビット幅であり、前記シフト信号が２ビットである、請求項１に記載の遅延バッファ
前記入力データを受け取る加算器（６８）であって、その内部に収容されるデータをシフト後に受け取るよう前記第２のシフトレジスタに接続された該加算器を更に備える、請求項１に記載の遅延バッファ。
前記有効ビット幅を決定するための前記手段が、
入力データを２の補数形式に変換するための手段（７０）と、
初期のシフト値を定めるための手段（７２）と、
入力データのビット数から１を差し引いた値のインデックス値を定めるための手段と、
前記インデックス値に対応する入力データのビットの値と、前記インデックス値から１を差し引いた値に対応する入力データのビットとを比較するための手段（７４）と、
前記比較するための手段による比較が肯定的である場合に、前記インデックス値及びシフト値をインクリメントするための手段（７６）と、
前記比較するための手段による比較が否定的である場合に、前記シフト値を出力するための手段（７８）と、
を有する、請求項１に記載の遅延バッファ。