JPH0855010A

JPH0855010A - プライオリティ・エンコーダ

Info

Publication number: JPH0855010A
Application number: JP7129945A
Authority: JP
Inventors: Genichiro Inoue; 源一郎井上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-06-07
Filing date: 1995-05-29
Publication date: 1996-02-27

Abstract

(57)【要約】【目的】高速かつ小規模ハードウエア量のプライオリ
ティ・エンコーダ（ＰＥ）を提供する。【構成】８ビット入力ＰＥは、入力２進数データの中
の最初の“１”を最上位ビットから探し、先行する
“０”の数を示す２進数コードを出力するように、上位
４ビットのための第１のＰＥ１０１１と、下位４ビット
のための第２のＰＥ１０１２と、ＣＭＯＳトランスファ
・ゲートで構成された選択回路１０１３とを持つ。第１
のＰＥ１０１１は、上位４ビットに関する２ビットコー
ド、論理和Ｓ４及び論理和否定ＸＳ４を生成する。第２
のＰＥ１０１２は、下位４ビットに関する２ビットコー
ドを生成する。論理和否定ＸＳ４は、そのまま２進数コ
ードの最上位ビットとして出力される。選択回路１０１
３は、ＸＳ４＝“０”ならば第１のＰＥ１０１１の生成
コードを、ＸＳ４＝“１”ならば第２のＰＥ１０１２の
生成コードをそれぞれ２進数コードの下位２ビットとし
て出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、算術演算装置などにお
いて好適に用いられるプライオリティ・エンコーダ（以
下、ＰＥと略記する。）に関するものである。

【０００２】

【従来の技術】浮動小数点算術演算装置における正規化
処理では、仮数の演算結果を構成する多ビットの２進数
データの中で先行する“０”のビットの数を検知する必
要が生じる。この先行“０”のビット数の検知に、ＰＥ
が使用される。また、整数フォーマットと正規化浮動小
数点フォーマットとの間のフォーマット変換においても
ＰＥが使用される。その他の用途にＰＥが使用されるこ
ともある。

【０００３】特開昭５９−１２１４３５号公報には、６
ビットの２進数コードを出力するように８個の８ビット
入力ＰＥ（第１〜第８のＰＥ）で構成された６４ビット
入力ＰＥが開示されている。８個の８ビット入力ＰＥの
各々は、イネーブル入力ＥＩが“１”でありかつ与えら
れた８ビットデータを構成する全てのビットの中に少な
くとも１つの“１”のビットが存在する場合には、与え
られた８ビットデータの中に最初に出現する“１”のビ
ットを該８ビットデータの最上位ビットから探し、該探
し当てた最初の“１”のビットの位置を示す３ビットの
第１のコードを出力するとともに、個々の８ビット入力
ＰＥに固有のブロック位置アドレス（７〜０）を示す３
ビットの第２のコードを出力し、かつイネーブル出力Ｅ
Ｏを“０”にリセットするものである。また、８ビット
入力ＰＥの各々は、イネーブル入力ＥＩが“１”であり
かつ与えられた８ビットデータを構成する全てのビット
の値が“０”である場合には、第１及び第２のコード出
力をハイ・インピーダンスに設定（非活性化）するとと
もに、イネーブル出力ＥＯを“１”にセットする。更
に、８ビット入力ＰＥの各々は、イネーブル入力ＥＩが
“０”である場合には、第１及び第２のコード出力をハ
イ・インピーダンスに設定（非活性化）するとともに、
イネーブル出力ＥＯを“０”にリセットする。そして、
ブロック位置アドレスとして７が割り当てられた第１の
ＰＥのイネーブル入力ＥＩは“１”に固定され、該第１
のＰＥのイネーブル出力ＥＯはブロック位置アドレスと
して６が割り当てられた第２のＰＥへイネーブル入力Ｅ
Ｉとして供給される。以下、ｎ＝２〜７とするとき、第
ｎのＰＥのイネーブル出力ＥＯは、第（ｎ＋１）のＰＥ
へイネーブル入力ＥＩとしてそれぞれ供給される。

【０００４】このような構成を有する６４ビット入力Ｐ
Ｅによれば、与えられた６４ビットデータの中に最初に
出現する“１”のビットを含む８ビットデータを受け取
った１個の８ビット入力ＰＥの第１及び第２のコード出
力のみが活性化され、該活性化された第１及び第２のコ
ードをマージしてなる６ビットのコードが、最初の
“１”のビットの位置を示す６ビットの２進数コードと
して出力される。

【０００５】特開平５−２７９４６号公報には、４ビッ
トの２進数コードを出力するように５個の４ビット入力
ＰＥ（第１〜第５のＰＥ）と２個のデコード選択回路と
で構成された１６ビット入力ＰＥが開示されている。５
個の４ビット入力ＰＥの各々は、与えられた４ビットデ
ータの中に最初に出現する“１”のビットを該４ビット
データの最上位ビットから探し、該探し当てた最初の
“１”のビットの位置を示す２ビットのコードを生成
し、かつ与えられた４ビットデータを構成する全てのビ
ットの論理和を生成するものである。第１〜第４のＰＥ
の各々で生成された論理和は第５のＰＥへ４ビットデー
タとして供給され、該第５のＰＥから前記２進数コード
の上位２ビットが出力される。該２進数コードの上位２
ビットは、与えられた１６ビットデータの中に最初に出
現する“１”のビットを含む４ビットデータを第１〜第
４のＰＥのうちのいずれが受け取ったかを示している。
そこで、２個のデコード選択回路は、前記２進数コード
の上位２ビットの値に応じて第１〜第４のＰＥの出力コ
ードのうちのいずれかを選択し、該選択したコードを前
記２進数コードの下位２ビットとして出力するものであ
る。

【０００６】

【発明が解決しようとする課題】上記特開昭５９−１２
１４３５号公報の６４ビット入力ＰＥは、イネーブル入
出力ＥＩ，ＥＯで各８ビット入力ＰＥの動作を制御して
いたので、与えられた６４ビットデータの中に最初に出
現する“１”のビットの位置が下位であればあるほど、
６ビットの２進数コードの出力に大きな遅延が生じる問
題があった。特に、第８のＰＥの第１及び第２のコード
出力は、第１〜第７のＰＥの各々のイネーブル出力ＥＯ
が順次“１”にセットされた後に、はじめて活性化され
得る。この際、第１〜第７のＰＥの各々は、それぞれの
イネーブル入力ＥＩとイネーブル出力ＥＯとの間に２個
の論理ゲート（１個のインバータと１個の９入力ＮＯＲ
ゲート）における遅延を生じさせる。

【０００７】さて、上記特開昭５９−１２１４３５号公
報の６４ビット入力ＰＥの中の第１〜第４のＰＥは３２
ビット入力ＰＥを、第１及び第２のＰＥは１６ビット入
力ＰＥをそれぞれ構成している。このうち、３２ビット
入力ＰＥの遅延は、１６ビット入力ＰＥの遅延に２個の
論理ゲート（１個のインバータと１個の９入力ＮＯＲゲ
ート）における遅延を加算したものである。また、６４
ビット入力ＰＥの遅延は、３２ビット入力ＰＥの遅延に
６個の論理ゲートにおける遅延を加算したものである。

【０００８】一方、特開平５−２７９４６号公報の１６
ビット入力ＰＥでも２進数コードの出力に大きな遅延が
生じる問題があった。この１６ビット入力ＰＥは、第１
〜第４のＰＥで構成された第１段のエンコーダと、第５
のＰＥで構成された第２段のエンコーダとを備えた階層
構造を持っている。第５のＰＥは、第１〜第４のＰＥと
同様に６個の論理ゲートで構成され、入力と出力との間
に最大３個の論理ゲート（１個のインバータと２個の２
入力ＮＯＲゲート）における遅延を生じさせる。また、
２個のデコード選択回路は、ハードウエア量の増大を招
くとともに、出力コード遅延の大きな要因になってい
た。各デコード選択回路は、１１個もの論理ゲートで構
成され、最大４個の論理ゲート（１個のインバータ、１
個の２入力ＮＯＲゲート、１個の２入力ＮＡＮＤゲート
及び１個の４入力ＮＡＮＤゲート）における遅延を生じ
させる。結局、特開平５−２７９４６号公報の１６ビッ
ト入力ＰＥの遅延は、最大１０個の論理ゲートにおける
遅延の程度である。

【０００９】本発明の目的は、探し当てたビットの位置
にかかわらず一定かつ小さい遅延でＮビット入力ＰＥの
出力２進数コードが決定されるようにすることにある。

【００１０】本発明の他の目的は、２Ｎビット入力ＰＥ
の遅延とＮビット入力ＰＥの遅延との差を、１個の論理
ゲートにおける遅延の程度まで短縮することにある。

【００１１】本発明の更に他の目的は、Ｎビット入力Ｐ
Ｅのハードウエア量を低減することにある。

【００１２】

【課題を解決するための手段】本発明は、２ⁿ⁺¹ビット
入力ＰＥ（ｎは２以上の整数）において、与えられた２
ⁿ⁺¹ビットデータのうちの上位２ⁿビットのみから、
（ｎ＋１）ビットの出力２進数コードのうちの最上位ビ
ットを決定し得ることに着目したものである。本発明に
係る正論理の２ⁿ⁺¹ビット入力ＰＥは、２個の正論理２
ⁿビット入力ＰＥ（第１及び第２のＰＥ）と、簡単な選
択回路とで構成される。第１のＰＥは、与えられた２
ⁿ⁺¹ビットデータのうちの上位２ⁿビットをエンコード
するとともに、該上位２ⁿビットに関する１ビットの論
理和否定を生成する。第２のＰＥは、与えられた２ⁿ⁺¹
ビットデータのうちの下位２ⁿビットをエンコードす
る。第１のＰＥで生成された１ビットの論理和否定は、
そのまま出力２進数コードの最上位ビットとして出力さ
れるとともに、選択回路に供給される。選択回路は、生
成された１ビットの論理和否定の値のみに応じて第１の
ＰＥのエンコード結果と第２のＰＥのエンコード結果と
のうちのいずれか一方を選択し、該選択したエンコード
結果を出力２進数コードの下位ｎビットとして出力す
る。この選択回路は、各々少なくともｎ個のトランスフ
ァ・ゲートを有する２個のスイッチ回路で構成される。

【００１３】上記第１の正論理２ⁿビット入力ＰＥは、
２個の正論理２^n-1ビット入力ＰＥ（第３及び第４のＰ
Ｅ）と、簡単な選択回路と、簡単な論理回路とで構成さ
れる。また、上記第２の正論理２ⁿビット入力ＰＥは、
２個の正論理２^n-1ビット入力ＰＥ（第５及び第６のＰ
Ｅ）と、簡単な選択回路とで構成される。第３、第４及
び第５のＰＥは、２^n-1ビットデータをエンコードする
機能に加えて、該２^n- ¹ビットデータに関する１ビット
の論理和否定を生成する機能を備えている。論理回路
は、前記与えられた２ⁿ⁺¹ビットデータのうちの上位２
ⁿビットの全てが“０”のビットであるか否かを調べる
ものであり、少なくとも１個の２入力論理ゲートで構成
される。

【００１４】

【作用】本発明に係る８ビット入力ＰＥは、互いに完全
並列動作する２個の４ビット入力ＰＥと、１個の選択回
路とで構成される。各４ビット入力ＰＥの遅延は、上記
特開平５−２７９４６号公報中の第１〜第５のＰＥと同
様に、たかだか３個の論理ゲートにおける遅延の程度で
ある。つまり、本発明に係る８ビット入力ＰＥの遅延
は、たかだか３個の論理ゲートにおける遅延の程度であ
る。

【００１５】本発明に係る１６ビット入力ＰＥは、互い
に完全並列動作する４個の４ビット入力ＰＥと、２段の
階層構造に配置された３個（１＋２個）の選択回路と、
１個の論理回路とで構成される。該１６ビット入力ＰＥ
の遅延は、本発明に係る８ビット入力ＰＥの遅延に１個
の論理ゲートにおける遅延を加算したものである。

【００１６】本発明に係る３２ビット入力ＰＥは、互い
に完全並列動作する８個の４ビット入力ＰＥと、３段の
階層構造に配置された７個（１＋２＋４個）の選択回路
と、２段の階層構造に配置された４個（１＋３個）の論
理回路とで構成される。該３２ビット入力ＰＥの遅延
は、本発明に係る１６ビット入力ＰＥの遅延に１個の論
理ゲートにおける遅延を加算したものである。

【００１７】本発明に係る６４ビット入力ＰＥは、互い
に完全並列動作する１６個の４ビット入力ＰＥと、４段
の階層構造に配置された１５個（１＋２＋４＋８個）の
選択回路と、３段の階層構造に配置された１１個（１＋
３＋７個）の論理回路とで構成される。該６４ビット入
力ＰＥの遅延は、本発明に係る３２ビット入力ＰＥの遅
延に１個の論理ゲートにおける遅延を加算したものであ
る。

【００１８】

【実施例】以下、本発明の実施例に係るＰＥについて、
図面を参照しながら説明する。

【００１９】（実施例１）図１は、本発明の第１の実施
例に係る８ビット入力ＰＥの回路図である。この回路
は、入力が全て“０”となっている場合の出力はケアー
しないという構成になっている。図１の８ビット入力Ｐ
Ｅは、４ビット入力ＰＥ１０１１，１０１２と選択回路
１０１３とを組み合せることによって構成されており、
８ビット入力ＰＥの入力端子Ｉ７〜Ｉ４は４ビット入力
ＰＥ１０１１の入力端子Ｉ３〜Ｉ０と接続され、８ビッ
ト入力ＰＥの入力端子Ｉ３〜Ｉ０は４ビット入力ＰＥ１
０１２の入力端子Ｉ３〜Ｉ０と接続されている。選択回
路１０１３は、各々２対のＣＭＯＳトランスファ・ゲー
トで構成された２個のスイッチ回路１１，１２を備えて
いる。４ビット入力ＰＥ１０１１の出力ＸＳ４（論理和
否定）は、そのまま８ビット入力ＰＥの出力コードのう
ちの最上位ビットＰ２として出力される。４ビット入力
ＰＥ１０１１の出力Ｐ１，Ｐ０と４ビット入力ＰＥ１０
１２の出力Ｐ１，Ｐ０とは、４ビット入力ＰＥ１０１１
の出力ＸＳ４（論理和否定）及び出力Ｓ４（論理和）を
用いて選択回路１０１３で選択され、それぞれ８ビット
入力ＰＥの出力コードのうちの下位２ビットＰ１，Ｐ０
として出力される。

【００２０】図２は、図１中の４ビット入力ＰＥ１０１
１，１０１２の回路図である。図２の回路は、表１に示
される動作を実現するように、２個のインバータ１０２
１，１０２６と、３個の２入力ＮＯＲゲート１０２２，
１０２３，１０２４と、１個の４入力ＮＯＲゲート１０
２５とで構成されている。

【００２１】

【表１】

【００２２】図１の８ビット入力ＰＥに求められる動作
を表２に示す。

【００２３】

【表２】

【００２４】表２を見ると、最上位ビットＩ７を含む入
力Ｉ７〜Ｉ４のうちに少なくとも１つ“１”のビットが
あれば出力Ｐ２は“０”となり、入力Ｉ７〜Ｉ４の全て
が“０”であれば出力Ｐ２は“１”となっていることが
判る。更に、Ｐ２＝“０”の場合には入力Ｉ７〜Ｉ４に
関する４ビット入力のエンコード結果が、Ｐ２＝“１”
の場合には入力Ｉ３〜Ｉ０に関する４ビット入力のエン
コード結果がそれぞれ出力Ｐ１，Ｐ０となっていること
が判る。

【００２５】図１の８ビット入力ＰＥは、入力Ｉ７〜Ｉ
４の論理和否定ＸＳ４を出力コードの最上位ビットＰ２
として出力し、入力Ｉ７〜Ｉ４、入力Ｉ３〜Ｉ０をそれ
ぞれ４ビット入力ＰＥ１０１１，１０１２でエンコード
し、ＸＳ４＝“０”の場合には４ビット入力ＰＥ１０１
１のエンコード結果を、ＸＳ４＝“１”の場合には４ビ
ット入力ＰＥ１０１２のエンコード結果をそれぞれ出力
コードの下位２ビットＰ１，Ｐ０として出力するもので
ある。

【００２６】（実施例２）図３は、本発明の第２の実施
例に係る１６ビット入力ＰＥの回路図である。この回路
は、入力が全て“０”となっている場合の出力はケアー
しないという構成になっている。図３の１６ビット入力
ＰＥは、８ビット入力ＰＥ１０３１，１０３２と選択回
路１０３３とを組み合せることによって構成されてお
り、１６ビット入力ＰＥの入力端子Ｉ１５〜Ｉ８は８ビ
ット入力ＰＥ１０３１の入力端子Ｉ７〜Ｉ０と接続さ
れ、１６ビット入力ＰＥの入力端子Ｉ７〜Ｉ０は８ビッ
ト入力ＰＥ１０３２の入力端子Ｉ７〜Ｉ０と接続されて
いる。選択回路１０３３は、各々３対のＣＭＯＳトラン
スファ・ゲートで構成された２個のスイッチ回路１１
１，１１２を備えている。８ビット入力ＰＥ１０３１の
出力ＸＳ８（論理和否定）は、そのまま１６ビット入力
ＰＥの出力コードのうちの最上位ビットＰ３として出力
される。８ビット入力ＰＥ１０３１の出力Ｐ２，Ｐ１，
Ｐ０と８ビット入力ＰＥ１０３２の出力Ｐ２，Ｐ１，Ｐ
０とは、８ビット入力ＰＥ１０３１の出力ＸＳ８（論理
和否定）及び出力Ｓ８（論理和）を用いて選択回路１０
３３で選択され、それぞれ１６ビット入力ＰＥの出力コ
ードのうちの下位３ビットＰ２，Ｐ１，Ｐ０として出力
される。

【００２７】図４は、図３中の８ビット入力ＰＥ１０３
１，１０３２の回路図である。図４の回路は、図１と同
様の２個の４ビット入力ＰＥ１０４１，１０４２と１個
の選択回路１０４３とに加えて、論理和否定ＸＳ８を生
成するための２入力ＮＯＲゲート１０４４と、論理和Ｓ
８を生成するための２入力ＮＡＮＤゲート１０４５とを
備えたものである。ただし、一方の８ビット入力ＰＥ１
０３２は、図１と同様の構成でよい。

【００２８】図３の１６ビット入力ＰＥに求められる動
作を表３に示す。

【００２９】

【表３】

【００３０】表３を見ると、最上位ビットＩ１５を含む
入力Ｉ１５〜Ｉ８のうちに少なくとも１つ“１”のビッ
トがあれば出力Ｐ３は“０”となり、入力Ｉ１５〜Ｉ８
の全てが“０”であれば出力Ｐ３は“１”となっている
ことが判る。更に、Ｐ３＝“０”の場合には入力Ｉ１５
〜Ｉ８に関する８ビット入力のエンコード結果が、Ｐ３
＝“１”の場合には入力Ｉ７〜Ｉ０に関する８ビット入
力のエンコード結果がそれぞれ出力Ｐ２，Ｐ１，Ｐ０と
なっていることが判る。

【００３１】図３の１６ビットＰＥは、入力Ｉ１５〜Ｉ
８の論理和否定ＸＳ８を出力コードの最上位ビットＰ３
として出力し、入力Ｉ１５〜Ｉ８、入力Ｉ７〜Ｉ０をそ
れぞれ８ビット入力ＰＥ１０３１，１０３２でエンコー
ドし、ＸＳ８＝“０”の場合には８ビット入力ＰＥ１０
３１のエンコード結果を、ＸＳ８＝“１”の場合には８
ビット入力ＰＥ１０３２のエンコード結果をそれぞれ出
力コードの下位３ビットＰ２，Ｐ１，Ｐ０として出力す
るものである。

【００３２】なお、上記第１及び第２の実施例の原理に
よれば、ｎを２以上の任意の整数とするとき、２ⁿ⁺¹ビ
ット入力ＰＥを２個の２ⁿビット入力ＰＥと１個の選択
回路とで構成することができる。例えば、３２ビット入
力ＰＥはこのようにして構成される。この３２ビット入
力ＰＥで２４ビットの入力データを扱う場合には、下位
８ビットＩ７〜Ｉ０として８個のダミー“１”を与えれ
ば、２４ビットの入力Ｉ２３〜Ｉ０が全て“０”となる
ケースは生じない。

【００３３】第１及び第２の実施例では最上位ビットか
ら下位方向へ検索して最初に“１”となっているビット
位置をエンコードする構成について説明したが、最初に
“０”となっているビット位置をエンコードする構成に
することもできる。最下位ビットから上位方向へ検索し
て、最初に“１”となっているビット位置又は最初に
“０”となっているビット位置をエンコードする構成に
することもできる。

【００３４】（実施例３）図５は、本発明の第３の実施
例に係る２４ビット入力ＰＥの回路図である。この回路
は、入力が全て“０”となっている場合の出力はケアー
しないという構成になっている。図５の２４ビット入力
ＰＥは、１６ビット入力ＰＥ１０５１と８ビット入力Ｐ
Ｅ１０５２と選択回路１０５３とを組み合わせることに
よって構成されており、２４ビット入力ＰＥの入力端子
Ｉ２３〜Ｉ８は１６ビット入力ＰＥ１０５１の入力端子
Ｉ１５〜Ｉ０と接続され、２４ビット入力ＰＥの入力端
子Ｉ７〜Ｉ０は８ビット入力ＰＥ１０５２の入力端子Ｉ
７〜Ｉ０と接続されている。選択回路１０５３は、各々
４対のＣＭＯＳトランスファ・ゲートで構成された２個
のスイッチ回路２１１，２１２を備えている。一方のス
イッチ回路２１２の中の１対のＣＭＯＳトランスファ・
ゲートの入力は、“０”（グラウンド）に固定されてい
る。１６ビット入力ＰＥ１０５１の出力ＸＳ１６（論理
和否定）は、そのまま２４ビット入力ＰＥの出力コード
のうちの最上位ビットＰ４として出力される。１６ビッ
ト入力ＰＥ１０５１の出力Ｐ３，Ｐ２，Ｐ１，Ｐ０と８
ビット入力ＰＥ１０５２の出力Ｐ２，Ｐ１，Ｐ０の上位
に“０”を付加してなる４ビットのコードとは、１６ビ
ット入力ＰＥ１０５１の出力ＸＳ１６（論理和否定）及
び出力Ｓ１６（論理和）を用いて選択回路１０５３で選
択され、それぞれ２４ビット入力ＰＥの出力コードのう
ちの下位４ビットＰ３，Ｐ２，Ｐ１，Ｐ０として出力さ
れる。

【００３５】図６は、図５中の１６ビット入力ＰＥ１０
５１の回路図である。図６の回路は、図３と同様の２個
の８ビット入力ＰＥ１０６１，１０６２と１個の選択回
路１０６３とに加えて、論理和否定ＸＳ１６を生成する
ための２入力ＮＯＲゲート１０６４と、論理和Ｓ１６を
生成するための２入力ＮＡＮＤゲート１０６５とを備え
たものである。図５中の８ビット入力ＰＥ１０５２の内
部構成は、図１又は図４のとおりである。

【００３６】図５の２４ビット入力ＰＥに求められる動
作を表４に示す。

【００３７】

【表４】

【００３８】表４を見ると、最上位ビットＩ２３を含む
入力Ｉ２３〜Ｉ８のうちに少なくとも１つ“１”のビッ
トがあれば出力Ｐ４は“０”となり、入力Ｉ２３〜Ｉ８
の全てが“０”であれば出力Ｐ４は“１”となっている
ことが判る。また、Ｐ４＝“０”の場合には、入力Ｉ２
３〜Ｉ８に関する１６ビット入力のエンコード結果が出
力Ｐ３，Ｐ２，Ｐ１，Ｐ０となっていることが判る。更
に、Ｐ４＝“１”の場合には、出力Ｐ３は必ず“０”に
なり、かつ入力Ｉ７〜Ｉ０に関する８ビット入力のエン
コード結果が出力Ｐ２，Ｐ１，Ｐ０となっていることが
判る。

【００３９】図５の２４ビット入力ＰＥは、入力Ｉ２３
〜Ｉ８の論理和否定（ＸＳ１６）を出力コードの最上位
ビットＰ４として出力し、入力Ｉ２３〜Ｉ８を１６ビッ
ト入力ＰＥ１０５１でエンコードし、入力Ｉ７〜Ｉ０を
８ビット入力ＰＥ１０５２でエンコードして、ＸＳ１６
＝“０”の場合には１６ビット入力ＰＥ１０５１のエン
コード結果を、ＸＳ１６＝“１”の場合には８ビット入
力ＰＥ１０５２のエンコード結果の上位に“０”を付加
してなる４ビットのコードをそれぞれ出力コードの下位
４ビットＰ３，Ｐ２，Ｐ１，Ｐ０として出力するもので
ある。

【００４０】（実施例４）図７は、本発明の第４の実施
例に係る１１ビット入力ＰＥの回路図である。この回路
は、入力が全て“０”となっている場合の出力はケアー
しないという構成になっている。図７の１１ビット入力
ＰＥは、８ビット入力ＰＥ１０７１と３ビット入力ＰＥ
１０７２と選択回路１０７３とを組み合わせることによ
って構成されており、１１ビット入力ＰＥの入力端子Ｉ
１０〜Ｉ３は８ビット入力ＰＥ１０７１の入力端子Ｉ７
〜Ｉ０と接続され、１１ビット入力ＰＥの入力端子Ｉ２
〜Ｉ０は３ビット入力ＰＥ１０７２の入力端子Ｉ２〜Ｉ
０と接続されている。選択回路１０７３は、各々３対の
ＣＭＯＳトランスファ・ゲートで構成された２個のスイ
ッチ回路１１１，１１２を備えている。一方のスイッチ
回路１１２の中の１対のＣＭＯＳトランスファ・ゲート
の入力は、“０”（グラウンド）に固定されている。８
ビット入力ＰＥ１０７１の出力ＸＳ８（論理和否定）
は、そのまま１１ビット入力ＰＥの出力コードのうちの
最上位ビットＰ３として出力される。８ビット入力ＰＥ
１０７１の出力Ｐ２，Ｐ１，Ｐ０と３ビット入力ＰＥ１
０７２の出力Ｐ１，Ｐ０の上位に“０”を付加してなる
３ビットのコードとは、８ビット入力ＰＥ１０７１の出
力ＸＳ８（論理和否定）及び出力Ｓ８（論理和）を用い
て選択回路１０７３で選択され、それぞれ１１ビット入
力ＰＥの出力コードのうちの下位３ビットＰ２，Ｐ１，
Ｐ０として出力される。

【００４１】図７中の８ビット入力ＰＥ１０７１の内部
構成は、図４のとおりである。図８は、図７中の３ビッ
ト入力ＰＥ１０７２の回路図である。図８の回路は、表
５に示される動作を実現するように、１個のインバータ
１０８１と、２個の２入力ＮＯＲゲート１０８２，１０
８３とで構成されており、最下位ビットＩ０を使用しな
い構成となっている。

【００４２】

【表５】

【００４３】図７の１１ビット入力ＰＥに求められる動
作を表６に示す。

【００４４】

【表６】

【００４５】表６を見ると、最上位ビットＩ１０を含む
入力Ｉ１０〜Ｉ３のうちに少なくとも１つ“１”のビッ
トがあれば出力Ｐ３は“０”となり、入力Ｉ１０〜Ｉ３
の全てが“０”であれば出力Ｐ３は“１”となっている
ことが判る。また、Ｐ３＝“０”の場合には、入力Ｉ１
０〜Ｉ３に関する８ビット入力のエンコード結果が出力
Ｐ２，Ｐ１，Ｐ０となっていることが判る。更に、Ｐ３
＝“１”の場合には、出力Ｐ２は必ず“０”になり、か
つ入力Ｉ２〜Ｉ０に関する３ビット入力のエンコード結
果が出力Ｐ１，Ｐ０となっていることが判る。

【００４６】図７の１１ビット入力ＰＥは、入力Ｉ１０
〜Ｉ３の論理和否定（ＸＳ８）を出力コードの最上位ビ
ットＰ３として出力し、入力Ｉ１０〜Ｉ３を８ビット入
力ＰＥ１０７１でエンコードし、入力Ｉ２〜Ｉ０を３ビ
ット入力ＰＥ１０７２でエンコードして、ＸＳ８＝
“０”の場合には８ビット入力ＰＥ１０７１のエンコー
ド結果を、ＸＳ８＝“１”の場合には３ビット入力ＰＥ
１０７２のエンコード結果の上位に“０”を付加してな
る３ビットのコードをそれぞれ出力コードの下位３ビッ
トＰ２，Ｐ１，Ｐ０として出力するものである。

【００４７】なお、上記第３及び第４の実施例の原理に
よれば、ｎ，ｍ，ｋはｎ≧ｍ＋２、ｍ≧１、かつ１≦ｋ
≦２^mを満たす任意の整数とするとき、（２ⁿ＋２^m＋
ｋ）ビット入力ＰＥを１個の２ⁿビット入力ＰＥと１個
の（２^m＋ｋ）ビット入力ＰＥと１個の選択回路（入力
固定あり）とで構成することができる。第３及び第４の
実施例では最上位ビットから下位方向へ検索して最初に
“１”となっているビット位置をエンコードする構成に
ついて説明したが、最初に“０”となっているビット位
置をエンコードする構成にすることもできる。最下位ビ
ットから上位方向へ検索して、最初に“１”となってい
るビット位置又は最初に“０”となっているビット位置
をエンコードする構成にすることもできる。

【００４８】また、図１中の一方の４ビット入力ＰＥ１
０１２を図７中の３ビット入力ＰＥ１０７２に置き換え
れば、他方の４ビット入力ＰＥ１０１１及び選択回路
（入力固定なし）１０１３はそのままで、７ビット入力
ＰＥを実現できる。一般的に言うと、ｎ，ｍ，ｋはｎ≧
ｍ＋１、ｍ≧１、かつ１≦ｋ≦２^mを満たす任意の整数
とするとき、（２ⁿ＋２^m＋ｋ）ビット入力ＰＥを１個
の２ⁿビット入力ＰＥと１個の（２^m＋ｋ）ビット入力
ＰＥと１個の選択回路（入力固定なし）とで構成するこ
とができる。

【００４９】（実施例５）図９は、本発明の第５の実施
例に係る８ビット入力ＰＥの回路図である。この回路
は、制御信号Ｃに応じて最初の“１”の検索方向を変更
できるように図１の回路を変形したものである。ただ
し、制御信号Ｃ以外の入力が全て“０”となっている場
合の出力はケアーしないという構成になっている。

【００５０】図９の８ビット入力ＰＥは、４ビット入力
ＰＥ１０９１，１０９２と選択回路１０９３とを組み合
わせることによって構成されており、８ビット入力ＰＥ
の入力端子Ｉ７〜Ｉ４は４ビット入力ＰＥ１０９１の入
力端子Ｉ３〜Ｉ０と接続され、８ビット入力ＰＥの入力
端子Ｉ３〜Ｉ０は４ビット入力ＰＥ１０９２の入力端子
Ｉ３〜Ｉ０と接続されている。選択回路１０９３は、各
々２対のＣＭＯＳトランスファ・ゲートで構成された２
個のスイッチ回路１１，１２と、インバータ１と、５個
の２入力ＮＯＲゲート２Ｄ，２Ｕ，３Ｄ，３Ｕ，７と、
２個の２入力ＡＮＤゲート４Ｄ，４Ｕと、２個の２入力
ＯＲゲート５，６とを備えている。

【００５１】Ｃ＝“０”の場合には、２入力ＮＯＲゲー
ト２Ｄ及び２入力ＯＲゲート５を介して、４ビット入力
ＰＥ１０９１の出力Ｓ４（論理和）の反転、すなわち該
４ビット入力ＰＥ１０９１の出力ＸＳ４（論理和否定）
が８ビット入力ＰＥの出力コードのうちの最上位ビット
Ｐ２として出力される。また、４ビット入力ＰＥ１０９
１の出力Ｐ１，Ｐ０と４ビット入力ＰＥ１０９２の出力
Ｐ１，Ｐ０とは、４ビット入力ＰＥ１０９１の出力ＸＳ
４（論理和否定）及び出力Ｓ４（論理和）を用いて選択
回路１０９３で選択され、それぞれ８ビット入力ＰＥの
出力コードのうちの下位２ビットＰ１，Ｐ０として出力
される。これにより、図１の場合と同様に、８ビットデ
ータの最上位ビットＩ７から下位方向へ検索して得られ
る最初の“１”のビット位置に関する３ビットの２進数
コードが出力される。

【００５２】一方、Ｃ＝“１”の場合には、２入力ＮＯ
Ｒゲート２Ｕ及び２入力ＯＲゲート５を介して、４ビッ
ト入力ＰＥ１０９２の出力Ｓ４（論理和）の反転、すな
わち該４ビット入力ＰＥ１０９２の出力ＸＳ４（論理和
否定）が８ビット入力ＰＥの出力コードのうちの最上位
ビットＰ２として出力される。また、４ビット入力ＰＥ
１０９２の出力Ｐ１，Ｐ０と４ビット入力ＰＥ１０９１
の出力Ｐ１，Ｐ０とは、４ビット入力ＰＥ１０９２の出
力ＸＳ４（論理和否定）及び出力Ｓ４（論理和）を用い
て選択回路１０９３で選択され、それぞれ８ビット入力
ＰＥの出力コードのうちの下位２ビットＰ１，Ｐ０とし
て出力される。これにより、図１の場合とは逆に、８ビ
ットデータの最下位ビットＩ０から上位方向へ検索して
得られる最初の“１”のビット位置に関する３ビットの
２進数コードが出力される。

【００５３】図１０は、図９中の４ビット入力ＰＥ１０
９１，１０９２の回路図である。図１０の回路は、表７
（ａ）及び表７（ｂ）に示される動作を実現するよう
に、４個のインバータ１１０１Ｄ，１１０１Ｕ，１１０
６，１１０７と、２個の２入力ＮＯＲゲート１１０２
Ｄ，１１０２Ｕと、４個の３入力ＮＯＲゲート１１０３
Ｄ，１１０３Ｕ，１１０４Ｄ，１１０４Ｕと、１個の４
入力ＮＯＲゲート１１０５と、２個の２入力ＯＲゲート
１１０８，１１０９とで構成されている。図１０中のイ
ンバータ１１０１Ｄ、２入力ＮＯＲゲート１１０２Ｄ、
３入力ＮＯＲゲート１１０３Ｄ、３入力ＮＯＲゲート１
１０４Ｄ、４入力ＮＯＲゲート１１０５及びインバータ
１１０６は、図２中のインバータ１０２１、２入力ＮＯ
Ｒゲート１０２２、２入力ＮＯＲゲート１０２３、２入
力ＮＯＲゲート１０２４、４入力ＮＯＲゲート１０２５
及びインバータ１０２６にそれぞれ相当するものであ
る。

【００５４】

【表７】

【００５５】図９の８ビット入力ＰＥに求められる動作
を、表８（ａ）及び表８（ｂ）に示す。

【００５６】

【表８】

【００５７】図９の８ビット入力ＰＥは、Ｃ＝“０”
（下位方向への検索）の場合には、入力Ｉ７〜Ｉ４の論
理和否定ＸＳ４を出力コードの最上位ビットＰ２として
出力し、入力Ｉ７〜Ｉ４、入力Ｉ３〜Ｉ０をそれぞれ４
ビット入力ＰＥ１０９１，１０９２でエンコードし、入
力Ｉ７〜Ｉ４の論理和否定ＸＳ４が“０”ならば４ビッ
ト入力ＰＥ１０９１のエンコード結果を、入力Ｉ７〜Ｉ
４の論理和否定ＸＳ４が“１”ならば４ビット入力ＰＥ
１０９２のエンコード結果をそれぞれ出力コードの下位
２ビットＰ１，Ｐ０として出力するものである。また、
図９の８ビット入力ＰＥは、Ｃ＝“１”（上位方向への
検索）の場合には、入力Ｉ０〜Ｉ３の論理和否定ＸＳ４
を出力コードの最上位ビットＰ２として出力し、入力Ｉ
０〜Ｉ３、入力Ｉ４〜Ｉ７をそれぞれ４ビット入力ＰＥ
１０９２，１０９１でエンコードし、入力Ｉ０〜Ｉ３の
論理和否定ＸＳ４が“０”ならば４ビット入力ＰＥ１０
９２のエンコード結果を、入力Ｉ０〜Ｉ３の論理和否定
ＸＳ４が“１”ならば４ビット入力ＰＥ１０９１のエン
コード結果をそれぞれ出力コードの下位２ビットＰ１，
Ｐ０として出力するものである。

【００５８】（実施例６）図１１は、本発明の第６の実
施例に係る８ビット入力ＰＥの回路図である。この回路
は、最上位ビットと最下位ビットとの双方向から最初の
“１”を検索できるように図１の回路を変形したもので
ある。ただし、入力が全て“０”となっている場合の出
力はケアーしないという構成になっている。

【００５９】図１１の８ビット入力ＰＥは、４ビット入
力ＰＥ１１１１，１１１２と選択回路１１１３とを組み
合わせることによって構成されており、８ビット入力Ｐ
Ｅの入力端子Ｉ７〜Ｉ４は４ビット入力ＰＥ１１１１の
入力端子Ｉ３〜Ｉ０と接続され、８ビット入力ＰＥの入
力端子Ｉ３〜Ｉ０は４ビット入力ＰＥ１１１２の入力端
子Ｉ３〜Ｉ０と接続されている。選択回路１１１３は、
各々２対のＣＭＯＳトランスファ・ゲートで構成された
４個のスイッチ回路１１Ｄ，１２Ｄ，１１Ｕ，１２Ｕを
備えている。４ビット入力ＰＥ１１１１の出力ＸＳ４
（論理和否定）は、そのまま８ビット入力ＰＥの第１の
出力コードのうちの最上位ビットＤ２として出力され
る。４ビット入力ＰＥ１１１１の出力Ｄ１，Ｄ０と４ビ
ット入力ＰＥ１１１２の出力Ｄ１，Ｄ０とは、４ビット
入力ＰＥ１１１１の出力ＸＳ４（論理和否定）及び出力
Ｓ４（論理和）を用いて２個のスイッチ回路１１Ｄ，１
２Ｄで選択され、それぞれ８ビット入力ＰＥの第１の出
力コードのうちの下位２ビットＤ１，Ｄ０として出力さ
れる。４ビット入力ＰＥ１１１２の出力ＸＳ４（論理和
否定）は、そのまま８ビット入力ＰＥの第２の出力コー
ドのうちの最上位ビットＵ２として出力される。４ビッ
ト入力ＰＥ１１１２の出力Ｕ１，Ｕ０と４ビット入力Ｐ
Ｅ１１１１の出力Ｕ１，Ｕ０とは、４ビット入力ＰＥ１
１１２の出力ＸＳ４（論理和否定）及び出力Ｓ４（論理
和）を用いて２個のスイッチ回路１１Ｕ，１２Ｕで選択
され、それぞれ８ビット入力ＰＥの第２の出力コードの
うちの下位２ビットＵ１，Ｕ０として出力される。

【００６０】図１２は、図１１中の４ビット入力ＰＥ１
１１１，１１１２の回路図である。図１２の回路は、表
９（ａ）及び表９（ｂ）に示される動作を実現するよう
に、３個のインバータ１１２１Ｄ，１１２１Ｕ，１１２
６と、６個の２入力ＮＯＲゲート１１２２Ｄ，１１２２
Ｕ，１１２３Ｄ，１１２３Ｕ，１１２４Ｄ，１１２４Ｕ
と、１個の４入力ＮＯＲゲート１１２５とで構成されて
いる。図１２中のインバータ１１２１Ｄ、２入力ＮＯＲ
ゲート１１２２Ｄ、２入力ＮＯＲゲート１１２３Ｄ、２
入力ＮＯＲゲート１１２４Ｄ、４入力ＮＯＲゲート１１
２５及びインバータ１１２６は、図２中のインバータ１
０２１、２入力ＮＯＲゲート１０２２、２入力ＮＯＲゲ
ート１０２３、２入力ＮＯＲゲート１０２４、４入力Ｎ
ＯＲゲート１０２５及びインバータ１０２６にそれぞれ
相当するものである。

【００６１】

【表９】

【００６２】図１１の８ビット入力ＰＥに求められる動
作を表１０（ａ）及び表１０（ｂ）に示す。

【００６３】

【表１０】

【００６４】図１１の８ビット入力ＰＥは、入力Ｉ７〜
Ｉ４の論理和否定ＸＳ４を第１の出力コードの最上位ビ
ットＤ２として出力し、入力Ｉ７〜Ｉ４、入力Ｉ３〜Ｉ
０をそれぞれ４ビット入力ＰＥ１１１１，１１１２でエ
ンコードし、入力Ｉ７〜Ｉ４の論理和否定ＸＳ４が
“０”の場合には４ビット入力ＰＥ１１１１のエンコー
ド結果を、入力Ｉ７〜Ｉ４の論理和否定ＸＳ４が“１”
の場合には４ビット入力ＰＥ１１１２のエンコード結果
をそれぞれ第１の出力コードの下位２ビットＤ１，Ｄ０
として出力するものである。また、図１１の８ビット入
力ＰＥは、入力Ｉ０〜Ｉ３の論理和否定ＸＳ４を第２の
出力コードの最上位ビットＵ２として出力し、入力Ｉ０
〜Ｉ３、入力Ｉ４〜Ｉ７をそれぞれ４ビット入力ＰＥ１
１１２，１１１１でエンコードし、入力Ｉ０〜Ｉ３の論
理和否定ＸＳ４が“０”の場合には４ビット入力ＰＥ１
１１２のエンコード結果を、入力Ｉ０〜Ｉ３の論理和否
定ＸＳ４が“１”の場合には４ビット入力ＰＥ１１１１
のエンコード結果をそれぞれ第２の出力コードの下位２
ビットＵ１，Ｕ０として出力するものである。

【００６５】なお、上記第５及び第６の実施例の原理に
よれば、ｎを２以上の任意の整数とするとき、双方向２
ⁿ⁺¹ビット入力ＰＥを２個の双方向２ⁿビット入力ＰＥ
と１個の選択回路とで構成することができる。また、最
初に“０”となっている位置をエンコードする構成にす
ることもできる。

【００６６】

【発明の効果】以上説明してきたとおり、本発明に係る
２ⁿ⁺¹ビット入力ＰＥは、互いに完全並列動作する２個
の２ⁿビット入力ＰＥと、簡単な選択回路とで構成され
る。したがって、探し当てたビットの位置にかかわら
ず、一定かつ小さい遅延で（ｎ＋１）ビットの出力２進
数コードが決定される。また、２ⁿ⁺¹ビット入力ＰＥの
遅延と２ⁿビット入力ＰＥの遅延との差は、１個の論理
ゲートにおける遅延の程度まで短縮される。更に、本発
明に係る２ⁿ⁺¹ビット入力ＰＥは、従来とは違ってデコ
ード選択回路を要しないので、ハードウエア量が低減さ
れる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る８ビット入力プラ
イオリティ・エンコーダの回路図である。

【図２】図１中の４ビット入力プライオリティ・エンコ
ーダの回路図である。

【図３】本発明の第２の実施例に係る１６ビット入力プ
ライオリティ・エンコーダの回路図である。

【図４】図３中の８ビット入力プライオリティ・エンコ
ーダの回路図である。

【図５】本発明の第３の実施例に係る２４ビット入力プ
ライオリティ・エンコーダの回路図である。

【図６】図５中の１６ビット入力プライオリティ・エン
コーダの回路図である。

【図７】本発明の第４の実施例に係る１１ビット入力プ
ライオリティ・エンコーダの回路図である。

【図８】図７中の３ビット入力プライオリティ・エンコ
ーダの回路図である。

【図９】本発明の第５の実施例に係る８ビット入力プラ
イオリティ・エンコーダの回路図である。

【図１０】図９中の４ビット入力プライオリティ・エン
コーダの回路図である。

【図１１】本発明の第６の実施例に係る８ビット入力プ
ライオリティ・エンコーダの回路図である。

【図１２】図１１中の４ビット入力プライオリティ・エ
ンコーダの回路図である。

【符号の説明】

１１，１２スイッチ回路１１Ｄ，１１Ｕ，１２Ｄ，１２Ｕスイッチ回路１１１，１１２スイッチ回路２１１，２１２スイッチ回路１０１１，１０１２４ビット入力プライオリティ・エ
ンコーダ１０１３選択回路１０３１，１０３２８ビット入力プライオリティ・エ
ンコーダ１０３３選択回路１０４１，１０４２４ビット入力プライオリティ・エ
ンコーダ１０４３選択回路１０４４２入力ＮＯＲゲート１０４５２入力ＮＡＮＤゲート１０５１１６ビット入力プライオリティ・エンコーダ１０５２８ビット入力プライオリティ・エンコーダ１０５３選択回路１０６１，１０６２８ビット入力プライオリティ・エ
ンコーダ１０６３選択回路１０６４２入力ＮＯＲゲート１０６５２入力ＮＡＮＤゲート１０７１８ビット入力プライオリティ・エンコーダ１０７２３ビット入力プライオリティ・エンコーダ１０７３選択回路１０９１，１０９２４ビット入力プライオリティ・エ
ンコーダ１０９３選択回路１１１１，１１１２４ビット入力プライオリティ・エ
ンコーダ１１１３選択回路

Claims

【特許請求の範囲】

【請求項１】 “１”の値のビットと“０”の値のビッ
トとのうちのいずれか一方を指定値ビット、他方を非指
定値ビットとそれぞれ定義するとき、与えられた２ⁿ⁺¹
ビット（ｎは２以上の整数）の２進数データの中に最初
に出現する指定値ビットを該２進数データの最上位ビッ
トから探し、該探し当てた最初の指定値ビットの位置を
示す（ｎ＋１）ビットの２進数コードを出力するための
プライオリティ・エンコーダであって、前記２進数データのうちの上位２ⁿビットで構成された
第１のデータの中に最初に出現する指定値ビットを該第
１のデータの最上位ビットから探し、該探し当てた最初
の指定値ビットの位置を示すｎビットの第１のコードを
生成し、かつ前記第１のデータを構成する全てのビット
が非指定値ビットであるか否かを示す１ビットコードを
前記２進数コードの最上位ビットとして出力するための
第１の手段と、前記２進数データのうちの下位２ⁿビットで構成された
第２のデータの中に最初に出現する指定値ビットを該第
２のデータの最上位ビットから探し、該探し当てた最初
の指定値ビットの位置を示すｎビットの第２のコードを
生成するための第２の手段と、前記２進数コードの最上位ビットの値のみに応じて前記
第１及び第２のコードのうちの一方を選択し、該選択し
たコードを前記２進数コードの下位ｎビットとして出力
するための第３の手段とを備えたことを特徴とするプラ
イオリティ・エンコーダ。
【請求項２】請求項１記載のプライオリティ・エンコ
ーダにおいて、前記第３の手段は、各々少なくともｎ個のトランスファ
・ゲートを有する２個のスイッチ回路を備えたことを特
徴とするプライオリティ・エンコーダ。
【請求項３】請求項１記載のプライオリティ・エンコ
ーダにおいて、前記第１の手段は、前記第１のデータのうちの上位２^n-1ビットで構成され
た第３のデータの中に最初に出現する指定値ビットを該
第３のデータの最上位ビットから探し、該探し当てた最
初の指定値ビットの位置を示す（ｎ−１）ビットの第３
のコードを生成し、かつ前記第３のデータを構成する全
てのビットが非指定値ビットであるか否かを示す第１の
１ビットコードを前記第１のコードの最上位ビットとし
て生成するための第４の手段と、前記第１のデータのうちの下位２^n-1ビットで構成され
た第４のデータの中に最初に出現する指定値ビットを該
第４のデータの最上位ビットから探し、該探し当てた最
初の指定値ビットの位置を示す（ｎ−１）ビットの第４
のコードを生成し、かつ前記第４のデータを構成する全
てのビットが非指定値ビットであるか否かを示す第２の
１ビットコードを生成するための第５の手段と、前記第１のコードの最上位ビットの値のみに応じて、前
記第３及び第４のコードのうちの一方を前記第１のコー
ドの下位（ｎ−１）ビットとして選択するための第６の
手段と、前記第１及び第２の１ビットコードに基づき、前記第１
のデータを構成する全てのビットが非指定値ビットであ
るか否かを示す１ビットコードを生成するための第７の
手段とを備えたことを特徴とするプライオリティ・エン
コーダ。
【請求項４】請求項３記載のプライオリティ・エンコ
ーダにおいて、前記第６の手段は各々少なくとも（ｎ−１）個のトラン
スファ・ゲートを有する２個のスイッチ回路を備えたこ
とを特徴とするプライオリティ・エンコーダ。
【請求項５】請求項３記載のプライオリティ・エンコ
ーダにおいて、前記第７の手段は、少なくとも１個の２入力論理ゲート
を備えたことを特徴とするプライオリティ・エンコー
ダ。
【請求項６】請求項１記載のプライオリティ・エンコ
ーダにおいて、前記第２の手段は、前記第２のデータのうちの上位２^n-1ビットで構成され
た第５のデータの中に最初に出現する指定値ビットを該
第５のデータの最上位ビットから探し、該探し当てた最
初の指定値ビットの位置を示す（ｎ−１）ビットの第５
のコードを生成し、かつ前記第５のデータを構成する全
てのビットが非指定値ビットであるか否かを示す１ビッ
トコードを前記第２のコードの最上位ビットとして生成
するための第８の手段と、前記第２のデータのうちの下位２^n-1ビットで構成され
た第６のデータの中に最初に出現する指定値ビットを該
第６のデータの最上位ビットから探し、該探し当てた最
初の指定値ビットの位置を示す（ｎ−１）ビットの第６
のコードを生成するための第９の手段と、前記第２のコードの最上位ビットの値のみに応じて、前
記第５及び第６のコードのうちの一方を前記第２のコー
ドの下位（ｎ−１）ビットとして選択するための第１０
の手段とを備えたことを特徴とするプライオリティ・エ
ンコーダ。
【請求項７】請求項６記載のプライオリティ・エンコ
ーダにおいて、前記第１０の手段は、各々少なくとも（ｎ−１）個のト
ランスファ・ゲートを有する２個のスイッチ回路を備え
たことを特徴とするプライオリティ・エンコーダ。
【請求項８】請求項１記載のプライオリティ・エンコ
ーダにおいて、前記２進数コードは、前記２進数データの中の最上位ビ
ットから連続する非指定値ビットの数を表わすことを特
徴とするプライオリティ・エンコーダ。
【請求項９】 “１”の値のビットと“０”の値のビッ
トとのうちのいずれか一方を指定値ビット、他方を非指
定値ビットとそれぞれ定義するとき、与えられた（２ⁿ
＋２^m＋ｋ）ビット（ｎ，ｍ，ｋは整数、ｎ＝ｍ＋１、
ｍ≧１、かつ１≦ｋ≦２^m）の２進数データの中に最初
に出現する指定値ビットを該２進数データの最上位ビッ
トから探し、該探し当てた最初の指定値ビットの位置を
示す（ｎ＋１）ビットの２進数コードを出力するための
プライオリティ・エンコーダであって、前記２進数データのうちの上位２ⁿビットで構成された
第１のデータの中に最初に出現する指定値ビットを該第
１のデータの最上位ビットから探し、該探し当てた最初
の指定値ビットの位置を示すｎビットの第１のコードを
生成し、かつ前記第１のデータを構成する全てのビット
が非指定値ビットであるか否かを示す１ビットコードを
前記２進数コードの最上位ビットとして出力するための
手段と、前記２進数データのうちの下位（２^m＋ｋ）ビットで構
成された第２のデータの中に最初に出現する指定値ビッ
トを該第２のデータの最上位ビットから探し、該探し当
てた最初の指定値ビットの位置を示すｎビットの第２の
コードを生成するための手段と、前記２進数コードの最上位ビットの値のみに応じて前記
第１及び第２のコードのうちの一方を選択し、該選択し
たコードを前記２進数コードの下位ｎビットとして出力
するための手段とを備えたことを特徴とするプライオリ
ティ・エンコーダ。
【請求項１０】請求項９記載のプライオリティ・エン
コーダにおいて、前記２進数コードは、前記２進数データの中の最上位ビ
ットから連続する非指定値ビットの数を表わすことを特
徴とするプライオリティ・エンコーダ。
【請求項１１】 “１”の値のビットと“０”の値のビ
ットとのうちのいずれか一方を指定値ビット、他方を非
指定値ビットとそれぞれ定義するとき、与えられた（２
ⁿ＋２^m＋ｋ）ビット（ｎ，ｍ，ｋは整数、ｎ≧ｍ＋
２、ｍ≧１、かつ１≦ｋ≦２^m）の２進数データの中に
最初に出現する指定値ビットを該２進数データの最上位
ビットから探し、該探し当てた最初の指定値ビットの位
置を示す（ｎ＋１）ビットの２進数コードを出力するた
めのプライオリティ・エンコーダであって、前記２進数データのうちの上位２ⁿビットで構成された
第１のデータの中に最初に出現する指定値ビットを該第
１のデータの最上位ビットから探し、該探し当てた最初
の指定値ビットの位置を示すｎビットの第１のコードを
生成し、かつ前記第１のデータを構成する全てのビット
が非指定値ビットであるか否かを示す１ビットコードを
前記２進数コードの最上位ビットとして出力するための
手段と、前記２進数データのうちの下位（２^m＋ｋ）ビットで構
成された第２のデータの中に最初に出現する指定値ビッ
トを該第２のデータの最上位ビットから探し、該探し当
てた最初の指定値ビットの位置を示す（ｍ＋１）ビット
の第２のコードを生成するための手段と、前記第２のコードの最上位ビットより上位に少なくとも
１つの固定値ビットを付加することによりｎビットの第
３のコードを生成するための手段と、前記２進数コードの最上位ビットの値のみに応じて前記
第１及び第３のコードのうちの一方を選択し、該選択し
たコードを前記２進数コードの下位ｎビットとして出力
するための手段とを備えたことを特徴とするプライオリ
ティ・エンコーダ。
【請求項１２】請求項１１記載のプライオリティ・エ
ンコーダにおいて、前記２進数コードは、前記２進数データの中の最上位ビ
ットから連続する非指定値ビットの数を表わすことを特
徴とするプライオリティ・エンコーダ。
【請求項１３】 “１”の値のビットと“０”の値のビ
ットとのうちのいずれか一方を指定値ビット、他方を非
指定値ビットとそれぞれ定義するとき、検索方向を指示
する制御信号を受け取り、該受け取った制御信号に応じ
て、与えられた２ⁿ⁺¹ビット（ｎは２以上の整数）の２
進数データの中に最初に出現する指定値ビットを該２進
数データの最上位ビットから順に探し、あるいは前記２
進数データの中に最初に出現する指定値ビットを該２進
数データの最下位ビットから探して、該探し当てた最初
の指定値ビットの位置を示す（ｎ＋１）ビットの２進数
コードを出力するためのプライオリティ・エンコーダで
あって、前記制御信号が下位方向への検索を指示している場合に
は前記２進数データのうちの上位２ⁿビットで構成され
た第１のデータの中に最初に出現する指定値ビットを該
第１のデータの最上位ビットから順に探し、前記制御信
号が上位方向への検索を指示している場合には前記第１
のデータの中に最初に出現する指定値ビットを該第１の
データの最下位ビットから探して、該探し当てた最初の
指定値ビットの位置を示すｎビットの第１のコードを生
成するための手段と、前記第１のデータを構成する全てのビットが非指定値ビ
ットであるか否かを示す第１の１ビットコードを生成す
るための手段と、前記制御信号が下位方向への検索を指示している場合に
は前記２進数データのうちの下位２ⁿビットで構成され
た第２のデータの中に最初に出現する指定値ビットを該
第２のデータの最上位ビットから順に探し、前記制御信
号が上位方向への検索を指示している場合には前記第２
のデータの中に最初に出現する指定値ビットを該第２の
データの最下位ビットから探して、該探し当てた最初の
指定値ビットの位置を示すｎビットの第２のコードを生
成するための手段と、前記第２のデータを構成する全てのビットが非指定値ビ
ットであるか否かを示す第２の１ビットコードを生成す
るための手段と、前記制御信号が下位方向への検索を指示している場合に
は、前記第１の１ビットコードを前記２進数コードの最
上位ビットとして出力し、かつ前記第１の１ビットコー
ドのみに応じて前記第１及び第２のコードのうちの一方
を選択し、該選択したコードを前記２進数コードの下位
ｎビットとして出力するための手段と、前記制御信号が上位方向への検索を指示している場合に
は、前記第２の１ビットコードを前記２進数コードの最
上位ビットとして出力し、かつ前記第２の１ビットコー
ドのみに応じて前記第２及び第１のコードのうちの一方
を選択し、該選択したコードを前記２進数コードの下位
ｎビットとして出力するための手段とを備えたことを特
徴とするプライオリティ・エンコーダ。
【請求項１４】請求項１３記載のプライオリティ・エ
ンコーダにおいて、前記２進数コードは、前記制御信号が下位方向への検索
を指示している場合には前記２進数データの中の最上位
ビットから連続する非指定値ビットの数を、前記制御信
号が上位方向への検索を指示している場合には前記２進
数データの中の最下位ビットから連続する非指定値ビッ
トの数をそれぞれ表わすことを特徴とするプライオリテ
ィ・エンコーダ。
【請求項１５】 “１”の値のビットと“０”の値のビ
ットとのうちのいずれか一方を指定値ビット、他方を非
指定値ビットと定義するとき、与えられた２ⁿ⁺¹ビット
（ｎは２以上の整数）の２進数データの中に最初に出現
する指定値ビットを該２進数データの最上位ビットから
探し、該探し当てた最初の指定値ビットの位置を示す
（ｎ＋１）ビットの第１の２進数コードを出力し、かつ
前記２進数データの中に最初に出現する指定値ビットを
該２進数データの最下位ビットから探し、該探し当てた
最初の指定値ビットの位置を示す（ｎ＋１）ビットの第
２の２進数コードを出力するためのプライオリティ・エ
ンコーダであって、前記２進数データのうちの上位２ⁿビットで構成された
第１のデータの中に最初に出現する指定値ビットを該第
１のデータの最上位ビットから探し、該探し当てた最初
の指定値ビットの位置を示すｎビットの第１のコードを
生成するための手段と、前記第１のデータの中に最初に出現する指定値ビットを
該第１のデータの最下位ビットから探し、該探し当てた
最初の指定値ビットの位置を示すｎビットの第２のコー
ドを生成するための手段と、前記第１のデータを構成する全てのビットが非指定値ビ
ットであるか否かを示す１ビットコードを前記第１の２
進数コードの最上位ビットとして出力するための手段
と、前記２進数データのうちの下位２ⁿビットで構成された
第２のデータの中に最初に出現する指定値ビットを該第
２のデータの最上位ビットから探し、該探し当てた最初
の指定値ビットの位置を示すｎビットの第３のコードを
生成するための手段と、前記第２のデータの中に最初に出現する指定値ビットを
該第２のデータの最下位ビットから探し、該探し当てた
最初の指定値ビットの位置を示すｎビットの第４のコー
ドを生成するための手段と、前記第２のデータを構成する全てのビットが非指定値ビ
ットであるか否かを示す１ビットコードを前記第２の２
進数コードの最上位ビットとして出力するための手段
と、前記第１の２進数コードの最上位ビットの値のみに応じ
て前記第１及び第３のコードのうちの一方を選択し、該
選択したコードを前記第１の２進数コードの下位ｎビッ
トとして出力するための手段と、前記第２の２進数コードの最上位ビットの値のみに応じ
て前記第２及び第４のコードのうちの一方を選択し、該
選択したコードを前記第２の２進数コードの下位ｎビッ
トとして出力するための手段とを備えたことを特徴とす
るプライオリティ・エンコーダ。
【請求項１６】請求項１５記載のプライオリティ・エ
ンコーダにおいて、前記第１の２進数コードは前記２進数データの中の最上
位ビットから連続する非指定値ビットの数を、前記第２
の２進数コードは前記２進数データの中の最下位ビット
から連続する非指定値ビットの数をそれぞれ表わすこと
を特徴とするプライオリティ・エンコーダ。