JPWO2006106576A1 - パリティ予測回路及びこれを使用した論理演算回路 - Google Patents
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Abstract
Description
論理OR) を実行する演算回路のパリティ予測回路及びこれを用いた論理演算回路に関し、特に、入力オペランドの少なくとも一方を反転して演算する機能を持った演算回路のためのパリティ予測回路及びこれを用いた論理演算回路に関する。
命令が存在するような命令を処理する場合には、遅延時間を最小にするため、命令毎に、パリティ予測回路134を設けている。
では、図15で示したように、パリティビットapをa bus の「1」のビット数、パリティビットbpをb bus の「1」のビット数として取り扱う。パリティ予測は、bus上の「1」の総和が、どれだけ増減したかを考慮して予測を行う。
とandn、andn2 とor、orn2 とand の命令で、回路を共有して、回路規模を小さくする。図19は、この関係を利用した第1の従来のパリティ予測回路134の構成例を示す。
2 OR反転条件生成回路
3 EOR TREE回路
3−1 パリティチエック回路
4 予測パリティ生成回路(EOR回路)
5 EOR回路
6 セレクタ
7,9EOR回路(補正回路)
8 アンドゲート
図1は、本発明の第1の実施の形態の論理演算パリティ予測回路の回路図、図2は、図1のAND演算のパリティ反転条件の生成論理回路の回路図、図3は、図1のOR演算のパリティ反転条件の生成論理回路の回路図、図4は、図1のEOR TREE回路の回路図である。
図5は、1ビットのandn演算の真理値表の説明図であり、図6は、1ビットのandn1演算の真理値表の説明図であり、図7は、1ビットのandn2演算の真理値表の説明図、図8は、1ビットのorn演算の真理値表の説明図であり、図9は、1ビットのorn1演算の真理値表の説明図であり、図10は、1ビットのorn2演算の真理値表の説明図である。
図13は、本発明の第2の実施の形態の論理演算予測パリティ回路の構成図、図14は、図13のパリティチエック回路の構成図である。
上述の実施の形態の論理演算パリティ予測回路は、図15の論理演算回路に適用できる。又、更に、EOR回路を持つ論理演算回路にも適用できる。更に、偶数ビットに、パリティを付加する場合のみでは、図12に示すように、invert parityの制御が行われないため、図1、図13のEOR回路5は不要である。
Claims (18)
- 一対の入力オペランドの論理演算を実行結果のパリティを予測する論理演算パリティ予測回路において、
前記一対の入力オペランドのAND論理演算のパリティ反転条件を演算する第1のパリティ反転条件演算回路と、
前記一対の入力オペランドのOR論理演算のパリティ反転条件を演算する第2のパリティ反転条件演算回路と、
論理演算命令に応じて、前記第1のパリティ反転条件演算回路又は前記第2のパリティ反転条件演算回路のパリティ反転条件を選択するセレクタと、
前記一対の入力オペランドのパリティビットのEOR演算を行う予測パリティ回路と、
一方の入力オペランドのEOR演算を行い、補正信号を生成する補正信号生成回路と、
前記補正信号と前記セレクタの前記パリティ反転条件とで、前記予測パリティ回路の前記予測パリティ信号を補正し、前記論理演算命令に応じた予測パリティを出力する補正回路とを有することを
特徴とする論理演算パリティ予測回路。 - 前記補正信号生成回路が、前記一方のオペランドのEOR演算を行うEOR回路からなることを
特徴とする請求項1の論理演算パリティ予測回路。 - 前記補正信号作成回路が、前記一方のオペランドのパリティ検査回路で構成されたことを
特徴とする請求項1の論理演算パリティ予測回路。 - 前記論理演算命令が、オペランドの少なくとも一方を反転したAND及びOR命令を含む論理AND及び論理OR命令からなることを
特徴とする請求項1の論理演算パリティ予測回路。 - 前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第2の選択信号で、選択的に前記補正回路に出力する選択回路を更に有することを
特徴とする請求項1の論理演算パリティ予測回路。 - 前記補正回路は、
前記セレクタの前記パリティ反転条件と、前記予測パリティ回路の前記予測パリティ信号とのEOR演算を行う第1のEOR回路と、
前記第1のEOR回路の出力と、前記補正信号とのEOR演算を行い、前記論理演算命令に応じた予測パリティを出力する第2のEOR回路とを有することを
特徴とする請求項1の論理演算パリティ予測回路。 - 前記予測パリティ回路の予測パリティを、前記論理演算命令に応じて制御する制御回路を更に有することを
特徴とする請求項1の論理演算パリティ予測回路。 - 前記パリティ検査回路は、
前記一方のオペランドのEOR結果と、前記一方のオペランドのパリティビットとのEORを演算する演算回路で構成されたことを
特徴とする請求項3の論理演算パリティ予測回路。 - 前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第2の選択信号で、選択的に前記補正回路に出力する選択回路を更に有し、
前記予測パリティ回路は、
前記第2の選択信号の反転信号で、前記一方のオペランドのパリティビットをゲートするゲート回路と、
前記ゲート回路の出力と、前記他方のオペランドのパリティビットとのEOR演算を行うEOR回路とを有することを
特徴とする請求項3の論理演算パリティ予測回路。 - 一対の入力オペランドの論理演算を実行し、論理演算結果を出力する論理演算器と、
前記論理演算結果のパリティを予測する論理演算パリティ予測回路とを有し、
前記論理演算パリティ予測回路は、
前記一対の入力オペランドのAND論理演算のパリティ反転条件を演算する第1のパリティ反転条件演算回路と、
前記一対の入力オペランドのOR論理演算のパリティ反転条件を演算する第2のパリティ反転条件演算回路と、
論理演算命令に応じて、前記第1のパリティ反転条件演算回路又は前記第2のパリティ反転条件演算回路のパリティ反転条件を選択するセレクタと、
前記一対の入力オペランドのパリティビットのEOR演算を行う予測パリティ回路と、
一方の入力オペランドのEOR演算を行い、補正信号を生成する補正信号生成回路と、
前記補正信号と前記セレクタの前記パリティ反転条件とで、前記予測パリティ回路の前記予測パリティ信号を補正し、前記論理演算命令に応じた予測パリティを出力する補正回路とを有することを
特徴とする論理演算回路。 - 前記補正信号生成回路が、前記一方のオペランドのEOR演算を行うEOR回路からなることを
特徴とする請求項10の論理演算回路。 - 前記補正信号作成回路が、前記一方のオペランドのパリティ検査回路で構成されたことを
特徴とする請求項10の論理演算回路。 - 前記論理演算命令が、オペランドの少なくとも一方を反転したAND及びOR命令を含む論理AND及び論理OR命令からなることを
特徴とする請求項10の論理演算回路。 - 前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第2の選択信号で、選択的に前記補正回路に出力する選択回路を更に有することを
特徴とする請求項10の論理演算回路。 - 前記補正回路は、
前記セレクタの前記パリティ反転条件と、前記予測パリティ回路の前記予測パリティ信号とのEOR演算を行う第1のEOR回路と、
前記第1のEOR回路の出力と、前記補正信号とのEOR演算を行い、前記論理演算命令に応じた予測パリティを出力する第2のEOR回路とを有することを
特徴とする請求項10の論理演算回路。 - 前記予測パリティ回路の予測パリティを、前記論理演算命令に応じて制御する制御回路を更に有することを
特徴とする請求項10の論理演算回路。 - 前記パリティ検査回路は、
前記一方のオペランドのEOR結果と、前記一方のオペランドのパリティビットとのEORを演算する演算回路で構成されたことを
特徴とする請求項12の論理演算回路。 - 前記補正信号作成回路の前記補正信号を、前記論理演算命令に応じた第2の選択信号で、選択的に前記補正回路に出力する選択回路を更に有し、
前記予測パリティ回路は、
前記第2の選択信号の反転信号で、前記一方のオペランドのパリティビットをゲートするゲート回路と、
前記ゲート回路の出力と、前記他方のオペランドのパリティビットとのEOR演算を行うEOR回路とを有することを
特徴とする請求項12の論理演算回路。
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