JP2000114474A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 電気的特性や信頼性等に優れたスタック型Ｄ
ＲＡＭのキャパシタを得る。 【解決手段】 ＭＩＳトランジスタのソース又はドレイ
ンの一方にプラグを介して接続された下部電極７６と、
下部電極上に形成されたキャパシタ絶縁膜７７と、キャ
パシタ絶縁膜上に形成された上部電極７８とからなる電
荷保持用のキャパシタを有する半導体装置であって、下
部電極７６は、プラグ７３が埋め込まれた穴内に埋め込
まれプラグに対して自己整合的に形成された第１の構成
部と、第１の構成部上及び第１の構成部の外側の領域上
に形成され断面の面積が第１の構成部の断面の面積より
も広い第２の構成部とからなり、第１の構成部及び第２
の構成部は連続膜によって一体に形成されている。
ＲＡＭのキャパシタを得る。 【解決手段】 ＭＩＳトランジスタのソース又はドレイ
ンの一方にプラグを介して接続された下部電極７６と、
下部電極上に形成されたキャパシタ絶縁膜７７と、キャ
パシタ絶縁膜上に形成された上部電極７８とからなる電
荷保持用のキャパシタを有する半導体装置であって、下
部電極７６は、プラグ７３が埋め込まれた穴内に埋め込
まれプラグに対して自己整合的に形成された第１の構成
部と、第１の構成部上及び第１の構成部の外側の領域上
に形成され断面の面積が第１の構成部の断面の面積より
も広い第２の構成部とからなり、第１の構成部及び第２
の構成部は連続膜によって一体に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特にスタック型ＤＲＡＭのキャパシタに関
するものである。
の製造方法、特にスタック型ＤＲＡＭのキャパシタに関
するものである。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴
い、最小加工寸法の微細化及びメモリセルの縮小化が進
んでいる。そのため、メモリセルにおけるキャパシタ面
積は、非常に小さくなってきている。メモリセル面積が
小さくなると、キャパシタ容量（蓄積容量；Ｃｓ）も小
さくなる。しかしながら、キャパシタ容量は、センス感
度、ソフトエラー及び回路ノイズ等の点から、一定以上
の値が必要である。
い、最小加工寸法の微細化及びメモリセルの縮小化が進
んでいる。そのため、メモリセルにおけるキャパシタ面
積は、非常に小さくなってきている。メモリセル面積が
小さくなると、キャパシタ容量（蓄積容量；Ｃｓ）も小
さくなる。しかしながら、キャパシタ容量は、センス感
度、ソフトエラー及び回路ノイズ等の点から、一定以上
の値が必要である。
【０００３】キャパシタ容量を大きくする方法として
は、以下の二つの方法が検討されている。第１の方法
は、キャパシタを３次元的に形成することにより、キャ
パシタの表面積をできるだけ大きくする方法である。第
２の方法は、キャパシタ絶縁膜に誘電率の高い絶縁膜
（いわゆる、ｈｉｇｈ ε膜）を用いる方法である。
は、以下の二つの方法が検討されている。第１の方法
は、キャパシタを３次元的に形成することにより、キャ
パシタの表面積をできるだけ大きくする方法である。第
２の方法は、キャパシタ絶縁膜に誘電率の高い絶縁膜
（いわゆる、ｈｉｇｈ ε膜）を用いる方法である。
【０００４】しかしながら、０．１５ミクロン以下のデ
ザインルールの世代以降（１ＧビットＤＲＡＭ世代以
降）になると、複雑な３次元形状をした蓄積ノード電極
（ＳＮ電極）の加工は次第に難しくなってくる。したが
って、キャパシタ容量を大きくする方法として、キャパ
シタ絶縁膜に誘電率の高い絶縁膜を用いる方法が非常に
重要になってくる。
ザインルールの世代以降（１ＧビットＤＲＡＭ世代以
降）になると、複雑な３次元形状をした蓄積ノード電極
（ＳＮ電極）の加工は次第に難しくなってくる。したが
って、キャパシタ容量を大きくする方法として、キャパ
シタ絶縁膜に誘電率の高い絶縁膜を用いる方法が非常に
重要になってくる。
【０００５】誘電率の高い絶縁膜として、代表的なもの
には、（Ｂａ、Ｓｒ）ＴｉＯ3 （以下、ＢＳＴと略す）
膜がある。ＢＳＴ膜を用いる場合、ＳＮ電極として、酸
化物が金属導電性を示すＲｕ膜（ＲｕＯ2 膜は導電
性）、或いはＲｕＯ2 膜／Ｒｕ膜の積層膜を用いる検討
が行われている（１９９５年 ＩＥＤＭ Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｇｅｓｔ、Ｓ．Ｙａｍａｍｉｃｈｉ等、
ｐ．１１９−ｐ．１２２）。以下、このような構成を有
するスタック型ＤＲＡＭのキャパシタについて、図４４
を参照して簡単に説明する。
には、（Ｂａ、Ｓｒ）ＴｉＯ3 （以下、ＢＳＴと略す）
膜がある。ＢＳＴ膜を用いる場合、ＳＮ電極として、酸
化物が金属導電性を示すＲｕ膜（ＲｕＯ2 膜は導電
性）、或いはＲｕＯ2 膜／Ｒｕ膜の積層膜を用いる検討
が行われている（１９９５年 ＩＥＤＭ Ｔｅｃｈｎｉ
ｃａｌ Ｄｉｇｅｓｔ、Ｓ．Ｙａｍａｍｉｃｈｉ等、
ｐ．１１９−ｐ．１２２）。以下、このような構成を有
するスタック型ＤＲＡＭのキャパシタについて、図４４
を参照して簡単に説明する。
【０００６】まず、Ｐ型Ｓｉ基板１０１上に素子分離領
域１０２を形成する。その後、ゲート絶縁膜１０３ａ、
ゲート電極（ポリＳｉ膜１０３ｂ及びＷＳｉ膜１０３
ｃ）、ＳｉＮ膜１０４、ソース／ドレイン拡散層１０
５、ＳｉＮ膜１０６及び層間絶縁膜１０８を形成する。
域１０２を形成する。その後、ゲート絶縁膜１０３ａ、
ゲート電極（ポリＳｉ膜１０３ｂ及びＷＳｉ膜１０３
ｃ）、ＳｉＮ膜１０４、ソース／ドレイン拡散層１０
５、ＳｉＮ膜１０６及び層間絶縁膜１０８を形成する。
【０００７】次に、ＳＮ電極コンタクト領域及びビット
線コンタクト領域に、それぞれポリＳｉ膜１０７ａ及び
１０７ｂを埋め込む。その後、層間絶縁膜１０９及び１
１１を形成し、ビット線１１０及びＳＮコンタクトを形
成する。
線コンタクト領域に、それぞれポリＳｉ膜１０７ａ及び
１０７ｂを埋め込む。その後、層間絶縁膜１０９及び１
１１を形成し、ビット線１１０及びＳＮコンタクトを形
成する。
【０００８】次に、ＴｉＳｉx 膜１１３、ＴｉＮ膜１１
４、Ｒｕ膜１１５及びＲｕＯ2 膜１１６を積層する。こ
れらの積層膜を、通常のリソグラフィー法とＲＩＥ法を
用いてパターニングし、ＳＮ電極を形成する。その後、
ＢＳＴ膜などの高誘電率絶縁膜１１７を成膜し、さらに
上部電極１１８（例えば、ＴｉＮ膜／Ａｌ膜の積層膜）
を形成する。
４、Ｒｕ膜１１５及びＲｕＯ2 膜１１６を積層する。こ
れらの積層膜を、通常のリソグラフィー法とＲＩＥ法を
用いてパターニングし、ＳＮ電極を形成する。その後、
ＢＳＴ膜などの高誘電率絶縁膜１１７を成膜し、さらに
上部電極１１８（例えば、ＴｉＮ膜／Ａｌ膜の積層膜）
を形成する。
【０００９】しかしながら、上記従来の製造方法によっ
てＳＮ電極を形成する場合、以下に示すような問題があ
る。
てＳＮ電極を形成する場合、以下に示すような問題があ
る。
【００１０】ＳＮ電極を通常のリソグラフィー法とＲＩ
Ｅ法を用いて形成することにより、ＳＮ電極の上部コー
ナーが直角（場合によっては鋭角）となる。そのため、
上部コーナーでの電界集中によってキャパシタ絶縁膜の
リーク電流が増大する。また、ＳＮ電極をＲＩＥ法でパ
ターン形成するため、レジストの側面の荒れがＳＮ電極
の側面に増幅転写される。そのため、ＳＮ電極の側面荒
れによってキャパシタ絶縁膜のリーク電流が増大する。
Ｅ法を用いて形成することにより、ＳＮ電極の上部コー
ナーが直角（場合によっては鋭角）となる。そのため、
上部コーナーでの電界集中によってキャパシタ絶縁膜の
リーク電流が増大する。また、ＳＮ電極をＲＩＥ法でパ
ターン形成するため、レジストの側面の荒れがＳＮ電極
の側面に増幅転写される。そのため、ＳＮ電極の側面荒
れによってキャパシタ絶縁膜のリーク電流が増大する。
【００１１】また、ＳＮ電極をリソグラフィー法によっ
て形成するため、ＳＮ電極の位置ずれが生じやすい。そ
のため、キャパシタ絶縁膜を成膜する際に、プラグの一
部が露出しているおそれがある。したがって、キャパシ
タ絶縁膜となるＢＳＴ膜を成膜する際に、メタルプラグ
が酸化されるおそれがある。メタルプラグが酸化される
と、ＳＮ電極とプラグとの電気的接続が悪くなる、酸化
による体積膨張によってプラグ膜が剥がれやすくなる、
といった問題が生じる。このような問題に対して、プラ
グ表面にバリアメタル層を形成するといった提案もなさ
れているが、バリアメタル材の耐酸化性が不十分であ
る、バリアメタル層を形成するための製造工程が増加す
る、といった問題がある。
て形成するため、ＳＮ電極の位置ずれが生じやすい。そ
のため、キャパシタ絶縁膜を成膜する際に、プラグの一
部が露出しているおそれがある。したがって、キャパシ
タ絶縁膜となるＢＳＴ膜を成膜する際に、メタルプラグ
が酸化されるおそれがある。メタルプラグが酸化される
と、ＳＮ電極とプラグとの電気的接続が悪くなる、酸化
による体積膨張によってプラグ膜が剥がれやすくなる、
といった問題が生じる。このような問題に対して、プラ
グ表面にバリアメタル層を形成するといった提案もなさ
れているが、バリアメタル材の耐酸化性が不十分であ
る、バリアメタル層を形成するための製造工程が増加す
る、といった問題がある。
【００１２】また、ＳＮ電極をプラグ及び絶縁膜上に形
成する場合、プラグに対しては良好な電気的接続を得る
ことができ、且つ絶縁膜に対しては良好な密着性を得る
ことができるようなＳＮ電極材料を用いることが好まし
い。しかしながら、これらの要求を両立させるようなＳ
Ｎ電極を形成することは容易ではない。
成する場合、プラグに対しては良好な電気的接続を得る
ことができ、且つ絶縁膜に対しては良好な密着性を得る
ことができるようなＳＮ電極材料を用いることが好まし
い。しかしながら、これらの要求を両立させるようなＳ
Ｎ電極を形成することは容易ではない。
【００１３】
【発明が解決しようとする課題】このように、従来のス
タック型ＤＲＡＭのキャパシタでは、ＳＮ電極の構造や
製造方法に起因するいくつかの問題があり、キャパシタ
の電気的特性や信頼性等の点で必ずしも満足できるもの
が得られていなかった。
タック型ＤＲＡＭのキャパシタでは、ＳＮ電極の構造や
製造方法に起因するいくつかの問題があり、キャパシタ
の電気的特性や信頼性等の点で必ずしも満足できるもの
が得られていなかった。
【００１４】本発明は上記従来の課題に対してなされた
ものであり、電気的特性や信頼性等に優れたキャパシタ
を有する半導体装置及びその製造方法を提供することを
目的としている。
ものであり、電気的特性や信頼性等に優れたキャパシタ
を有する半導体装置及びその製造方法を提供することを
目的としている。
【００１５】
【課題を解決するための手段】本発明は、ＭＩＳトラン
ジスタのソース又はドレインの一方に接続された下部電
極と、前記下部電極の上面及び側面上に形成されたキャ
パシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された
上部電極とからなる電荷保持用のキャパシタを有する半
導体装置であって、前記下部電極の側面は上方から下方
に向かって徐々に広がるように形成されており、前記下
部電極の底部近傍の側面は前記キャパシタ絶縁膜とは異
なる絶縁膜に接していることを特徴とする。
ジスタのソース又はドレインの一方に接続された下部電
極と、前記下部電極の上面及び側面上に形成されたキャ
パシタ絶縁膜と、前記キャパシタ絶縁膜上に形成された
上部電極とからなる電荷保持用のキャパシタを有する半
導体装置であって、前記下部電極の側面は上方から下方
に向かって徐々に広がるように形成されており、前記下
部電極の底部近傍の側面は前記キャパシタ絶縁膜とは異
なる絶縁膜に接していることを特徴とする。
【００１６】本発明によれば、下部電極（ストレージノ
ード電極に対応）の側面が上方から下方に向かって徐々
に広がるように形成されているため、下部電極の上部コ
ーナーが鈍角となっている。したがって、上部コーナー
での電界集中を緩和することができ、キャパシタ絶縁膜
のリーク電流を低減することができる。また、キャパシ
タ絶縁膜の被覆性（カバレッジ）を向上させることがで
きるため、キャパシタ絶縁膜の薄膜化を促進させること
ができ、キャパシタの容量を増大させることができる。
また、キャパシタの上部電極（プレート電極に対応）の
膜厚の均一性を向上させることができるため、安定した
キャパシタを構成することができる。さらに、下部電極
の側面積を増大させることができるので、これによって
もキャパシタ容量を増大させることができる。
ード電極に対応）の側面が上方から下方に向かって徐々
に広がるように形成されているため、下部電極の上部コ
ーナーが鈍角となっている。したがって、上部コーナー
での電界集中を緩和することができ、キャパシタ絶縁膜
のリーク電流を低減することができる。また、キャパシ
タ絶縁膜の被覆性（カバレッジ）を向上させることがで
きるため、キャパシタ絶縁膜の薄膜化を促進させること
ができ、キャパシタの容量を増大させることができる。
また、キャパシタの上部電極（プレート電極に対応）の
膜厚の均一性を向上させることができるため、安定した
キャパシタを構成することができる。さらに、下部電極
の側面積を増大させることができるので、これによって
もキャパシタ容量を増大させることができる。
【００１７】また、本発明では、下部電極の底部近傍の
側面がキャパシタ絶縁膜とは異なる絶縁膜に接してい
る。下部電極の側面が上方から下方に向かって徐々に広
がるように形成されている場合、下部電極の下部コーナ
ーが鋭角になり、電界が集中するおそれがある。本発明
では、この部分に絶縁膜が接しているため、電界集中に
よるキャパシタ絶縁膜のリーク電流を抑えることができ
る。
側面がキャパシタ絶縁膜とは異なる絶縁膜に接してい
る。下部電極の側面が上方から下方に向かって徐々に広
がるように形成されている場合、下部電極の下部コーナ
ーが鋭角になり、電界が集中するおそれがある。本発明
では、この部分に絶縁膜が接しているため、電界集中に
よるキャパシタ絶縁膜のリーク電流を抑えることができ
る。
【００１８】このように、本発明によれば、キャパシタ
のリーク電流を低減できるとともにキャパシタ容量を増
大させることができる。したがって、信頼性及び特性に
優れたスタック型ＤＲＡＭを得ることができる。
のリーク電流を低減できるとともにキャパシタ容量を増
大させることができる。したがって、信頼性及び特性に
優れたスタック型ＤＲＡＭを得ることができる。
【００１９】本発明に係る半導体装置の製造方法は、Ｍ
ＩＳトランジスタが形成された下地上に絶縁膜を形成す
る工程と、前記絶縁膜の一部を除去して側面が上方から
下方に向かって徐々に広がった穴を形成する工程と、前
記穴内に、ＭＩＳトランジスタのソース又はドレインの
一方に接続され、キャパシタの下部電極となる導電膜を
埋め込む工程と、前記絶縁膜を除去して前記導電膜の側
面の少なくとも一部を露出させる工程と、前記導電膜の
上面及び露出した側面上にキャパシタ絶縁膜を形成する
工程と、前記キャパシタ絶縁膜上にキャパシタの上部電
極を形成する工程とからなることを特徴とする。
ＩＳトランジスタが形成された下地上に絶縁膜を形成す
る工程と、前記絶縁膜の一部を除去して側面が上方から
下方に向かって徐々に広がった穴を形成する工程と、前
記穴内に、ＭＩＳトランジスタのソース又はドレインの
一方に接続され、キャパシタの下部電極となる導電膜を
埋め込む工程と、前記絶縁膜を除去して前記導電膜の側
面の少なくとも一部を露出させる工程と、前記導電膜の
上面及び露出した側面上にキャパシタ絶縁膜を形成する
工程と、前記キャパシタ絶縁膜上にキャパシタの上部電
極を形成する工程とからなることを特徴とする。
【００２０】本発明によれば、絶縁膜に形成した穴内に
導電膜を埋め込んで下部電極を形成するため、下部電極
の側面を平滑に形成することが可能である。したがっ
て、下部電極の側面荒れによってキャパシタ絶縁膜のリ
ーク電流が増大することを抑制することができる。
導電膜を埋め込んで下部電極を形成するため、下部電極
の側面を平滑に形成することが可能である。したがっ
て、下部電極の側面荒れによってキャパシタ絶縁膜のリ
ーク電流が増大することを抑制することができる。
【００２１】前記発明において、前記絶縁膜の一部を除
去して側面が上方から下方に向かって徐々に広がった穴
を形成する工程は、例えば、前記絶縁膜の一部を除去し
て側面が上方から下方に向かって徐々に広がった第１の
穴を形成する工程と、前記第１の穴が形成された前記絶
縁膜をエッチングすることにより前記第１の穴を拡大し
た第２の穴を形成する工程とからなる。
去して側面が上方から下方に向かって徐々に広がった穴
を形成する工程は、例えば、前記絶縁膜の一部を除去し
て側面が上方から下方に向かって徐々に広がった第１の
穴を形成する工程と、前記第１の穴が形成された前記絶
縁膜をエッチングすることにより前記第１の穴を拡大し
た第２の穴を形成する工程とからなる。
【００２２】このように、第１の穴を拡大した第２の穴
内に下部電極を形成することにより、下部電極の寸法を
リソグラフィで決まる寸法よりも大きくすることができ
る。したがって、下部電極の表面積を増大させることが
でき、キャパシタ容量を増大させることが可能となる。
内に下部電極を形成することにより、下部電極の寸法を
リソグラフィで決まる寸法よりも大きくすることができ
る。したがって、下部電極の表面積を増大させることが
でき、キャパシタ容量を増大させることが可能となる。
【００２３】本発明は、ＭＩＳトランジスタのソース又
はドレインの一方に接続された下部電極と、前記下部電
極の上面及び側面上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極の底部近傍の側面は凹んでおり、この
凹んだ部分は前記キャパシタ絶縁膜とは異なる絶縁膜に
接していることを特徴とする。
はドレインの一方に接続された下部電極と、前記下部電
極の上面及び側面上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極の底部近傍の側面は凹んでおり、この
凹んだ部分は前記キャパシタ絶縁膜とは異なる絶縁膜に
接していることを特徴とする。
【００２４】本発明によれば、下部電極の底部近傍の側
面の凹んだ部分に、外側から絶縁膜が食い込んだように
なっている。したがって、下部電極の底面全体が平坦面
上に形成されている場合に比べて、下部電極の下地との
密着性を向上させることができる。したがって、信頼性
の高いスタック型ＤＲＡＭを構成することが可能とな
る。
面の凹んだ部分に、外側から絶縁膜が食い込んだように
なっている。したがって、下部電極の底面全体が平坦面
上に形成されている場合に比べて、下部電極の下地との
密着性を向上させることができる。したがって、信頼性
の高いスタック型ＤＲＡＭを構成することが可能とな
る。
【００２５】前記発明において、前記下部電極の前記凹
んだ部分よりも上側の側面は、上方から下方に向かって
徐々に広がるように形成されていてもよい。
んだ部分よりも上側の側面は、上方から下方に向かって
徐々に広がるように形成されていてもよい。
【００２６】このような構成をとることにより、キャパ
シタのリーク電流を低減できるとともにキャパシタ容量
を増大させることができる。したがって、信頼性及び特
性に優れたスタック型ＤＲＡＭを得ることができる。
シタのリーク電流を低減できるとともにキャパシタ容量
を増大させることができる。したがって、信頼性及び特
性に優れたスタック型ＤＲＡＭを得ることができる。
【００２７】本発明に係る半導体装置の製造方法は、Ｍ
ＩＳトランジスタが形成された下地上に第１の絶縁膜を
形成し、前記第１の絶縁膜上に第２の絶縁膜を形成する
工程と、前記第１及び第２の絶縁膜の一部を除去して第
１の穴を形成する工程と、前記第１の絶縁膜に対して前
記第２の絶縁膜を選択的にエッチングすることにより前
記第１の穴の上側の部分を拡大した第２の穴を形成する
工程と、前記第２の穴内に、前記ＭＩＳトランジスタの
ソース又はドレインの一方に接続され、キャパシタの下
部電極となる導電膜を埋め込む工程と、前記第２の絶縁
膜を除去して前記導電膜の側面の少なくとも一部を露出
させる工程と、前記導電膜の上面及び露出した側面上に
キャパシタ絶縁膜を形成する工程と、前記キャパシタ絶
縁膜上にキャパシタの上部電極を形成する工程とからな
ることを特徴とする。
ＩＳトランジスタが形成された下地上に第１の絶縁膜を
形成し、前記第１の絶縁膜上に第２の絶縁膜を形成する
工程と、前記第１及び第２の絶縁膜の一部を除去して第
１の穴を形成する工程と、前記第１の絶縁膜に対して前
記第２の絶縁膜を選択的にエッチングすることにより前
記第１の穴の上側の部分を拡大した第２の穴を形成する
工程と、前記第２の穴内に、前記ＭＩＳトランジスタの
ソース又はドレインの一方に接続され、キャパシタの下
部電極となる導電膜を埋め込む工程と、前記第２の絶縁
膜を除去して前記導電膜の側面の少なくとも一部を露出
させる工程と、前記導電膜の上面及び露出した側面上に
キャパシタ絶縁膜を形成する工程と、前記キャパシタ絶
縁膜上にキャパシタの上部電極を形成する工程とからな
ることを特徴とする。
【００２８】本発明によれば、絶縁膜に形成した穴内に
導電膜を埋め込んで下部電極を形成するため、下部電極
の側面荒れによってキャパシタ絶縁膜のリーク電流が増
大することを抑制することができる。また、第１の穴を
拡大した第２の穴内に下部電極を形成するので、下部電
極の寸法をリソグラフィで決まる寸法よりも大きくする
ことができる。したがって、下部電極の表面積を増大さ
せることができ、キャパシタ容量を増大させることが可
能となる。
導電膜を埋め込んで下部電極を形成するため、下部電極
の側面荒れによってキャパシタ絶縁膜のリーク電流が増
大することを抑制することができる。また、第１の穴を
拡大した第２の穴内に下部電極を形成するので、下部電
極の寸法をリソグラフィで決まる寸法よりも大きくする
ことができる。したがって、下部電極の表面積を増大さ
せることができ、キャパシタ容量を増大させることが可
能となる。
【００２９】本発明は、ＭＩＳトランジスタのソース又
はドレインの一方にプラグを介して接続された下部電極
と、前記下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極と前記プラグとの間に、チタンナイト
ライド（ＴｉＮ）膜、チタンアルミナイトライド（Ｔｉ
ＡｌＮ）膜、チタンシリコンナイトライド（ＴｉＳｉ
Ｎ）膜、タンタルシリコンナイトライド（ＴａＳｉＮ）
膜、ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜、ル
テニウム膜とルテニウム酸化膜との積層膜（ルテニウム
膜上にルテニウム酸化膜が形成されていることが好まし
い）、イリジウム膜とイリジウム酸化膜との積層膜（イ
リジウム膜上にイリジウム酸化膜が形成されていること
が好ましい）、及びこれらの膜（チタンナイトライド
膜、チタンアルミナイトライド膜、チタンシリコンナイ
トライド膜、タンタルシリコンナイトライド膜、ルテニ
ウム膜、イリジウム膜、ルテニウム膜とルテニウム酸化
膜との積層膜、イリジウム膜とイリジウム酸化膜との積
層膜）の任意の組み合わせからなる積層膜のなかから選
択されたいずれかの導電膜が、前記プラグに対して自己
整合的に形成されていることを特徴とする。
はドレインの一方にプラグを介して接続された下部電極
と、前記下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極と前記プラグとの間に、チタンナイト
ライド（ＴｉＮ）膜、チタンアルミナイトライド（Ｔｉ
ＡｌＮ）膜、チタンシリコンナイトライド（ＴｉＳｉ
Ｎ）膜、タンタルシリコンナイトライド（ＴａＳｉＮ）
膜、ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜、ル
テニウム膜とルテニウム酸化膜との積層膜（ルテニウム
膜上にルテニウム酸化膜が形成されていることが好まし
い）、イリジウム膜とイリジウム酸化膜との積層膜（イ
リジウム膜上にイリジウム酸化膜が形成されていること
が好ましい）、及びこれらの膜（チタンナイトライド
膜、チタンアルミナイトライド膜、チタンシリコンナイ
トライド膜、タンタルシリコンナイトライド膜、ルテニ
ウム膜、イリジウム膜、ルテニウム膜とルテニウム酸化
膜との積層膜、イリジウム膜とイリジウム酸化膜との積
層膜）の任意の組み合わせからなる積層膜のなかから選
択されたいずれかの導電膜が、前記プラグに対して自己
整合的に形成されていることを特徴とする。
【００３０】本発明では、耐酸化性に優れたチタンアル
ミナイトライド等の導電膜が、下部電極とプラグとの間
に、プラグに対して自己整合的に形成されている。した
がって、キャパシタ絶縁膜を成膜する際に、プラグの露
出部分が酸化されることを防止できる。したがって、信
頼性に優れたスタック型ＤＲＡＭを構成することができ
る。
ミナイトライド等の導電膜が、下部電極とプラグとの間
に、プラグに対して自己整合的に形成されている。した
がって、キャパシタ絶縁膜を成膜する際に、プラグの露
出部分が酸化されることを防止できる。したがって、信
頼性に優れたスタック型ＤＲＡＭを構成することができ
る。
【００３１】本発明は、ＭＩＳトランジスタのソース又
はドレインの一方にプラグを介して接続された下部電極
と、前記下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極と前記プラグとの間に、前記プラグを
窒化した導電膜が、前記プラグに対して自己整合的に形
成されていることを特徴とする。
はドレインの一方にプラグを介して接続された下部電極
と、前記下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極と前記プラグとの間に、前記プラグを
窒化した導電膜が、前記プラグに対して自己整合的に形
成されていることを特徴とする。
【００３２】本発明でも、前述した発明と同様、キャパ
シタ絶縁膜を成膜する際に、プラグの露出部分が酸化さ
れることを防止できる。また、プラグを窒化した導電膜
を用いるので、該導電膜を形成するためのリソグラフィ
工程等が必要なく、製造工程の簡単化をはかることがで
きる。
シタ絶縁膜を成膜する際に、プラグの露出部分が酸化さ
れることを防止できる。また、プラグを窒化した導電膜
を用いるので、該導電膜を形成するためのリソグラフィ
工程等が必要なく、製造工程の簡単化をはかることがで
きる。
【００３３】本発明は、ＭＩＳトランジスタのソース又
はドレインの一方にプラグを介して接続された下部電極
と、前記下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極は、前記プラグ上に該プラグに対して
自己整合的に形成された第１の導電部と、前記第１の導
電部の側面或いは側面及び上面に形成された第２の導電
部とからなることを特徴とする。
はドレインの一方にプラグを介して接続された下部電極
と、前記下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極は、前記プラグ上に該プラグに対して
自己整合的に形成された第１の導電部と、前記第１の導
電部の側面或いは側面及び上面に形成された第２の導電
部とからなることを特徴とする。
【００３４】本発明では、プラグに対して自己整合的に
第１の導電部が形成されている。したがって、下部電極
とプラグとの電気的接続を確実にとることができる。ま
た、キャパシタ絶縁膜を成膜する際に、プラグの露出部
分が酸化されることを防止することができる。
第１の導電部が形成されている。したがって、下部電極
とプラグとの電気的接続を確実にとることができる。ま
た、キャパシタ絶縁膜を成膜する際に、プラグの露出部
分が酸化されることを防止することができる。
【００３５】本発明に係る半導体装置の製造方法は、Ｍ
ＩＳトランジスタが形成された下地上に穴を有する絶縁
膜を形成する工程と、前記穴内に、前記ＭＩＳトランジ
スタのソース又はドレインの一方に接続されるプラグ
を、該プラグの上面が前記穴の途中の高さに位置するよ
うに形成する工程と、前記穴内の前記プラグ上に第１の
導電膜を形成する工程と、前記絶縁膜の一部を除去して
前記第１の導電膜の側面の少なくとも一部を露出させる
工程と、前記第１の導電膜の露出した側面或いは露出し
た側面及び上面に第２の導電膜を形成する工程と、前記
第１及び第２の導電膜によって構成されるキャパシタの
下部電極上にキャパシタ絶縁膜を形成する工程と、前記
キャパシタ絶縁膜上にキャパシタの上部電極を形成する
工程とからなることを特徴とする。
ＩＳトランジスタが形成された下地上に穴を有する絶縁
膜を形成する工程と、前記穴内に、前記ＭＩＳトランジ
スタのソース又はドレインの一方に接続されるプラグ
を、該プラグの上面が前記穴の途中の高さに位置するよ
うに形成する工程と、前記穴内の前記プラグ上に第１の
導電膜を形成する工程と、前記絶縁膜の一部を除去して
前記第１の導電膜の側面の少なくとも一部を露出させる
工程と、前記第１の導電膜の露出した側面或いは露出し
た側面及び上面に第２の導電膜を形成する工程と、前記
第１及び第２の導電膜によって構成されるキャパシタの
下部電極上にキャパシタ絶縁膜を形成する工程と、前記
キャパシタ絶縁膜上にキャパシタの上部電極を形成する
工程とからなることを特徴とする。
【００３６】本発明は、ＭＩＳトランジスタのソース又
はドレインの一方にプラグを介して接続された下部電極
と、前記下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極は、前記プラグが埋め込まれた穴内に
埋め込まれ前記プラグに対して自己整合的に形成された
第１の構成部と、前記第１の構成部上及び第１の構成部
の外側の領域上に形成され断面の面積が前記第１の構成
部の断面の面積よりも広い第２の構成部とからなり、前
記第１の構成部及び第２の構成部は連続膜によって一体
に形成されていることを特徴とする。
はドレインの一方にプラグを介して接続された下部電極
と、前記下部電極上に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成された上部電極とからな
る電荷保持用のキャパシタを有する半導体装置であっ
て、前記下部電極は、前記プラグが埋め込まれた穴内に
埋め込まれ前記プラグに対して自己整合的に形成された
第１の構成部と、前記第１の構成部上及び第１の構成部
の外側の領域上に形成され断面の面積が前記第１の構成
部の断面の面積よりも広い第２の構成部とからなり、前
記第１の構成部及び第２の構成部は連続膜によって一体
に形成されていることを特徴とする。
【００３７】本発明によれば、下部電極の第１の構成部
がプラグに対して自己整合的に形成されている。したが
って、下部電極とプラグとの電気的接続を確実にとるこ
とができる。また、キャパシタ絶縁膜を成膜する際に、
プラグの露出部分が酸化されることを防止することがで
きる。また、下部電極の第１の構成部及び第２の構成部
が、連続膜によって一体に形成されているため、下部電
極の下地との密着性を向上させることができる。よっ
て、信頼性や特性に優れたスタック型ＤＲＡＭを得るこ
とができる。
がプラグに対して自己整合的に形成されている。したが
って、下部電極とプラグとの電気的接続を確実にとるこ
とができる。また、キャパシタ絶縁膜を成膜する際に、
プラグの露出部分が酸化されることを防止することがで
きる。また、下部電極の第１の構成部及び第２の構成部
が、連続膜によって一体に形成されているため、下部電
極の下地との密着性を向上させることができる。よっ
て、信頼性や特性に優れたスタック型ＤＲＡＭを得るこ
とができる。
【００３８】前記発明において、前記下部電極の第２の
構成部の底部近傍の側面は、前記キャパシタ絶縁膜とは
異なる絶縁膜に接していてもよい。
構成部の底部近傍の側面は、前記キャパシタ絶縁膜とは
異なる絶縁膜に接していてもよい。
【００３９】前記発明において、前記下部電極の第２の
構成部は、側面が上方から下方に向かって徐々に狭まる
ように形成されている、或いは、側面が上方から下方に
向かって徐々に広がるように形成されていてもよい。
構成部は、側面が上方から下方に向かって徐々に狭まる
ように形成されている、或いは、側面が上方から下方に
向かって徐々に広がるように形成されていてもよい。
【００４０】本発明に係る半導体装置の製造方法は、Ｍ
ＩＳトランジスタが形成された下地上に第１の穴を有す
る第１の絶縁膜を形成する工程と、前記第１の穴内に、
前記ＭＩＳトランジスタのソース又はドレインの一方に
接続されるプラグを、該プラグの上面が前記第１の穴の
途中の高さに位置するように形成する工程と、前記第１
の穴に対応する領域上及び第１の穴の外側の領域上に第
２の穴を有する第２の絶縁膜を形成する工程と、前記第
１の穴内の前記プラグ上及び前記第２の穴内に導電膜を
埋め込む工程と、前記第２の絶縁膜を除去して前記導電
膜の側面の少なくとも一部を露出させる工程と、前記導
電膜によって構成されるキャパシタの下部電極上にキャ
パシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜
上にキャパシタの上部電極を形成する工程とからなるこ
とを特徴とする。
ＩＳトランジスタが形成された下地上に第１の穴を有す
る第１の絶縁膜を形成する工程と、前記第１の穴内に、
前記ＭＩＳトランジスタのソース又はドレインの一方に
接続されるプラグを、該プラグの上面が前記第１の穴の
途中の高さに位置するように形成する工程と、前記第１
の穴に対応する領域上及び第１の穴の外側の領域上に第
２の穴を有する第２の絶縁膜を形成する工程と、前記第
１の穴内の前記プラグ上及び前記第２の穴内に導電膜を
埋め込む工程と、前記第２の絶縁膜を除去して前記導電
膜の側面の少なくとも一部を露出させる工程と、前記導
電膜によって構成されるキャパシタの下部電極上にキャ
パシタ絶縁膜を形成する工程と、前記キャパシタ絶縁膜
上にキャパシタの上部電極を形成する工程とからなるこ
とを特徴とする。
【００４１】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【００４２】（実施形態１）図１〜図１１は、本発明の
第１の実施形態に係るスタック型ＤＡＲＭの製造工程を
順を追って示した工程図である。これら各図において、
（ａ）はメモリセル部の平面図、（ｂ）は周辺回路部の
平面図、（ｃ）は（ａ）のＡ−Ａ’断面図、（ｄ）は
（ａ）のＢ−Ｂ’断面図、（ｅ）は（ｂ）のＣ−Ｃ’断
面図に対応している。
第１の実施形態に係るスタック型ＤＡＲＭの製造工程を
順を追って示した工程図である。これら各図において、
（ａ）はメモリセル部の平面図、（ｂ）は周辺回路部の
平面図、（ｃ）は（ａ）のＡ−Ａ’断面図、（ｄ）は
（ａ）のＢ−Ｂ’断面図、（ｅ）は（ｂ）のＣ−Ｃ’断
面図に対応している。
【００４３】本実施形態のスタック型ＤＲＡＭは、スト
レージノード電極（ＳＮ電極）の構造以外は、基本的に
は従来のスタック型ＤＲＡＭと同様の構造である。従来
のスタック型ＤＲＡＭと異なる点は、絶縁膜に形成され
た溝に導電膜を埋め込んでＳＮ電極を形成し、かつＳＮ
電極の側面が順テーパーになっていることである。
レージノード電極（ＳＮ電極）の構造以外は、基本的に
は従来のスタック型ＤＲＡＭと同様の構造である。従来
のスタック型ＤＲＡＭと異なる点は、絶縁膜に形成され
た溝に導電膜を埋め込んでＳＮ電極を形成し、かつＳＮ
電極の側面が順テーパーになっていることである。
【００４４】ここでは、メモリセル部及び周辺回路部の
ＭＯＳトランジスタにＮチャネルＭＯＳトランジスタを
用いた場合について説明するが、ＰチャネルＭＯＳトラ
ンジスタを用いた場合も同様である。
ＭＯＳトランジスタにＮチャネルＭＯＳトランジスタを
用いた場合について説明するが、ＰチャネルＭＯＳトラ
ンジスタを用いた場合も同様である。
【００４５】まず、図１に示すように、不純物濃度が５
×１０15ｃｍ-3程度、（１００）面のＰ型シリコン基板
１（或いは、Ｎ型シリコン基板）を用意する。続いて、
Ｎチャネルトランジスタ領域にはＰウエルを、Ｐチャネ
ルトランジスタ領域にはＮウエルを形成する（図示せ
ず）。続いて、ＲＩＥ（Reactive Ion Etching）法を用
いてシリコン基板１に溝を堀る。この溝内に絶縁膜を埋
め込むことにより、ＳＴＩ（Shallow Trench Isolatio
n）領域２（トレンチ深さ約０．２μｍ程度）を形成す
る。
×１０15ｃｍ-3程度、（１００）面のＰ型シリコン基板
１（或いは、Ｎ型シリコン基板）を用意する。続いて、
Ｎチャネルトランジスタ領域にはＰウエルを、Ｐチャネ
ルトランジスタ領域にはＮウエルを形成する（図示せ
ず）。続いて、ＲＩＥ（Reactive Ion Etching）法を用
いてシリコン基板１に溝を堀る。この溝内に絶縁膜を埋
め込むことにより、ＳＴＩ（Shallow Trench Isolatio
n）領域２（トレンチ深さ約０．２μｍ程度）を形成す
る。
【００４６】次に、トランジスタのゲート絶縁膜３とし
て、厚さ６０ｎｍ程度のシリコン酸化膜を形成する。こ
のゲート絶縁膜３上に、ゲート電極４となる導電膜を形
成する。この導電膜は、メモリセル部ではワード線４と
なる。本例では、ゲート電極４の構造は、抵抗を小さく
するために、ポリサイド構造（例えば、ポリＳｉ膜４ａ
とＷＳｉ2 膜４ｂの多層膜からなる積層構造、ポリＳｉ
膜４ａとＷＳｉ2 膜４ｂの膜厚はそれぞれ５０ｎｍ程
度）としている。なお、ゲート電極構造としては、ポリ
Ｓｉ膜のみの構造、或いはポリＳｉ膜とＷ膜からなる積
層構造を用いてもよい。
て、厚さ６０ｎｍ程度のシリコン酸化膜を形成する。こ
のゲート絶縁膜３上に、ゲート電極４となる導電膜を形
成する。この導電膜は、メモリセル部ではワード線４と
なる。本例では、ゲート電極４の構造は、抵抗を小さく
するために、ポリサイド構造（例えば、ポリＳｉ膜４ａ
とＷＳｉ2 膜４ｂの多層膜からなる積層構造、ポリＳｉ
膜４ａとＷＳｉ2 膜４ｂの膜厚はそれぞれ５０ｎｍ程
度）としている。なお、ゲート電極構造としては、ポリ
Ｓｉ膜のみの構造、或いはポリＳｉ膜とＷ膜からなる積
層構造を用いてもよい。
【００４７】ゲート電極４の加工は次のようにして行
う。まず、ゲート電極となる導電膜上にゲートキャップ
膜５としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成す
る。このゲートキャップ膜５は、後の工程において、ゲ
ート電極に対するエッチングストッパーとなるものであ
る。その後、ゲートキャップ膜５上にレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
としてゲートキャップ膜５を加工する。さらに、加工さ
れたゲートキャップ膜５をマスクとしてゲート電極４の
加工を行う。
う。まず、ゲート電極となる導電膜上にゲートキャップ
膜５としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成す
る。このゲートキャップ膜５は、後の工程において、ゲ
ート電極に対するエッチングストッパーとなるものであ
る。その後、ゲートキャップ膜５上にレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
としてゲートキャップ膜５を加工する。さらに、加工さ
れたゲートキャップ膜５をマスクとしてゲート電極４の
加工を行う。
【００４８】次に、ＲＴＯ（Rapid Thermal Oxidatio
n）法により、１０５０℃の酸素雰囲気で、１００秒程
度の急速熱酸化を行ない、いわゆる後酸化膜（図示せ
ず）を形成する。この工程は、ゲート電極４と不純物拡
散層６（後の工程で形成される）との間の耐圧を向上さ
せるために行うものである。次に、ソース／ドレインと
なるｎ- 不純物拡散層６を、レジストパターン（図示せ
ず）及びゲート電極４をマスクとして、イオン注入法に
より形成する。
n）法により、１０５０℃の酸素雰囲気で、１００秒程
度の急速熱酸化を行ない、いわゆる後酸化膜（図示せ
ず）を形成する。この工程は、ゲート電極４と不純物拡
散層６（後の工程で形成される）との間の耐圧を向上さ
せるために行うものである。次に、ソース／ドレインと
なるｎ- 不純物拡散層６を、レジストパターン（図示せ
ず）及びゲート電極４をマスクとして、イオン注入法に
より形成する。
【００４９】次に、ストッパー膜として、シリコン窒化
膜７（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法
により全面に堆積する。その後、層間絶縁膜８としてＢ
ＰＳＧ膜を、ＣＶＤ法により約５００ｎｍの厚さで全面
に堆積する。その後、ＣＭＰ（Chemical Mechanical Po
lish）法により、層間絶縁膜８を研磨して平坦化を行
う。このとき、ゲートキャップ膜５上の層間絶縁膜８の
膜厚が１００ｎｍ程度になるようにする。このＣＭＰ工
程により、基板のほぼ全面が平坦化される。
膜７（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法
により全面に堆積する。その後、層間絶縁膜８としてＢ
ＰＳＧ膜を、ＣＶＤ法により約５００ｎｍの厚さで全面
に堆積する。その後、ＣＭＰ（Chemical Mechanical Po
lish）法により、層間絶縁膜８を研磨して平坦化を行
う。このとき、ゲートキャップ膜５上の層間絶縁膜８の
膜厚が１００ｎｍ程度になるようにする。このＣＭＰ工
程により、基板のほぼ全面が平坦化される。
【００５０】なお、ソース／ドレインとして、ｎ- 拡散
層６の他にｎ+ 拡散層を、以下のようにして形成しても
よい。ｎ- 拡散層６を形成した後、全面にシリコン窒化
膜（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法に
より堆積する。続いて、ＲＩＥ法によってゲート電極の
側壁部に、シリコン窒化膜からなる側壁膜を形成する。
続いて、レジストマスク、側壁膜及びゲート電極をマス
クにしてシリコン基板１にイオン注入を行い、ｎ+ ソー
ス／ドレイン拡散層を形成する。その後、ストッパー膜
として、全面にシリコン窒化膜（例えば２０ｎｍ程度の
膜厚）をＬＰ−ＣＶＤ法により堆積する。
層６の他にｎ+ 拡散層を、以下のようにして形成しても
よい。ｎ- 拡散層６を形成した後、全面にシリコン窒化
膜（例えば２０ｎｍ程度の膜厚）を、ＬＰ−ＣＶＤ法に
より堆積する。続いて、ＲＩＥ法によってゲート電極の
側壁部に、シリコン窒化膜からなる側壁膜を形成する。
続いて、レジストマスク、側壁膜及びゲート電極をマス
クにしてシリコン基板１にイオン注入を行い、ｎ+ ソー
ス／ドレイン拡散層を形成する。その後、ストッパー膜
として、全面にシリコン窒化膜（例えば２０ｎｍ程度の
膜厚）をＬＰ−ＣＶＤ法により堆積する。
【００５１】次に、図２に示すように、層間絶縁膜８上
にレジスト９を形成する。このレジスト９をマスクにし
てエッチングを行い、不純物拡散層６とビット線及びＳ
Ｎ電極とを接続するためのコンタクトホール１０を形成
する。
にレジスト９を形成する。このレジスト９をマスクにし
てエッチングを行い、不純物拡散層６とビット線及びＳ
Ｎ電極とを接続するためのコンタクトホール１０を形成
する。
【００５２】このコンタクトホールのエッチングでは、
層間絶縁膜８に用いたＢＰＳＧ膜とストッパー膜７とな
るシリコン窒化膜との間で、エッチングレートが１０程
度以上になるような、高選択比ＲＩＥ法を用いる（ＢＰ
ＳＧ膜のエッチング速度がシリコン窒化膜に比べて１０
倍以上速くなるようにする）。このようなエッチング方
法を用いることにより、ゲート電極４と後の工程でコン
タクトホール１０に埋め込まれるｎ+ 型ポリＳｉ膜との
間のショートを防ぐことができる。また、ゲート電極４
上のストッパー膜７と矩形パターンが形成されたレジス
ト膜９を用いることにより、ホールパターンを矩形にす
ることができるため、コンタクトホール面積を大きくす
ることができる。
層間絶縁膜８に用いたＢＰＳＧ膜とストッパー膜７とな
るシリコン窒化膜との間で、エッチングレートが１０程
度以上になるような、高選択比ＲＩＥ法を用いる（ＢＰ
ＳＧ膜のエッチング速度がシリコン窒化膜に比べて１０
倍以上速くなるようにする）。このようなエッチング方
法を用いることにより、ゲート電極４と後の工程でコン
タクトホール１０に埋め込まれるｎ+ 型ポリＳｉ膜との
間のショートを防ぐことができる。また、ゲート電極４
上のストッパー膜７と矩形パターンが形成されたレジス
ト膜９を用いることにより、ホールパターンを矩形にす
ることができるため、コンタクトホール面積を大きくす
ることができる。
【００５３】次に、図３に示すように、リン（Ｐ+ ）或
いは砒素（Ａｓ+ ）を不純物としてドーピングしたｎ+
型ポリＳｉ膜を、ＬＰ−ＣＶＤ法により全面に堆積す
る。続いて、ＣＭＰ法或いはエッチバック法により、コ
ンタクトホールにのみｎ+ 型ポリＳｉ膜を残し、ポリＳ
ｉプラグ１１を形成する。このポリＳｉプラグ１１は、
ソース／ドレイン拡散層と電気的に接続され、ＳＮコン
タクト１２及びＢＬコンタクト１３となる。
いは砒素（Ａｓ+ ）を不純物としてドーピングしたｎ+
型ポリＳｉ膜を、ＬＰ−ＣＶＤ法により全面に堆積す
る。続いて、ＣＭＰ法或いはエッチバック法により、コ
ンタクトホールにのみｎ+ 型ポリＳｉ膜を残し、ポリＳ
ｉプラグ１１を形成する。このポリＳｉプラグ１１は、
ソース／ドレイン拡散層と電気的に接続され、ＳＮコン
タクト１２及びＢＬコンタクト１３となる。
【００５４】次に、図４に示すように、層間絶縁膜１４
としてＢＰＳＧ膜を、３００ｎｍ程度の厚さで、ＣＶＤ
法により全面に堆積する。続いて、ＣＭＰ時のエッチン
グストッパーとして、ＴＥＯＳ酸化膜（層間絶縁膜１
５）を、１００ｎｍ程度、ＣＶＤ法により堆積する。
としてＢＰＳＧ膜を、３００ｎｍ程度の厚さで、ＣＶＤ
法により全面に堆積する。続いて、ＣＭＰ時のエッチン
グストッパーとして、ＴＥＯＳ酸化膜（層間絶縁膜１
５）を、１００ｎｍ程度、ＣＶＤ法により堆積する。
【００５５】次に、層間絶縁膜１４及び１５に、通常の
リソグラフィ法とＲＩＥ法を用いて、コンタクトホール
及び溝を形成する。このコンタクトホール及び溝に導電
材料を埋め込むことにより、ビット線コンタクト１６及
びビット線（ＢＬ）１７が形成される。このビット線コ
ンタクト１６及びビット線１７より、ポリＳｉプラグ１
１とビット線１７が電気的に接続される。このビット線
コンタクト１６及びビット線１７の形成には、いわゆる
デュアル・ダマシン（dual damascene）工程を用いる。
リソグラフィ法とＲＩＥ法を用いて、コンタクトホール
及び溝を形成する。このコンタクトホール及び溝に導電
材料を埋め込むことにより、ビット線コンタクト１６及
びビット線（ＢＬ）１７が形成される。このビット線コ
ンタクト１６及びビット線１７より、ポリＳｉプラグ１
１とビット線１７が電気的に接続される。このビット線
コンタクト１６及びビット線１７の形成には、いわゆる
デュアル・ダマシン（dual damascene）工程を用いる。
【００５６】例えば、Ｗ膜／ＴｉＮ膜／Ｔｉ膜からなる
積層膜をライン状の溝（深さ３５０ｎｍ程度）に埋め込
み、溝中に埋め込んだＷ膜等を１００ｎｍ程度エッチン
グする。続いて、全面にＳｉＮ膜を厚さ３００ｎｍ程度
堆積する。さらに、ＣＭＰ法或いはＣＤＥ（Chemical D
ry Etching）法により、ビット線１７となるＷ膜等上に
のみＳｉＮ膜１８を選択的に埋め込む。このとき、周辺
回路部のコンタクト領域にも、コンタクトホールと溝を
予め形成しておく。このようにすると、ビット線コンタ
クトとビット線をデュアル・ダマシン工程で形成する際
に同時に、周辺回路部にもソース／ドレイン拡散層と電
気的に接続されるコンタクト・プラグ１９を形成するこ
とができる。
積層膜をライン状の溝（深さ３５０ｎｍ程度）に埋め込
み、溝中に埋め込んだＷ膜等を１００ｎｍ程度エッチン
グする。続いて、全面にＳｉＮ膜を厚さ３００ｎｍ程度
堆積する。さらに、ＣＭＰ法或いはＣＤＥ（Chemical D
ry Etching）法により、ビット線１７となるＷ膜等上に
のみＳｉＮ膜１８を選択的に埋め込む。このとき、周辺
回路部のコンタクト領域にも、コンタクトホールと溝を
予め形成しておく。このようにすると、ビット線コンタ
クトとビット線をデュアル・ダマシン工程で形成する際
に同時に、周辺回路部にもソース／ドレイン拡散層と電
気的に接続されるコンタクト・プラグ１９を形成するこ
とができる。
【００５７】次に、図５に示すように、通常のリソグラ
フィ法とＲＩＥ法を用いて、層間絶縁膜１４及び１５
に、ポリＳｉプラグ（ＳＮプラグ１１ａ）に達するコン
タクトホールを形成する。続いて、例えばＷ膜／ＴｉＮ
膜／Ｔｉ膜の積層膜を全面に堆積する。続いて、ＣＭＰ
法などにより層間絶縁膜１５上のＷ膜／ＴｉＮ膜／Ｔｉ
膜を除去して、コンタクトホール内にのみＷ膜／ＴｉＮ
膜／Ｔｉ膜を埋め込む（以下、コンタクトホール内に埋
め込まれたＷ膜／ＴｉＮ膜／Ｔｉ膜を、Ｗプラグと略す
る）。このＷプラグ２０は、ＳＮプラグ１１ａを介して
ソース／ドレイン拡散層と電気的に接続される。なお、
コンタクトホールの形成の際には、レジスト（図示せ
ず）とビット線１７上のＳｉＮ膜１８をマスクとして用
いる。これにより、微細なコンタクトホールをビット線
間の狭い領域に形成することができる。この段階では、
図から明らかなように、メモリセル部も周辺回路部も平
坦になっている。なお、プラグとしては、Ｒｕ膜或いは
Ｉｒ膜を用いてもよい。
フィ法とＲＩＥ法を用いて、層間絶縁膜１４及び１５
に、ポリＳｉプラグ（ＳＮプラグ１１ａ）に達するコン
タクトホールを形成する。続いて、例えばＷ膜／ＴｉＮ
膜／Ｔｉ膜の積層膜を全面に堆積する。続いて、ＣＭＰ
法などにより層間絶縁膜１５上のＷ膜／ＴｉＮ膜／Ｔｉ
膜を除去して、コンタクトホール内にのみＷ膜／ＴｉＮ
膜／Ｔｉ膜を埋め込む（以下、コンタクトホール内に埋
め込まれたＷ膜／ＴｉＮ膜／Ｔｉ膜を、Ｗプラグと略す
る）。このＷプラグ２０は、ＳＮプラグ１１ａを介して
ソース／ドレイン拡散層と電気的に接続される。なお、
コンタクトホールの形成の際には、レジスト（図示せ
ず）とビット線１７上のＳｉＮ膜１８をマスクとして用
いる。これにより、微細なコンタクトホールをビット線
間の狭い領域に形成することができる。この段階では、
図から明らかなように、メモリセル部も周辺回路部も平
坦になっている。なお、プラグとしては、Ｒｕ膜或いは
Ｉｒ膜を用いてもよい。
【００５８】次に、図６に示すように、全面に２０ｎｍ
程度の膜厚のシリコン窒化膜２１を堆積する。続いて、
全面にＴＥＯＳ酸化膜２２を膜厚３００ｎｍ程度堆積す
る。その後、ＳＮ電極の形成領域が溝パターンとなって
いるレジスト２３を形成し、このレジスト２３をマスク
として、ＲＩＥ法によりＴＥＯＳ酸化膜２２及びシリコ
ン窒化膜２１をエッチングする。このエッチングによ
り、層間絶縁膜１４及び１５の中に埋め込まれているＷ
プラグ２０の表面を露出させる。
程度の膜厚のシリコン窒化膜２１を堆積する。続いて、
全面にＴＥＯＳ酸化膜２２を膜厚３００ｎｍ程度堆積す
る。その後、ＳＮ電極の形成領域が溝パターンとなって
いるレジスト２３を形成し、このレジスト２３をマスク
として、ＲＩＥ法によりＴＥＯＳ酸化膜２２及びシリコ
ン窒化膜２１をエッチングする。このエッチングによ
り、層間絶縁膜１４及び１５の中に埋め込まれているＷ
プラグ２０の表面を露出させる。
【００５９】このとき、図６（ｃ）及び（ｄ）に示すよ
うに、層間絶縁膜２１及び２２が順テーパー形状となる
ようにエッチングを行う。言い換えると、レジスト２３
の穴パターンよりＳｉＮ膜２１の穴パターンが大きくな
るようにエッチングを行う。すなわち、レジスト２３の
底面での寸法をＳ１、層間絶縁膜１５の表面での寸法を
Ｓ２とすると、Ｓ１＜Ｓ２となるようにする。また、層
間絶縁膜２１及び２２の側面の角度θは鋭角となる（例
えば８０度〜８９度程度とする）。この角度θは、隣り
合ったパターン間のショートの問題や、ＳＮ電極の埋め
込み特性等を考慮して決める。
うに、層間絶縁膜２１及び２２が順テーパー形状となる
ようにエッチングを行う。言い換えると、レジスト２３
の穴パターンよりＳｉＮ膜２１の穴パターンが大きくな
るようにエッチングを行う。すなわち、レジスト２３の
底面での寸法をＳ１、層間絶縁膜１５の表面での寸法を
Ｓ２とすると、Ｓ１＜Ｓ２となるようにする。また、層
間絶縁膜２１及び２２の側面の角度θは鋭角となる（例
えば８０度〜８９度程度とする）。この角度θは、隣り
合ったパターン間のショートの問題や、ＳＮ電極の埋め
込み特性等を考慮して決める。
【００６０】このエッチング工程では、ＴＥＯＳ酸化膜
２２のエッチングをＳｉＮ膜２１をストッパーとしてＲ
ＩＥ法で行い、次いでＳｉＮ膜２１を選択的にエッチン
グするようにして行ってもよい。この時、周辺回路部等
の領域は、図６（ｅ）に示すようにレジスト２３で覆っ
ておく。
２２のエッチングをＳｉＮ膜２１をストッパーとしてＲ
ＩＥ法で行い、次いでＳｉＮ膜２１を選択的にエッチン
グするようにして行ってもよい。この時、周辺回路部等
の領域は、図６（ｅ）に示すようにレジスト２３で覆っ
ておく。
【００６１】次に、図７に示すように、レジスト２３を
除去した後、スパッタ法又はＣＶＤ法により、全面にＲ
ｕ膜を４００ｎｍ程度の膜厚で堆積する。その後、ＣＭ
Ｐ法或いはエッチバック法を用いて平坦化処理を行い、
Ｒｕ膜からなるＳＮ電極２４（キャパシタの下部電極）
を形成する。この時、メモリセル部と周辺回路部には段
差が生じていない。
除去した後、スパッタ法又はＣＶＤ法により、全面にＲ
ｕ膜を４００ｎｍ程度の膜厚で堆積する。その後、ＣＭ
Ｐ法或いはエッチバック法を用いて平坦化処理を行い、
Ｒｕ膜からなるＳＮ電極２４（キャパシタの下部電極）
を形成する。この時、メモリセル部と周辺回路部には段
差が生じていない。
【００６２】なお、ここではＳＮ電極２４の材料として
Ｒｕ膜を用いたが、ＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ
膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜、ペ
ロブスカイト結晶構造を持った金属酸化膜（例えばＳＲ
Ｏ（ＳｒＲｕＯ3 ）膜）などを用いてもよい。また、こ
れらの積層膜を用いてもよい。さらに、これらの金属膜
のグレインを他の金属膜（例えばＲｈ或いはＩｒ）でス
タッフィングしたような膜を用いてもよい。
Ｒｕ膜を用いたが、ＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ
膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜、ペ
ロブスカイト結晶構造を持った金属酸化膜（例えばＳＲ
Ｏ（ＳｒＲｕＯ3 ）膜）などを用いてもよい。また、こ
れらの積層膜を用いてもよい。さらに、これらの金属膜
のグレインを他の金属膜（例えばＲｈ或いはＩｒ）でス
タッフィングしたような膜を用いてもよい。
【００６３】また、ＳＮ電極が埋め込まれる溝パターン
は逆テーパー形状となっているので、ＳＮ電極を埋め込
むときにＳＮ電極の中に中空部が生じることがあるが、
ＣＭＰを行った後のＳＮ電極の表面が平坦になっていれ
ばよい。また、平坦になるように逆テーパーの角度を調
整してもよい。
は逆テーパー形状となっているので、ＳＮ電極を埋め込
むときにＳＮ電極の中に中空部が生じることがあるが、
ＣＭＰを行った後のＳＮ電極の表面が平坦になっていれ
ばよい。また、平坦になるように逆テーパーの角度を調
整してもよい。
【００６４】次に、図８に示すように、周辺回路部等を
レジスト２５で覆い、ＴＥＯＳ酸化膜２２をＮＨ4 Ｆ液
等のウェットエッチング溶液を用いて選択的に除去す
る。この時、ＴＥＯＳ酸化膜２２の下のＳｉＮ膜２１に
よってエッチングをストップさせることができる。この
とき、メモリセル部のＳＮ電極２４表面の高さと、メモ
リセル部以外のＴＥＯＳ酸化膜２２の表面の高さがそろ
っている。したがって、メモリセル領域とメモリセル領
域以外の領域との間の段差を、ほぼなくすことができ
る。スタック構造のＤＲＡＭ製造工程においては、段差
を小さくすることが重要である。
レジスト２５で覆い、ＴＥＯＳ酸化膜２２をＮＨ4 Ｆ液
等のウェットエッチング溶液を用いて選択的に除去す
る。この時、ＴＥＯＳ酸化膜２２の下のＳｉＮ膜２１に
よってエッチングをストップさせることができる。この
とき、メモリセル部のＳＮ電極２４表面の高さと、メモ
リセル部以外のＴＥＯＳ酸化膜２２の表面の高さがそろ
っている。したがって、メモリセル領域とメモリセル領
域以外の領域との間の段差を、ほぼなくすことができ
る。スタック構造のＤＲＡＭ製造工程においては、段差
を小さくすることが重要である。
【００６５】また、ＳＮ電極２４の上部コーナーの角度
（θ２）は鈍角、下部コーナーの角度（θ１）は鋭角と
なる。したがって、ＳＮ電極２４の上部コーナーでの電
界集中が緩和され、キャパシタ絶縁膜の耐圧劣化を抑制
することができる。また、ＳＮ電極２４の下部コーナー
は、シリコン窒化膜２１で覆われることになる。したが
って、下部コーナーでの電界集中も緩和することがで
き、キャパシタ絶縁膜の耐圧劣化を抑制することができ
る。
（θ２）は鈍角、下部コーナーの角度（θ１）は鋭角と
なる。したがって、ＳＮ電極２４の上部コーナーでの電
界集中が緩和され、キャパシタ絶縁膜の耐圧劣化を抑制
することができる。また、ＳＮ電極２４の下部コーナー
は、シリコン窒化膜２１で覆われることになる。したが
って、下部コーナーでの電界集中も緩和することがで
き、キャパシタ絶縁膜の耐圧劣化を抑制することができ
る。
【００６６】また、ＳＮ電極２４の側面は、ＴＥＯＳ酸
化膜２２をエッチングすることによって得られた溝の側
面が転写されたものである。したがって、平滑なＴＥＯ
Ｓ酸化膜２２のエッチング面がＳＮ電極に転写されるこ
とになり、ＳＮ電極の側面を平滑にすることができる。
金属材料をエッチングしてＳＮ電極を形成する場合に
は、エッチング面の制御が難しいため、平滑なＳＮ電極
の側面を得ることは困難である。本例では、ＳＮ電極の
側面を平滑にすることができるので、ＳＮ電極の側面の
荒れによる電界集中を抑制することができる。したがっ
て、キャパシタ絶縁膜のリーク電流の増加を抑えること
ができる。
化膜２２をエッチングすることによって得られた溝の側
面が転写されたものである。したがって、平滑なＴＥＯ
Ｓ酸化膜２２のエッチング面がＳＮ電極に転写されるこ
とになり、ＳＮ電極の側面を平滑にすることができる。
金属材料をエッチングしてＳＮ電極を形成する場合に
は、エッチング面の制御が難しいため、平滑なＳＮ電極
の側面を得ることは困難である。本例では、ＳＮ電極の
側面を平滑にすることができるので、ＳＮ電極の側面の
荒れによる電界集中を抑制することができる。したがっ
て、キャパシタ絶縁膜のリーク電流の増加を抑えること
ができる。
【００６７】次に、図９に示すように、キャパシタ絶縁
膜となるＢＳＴ膜２６を、ＣＶＤ法により全面に２０ｎ
ｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜２６上
に、キャパシタの上部電極（プレート電極２７）となる
Ｒｕ膜を、ＣＶＤ法により全面に４０ｎｍ程度の膜厚で
堆積する。さらに、このＲｕ膜上に、キャップ膜２８と
なるＴｉＮ膜等を、スパッタ法により５０ｎｍ程度の膜
厚で形成する。その後、プレート電極２７及びキャップ
膜２８を、通常のリソグラフィ法とＲＩＥ法などを用い
てパターニングする。この時、周辺回路部等のようにプ
レート電極が無い領域とメモリセル部との間に段差ｄが
生じることになる。
膜となるＢＳＴ膜２６を、ＣＶＤ法により全面に２０ｎ
ｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜２６上
に、キャパシタの上部電極（プレート電極２７）となる
Ｒｕ膜を、ＣＶＤ法により全面に４０ｎｍ程度の膜厚で
堆積する。さらに、このＲｕ膜上に、キャップ膜２８と
なるＴｉＮ膜等を、スパッタ法により５０ｎｍ程度の膜
厚で形成する。その後、プレート電極２７及びキャップ
膜２８を、通常のリソグラフィ法とＲＩＥ法などを用い
てパターニングする。この時、周辺回路部等のようにプ
レート電極が無い領域とメモリセル部との間に段差ｄが
生じることになる。
【００６８】なお、プレート電極２７として、Ｒｕ膜の
他、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ
膜、Ａｕ膜等の貴金属膜を用いることが可能である。ま
た、これらの貴金属の金属酸化膜を用いることも可能で
ある。さらに、ＳＲＯ等のペロブスカイト型の金属酸化
膜等を用いることも可能である。また、これらの積層膜
を用いることも可能である。
他、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ
膜、Ａｕ膜等の貴金属膜を用いることが可能である。ま
た、これらの貴金属の金属酸化膜を用いることも可能で
ある。さらに、ＳＲＯ等のペロブスカイト型の金属酸化
膜等を用いることも可能である。また、これらの積層膜
を用いることも可能である。
【００６９】次に、図１０に示すように、プラズマＴＥ
ＯＳ酸化膜などの層間絶縁膜２９を、ＣＶＤ法により４
００ｎｍ程度の膜厚で全面に堆積し、続いてＣＭＰ法に
より全面を平坦化する。これにより、メモリセル部と周
辺回路部との段差をなくすことができる。
ＯＳ酸化膜などの層間絶縁膜２９を、ＣＶＤ法により４
００ｎｍ程度の膜厚で全面に堆積し、続いてＣＭＰ法に
より全面を平坦化する。これにより、メモリセル部と周
辺回路部との段差をなくすことができる。
【００７０】次に、図１１に示すように、所望の領域に
コンタクト孔を開孔し、メタル配線３０を形成する。そ
の後、必要に応じて、コンタクト及びメタル配線を複数
層形成する。さらにその後、パッシベーション膜の形
成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成
させる。
コンタクト孔を開孔し、メタル配線３０を形成する。そ
の後、必要に応じて、コンタクト及びメタル配線を複数
層形成する。さらにその後、パッシベーション膜の形
成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成
させる。
【００７１】本実施形態の特徴は、ＳＮ電極を順テーパ
ー状に形成することである。図１２及び図１３に示すよ
うに、もしＴＥＯＳ膜２２及びＳｉＮ膜２１の下部側面
の角度θ１が直角（θ１＝９０度）又は鈍角（θ１＞９
０度）であるとすると、ＳＮ電極２４の上部コーナーの
角度θ２は直角（θ２＝９０度）又は鋭角（θ２＜９０
度）になってしまう。したがって、ＳＮ電極２４の上部
コーナーに電界が集中してしまう。
ー状に形成することである。図１２及び図１３に示すよ
うに、もしＴＥＯＳ膜２２及びＳｉＮ膜２１の下部側面
の角度θ１が直角（θ１＝９０度）又は鈍角（θ１＞９
０度）であるとすると、ＳＮ電極２４の上部コーナーの
角度θ２は直角（θ２＝９０度）又は鋭角（θ２＜９０
度）になってしまう。したがって、ＳＮ電極２４の上部
コーナーに電界が集中してしまう。
【００７２】以上のように、本実施形態では、以下に示
すような種々の効果を奏することができる。
すような種々の効果を奏することができる。
【００７３】ＳＮ電極の底部の外周長を長くすることが
できるので、ＳＮ電極の側面積を増加させることができ
る。したがって、蓄積容量（Ｃｓ）を増加させることが
でき、ＤＲＡＭの安定した動作を実現することができ
る。また、高誘電体膜のキャパシタ絶縁膜の被覆性を向
上させることができる。したがって、キャパシタ絶縁膜
を薄膜化することができるため、蓄積容量をさらに増加
させることができる。
できるので、ＳＮ電極の側面積を増加させることができ
る。したがって、蓄積容量（Ｃｓ）を増加させることが
でき、ＤＲＡＭの安定した動作を実現することができ
る。また、高誘電体膜のキャパシタ絶縁膜の被覆性を向
上させることができる。したがって、キャパシタ絶縁膜
を薄膜化することができるため、蓄積容量をさらに増加
させることができる。
【００７４】また、ＳＮ電極の形成方法は、電極膜をＲ
ＩＥ法によって加工する方法ではなく、絶縁膜に形成し
た溝に電極膜を埋め込んで形成する方法である。したが
って、ＳＮ電極の側面を平滑化することができ、キャパ
シタ絶縁膜のリーク電流を低減することができる。
ＩＥ法によって加工する方法ではなく、絶縁膜に形成し
た溝に電極膜を埋め込んで形成する方法である。したが
って、ＳＮ電極の側面を平滑化することができ、キャパ
シタ絶縁膜のリーク電流を低減することができる。
【００７５】さらに、ＳＮ電極の上部コーナーの角度を
９０度よりも大きくできるため、電界集中を緩和するこ
とができ、キャパシタ絶縁膜のリーク電流を低減するこ
とができる。
９０度よりも大きくできるため、電界集中を緩和するこ
とができ、キャパシタ絶縁膜のリーク電流を低減するこ
とができる。
【００７６】（実施形態２）図１４は、本発明の第２の
実施形態に係るスタック型ＤＡＲＭのメモリセル部の概
略構成を示した図である。図１４（ａ）及び図１４
（ｂ）は、それぞれ、第１の実施形態の図６（ｃ）及び
図８（ｃ）に対応している。第１の実施形態との違い
は、ＳＮ電極の構造の違いにある。
実施形態に係るスタック型ＤＡＲＭのメモリセル部の概
略構成を示した図である。図１４（ａ）及び図１４
（ｂ）は、それぞれ、第１の実施形態の図６（ｃ）及び
図８（ｃ）に対応している。第１の実施形態との違い
は、ＳＮ電極の構造の違いにある。
【００７７】本実施形態では、第１の実施形態の図６の
工程の後、ＣＤＥ法或いはウェットエッチング法などを
用いて、ＴＥＯＳ膜２２及びＳｉＮ膜２１の等方的なエ
ッチングを行う。この等方的なエッチングにより、穴パ
ターンが横方向に拡大するため、ＳＮ電極２４の表面積
を増大させることができる。例えば、穴パターンの径
を、第１の実施形態ではＷ１（例えば０．２μｍ）であ
ったのが、本実施形態ではＷ２（例えば０．３μｍ）に
拡大することができる。これにより、リソグラフィで決
まるサイズよりも大きなサイズのＳＮ電極を得ることが
できる。したがって、キャパシタの蓄積容量を増大させ
ることができる。
工程の後、ＣＤＥ法或いはウェットエッチング法などを
用いて、ＴＥＯＳ膜２２及びＳｉＮ膜２１の等方的なエ
ッチングを行う。この等方的なエッチングにより、穴パ
ターンが横方向に拡大するため、ＳＮ電極２４の表面積
を増大させることができる。例えば、穴パターンの径
を、第１の実施形態ではＷ１（例えば０．２μｍ）であ
ったのが、本実施形態ではＷ２（例えば０．３μｍ）に
拡大することができる。これにより、リソグラフィで決
まるサイズよりも大きなサイズのＳＮ電極を得ることが
できる。したがって、キャパシタの蓄積容量を増大させ
ることができる。
【００７８】（実施形態３）図１５は、本発明の第３の
実施形態に係るスタック型ＤＡＲＭのメモリセル部の概
略構成を示した図である。図１５（ａ）及び図１５
（ｂ）は、それぞれ、第１の実施形態の図６（ｃ）及び
図８（ｃ）に対応している。本実施形態もＳＮ電極の構
造が第１の実施形態とは異なっている。
実施形態に係るスタック型ＤＡＲＭのメモリセル部の概
略構成を示した図である。図１５（ａ）及び図１５
（ｂ）は、それぞれ、第１の実施形態の図６（ｃ）及び
図８（ｃ）に対応している。本実施形態もＳＮ電極の構
造が第１の実施形態とは異なっている。
【００７９】本実施形態では、ＴＥＯＳ膜２２及びＳｉ
Ｎ膜２１の側面が、逆テーパー状の放物線状になってい
る。この放物線状のエッチング形状は、ＲＩＥ法とＣＤ
Ｅ法を組み合わせることで実現することができる。これ
らの方法に、ウェットエッチング法などを組み合わせて
もよい。
Ｎ膜２１の側面が、逆テーパー状の放物線状になってい
る。この放物線状のエッチング形状は、ＲＩＥ法とＣＤ
Ｅ法を組み合わせることで実現することができる。これ
らの方法に、ウェットエッチング法などを組み合わせて
もよい。
【００８０】本実施形態では、ＳＮ電極２４の側面が放
物線状であるため、ＳＮ電極の表面積を拡大することが
できる。例えば、穴パターンの径を、Ｗ３（例えば０．
２μｍ）からＷ４（例えば０．３μｍ）に拡大すること
ができる。また、ＳＮ電極の側面が放物線状であるた
め、ＳＮ電極の表面積を第２の実施形態よりもさらに増
大させることができる。これにより、リソグラフィで決
まるサイズよりも大きなサイズのＳＮ電極を得ることが
でき、蓄積容量を増大させることができる。また、ＳＮ
電極の上部コーナーをなだらかすることができ、電界集
中によるリーク電流の増加を低減することができる。
物線状であるため、ＳＮ電極の表面積を拡大することが
できる。例えば、穴パターンの径を、Ｗ３（例えば０．
２μｍ）からＷ４（例えば０．３μｍ）に拡大すること
ができる。また、ＳＮ電極の側面が放物線状であるた
め、ＳＮ電極の表面積を第２の実施形態よりもさらに増
大させることができる。これにより、リソグラフィで決
まるサイズよりも大きなサイズのＳＮ電極を得ることが
でき、蓄積容量を増大させることができる。また、ＳＮ
電極の上部コーナーをなだらかすることができ、電界集
中によるリーク電流の増加を低減することができる。
【００８１】（実施形態４）図１６は、本発明の第４の
実施形態に係るスタック型ＤＡＲＭのメモリセル部の主
要な製造工程を示した図である。図１６（ａ）、（ｂ）
及び（ｃ）は、それぞれ、第１の実施形態の図６
（ｃ）、図８（ｃ）及び図１１（ｃ）に対応している。
先に示した各実施形態とは、シリコン窒化膜２１の構造
が異なっている。
実施形態に係るスタック型ＤＡＲＭのメモリセル部の主
要な製造工程を示した図である。図１６（ａ）、（ｂ）
及び（ｃ）は、それぞれ、第１の実施形態の図６
（ｃ）、図８（ｃ）及び図１１（ｃ）に対応している。
先に示した各実施形態とは、シリコン窒化膜２１の構造
が異なっている。
【００８２】図６の工程でＴＥＯＳ膜２２及びＳｉＮ膜
２１を加工した後、第２の実施形態では、ＳＮ電極２４
の面積を拡大するために、ＴＥＯＳ膜２２及びＳｉＮ膜
２１を共にエッチングしている。しかし、酸化膜系の絶
縁膜２２と窒化膜系の絶縁膜２１を同時にエッチングす
ることは、実際には制御が容易ではない。
２１を加工した後、第２の実施形態では、ＳＮ電極２４
の面積を拡大するために、ＴＥＯＳ膜２２及びＳｉＮ膜
２１を共にエッチングしている。しかし、酸化膜系の絶
縁膜２２と窒化膜系の絶縁膜２１を同時にエッチングす
ることは、実際には制御が容易ではない。
【００８３】そこで、本実施形態では、希釈したＨＦ溶
液によるウェットエッチング法或いはＣＤＥ法により、
ＴＥＯＳ膜２２のみを所望の量だけエッチングしてい
る。
液によるウェットエッチング法或いはＣＤＥ法により、
ＴＥＯＳ膜２２のみを所望の量だけエッチングしてい
る。
【００８４】本実施形態でも、ＳＮ電極２４の拡大とい
う点では、第２の実施形態と同様の効果を得ることがで
きる。これにより、リソグラフィで決まるサイズよりも
大きなサイズのＳＮ電極を得ることができ、蓄積容量を
増大させることができる。また、前記ＳＮ電極の底部近
傍の側面は凹んでおり、この凹んだ部分にはシリコン窒
化膜２１が接している。すなわち、シリコン窒化膜２１
がＳＮ電極２４の底面下に食い込むように形成されてい
る。したがって、ＳＮ電極の下地との密着性を向上させ
ることができる。
う点では、第２の実施形態と同様の効果を得ることがで
きる。これにより、リソグラフィで決まるサイズよりも
大きなサイズのＳＮ電極を得ることができ、蓄積容量を
増大させることができる。また、前記ＳＮ電極の底部近
傍の側面は凹んでおり、この凹んだ部分にはシリコン窒
化膜２１が接している。すなわち、シリコン窒化膜２１
がＳＮ電極２４の底面下に食い込むように形成されてい
る。したがって、ＳＮ電極の下地との密着性を向上させ
ることができる。
【００８５】なお、図１６の例ではＳＮ電極の側面が順
テーパー状になっているが、図１７（ａ）及び（ｂ）に
示すような構成にしてもよい。このような構成は次のよ
うにして得られる。まず、ＴＥＯＳ膜２２及びＳｉＮ膜
２１の側面がテーパー状にならない程度に加工する。そ
の後、希釈したＨＦ溶液によるウェットエッチング法或
いはＣＤＥ法により、ＴＥＯＳ膜２２のみを所望の量
（例えば片側０．０５μｍ）だけ後退させる。ウェット
エッチング法はエッチング量を精密に制御できるので、
ＴＥＯＳ膜２２の後退量を精密に制御することが可能で
ある。
テーパー状になっているが、図１７（ａ）及び（ｂ）に
示すような構成にしてもよい。このような構成は次のよ
うにして得られる。まず、ＴＥＯＳ膜２２及びＳｉＮ膜
２１の側面がテーパー状にならない程度に加工する。そ
の後、希釈したＨＦ溶液によるウェットエッチング法或
いはＣＤＥ法により、ＴＥＯＳ膜２２のみを所望の量
（例えば片側０．０５μｍ）だけ後退させる。ウェット
エッチング法はエッチング量を精密に制御できるので、
ＴＥＯＳ膜２２の後退量を精密に制御することが可能で
ある。
【００８６】なお、上記各実施形態において、Ｗプラグ
２０とＳＮ電極２４との間にバリアメタル層として、Ｔ
ｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜を
形成してもよい。また、バリアメタル層として、Ｒｕ
膜、Ｉｒ膜、Ｎｂ膜又はＴｉ膜等を用いてもよい。ま
た、これらの金属のシリサイド膜を用いてもよく、プラ
グ膜の窒化物膜（例えばＷＮ膜等）を用いてもよい。ま
た、バリアメタル層としてＲｕ膜或いはＩｒ膜を用いて
もよい。さらに、Ｒｕ或いはＩｒの導電性酸化物膜を用
いてもよい。バリアメタル層は、プラグが形成されてい
る溝の内部に埋め込み形成される。
２０とＳＮ電極２４との間にバリアメタル層として、Ｔ
ｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜を
形成してもよい。また、バリアメタル層として、Ｒｕ
膜、Ｉｒ膜、Ｎｂ膜又はＴｉ膜等を用いてもよい。ま
た、これらの金属のシリサイド膜を用いてもよく、プラ
グ膜の窒化物膜（例えばＷＮ膜等）を用いてもよい。ま
た、バリアメタル層としてＲｕ膜或いはＩｒ膜を用いて
もよい。さらに、Ｒｕ或いはＩｒの導電性酸化物膜を用
いてもよい。バリアメタル層は、プラグが形成されてい
る溝の内部に埋め込み形成される。
【００８７】（実施形態５）図１８〜図２３は、本発明
の第５の実施形態に係るスタック型ＤＡＲＭの製造工程
を順を追って示した工程図である。本実施形態の途中の
工程まではすでに説明した第１の実施形態と同様である
ため、途中の工程（図５の工程）までは第１の実施形態
を参照することとし、本実施形態ではそれ以降の工程に
ついて説明する。なお、第１の実施形態で示した周辺回
路部の平面図（各図の（ｂ））及び断面図（各図の
（ｅ））については省略しており、本実施形態では、メ
モリセル部の平面図（各図の（ａ））、各図（ａ）のＡ
−Ａ’断面図（ｃ）、各図（ａ）のＢ−Ｂ’断面図
（ｄ）について示している。
の第５の実施形態に係るスタック型ＤＡＲＭの製造工程
を順を追って示した工程図である。本実施形態の途中の
工程まではすでに説明した第１の実施形態と同様である
ため、途中の工程（図５の工程）までは第１の実施形態
を参照することとし、本実施形態ではそれ以降の工程に
ついて説明する。なお、第１の実施形態で示した周辺回
路部の平面図（各図の（ｂ））及び断面図（各図の
（ｅ））については省略しており、本実施形態では、メ
モリセル部の平面図（各図の（ａ））、各図（ａ）のＡ
−Ａ’断面図（ｃ）、各図（ａ）のＢ−Ｂ’断面図
（ｄ）について示している。
【００８８】本実施形態のスタック型ＤＲＡＭは、ＳＮ
電極とメタルプラグとの接続構造に特徴がある。本実施
形態では、メタルプラグの上面に対して自己整合的に、
導電性かつ耐酸化性のバリアメタル層が形成されてい
る。このバリアメタル層を介して、ＳＮ電極とメタルプ
ラグ層が電気的に接続されている。
電極とメタルプラグとの接続構造に特徴がある。本実施
形態では、メタルプラグの上面に対して自己整合的に、
導電性かつ耐酸化性のバリアメタル層が形成されてい
る。このバリアメタル層を介して、ＳＮ電極とメタルプ
ラグ層が電気的に接続されている。
【００８９】なお、ここではメモリセルにＮチャネルＭ
ＯＳトランジスタを用いた場合について説明するが、Ｐ
チャネルＭＯＳトランジスタを用いた場合も同様であ
る。
ＯＳトランジスタを用いた場合について説明するが、Ｐ
チャネルＭＯＳトランジスタを用いた場合も同様であ
る。
【００９０】第１の実施形態の図５の工程の後、図１８
に示すように、層間絶縁膜１５及びＳｉＮ膜１８内のＷ
プラグ２０の露出表面に、５ｎｍ〜１０ｎｍ程度の厚さ
のＷＮ（タングステンナイトライド）膜をバリアメタル
層３１として形成する。このバリアメタル層３１は、例
えば、ＲＴＡ装置を用い、処理温度を５００℃とし、ア
ンモニアガスを用いたプラズマ雰囲気でＷプラグ２０の
露出表面を窒化することによって得られる。
に示すように、層間絶縁膜１５及びＳｉＮ膜１８内のＷ
プラグ２０の露出表面に、５ｎｍ〜１０ｎｍ程度の厚さ
のＷＮ（タングステンナイトライド）膜をバリアメタル
層３１として形成する。このバリアメタル層３１は、例
えば、ＲＴＡ装置を用い、処理温度を５００℃とし、ア
ンモニアガスを用いたプラズマ雰囲気でＷプラグ２０の
露出表面を窒化することによって得られる。
【００９１】バリアメタル層３１は、以下のようにして
形成することも可能である。Ｗプラグ２０の露出表面
を、ＲＩＥ法或いはＣＤＥ法を用いて、約１０ｎｍ程度
エッチングして窪みを形成する。その後、例えばＴｉＮ
（チタンナイトライド）膜、ＴｉＡｌＮ（チタンアルミ
ナイトライド）膜、ＴｉＳｉＮ（チタンシリコンナイト
ライド）膜或いはＴａＳｉＮ（タンタルシリコンナイト
ライド）等の５００℃程度の酸素雰囲気中でも酸化され
ない耐酸化性の膜を堆積する。耐酸化性の膜を形成する
代わりに、酸化物が金属導電性を示すＩｒ膜やＲｕ膜
（ＲｕＯ2 膜は導電性）等の金属膜を堆積してもよい。
その後、ＣＭＰ法、ＲＩＥ法或いはＣＤＥ法等を用いて
不要な導電膜（前記耐酸化性の膜或いはＩｒ膜やＲｕ
膜）を除去し、前記窪みに露出しているＷプラグ表面上
にのみ前記導電膜を残置させる。この残置した導電膜に
よりバリアメタル層３１が形成される。
形成することも可能である。Ｗプラグ２０の露出表面
を、ＲＩＥ法或いはＣＤＥ法を用いて、約１０ｎｍ程度
エッチングして窪みを形成する。その後、例えばＴｉＮ
（チタンナイトライド）膜、ＴｉＡｌＮ（チタンアルミ
ナイトライド）膜、ＴｉＳｉＮ（チタンシリコンナイト
ライド）膜或いはＴａＳｉＮ（タンタルシリコンナイト
ライド）等の５００℃程度の酸素雰囲気中でも酸化され
ない耐酸化性の膜を堆積する。耐酸化性の膜を形成する
代わりに、酸化物が金属導電性を示すＩｒ膜やＲｕ膜
（ＲｕＯ2 膜は導電性）等の金属膜を堆積してもよい。
その後、ＣＭＰ法、ＲＩＥ法或いはＣＤＥ法等を用いて
不要な導電膜（前記耐酸化性の膜或いはＩｒ膜やＲｕ
膜）を除去し、前記窪みに露出しているＷプラグ表面上
にのみ前記導電膜を残置させる。この残置した導電膜に
よりバリアメタル層３１が形成される。
【００９２】次に、図１９に示すように、全面に２０ｎ
ｍ程度の膜厚のシリコン窒化膜２１を堆積する。さら
に、シリコン窒化膜２１上にＴＥＯＳ酸化膜２２を３０
０ｎｍ程度堆積する。次に、ＳＮ電極形成領域が開口パ
ターンとなっているレジスト２３を形成する。このレジ
スト２３をマスクとして、ＲＩＥ法によりＴＥＯＳ膜２
２とシリコン窒化膜２１をエッチングし、バリアメタル
層３１の表面を露出させる。
ｍ程度の膜厚のシリコン窒化膜２１を堆積する。さら
に、シリコン窒化膜２１上にＴＥＯＳ酸化膜２２を３０
０ｎｍ程度堆積する。次に、ＳＮ電極形成領域が開口パ
ターンとなっているレジスト２３を形成する。このレジ
スト２３をマスクとして、ＲＩＥ法によりＴＥＯＳ膜２
２とシリコン窒化膜２１をエッチングし、バリアメタル
層３１の表面を露出させる。
【００９３】このエッチング工程では、ＴＥＯＳ酸化膜
２２のエッチングをＳｉＮ膜２１をストッパーとしてＲ
ＩＥ法で行い、次いでＳｉＮ膜２１を選択的にエッチン
グするようにして行ってもよい。この時、周辺回路部等
の領域は、レジスト２３で覆っておけばエッチングされ
ない。
２２のエッチングをＳｉＮ膜２１をストッパーとしてＲ
ＩＥ法で行い、次いでＳｉＮ膜２１を選択的にエッチン
グするようにして行ってもよい。この時、周辺回路部等
の領域は、レジスト２３で覆っておけばエッチングされ
ない。
【００９４】次に、図２０に示すように、ＳＮ電極材料
としてＲｕ膜或いはＲｕＯ2 膜（これらの積層膜でもよ
い）を、スパッタ法又はＣＶＤ法により、４００ｎｍ程
度の膜厚で全面に堆積する。その後、例えばＣＭＰ法或
いはエッチバック法を用いて平坦化処理を行い、ＳＮ電
極２４を形成する。
としてＲｕ膜或いはＲｕＯ2 膜（これらの積層膜でもよ
い）を、スパッタ法又はＣＶＤ法により、４００ｎｍ程
度の膜厚で全面に堆積する。その後、例えばＣＭＰ法或
いはエッチバック法を用いて平坦化処理を行い、ＳＮ電
極２４を形成する。
【００９５】ＳＮ電極の材料としては、その他に、Ｐｔ
膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ
膜、ＩｒＯ2 膜を用いることができる。また、ＳＮ電極
の材料として、ペロブスカイト結晶構造を持った金属酸
化膜（例えば、ＳＲＯ（ＳｒＲｕＯ3 ）膜、ＣａＲｕＯ
3 膜）などを用いることもできる。また、各金属膜のグ
レインを他の金属膜（例えばＲｈ或いはＩｒ）でスタッ
フィングしたような膜を用いてもよい。
膜、Ｒｅ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ
膜、ＩｒＯ2 膜を用いることができる。また、ＳＮ電極
の材料として、ペロブスカイト結晶構造を持った金属酸
化膜（例えば、ＳＲＯ（ＳｒＲｕＯ3 ）膜、ＣａＲｕＯ
3 膜）などを用いることもできる。また、各金属膜のグ
レインを他の金属膜（例えばＲｈ或いはＩｒ）でスタッ
フィングしたような膜を用いてもよい。
【００９６】次に、図２１に示すように、ＴＥＯＳ膜２
２をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて選
択的に除去する。この時、ＴＥＯＳ酸化膜２２の下のＳ
ｉＮ膜２１によってエッチングをストップさせることが
できる。また、周辺回路部のようにＴＥＯＳ膜２２を除
去したくない領域は、レジストで覆って保護する。この
エッチング処理により、メモリセル部のＳＮ電極２４表
面の高さと、メモリセル部以外のＴＥＯＳ酸化膜２２の
表面の高さをそろえることができる。したがって、メモ
リセル領域とメモリセル領域以外の領域との間の段差
を、ほぼなくすことができる。
２をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて選
択的に除去する。この時、ＴＥＯＳ酸化膜２２の下のＳ
ｉＮ膜２１によってエッチングをストップさせることが
できる。また、周辺回路部のようにＴＥＯＳ膜２２を除
去したくない領域は、レジストで覆って保護する。この
エッチング処理により、メモリセル部のＳＮ電極２４表
面の高さと、メモリセル部以外のＴＥＯＳ酸化膜２２の
表面の高さをそろえることができる。したがって、メモ
リセル領域とメモリセル領域以外の領域との間の段差
を、ほぼなくすことができる。
【００９７】また、ＳＮ電極２４の側面は、ＴＥＯＳ酸
化膜２２をエッチングすることによって得られた溝の側
面が転写されたものである。したがって、平滑なＴＥＯ
Ｓ酸化膜２２のエッチング面がＳＮ電極に転写されるこ
とになり、ＳＮ電極の側面を平滑にすることができる。
金属材料をエッチングしてＳＮ電極を形成する場合に
は、エッチングモフォロジーの制御が難しいため、平滑
なＳＮ電極の側面を得ることは困難である。本例では、
ＳＮ電極の側面を平滑にすることができるので、ＳＮ電
極の側面の荒れによる電界集中を抑制することができ
る。したがって、キャパシタ絶縁膜のリーク電流の増加
を抑えることができる。
化膜２２をエッチングすることによって得られた溝の側
面が転写されたものである。したがって、平滑なＴＥＯ
Ｓ酸化膜２２のエッチング面がＳＮ電極に転写されるこ
とになり、ＳＮ電極の側面を平滑にすることができる。
金属材料をエッチングしてＳＮ電極を形成する場合に
は、エッチングモフォロジーの制御が難しいため、平滑
なＳＮ電極の側面を得ることは困難である。本例では、
ＳＮ電極の側面を平滑にすることができるので、ＳＮ電
極の側面の荒れによる電界集中を抑制することができ
る。したがって、キャパシタ絶縁膜のリーク電流の増加
を抑えることができる。
【００９８】次に、図２２に示すように、キャパシタ絶
縁膜となるＢＳＴ膜２６を、ＣＶＤ法により全面に２０
ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜２６
上に、キャパシタの上部電極（プレート電極２７）とな
るＲｕ膜を、ＣＶＤ法により全面に５０ｎｍ程度の膜厚
で堆積する。さらに、このＲｕ膜上に、キャップ膜２８
となるＴｉＮ或いはＷ膜等を、スパッタ法により５０ｎ
ｍ程度の膜厚で形成する。その後、プレート電極２７及
びキャップ膜２８を、通常のリソグラフィ法とＲＩＥ法
などを用いてパターニングする。
縁膜となるＢＳＴ膜２６を、ＣＶＤ法により全面に２０
ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ膜２６
上に、キャパシタの上部電極（プレート電極２７）とな
るＲｕ膜を、ＣＶＤ法により全面に５０ｎｍ程度の膜厚
で堆積する。さらに、このＲｕ膜上に、キャップ膜２８
となるＴｉＮ或いはＷ膜等を、スパッタ法により５０ｎ
ｍ程度の膜厚で形成する。その後、プレート電極２７及
びキャップ膜２８を、通常のリソグラフィ法とＲＩＥ法
などを用いてパターニングする。
【００９９】なお、プレート電極２７として、Ｒｕ膜の
他、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ
膜、Ａｕ膜等の貴金属膜を用いることが可能である。ま
た、これらの貴金属の金属酸化膜を用いることも可能で
ある。さらに、ＳＲＯ、ＣＲＯ等のペロブスカイト型の
金属酸化膜等を用いることも可能である。
他、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ膜、Ｒｈ
膜、Ａｕ膜等の貴金属膜を用いることが可能である。ま
た、これらの貴金属の金属酸化膜を用いることも可能で
ある。さらに、ＳＲＯ、ＣＲＯ等のペロブスカイト型の
金属酸化膜等を用いることも可能である。
【０１００】次に、図２３に示すように、プラズマＴＥ
ＯＳ酸化膜などの層間絶縁膜２９を、ＣＶＤ法により４
００ｎｍ程度の膜厚で全面に堆積する。続いて、ＣＭＰ
法により全面を平坦化する。これにより、メモリセル部
と周辺回路部との段差をなくすことができる。
ＯＳ酸化膜などの層間絶縁膜２９を、ＣＶＤ法により４
００ｎｍ程度の膜厚で全面に堆積する。続いて、ＣＭＰ
法により全面を平坦化する。これにより、メモリセル部
と周辺回路部との段差をなくすことができる。
【０１０１】次に、所望の領域にコンタクト孔を開孔
し、メタル配線３０を形成する。その後、必要に応じ
て、コンタクト及びメタル配線を複数層形成する。さら
にその後、パッシベーション膜の形成、パッドコンタク
トの形成等を行い、ＤＲＡＭを完成させる。
し、メタル配線３０を形成する。その後、必要に応じ
て、コンタクト及びメタル配線を複数層形成する。さら
にその後、パッシベーション膜の形成、パッドコンタク
トの形成等を行い、ＤＲＡＭを完成させる。
【０１０２】このように、本実施形態では、メタルプラ
グの表面にメタルプラグに対して自己整合的にバリアメ
タル層を形成している。特に、バリアメタル層として耐
酸化性に優れたチタンアルミナイトライド（ＴｉＡｌ
Ｎ）やチタンシリコンナイトライド（ＴｉＳｉＮ）など
を用いることにより、優れた効果を得ることができる。
すなわち、ＢＳＴ膜を形成する時の酸素雰囲気での高温
（５００℃程度）工程において、メタルプラグの表面が
酸化されることを防止できる。したがって、プラグとＳ
Ｎ電極との間で良好な電気的接続を得ることができる。
また、メタル膜の酸化による体積膨張によってプラグ膜
がはがれやすくなることを防止することができる。
グの表面にメタルプラグに対して自己整合的にバリアメ
タル層を形成している。特に、バリアメタル層として耐
酸化性に優れたチタンアルミナイトライド（ＴｉＡｌ
Ｎ）やチタンシリコンナイトライド（ＴｉＳｉＮ）など
を用いることにより、優れた効果を得ることができる。
すなわち、ＢＳＴ膜を形成する時の酸素雰囲気での高温
（５００℃程度）工程において、メタルプラグの表面が
酸化されることを防止できる。したがって、プラグとＳ
Ｎ電極との間で良好な電気的接続を得ることができる。
また、メタル膜の酸化による体積膨張によってプラグ膜
がはがれやすくなることを防止することができる。
【０１０３】また、本実施形態では、ＳＮ電極の形成
を、酸素を用いた形成条件で行うことができる。したが
って、ＢＳＴ膜等の信頼性向上に効果があるＲｕＯx 、
ＳｒＲｕＯ3 、ＩｒＯx 、ＣａＲｕＯ3 等の金属酸化物
をＳＮ電極として用いる場合、これらの金属酸化物を形
成する時の成膜条件の幅が広がり、歩留まりを向上させ
ることができる。
を、酸素を用いた形成条件で行うことができる。したが
って、ＢＳＴ膜等の信頼性向上に効果があるＲｕＯx 、
ＳｒＲｕＯ3 、ＩｒＯx 、ＣａＲｕＯ3 等の金属酸化物
をＳＮ電極として用いる場合、これらの金属酸化物を形
成する時の成膜条件の幅が広がり、歩留まりを向上させ
ることができる。
【０１０４】また、ＢＳＴ等のキャパシタ絶縁膜の成膜
時において、酸素分圧及び成膜温度に対する制約が緩和
される。したがって、ＢＳＴ膜の成膜条件及び結晶化ア
ニール条件を最適化することができ、ＢＳＴ膜の特性を
向上させることができる。
時において、酸素分圧及び成膜温度に対する制約が緩和
される。したがって、ＢＳＴ膜の成膜条件及び結晶化ア
ニール条件を最適化することができ、ＢＳＴ膜の特性を
向上させることができる。
【０１０５】また、本実施形態では、ＳＮ電極（Ｒｕ、
ＲｕＯx 、ＳｒＲｕＯ3 、ＩｒＯx 、ＣａＲｕＯ3 等）
を形成するときに、下地のＳｉＯ2 膜も同時に表面処理
される。したがって、ＳＮ電極膜をＣＶＤ法で形成する
時のインキュベーションタイムが揃い、均一なＳＮ電極
膜を全面に形成することができる。
ＲｕＯx 、ＳｒＲｕＯ3 、ＩｒＯx 、ＣａＲｕＯ3 等）
を形成するときに、下地のＳｉＯ2 膜も同時に表面処理
される。したがって、ＳＮ電極膜をＣＶＤ法で形成する
時のインキュベーションタイムが揃い、均一なＳＮ電極
膜を全面に形成することができる。
【０１０６】さらに、バリアメタル層をメタルプラグの
上部表面のみに自己整合的に形成する、特にプラグ材を
窒化してバリアメタル層を形成することにより、工程の
簡略化がはかることができる。
上部表面のみに自己整合的に形成する、特にプラグ材を
窒化してバリアメタル層を形成することにより、工程の
簡略化がはかることができる。
【０１０７】（実施形態６）図２４は、第６の実施形態
に係るスタック型ＤＡＲＭのメモリセルの概略構成を示
す図である。
に係るスタック型ＤＡＲＭのメモリセルの概略構成を示
す図である。
【０１０８】第５の実施形態との違いは、ＳＮ電極の構
造の違いである。すなわち、第５の実施形態ではＳＮ電
極を箱型に形成しているが、本実施形態では溝の側面及
び底面にＳＮ電極を形成している。以下、このような構
造を得るための製造工程を説明する。
造の違いである。すなわち、第５の実施形態ではＳＮ電
極を箱型に形成しているが、本実施形態では溝の側面及
び底面にＳＮ電極を形成している。以下、このような構
造を得るための製造工程を説明する。
【０１０９】第５の実施形態の図１９の工程において溝
の形成及びレジストの除去を行った後、スパッタ法或い
はＣＶＤ法により、ＳＮ電極となるＲｕ膜或いはＲｕＯ
2 膜を堆積する。膜厚は、溝の側面で３０〜４０ｎｍ程
度になるようにする。その後、溝の底部がエッチングさ
れないようにＳＯＧ膜或いはレジストでカバーした状態
で、ＣＭＰ法或いはエッチング法を用いて平坦化処理を
行う。この平坦化処理により、ＳＮ電極２４をＳＮ電極
溝の側面及び底面に選択的に形成することができる。
の形成及びレジストの除去を行った後、スパッタ法或い
はＣＶＤ法により、ＳＮ電極となるＲｕ膜或いはＲｕＯ
2 膜を堆積する。膜厚は、溝の側面で３０〜４０ｎｍ程
度になるようにする。その後、溝の底部がエッチングさ
れないようにＳＯＧ膜或いはレジストでカバーした状態
で、ＣＭＰ法或いはエッチング法を用いて平坦化処理を
行う。この平坦化処理により、ＳＮ電極２４をＳＮ電極
溝の側面及び底面に選択的に形成することができる。
【０１１０】本実施形態では、溝の側面及び底面に選択
的にＳＮ電極を形成するので、メモリセル部と周辺回路
部との間の平坦性を向上させることができる。また、Ｓ
Ｎ電極の側面にＴＥＯＳ等のシリコン酸化膜が接してい
るので、ＳＮ電極の密着性を高めることができる。
的にＳＮ電極を形成するので、メモリセル部と周辺回路
部との間の平坦性を向上させることができる。また、Ｓ
Ｎ電極の側面にＴＥＯＳ等のシリコン酸化膜が接してい
るので、ＳＮ電極の密着性を高めることができる。
【０１１１】（実施形態７）図２５は、第７の実施形態
に係るスタック型ＤＡＲＭのメモリセルの概略構成を示
す図である。本実施形態も第５の実施形態に対してＳＮ
電極の構造が異なっている。
に係るスタック型ＤＡＲＭのメモリセルの概略構成を示
す図である。本実施形態も第５の実施形態に対してＳＮ
電極の構造が異なっている。
【０１１２】本実施形態では、第６の実施形態（図２
４）において、ＳＮ電極２４を形成した後、フッ酸系の
希釈溶液等を用いたウェットエッチングにより、層間絶
縁膜２２を除去する。このウェットエッチングは、シリ
コン窒化膜２１で停止し、ＳＮ電極２４は円筒状に形成
される。
４）において、ＳＮ電極２４を形成した後、フッ酸系の
希釈溶液等を用いたウェットエッチングにより、層間絶
縁膜２２を除去する。このウェットエッチングは、シリ
コン窒化膜２１で停止し、ＳＮ電極２４は円筒状に形成
される。
【０１１３】本実施形態では、円筒状のＳＮ電極の内壁
と外壁の両方をキャパシタ電極として用いることができ
る。したがって、ＳＮ電極の高さを低くすることができ
る。円筒形のＳＮ電極については今までにも提案されて
いるが、本実施形態では、ＳＮ電極２４に用いる材料に
対して密着性のよいバリアメタル層３１の材料を選択で
きるという特徴がある。
と外壁の両方をキャパシタ電極として用いることができ
る。したがって、ＳＮ電極の高さを低くすることができ
る。円筒形のＳＮ電極については今までにも提案されて
いるが、本実施形態では、ＳＮ電極２４に用いる材料に
対して密着性のよいバリアメタル層３１の材料を選択で
きるという特徴がある。
【０１１４】なお、第５、第６及び第７の実施形態で
は、キャパシタ絶縁膜としてＢＳＴ膜を用いたが、高誘
電率を持つ絶縁膜であればよく、ＰＺＴ膜、ＳＴＯ（Ｓ
ｒＴｉＯ3 ）膜、ＢＴＯ（ＢａＴｉＯ3 ）膜、Ｔａ2 Ｏ
5 膜等を用いることも可能である。
は、キャパシタ絶縁膜としてＢＳＴ膜を用いたが、高誘
電率を持つ絶縁膜であればよく、ＰＺＴ膜、ＳＴＯ（Ｓ
ｒＴｉＯ3 ）膜、ＢＴＯ（ＢａＴｉＯ3 ）膜、Ｔａ2 Ｏ
5 膜等を用いることも可能である。
【０１１５】（実施形態８）図２６〜図２９は、第８の
実施形態に係るスタック型ＤＡＲＭの製造工程を示した
工程図である。
実施形態に係るスタック型ＤＡＲＭの製造工程を示した
工程図である。
【０１１６】まず、図２６（ａ）に示すように、不純物
濃度が５×１０15ｃｍ-3程度、（１００）面のＰ型シリ
コン基板４１（或いは、Ｎ型シリコン基板）を用意す
る。続いて、Ｎチャネルトランジスタ領域にはＰウエル
を、Ｐチャネルトランジスタ領域にはＮウエルを形成す
る（図示せず）。続いて、ＲＩＥ法を用いてシリコン基
板４１に溝を堀る。この溝内に絶縁膜を埋め込むことに
より、ＳＴＩ領域４２（トレンチ深さ約０．２μｍ程
度）を形成する。
濃度が５×１０15ｃｍ-3程度、（１００）面のＰ型シリ
コン基板４１（或いは、Ｎ型シリコン基板）を用意す
る。続いて、Ｎチャネルトランジスタ領域にはＰウエル
を、Ｐチャネルトランジスタ領域にはＮウエルを形成す
る（図示せず）。続いて、ＲＩＥ法を用いてシリコン基
板４１に溝を堀る。この溝内に絶縁膜を埋め込むことに
より、ＳＴＩ領域４２（トレンチ深さ約０．２μｍ程
度）を形成する。
【０１１７】次に、トランジスタのゲート絶縁膜４３と
して、厚さ６０ｎｍ程度のシリコン酸化膜を形成し、こ
のゲート絶縁膜４３上に、ゲート電極となる導電膜を形
成する。この導電膜は、メモリセル部ではワード線とな
る。本例では、ゲート電極の構造は、抵抗を小さくする
ために、ポリサイド構造（例えば、ポリＳｉ膜４４とＷ
Ｓｉ2 膜４５の多層膜からなる積層構造、ポリＳｉ膜４
４とＷＳｉ2 膜４５の膜厚はそれぞれ５０ｎｍ程度）と
している。なお、ゲート電極構造としては、ポリＳｉ膜
のみの構造、或いはポリＳｉ膜とＷ膜からなる積層構造
を用いてもよい。
して、厚さ６０ｎｍ程度のシリコン酸化膜を形成し、こ
のゲート絶縁膜４３上に、ゲート電極となる導電膜を形
成する。この導電膜は、メモリセル部ではワード線とな
る。本例では、ゲート電極の構造は、抵抗を小さくする
ために、ポリサイド構造（例えば、ポリＳｉ膜４４とＷ
Ｓｉ2 膜４５の多層膜からなる積層構造、ポリＳｉ膜４
４とＷＳｉ2 膜４５の膜厚はそれぞれ５０ｎｍ程度）と
している。なお、ゲート電極構造としては、ポリＳｉ膜
のみの構造、或いはポリＳｉ膜とＷ膜からなる積層構造
を用いてもよい。
【０１１８】ゲート電極の加工は次のようにして行う。
まず、ゲート電極となる導電膜上にゲートキャップ膜４
６としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成する。
このゲートキャップ膜４６は、後の工程において、ゲー
ト電極に対するエッチングストッパーとなるものであ
る。その後、ゲートキャップ膜４６上にレジストパター
ン（図示せず）を形成し、このレジストパターンをマス
クとしてゲートキャップ膜４６を加工する。さらに、加
工されたゲートキャップ膜４６をマスクとしてゲート電
極の加工を行う。
まず、ゲート電極となる導電膜上にゲートキャップ膜４
６としてシリコン窒化膜（Ｓｉ3 Ｎ4 膜）を形成する。
このゲートキャップ膜４６は、後の工程において、ゲー
ト電極に対するエッチングストッパーとなるものであ
る。その後、ゲートキャップ膜４６上にレジストパター
ン（図示せず）を形成し、このレジストパターンをマス
クとしてゲートキャップ膜４６を加工する。さらに、加
工されたゲートキャップ膜４６をマスクとしてゲート電
極の加工を行う。
【０１１９】次に、ＲＴＯ（Rapid Thermal Oxidatio
n）法により、１０５０℃の酸素雰囲気で、１００秒程
度の急速熱酸化を行ない、いわゆる後酸化膜（図示せ
ず）を形成する。この工程は、ゲート電極と不純物拡散
層（後の工程で形成される）との間の耐圧を向上させる
ために行うものである。次に、ソース／ドレインとなる
ｎ - 不純物拡散層４８を、レジストパターン（図示せ
ず）及びゲート電極４５，キャップ膜４６をマスクとし
て、イオン注入法により形成する。
n）法により、１０５０℃の酸素雰囲気で、１００秒程
度の急速熱酸化を行ない、いわゆる後酸化膜（図示せ
ず）を形成する。この工程は、ゲート電極と不純物拡散
層（後の工程で形成される）との間の耐圧を向上させる
ために行うものである。次に、ソース／ドレインとなる
ｎ - 不純物拡散層４８を、レジストパターン（図示せ
ず）及びゲート電極４５，キャップ膜４６をマスクとし
て、イオン注入法により形成する。
【０１２０】次に、シリコン窒化膜４７（例えば２０ｎ
ｍ程度の膜厚）を、ＬＰ−ＣＶＤ法により全面に堆積す
る。続いて、ＲＩＥ法によってゲート電極の側壁部に、
シリコン窒化膜４７からなる側壁膜を形成する。その
後、シリコン窒化膜（例えば２０ｎｍ程度の膜厚、図示
せず）を、ＬＰ−ＣＶＤ法により全面に堆積する。さら
に、層間絶縁膜４９としてＢＰＳＧ膜を、ＣＶＤ法によ
り約５００ｎｍの厚さで全面に堆積する。その後、ＣＭ
Ｐ（Chemical Mechanical Polish）法により、層間絶縁
膜４９を研磨して平坦化を行う。このとき、ゲートキャ
ップ膜４６上の層間絶縁膜４９の膜厚が１００ｎｍ程度
になるようにする。このＣＭＰ工程により、基板のほぼ
全面が平坦化される。
ｍ程度の膜厚）を、ＬＰ−ＣＶＤ法により全面に堆積す
る。続いて、ＲＩＥ法によってゲート電極の側壁部に、
シリコン窒化膜４７からなる側壁膜を形成する。その
後、シリコン窒化膜（例えば２０ｎｍ程度の膜厚、図示
せず）を、ＬＰ−ＣＶＤ法により全面に堆積する。さら
に、層間絶縁膜４９としてＢＰＳＧ膜を、ＣＶＤ法によ
り約５００ｎｍの厚さで全面に堆積する。その後、ＣＭ
Ｐ（Chemical Mechanical Polish）法により、層間絶縁
膜４９を研磨して平坦化を行う。このとき、ゲートキャ
ップ膜４６上の層間絶縁膜４９の膜厚が１００ｎｍ程度
になるようにする。このＣＭＰ工程により、基板のほぼ
全面が平坦化される。
【０１２１】なお、ソース／ドレインとして、ｎ- 拡散
層４８の他にｎ+ 拡散層を形成してもよい。この場合
は、側壁膜４７を形成した後、レジストマスク、側壁膜
及びゲート電極をマスクにしてシリコン基板にイオン注
入を行い、ｎ+ ソース／ドレイン拡散層を形成する。
層４８の他にｎ+ 拡散層を形成してもよい。この場合
は、側壁膜４７を形成した後、レジストマスク、側壁膜
及びゲート電極をマスクにしてシリコン基板にイオン注
入を行い、ｎ+ ソース／ドレイン拡散層を形成する。
【０１２２】次に、層間絶縁膜４９上にレジスト（図示
せず）を形成し、このレジストをマスクにしてエッチン
グを行い、不純物拡散層４８とビット線及びＳＮ電極と
を接続するためのコンタクトホールを形成する。
せず）を形成し、このレジストをマスクにしてエッチン
グを行い、不純物拡散層４８とビット線及びＳＮ電極と
を接続するためのコンタクトホールを形成する。
【０１２３】このコンタクトホールのエッチングでは、
層間絶縁膜４９に用いたＢＰＳＧ膜とストッパー膜とな
るシリコン窒化膜との間で、エッチングレートが１０程
度以上になるような、高選択比ＲＩＥ法を用いる（ＢＰ
ＳＧ膜のエッチング速度がシリコン窒化膜に比べて１０
倍以上速くなるようにする）。このようなエッチング方
法を用いることにより、ゲート電極４５と後の工程でコ
ンタクトホールに埋め込まれるｎ+ 型ポリＳｉ膜との間
のショートを防ぐことができる。
層間絶縁膜４９に用いたＢＰＳＧ膜とストッパー膜とな
るシリコン窒化膜との間で、エッチングレートが１０程
度以上になるような、高選択比ＲＩＥ法を用いる（ＢＰ
ＳＧ膜のエッチング速度がシリコン窒化膜に比べて１０
倍以上速くなるようにする）。このようなエッチング方
法を用いることにより、ゲート電極４５と後の工程でコ
ンタクトホールに埋め込まれるｎ+ 型ポリＳｉ膜との間
のショートを防ぐことができる。
【０１２４】次に、リン（Ｐ+ ）或いは砒素（Ａｓ+ ）
を不純物としてドーピングしたｎ+型ポリＳｉ膜を、Ｌ
Ｐ−ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ法
或いはエッチバック法により、コンタクトホール内にの
みｎ+ 型ポリＳｉ膜を残し、ポリＳｉプラグ５０を形成
する。このポリＳｉプラグ５０は、ソース／ドレイン拡
散層と電気的に接続され、ＳＮコンタクト及びＢＬコン
タクトとなる。
を不純物としてドーピングしたｎ+型ポリＳｉ膜を、Ｌ
Ｐ−ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ法
或いはエッチバック法により、コンタクトホール内にの
みｎ+ 型ポリＳｉ膜を残し、ポリＳｉプラグ５０を形成
する。このポリＳｉプラグ５０は、ソース／ドレイン拡
散層と電気的に接続され、ＳＮコンタクト及びＢＬコン
タクトとなる。
【０１２５】次に、ＣＶＤ法により、層間絶縁膜５１を
１００ｎｍ程度の厚さで全面に堆積する。続いて、層間
絶縁膜５１に、通常のリソグラフィ法とＲＩＥ法を用い
て、コンタクトホール及び溝を形成する。このコンタク
トホール及び溝に導電材料を埋め込むことにより、ビッ
ト線コンタクト及びビット線（図示せず）を形成する。
これにより、ポリＳｉプラグ（ＢＬコンタクト）とビッ
ト線が電気的に接続される。この工程では、いわゆるデ
ュアル・ダマシン工程を用い、Ｗ膜等を溝等に埋め込む
例を示した。
１００ｎｍ程度の厚さで全面に堆積する。続いて、層間
絶縁膜５１に、通常のリソグラフィ法とＲＩＥ法を用い
て、コンタクトホール及び溝を形成する。このコンタク
トホール及び溝に導電材料を埋め込むことにより、ビッ
ト線コンタクト及びビット線（図示せず）を形成する。
これにより、ポリＳｉプラグ（ＢＬコンタクト）とビッ
ト線が電気的に接続される。この工程では、いわゆるデ
ュアル・ダマシン工程を用い、Ｗ膜等を溝等に埋め込む
例を示した。
【０１２６】その後、エッチングストッパー膜としてシ
リコン窒化膜５３を、５０ｎｍ程度全面に堆積する。こ
のエッチングストッパー膜を平坦化した後、ＴＥＯＳ膜
５４からなる層間絶縁膜を１５０ｎｍ程度堆積する。な
お、層間絶縁膜５４としては、エッチングストッパー膜
となるシリコン窒化膜５３に対して選択的にウェットエ
ッチング可能であればよく、ＴＥＯＳ膜以外の材料（例
えば、ＢＰＳＧ膜やＳＯＧ膜）を用いてもよい。
リコン窒化膜５３を、５０ｎｍ程度全面に堆積する。こ
のエッチングストッパー膜を平坦化した後、ＴＥＯＳ膜
５４からなる層間絶縁膜を１５０ｎｍ程度堆積する。な
お、層間絶縁膜５４としては、エッチングストッパー膜
となるシリコン窒化膜５３に対して選択的にウェットエ
ッチング可能であればよく、ＴＥＯＳ膜以外の材料（例
えば、ＢＰＳＧ膜やＳＯＧ膜）を用いてもよい。
【０１２７】次に、層間絶縁膜５４、エッチングストッ
パー膜５３及び層間絶縁膜５１をＲＩＥ等を用いてエッ
チングすることにより、ポリＳｉプラグ５０に達するコ
ンタクトホールを開口する。その後、ＣＶＤ法などを用
いてタングステン膜５２を全面に堆積する。なお、ここ
ではＷ膜の例を示したが、Ｒｕ膜やＩｒ膜を用いてもよ
い。
パー膜５３及び層間絶縁膜５１をＲＩＥ等を用いてエッ
チングすることにより、ポリＳｉプラグ５０に達するコ
ンタクトホールを開口する。その後、ＣＶＤ法などを用
いてタングステン膜５２を全面に堆積する。なお、ここ
ではＷ膜の例を示したが、Ｒｕ膜やＩｒ膜を用いてもよ
い。
【０１２８】次に、図２６（ｂ）に示すように、ＣＭＰ
法により層間絶縁膜５４上のタングステン膜を除去し、
コンタクトホール内にのみタングステン膜５２を残置さ
せる。
法により層間絶縁膜５４上のタングステン膜を除去し、
コンタクトホール内にのみタングステン膜５２を残置さ
せる。
【０１２９】次に、図２７（ｃ）に示すように、ＲＩＥ
法等を用いてコンタクトホール内のタングステン膜を選
択的にエッチングし（リセス処理）、タングステンプラ
グ５２を形成する。
法等を用いてコンタクトホール内のタングステン膜を選
択的にエッチングし（リセス処理）、タングステンプラ
グ５２を形成する。
【０１３０】次に、図２７（ｄ）に示すように、ＣＶＤ
法を用いてルテニウム（Ｒｕ）膜５５を全面に堆積す
る。ＣＶＤ法の代わりに、スパッタ法やメッキ法等を用
いてもよい。その後、ＣＭＰ法を用いて層間絶縁膜５４
上のルテニウム膜を除去し、ルテニウム膜の一部をコン
タクトホールの上部にのみ残置させ、第１のＳＮ電極５
５を形成する。
法を用いてルテニウム（Ｒｕ）膜５５を全面に堆積す
る。ＣＶＤ法の代わりに、スパッタ法やメッキ法等を用
いてもよい。その後、ＣＭＰ法を用いて層間絶縁膜５４
上のルテニウム膜を除去し、ルテニウム膜の一部をコン
タクトホールの上部にのみ残置させ、第１のＳＮ電極５
５を形成する。
【０１３１】次に、図２８（ｅ）に示すように、エッチ
ングストッパー膜５３上の層間絶縁膜５４を、ＮＨ4 Ｆ
液等の溶液を用いて選択的にエッチングする。この時、
シリコン窒化膜からなるエッチングストッパー膜５３
が、ウェットエッチングのストッパー膜として機能す
る。
ングストッパー膜５３上の層間絶縁膜５４を、ＮＨ4 Ｆ
液等の溶液を用いて選択的にエッチングする。この時、
シリコン窒化膜からなるエッチングストッパー膜５３
が、ウェットエッチングのストッパー膜として機能す
る。
【０１３２】次に、図２８（ｆ）に示すように、第２の
ＳＮ電極となるルテニウム膜５６をＣＶＤ法を用いて全
面に堆積する。ＣＶＤ法の代わりに、スパッタ法やメッ
キ法等を用いてもよい。
ＳＮ電極となるルテニウム膜５６をＣＶＤ法を用いて全
面に堆積する。ＣＶＤ法の代わりに、スパッタ法やメッ
キ法等を用いてもよい。
【０１３３】次に、図２９（ｇ）に示すように、ＲＩＥ
法を用いてルテニウム膜５６をエッチングし、ルテニウ
ム膜５６を第１のＳＮ電極５５の側壁にのみ残す。これ
により、第１のＳＮ電極５５の側壁に第２のＳＮ電極５
６が形成される。
法を用いてルテニウム膜５６をエッチングし、ルテニウ
ム膜５６を第１のＳＮ電極５５の側壁にのみ残す。これ
により、第１のＳＮ電極５５の側壁に第２のＳＮ電極５
６が形成される。
【０１３４】次に、図２９（ｈ）に示すように、キャパ
シタ絶縁膜として（Ｂａ、Ｓｒ）ＴｉＯ3 膜（ＢＳＴ膜
５７）を、ＣＶＤ法により２０ｎｍ程度全面に堆積す
る。続いて、プレート電極５８としてルテニウム膜を全
面に約５０ｎｍ程度堆積する。その後、ＲＩＥ法を用い
てＢＳＴ膜５７及びルテニウム膜５８を加工する。
シタ絶縁膜として（Ｂａ、Ｓｒ）ＴｉＯ3 膜（ＢＳＴ膜
５７）を、ＣＶＤ法により２０ｎｍ程度全面に堆積す
る。続いて、プレート電極５８としてルテニウム膜を全
面に約５０ｎｍ程度堆積する。その後、ＲＩＥ法を用い
てＢＳＴ膜５７及びルテニウム膜５８を加工する。
【０１３５】なお、キャパシタ絶縁膜５７としては、Ｂ
ＳＴに代表されるペロブスカイト型の高誘電率膜以外に
も、Ｔａ2 Ｏ5 などの高誘電体膜を用いることができ
る。また、キャパシタ絶縁膜５７としては、（Ｐｂ、Ｚ
ｎ）ＴｉＯ3 などの強誘電体膜を用いてもよく、さらに
はＳｉ酸化物、Ａｌ酸化物（Ａｌ2 Ｏ3 ）、Ｓｉ窒化物
などを用いてもよい。
ＳＴに代表されるペロブスカイト型の高誘電率膜以外に
も、Ｔａ2 Ｏ5 などの高誘電体膜を用いることができ
る。また、キャパシタ絶縁膜５７としては、（Ｐｂ、Ｚ
ｎ）ＴｉＯ3 などの強誘電体膜を用いてもよく、さらに
はＳｉ酸化物、Ａｌ酸化物（Ａｌ2 Ｏ3 ）、Ｓｉ窒化物
などを用いてもよい。
【０１３６】以上の工程により、第１のＳＮ電極５５、
第２のＳＮ電極５６、キャパシタ絶縁膜５７及びＰＬ電
極５８によってＤＲＡＭのキャパシタが形成される。
第２のＳＮ電極５６、キャパシタ絶縁膜５７及びＰＬ電
極５８によってＤＲＡＭのキャパシタが形成される。
【０１３７】このように、本実施形態によれば、ＳＮ電
極５５及び５６の加工の際に、光リソグラフィ法を用い
ておらず、第１のＳＮ電極５５がタングステンプラグ５
２に対して自己整合的に形成される。したがって、ＳＮ
電極とプラグとの電気的接続を確実にとることができ
る。
極５５及び５６の加工の際に、光リソグラフィ法を用い
ておらず、第１のＳＮ電極５５がタングステンプラグ５
２に対して自己整合的に形成される。したがって、ＳＮ
電極とプラグとの電気的接続を確実にとることができ
る。
【０１３８】また、ＳＮ電極５５がタングステンプラグ
５２に対して自己整合的に形成されるため、プラグ材料
の露出を確実に防ぐことができる。したがって、キャパ
シタ絶縁膜を成膜する際に、プラグが酸化されることを
防止できる。また、プラグ材料とキャパシタ絶縁膜との
接触及びプラグ材料とＰＬ電極との接触を防ぐことがで
きる。
５２に対して自己整合的に形成されるため、プラグ材料
の露出を確実に防ぐことができる。したがって、キャパ
シタ絶縁膜を成膜する際に、プラグが酸化されることを
防止できる。また、プラグ材料とキャパシタ絶縁膜との
接触及びプラグ材料とＰＬ電極との接触を防ぐことがで
きる。
【０１３９】また、ＳＮ電極の加工に光リソグラフィ法
を用いていないため、従来よりも少ない工程数でキャパ
シタを作製することができる。
を用いていないため、従来よりも少ない工程数でキャパ
シタを作製することができる。
【０１４０】さらに、ＳＮ電極の上部コーナーが鋭角で
ないため、上部コーナーでの電界集中を抑えることがで
き、キャパシタ絶縁膜のリーク電流を抑えることができ
る。
ないため、上部コーナーでの電界集中を抑えることがで
き、キャパシタ絶縁膜のリーク電流を抑えることができ
る。
【０１４１】なお、第１及び第２のＳＮ電極としては、
Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｗ膜、ＷＮx 膜、Ｓ
ｒＲｕＯ3 膜、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ
膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜を用いることができる。ま
た、これらの金属の酸化物導電体或いはこれらの金属に
微量な酸素を含む導電体を用いてもよい。
Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｗ膜、ＷＮx 膜、Ｓ
ｒＲｕＯ3 膜、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ
膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜を用いることができる。ま
た、これらの金属の酸化物導電体或いはこれらの金属に
微量な酸素を含む導電体を用いてもよい。
【０１４２】また、これらの電極材料を用いて、第１の
ＳＮ電極材料と第２のＳＮ電極材料を異ならせるように
してもよい。例えば、第１のＳＮ電極材料にはプラグ材
料との間で正常な電気的接合が得られるものを用い、か
つ第２のＳＮ電極材料にはエッチングストッパー膜との
密着性に優れたものを用いるようにする。
ＳＮ電極材料と第２のＳＮ電極材料を異ならせるように
してもよい。例えば、第１のＳＮ電極材料にはプラグ材
料との間で正常な電気的接合が得られるものを用い、か
つ第２のＳＮ電極材料にはエッチングストッパー膜との
密着性に優れたものを用いるようにする。
【０１４３】また、第１のＳＮ電極材料と第２のＳＮ電
極材料が同一であっても、成膜法或いは成膜条件（例え
ば温度や雰囲気）を変えることにより、第１のＳＮ電極
と第２のＳＮ電極とで、結晶構造や組成などを変えるよ
うにしてもよい。
極材料が同一であっても、成膜法或いは成膜条件（例え
ば温度や雰囲気）を変えることにより、第１のＳＮ電極
と第２のＳＮ電極とで、結晶構造や組成などを変えるよ
うにしてもよい。
【０１４４】図３０（ａ）及び（ｂ）は、本実施形態の
変更例を示したものであり、ＳＮ電極部近傍の概略構成
を示した断面図である。
変更例を示したものであり、ＳＮ電極部近傍の概略構成
を示した断面図である。
【０１４５】図２６〜図２９に示した例では、プラグ５
２と第１のＳＮ電極５５との接触面が、エッチングスト
ッパー膜５３より下側になるようにしたが、プラグ５２
と第１のＳＮ電極５５との接触面は、プラグ５２が形成
されるコンタクトホール内であればよい。例えば、プラ
グ５２と第１のＳＮ電極５５との接触面は、図３０
（ａ）に示すようにエッチングストッパー膜５３よりも
上側でもよく、図３０（ｂ）に示すようにエッチングス
トッパー膜５３と同じ高さになるようにしてもよい。プ
ラグ５２と第１のＳＮ電極５５の接触面の高さ位置は、
プラグ材料のリセス処理におけるエッチング量を変える
ことによって調整できる。
２と第１のＳＮ電極５５との接触面が、エッチングスト
ッパー膜５３より下側になるようにしたが、プラグ５２
と第１のＳＮ電極５５との接触面は、プラグ５２が形成
されるコンタクトホール内であればよい。例えば、プラ
グ５２と第１のＳＮ電極５５との接触面は、図３０
（ａ）に示すようにエッチングストッパー膜５３よりも
上側でもよく、図３０（ｂ）に示すようにエッチングス
トッパー膜５３と同じ高さになるようにしてもよい。プ
ラグ５２と第１のＳＮ電極５５の接触面の高さ位置は、
プラグ材料のリセス処理におけるエッチング量を変える
ことによって調整できる。
【０１４６】このように、プラグ５２と第１のＳＮ電極
５５の接触面の高さ位置には自由度があるため、プロセ
スマージンを広げることができる。また、第１のＳＮ電
極５５に貴金属材料に代表される高価な材料を用いる場
合、図３０（ａ）のような構造を用いることにより、第
１のＳＮ電極の総体積を小さくすることができる。
５５の接触面の高さ位置には自由度があるため、プロセ
スマージンを広げることができる。また、第１のＳＮ電
極５５に貴金属材料に代表される高価な材料を用いる場
合、図３０（ａ）のような構造を用いることにより、第
１のＳＮ電極の総体積を小さくすることができる。
【０１４７】また、図３１に示すように、第２のＳＮ電
極５が第１のＳＮ電極５５の側面及び上面を覆うように
してもよい。このような構造は、第１のＳＮ電極５５の
構成材料の酸化物が絶縁物である場合に有効である。こ
の場合、第２のＳＮ電極５６の構成材料としては、その
酸化物が導電性を示す材料を用いるようにする。このよ
うな構成により、キャパシタ絶縁膜の成膜時に第１のＳ
Ｎ電極の酸化を防ぐことができるため、信頼性の高いキ
ャパシタを作製することができる。
極５が第１のＳＮ電極５５の側面及び上面を覆うように
してもよい。このような構造は、第１のＳＮ電極５５の
構成材料の酸化物が絶縁物である場合に有効である。こ
の場合、第２のＳＮ電極５６の構成材料としては、その
酸化物が導電性を示す材料を用いるようにする。このよ
うな構成により、キャパシタ絶縁膜の成膜時に第１のＳ
Ｎ電極の酸化を防ぐことができるため、信頼性の高いキ
ャパシタを作製することができる。
【０１４８】また、図３２に示すように、第２のＳＮ電
極５６の幅ｘ及び第１のＳＮ電極５５の上面からエッチ
ングストッパー膜５３までの距離ｙを変化させることに
より、キャパシタの電荷蓄積領域の面積を変化させるこ
とができる。
極５６の幅ｘ及び第１のＳＮ電極５５の上面からエッチ
ングストッパー膜５３までの距離ｙを変化させることに
より、キャパシタの電荷蓄積領域の面積を変化させるこ
とができる。
【０１４９】なお、エッチングストッパー膜５３は必ず
しも設ける必要はなく、これを省略してさらに工程数を
削減することも可能である。
しも設ける必要はなく、これを省略してさらに工程数を
削減することも可能である。
【０１５０】（実施形態９）図３３〜図３４は、本発明
の第９の実施形態に係るスタック型ＤＡＲＭの製造工程
を示した工程図である。途中の工程までは、第８の実施
形態で説明した図２８（ｅ）の工程と同様であり、図３
３（ａ）が図２８（ｅ）に対応している。
の第９の実施形態に係るスタック型ＤＡＲＭの製造工程
を示した工程図である。途中の工程までは、第８の実施
形態で説明した図２８（ｅ）の工程と同様であり、図３
３（ａ）が図２８（ｅ）に対応している。
【０１５１】図３３（ａ）の工程の後、図３３（ｂ）に
示すように、ＴＥＯＳ膜５９等のシリコン酸化膜をＣＶ
Ｄ法によって全面に堆積する。その後、光リソグラフィ
法及びＲＩＥ法などを用いて、ＴＥＯＳ膜５９に溝を形
成する。
示すように、ＴＥＯＳ膜５９等のシリコン酸化膜をＣＶ
Ｄ法によって全面に堆積する。その後、光リソグラフィ
法及びＲＩＥ法などを用いて、ＴＥＯＳ膜５９に溝を形
成する。
【０１５２】次に、図３４（ｃ）に示すように、Ｒｕ膜
をＣＶＤ法を用いて全面に堆積し、ＣＭＰ法を用いてＴ
ＥＯＳ膜５９上のＲｕ膜を除去する。その後、ＴＥＯＳ
膜５９をＮＨ4 Ｆ液等の溶液を用いて選択的にエッチン
グすることにより、第２のＳＮ電極６０を形成する。
をＣＶＤ法を用いて全面に堆積し、ＣＭＰ法を用いてＴ
ＥＯＳ膜５９上のＲｕ膜を除去する。その後、ＴＥＯＳ
膜５９をＮＨ4 Ｆ液等の溶液を用いて選択的にエッチン
グすることにより、第２のＳＮ電極６０を形成する。
【０１５３】次に、図３４（ｄ）に示すように、キャパ
シタ絶縁膜５７としてＢＳＴ膜をＣＶＤ法を用いて全面
に堆積する。さらに、キャパシタ絶縁膜５７上に、ＰＬ
電極５８としてＲｕ膜を堆積する。その後、ＲＩＥ法を
用いてこれらの膜を加工することによりキャパシタセル
が形成される。
シタ絶縁膜５７としてＢＳＴ膜をＣＶＤ法を用いて全面
に堆積する。さらに、キャパシタ絶縁膜５７上に、ＰＬ
電極５８としてＲｕ膜を堆積する。その後、ＲＩＥ法を
用いてこれらの膜を加工することによりキャパシタセル
が形成される。
【０１５４】本実施形態でも、第８の実施形態と同様の
効果を得ることができる。さらに、本実施形態では、第
２のＳＮ電極を所望の形状に加工することができるいう
メリットがある。
効果を得ることができる。さらに、本実施形態では、第
２のＳＮ電極を所望の形状に加工することができるいう
メリットがある。
【０１５５】（実施形態１０）図３５〜図３６は、本発
明の第１０の実施形態に係るスタック型ＤＡＲＭの製造
工程を示した工程図である。途中の工程までは、第８の
実施形態で説明した図２７（ｃ）までの工程と同様であ
る。
明の第１０の実施形態に係るスタック型ＤＡＲＭの製造
工程を示した工程図である。途中の工程までは、第８の
実施形態で説明した図２７（ｃ）までの工程と同様であ
る。
【０１５６】図２７（ｃ）の工程の後、図３５（ａ）に
示すように、ＴＥＯＳ膜６１（図２６（ｃ）のＴＥＯＳ
膜５４に対応）を、第２のＳＮ電極に対応した形状に加
工して溝を形成する。続いて、全面にＳＮ電極となるＲ
ｕ膜６２をＣＶＤ法によって堆積する。
示すように、ＴＥＯＳ膜６１（図２６（ｃ）のＴＥＯＳ
膜５４に対応）を、第２のＳＮ電極に対応した形状に加
工して溝を形成する。続いて、全面にＳＮ電極となるＲ
ｕ膜６２をＣＶＤ法によって堆積する。
【０１５７】次に、図３５（ｂ）に示すように、ＣＭＰ
法を用いて余分なＲｕ膜６２を除去し、ＳＮ電極を形成
する。
法を用いて余分なＲｕ膜６２を除去し、ＳＮ電極を形成
する。
【０１５８】次に、図３６（ｃ）に示すように、エッチ
ングストッパー膜５３上のＴＥＯＳ膜６１を適当なエッ
チング溶液を用いて除去する。
ングストッパー膜５３上のＴＥＯＳ膜６１を適当なエッ
チング溶液を用いて除去する。
【０１５９】次に、図３６（ｄ）に示すように、キャパ
シタ絶縁膜５７としてＢＳＴ膜をＣＶＤ法を用いて全面
に堆積する。さらに、キャパシタ絶縁膜５７上に、ＰＬ
電極５８としてＲｕ膜を堆積する。その後、ＲＩＥ法を
用いてこれらの膜を加工することによりキャパシタセル
が形成される。
シタ絶縁膜５７としてＢＳＴ膜をＣＶＤ法を用いて全面
に堆積する。さらに、キャパシタ絶縁膜５７上に、ＰＬ
電極５８としてＲｕ膜を堆積する。その後、ＲＩＥ法を
用いてこれらの膜を加工することによりキャパシタセル
が形成される。
【０１６０】このように、本実施形態によれば、ＳＮ電
極６２の下部構成部がプラグ５２に対して自己整合的に
形成されるため、ＳＮ電極とプラグとの電気的接続を確
実にとることができる。また、ＳＮ電極の下部構成部が
プラグに対して自己整合的に形成されるため、プラグ材
料の露出を防ぐことができ、キャパシタ絶縁膜を成膜す
る際にプラグが酸化されることを防止することができ
る。
極６２の下部構成部がプラグ５２に対して自己整合的に
形成されるため、ＳＮ電極とプラグとの電気的接続を確
実にとることができる。また、ＳＮ電極の下部構成部が
プラグに対して自己整合的に形成されるため、プラグ材
料の露出を防ぐことができ、キャパシタ絶縁膜を成膜す
る際にプラグが酸化されることを防止することができ
る。
【０１６１】さらに、本実施形態では、ＳＮ電極６２を
プラグ５２が形成されているコンタクトホール内及びＴ
ＥＯＳ膜６１の溝内に連続膜として一体に埋め込むの
で、ＳＮ電極の強度を向上させることができる。
プラグ５２が形成されているコンタクトホール内及びＴ
ＥＯＳ膜６１の溝内に連続膜として一体に埋め込むの
で、ＳＮ電極の強度を向上させることができる。
【０１６２】（実施形態１１）図３７〜図３９は、本発
明の第１１の実施形態に係るスタック型ＤＡＲＭの製造
工程を示した工程図である。図３７（ａ）の途中の工程
までは、第８の実施形態の図２６（ａ）に示した工程の
途中までと同様である。
明の第１１の実施形態に係るスタック型ＤＡＲＭの製造
工程を示した工程図である。図３７（ａ）の途中の工程
までは、第８の実施形態の図２６（ａ）に示した工程の
途中までと同様である。
【０１６３】第８の実施形態と同様の工程により、ポリ
Ｓｉプラグ５０等を形成した後、ＣＶＤ法により、層間
絶縁膜７１としてＢＰＳＧ膜を、３００ｎｍ程度の厚さ
で、ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ時
のエッチングストッパーとして、シリコン窒化膜（層間
絶縁膜７２）を、５０ｎｍ程度、ＣＶＤ法により堆積す
る。
Ｓｉプラグ５０等を形成した後、ＣＶＤ法により、層間
絶縁膜７１としてＢＰＳＧ膜を、３００ｎｍ程度の厚さ
で、ＣＶＤ法により全面に堆積する。続いて、ＣＭＰ時
のエッチングストッパーとして、シリコン窒化膜（層間
絶縁膜７２）を、５０ｎｍ程度、ＣＶＤ法により堆積す
る。
【０１６４】次に、層間絶縁膜７１及び７２に、通常の
リソグラフィ法とＲＩＥ法を用いて、コンタクトホール
及び溝（図示せず）を形成する。このコンタクトホール
及び溝に導電材料を埋め込むことにより、ビット線コン
タクト及びビット線が形成される。このビット線コンタ
クト及びビット線より、ポリＳｉプラグ５０（ＢＬプラ
グ）とビット線が電気的に接続される。このビット線コ
ンタクト及びビット線の形成には、いわゆるデュアル・
ダマシン（dual damascene）工程を用い、Ｗ膜等をライ
ン状の溝（深さ３５０ｎｍ程度）に埋め込む。
リソグラフィ法とＲＩＥ法を用いて、コンタクトホール
及び溝（図示せず）を形成する。このコンタクトホール
及び溝に導電材料を埋め込むことにより、ビット線コン
タクト及びビット線が形成される。このビット線コンタ
クト及びビット線より、ポリＳｉプラグ５０（ＢＬプラ
グ）とビット線が電気的に接続される。このビット線コ
ンタクト及びビット線の形成には、いわゆるデュアル・
ダマシン（dual damascene）工程を用い、Ｗ膜等をライ
ン状の溝（深さ３５０ｎｍ程度）に埋め込む。
【０１６５】次に、溝中に埋め込んだＷ膜等を例えば１
００ｎｍ程度エッチングする。続いて、全面にＳｉＮ膜
を厚さ３００ｎｍ程度堆積する。さらに、ＣＭＰ法或い
はＣＤＥ法により、ビット線となるＷ膜等上にのみＳｉ
Ｎ膜（図示せず）を選択的に埋め込む。
００ｎｍ程度エッチングする。続いて、全面にＳｉＮ膜
を厚さ３００ｎｍ程度堆積する。さらに、ＣＭＰ法或い
はＣＤＥ法により、ビット線となるＷ膜等上にのみＳｉ
Ｎ膜（図示せず）を選択的に埋め込む。
【０１６６】次に、通常のリソグラフィ法とＲＩＥ法を
用いて、層間絶縁膜７１及び７２に、ポリＳｉプラグ５
０（ＳＮプラグ）に達するコンタクトホールを形成す
る。続いて、例えばＷ膜／ＴｉＮ膜／Ｔｉ膜の積層膜を
全面に堆積する。続いて、ＣＭＰ法などにより層間絶縁
膜７２上のＷ膜／ＴｉＮ膜／Ｔｉ膜を除去して、コンタ
クトホール内にのみＷ膜／ＴｉＮ膜／Ｔｉ膜を埋め込む
（以下、コンタクトホール内に埋め込まれたＷ膜／Ｔｉ
Ｎ膜／Ｔｉ膜を、Ｗプラグと略する）。このＷプラグ７
３は、ＳＮプラグ５０を介してソース／ドレイン拡散層
と電気的に接続される。この段階では、メモリセル部は
平坦になっている。
用いて、層間絶縁膜７１及び７２に、ポリＳｉプラグ５
０（ＳＮプラグ）に達するコンタクトホールを形成す
る。続いて、例えばＷ膜／ＴｉＮ膜／Ｔｉ膜の積層膜を
全面に堆積する。続いて、ＣＭＰ法などにより層間絶縁
膜７２上のＷ膜／ＴｉＮ膜／Ｔｉ膜を除去して、コンタ
クトホール内にのみＷ膜／ＴｉＮ膜／Ｔｉ膜を埋め込む
（以下、コンタクトホール内に埋め込まれたＷ膜／Ｔｉ
Ｎ膜／Ｔｉ膜を、Ｗプラグと略する）。このＷプラグ７
３は、ＳＮプラグ５０を介してソース／ドレイン拡散層
と電気的に接続される。この段階では、メモリセル部は
平坦になっている。
【０１６７】次に、図３７（ｂ）に示すように、全面に
膜厚２０ｎｍ程度のシリコン窒化膜７４を堆積する。さ
らに、このシリコン窒化膜７４上に、膜厚３００ｎｍ程
度のＴＥＯＳ酸化膜７５を堆積する。
膜厚２０ｎｍ程度のシリコン窒化膜７４を堆積する。さ
らに、このシリコン窒化膜７４上に、膜厚３００ｎｍ程
度のＴＥＯＳ酸化膜７５を堆積する。
【０１６８】次に、図３７（ｃ）に示すように、ＳＮ電
極を形成する領域が穴パターンとなっているレジスト
（図示せず）をマスクとして、シリコン窒化膜７４及び
ＴＥＯＳ酸化膜７５をエッチングし、Ｗプラグ７３の表
面を露出させる。
極を形成する領域が穴パターンとなっているレジスト
（図示せず）をマスクとして、シリコン窒化膜７４及び
ＴＥＯＳ酸化膜７５をエッチングし、Ｗプラグ７３の表
面を露出させる。
【０１６９】次に、図３８（ｄ）に示すように、露出し
たＷプラグ７３の上部領域を１００ｎｍ程度エッチング
し、Ｗプラグ７３の表面を後退させる（リセス処理）。
たＷプラグ７３の上部領域を１００ｎｍ程度エッチング
し、Ｗプラグ７３の表面を後退させる（リセス処理）。
【０１７０】次に、図３８（ｅ）に示すように、スパッ
タリング法或いはＣＶＤ法により、ＳＮ電極材料となる
Ｒｕ膜７６を、４００ｎｍ程度の膜厚で堆積する。
タリング法或いはＣＶＤ法により、ＳＮ電極材料となる
Ｒｕ膜７６を、４００ｎｍ程度の膜厚で堆積する。
【０１７１】次に、図３８（ｆ）に示すように、ＣＭＰ
法或いはエッチバック法により平坦化処理を行い、ＳＮ
電極７６を形成する。
法或いはエッチバック法により平坦化処理を行い、ＳＮ
電極７６を形成する。
【０１７２】なお、ここではＳＮ電極７６の材料として
Ｒｕ膜を用いたが、ＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ
膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜、ペ
ロブスカイト結晶構造を持った金属酸化膜（例えばＳＲ
Ｏ（ＳｒＲｕＯ3 ）膜）などを用いてもよい。また、こ
れらの金属膜のグレインを他の金属膜（例えばＲｈ或い
はＩｒ）でスタッフィングしたような膜を用いてもよ
い。
Ｒｕ膜を用いたが、ＲｕＯ2 膜、Ｐｔ膜、Ｒｅ膜、Ｏｓ
膜、Ｐｄ膜、Ｒｈ膜、Ａｕ膜、Ｉｒ膜、ＩｒＯ2 膜、ペ
ロブスカイト結晶構造を持った金属酸化膜（例えばＳＲ
Ｏ（ＳｒＲｕＯ3 ）膜）などを用いてもよい。また、こ
れらの金属膜のグレインを他の金属膜（例えばＲｈ或い
はＩｒ）でスタッフィングしたような膜を用いてもよ
い。
【０１７３】次に、図３９（ｇ）に示すように、周辺回
路部等をレジスト（図示せず）で覆い、ＴＥＯＳ酸化膜
７５をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて
選択的に除去する。この時、ＴＥＯＳ酸化膜７５の下の
ＳｉＮ膜７４によってエッチングをストップさせること
ができる。このエッチング処理により、メモリセル部の
ＳＮ電極７６表面の高さと、メモリセル部以外のＴＥＯ
Ｓ酸化膜７５の表面の高さをそろえることができる。し
たがって、メモリセル領域とメモリセル領域以外の領域
との間の段差をほぼなくすことができる。
路部等をレジスト（図示せず）で覆い、ＴＥＯＳ酸化膜
７５をＮＨ4 Ｆ液等のウェットエッチング溶液を用いて
選択的に除去する。この時、ＴＥＯＳ酸化膜７５の下の
ＳｉＮ膜７４によってエッチングをストップさせること
ができる。このエッチング処理により、メモリセル部の
ＳＮ電極７６表面の高さと、メモリセル部以外のＴＥＯ
Ｓ酸化膜７５の表面の高さをそろえることができる。し
たがって、メモリセル領域とメモリセル領域以外の領域
との間の段差をほぼなくすことができる。
【０１７４】ＳＮ電極７６の側面は、ＴＥＯＳ酸化膜７
５をエッチングすることによって得られた溝の側面が転
写されたものである。したがって、平滑なＴＥＯＳ酸化
膜７５のエッチング面がＳＮ電極に転写されることにな
り、ＳＮ電極の側面を平滑にすることができる。金属材
料をエッチングしてＳＮ電極を形成する場合には、エッ
チング面の制御が難しいため、平滑なＳＮ電極の側面を
得ることは困難である。本例では、ＳＮ電極の側面を平
滑化することができるので、ＳＮ電極の側面の荒れによ
る電界集中を抑制することができる。したがって、キャ
パシタ絶縁膜のリーク電流の増加を抑えることができ
る。
５をエッチングすることによって得られた溝の側面が転
写されたものである。したがって、平滑なＴＥＯＳ酸化
膜７５のエッチング面がＳＮ電極に転写されることにな
り、ＳＮ電極の側面を平滑にすることができる。金属材
料をエッチングしてＳＮ電極を形成する場合には、エッ
チング面の制御が難しいため、平滑なＳＮ電極の側面を
得ることは困難である。本例では、ＳＮ電極の側面を平
滑化することができるので、ＳＮ電極の側面の荒れによ
る電界集中を抑制することができる。したがって、キャ
パシタ絶縁膜のリーク電流の増加を抑えることができ
る。
【０１７５】次に、図３９（ｈ）に示すように、キャパ
シタ絶縁膜となるＢＳＴ膜７７を、ＣＶＤ法により全面
に２０ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ
膜７７上に、キャパシタの上部電極（プレート電極）と
なるＳＲＯ膜７８を、ＣＶＤ法により全面に４０ｎｍ程
度の膜厚で堆積する。さらに、このＳＲＯ膜７８膜上
に、キャップ膜となるＴｉＮ膜等（図示せず）を、スパ
ッタ法により５０ｎｍ程度の膜厚で形成する。その後、
プレート電極７８及びキャップ膜を、通常のリソグラフ
ィ法とＲＩＥ法を用いてパターニングする。
シタ絶縁膜となるＢＳＴ膜７７を、ＣＶＤ法により全面
に２０ｎｍ程度の膜厚で堆積する。続いて、このＢＳＴ
膜７７上に、キャパシタの上部電極（プレート電極）と
なるＳＲＯ膜７８を、ＣＶＤ法により全面に４０ｎｍ程
度の膜厚で堆積する。さらに、このＳＲＯ膜７８膜上
に、キャップ膜となるＴｉＮ膜等（図示せず）を、スパ
ッタ法により５０ｎｍ程度の膜厚で形成する。その後、
プレート電極７８及びキャップ膜を、通常のリソグラフ
ィ法とＲＩＥ法を用いてパターニングする。
【０１７６】なお、プレート電極７８として、ＳＲＯ膜
の他、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ
膜、Ｒｈ膜、Ａｕ膜等の貴金属膜を用いることが可能で
ある。また、これらの貴金属の金属酸化膜を用いること
も可能である。さらに、ペロブスカイト型の金属酸化膜
を用いることも可能である。
の他、Ｒｕ膜、Ｐｔ膜、Ｒｅ膜、Ｉｒ膜、Ｏｓ膜、Ｐｄ
膜、Ｒｈ膜、Ａｕ膜等の貴金属膜を用いることが可能で
ある。また、これらの貴金属の金属酸化膜を用いること
も可能である。さらに、ペロブスカイト型の金属酸化膜
を用いることも可能である。
【０１７７】その後、図示しないが、プラズマＴＥＯＳ
酸化膜などの層間絶縁膜を、ＣＶＤ法により４００ｎｍ
程度の膜厚で全面に堆積する。さらに、ＣＭＰ法により
全面を平坦化する。これにより、メモリセル部と周辺回
路部との段差をなくすことができる。さらに、所望の領
域にコンタクト孔を開口し、メタル配線を形成する。そ
の後、必要に応じて、コンタクト及びメタル配線を複数
層形成する。さらにその後、パッシベーション膜の形
成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成
させる。
酸化膜などの層間絶縁膜を、ＣＶＤ法により４００ｎｍ
程度の膜厚で全面に堆積する。さらに、ＣＭＰ法により
全面を平坦化する。これにより、メモリセル部と周辺回
路部との段差をなくすことができる。さらに、所望の領
域にコンタクト孔を開口し、メタル配線を形成する。そ
の後、必要に応じて、コンタクト及びメタル配線を複数
層形成する。さらにその後、パッシベーション膜の形
成、パッドコンタクトの形成等を行い、ＤＲＡＭを完成
させる。
【０１７８】本実施形態によっても、第１０の実施形態
と同様の効果を得ることができる。さらに、本実施形態
では、ＳＮ電極の上部構成部の底部近傍の側面に絶縁膜
が接しているため、この部分での電界集中を抑えること
ができ、キャパシタのリーク電流を低減することができ
る。
と同様の効果を得ることができる。さらに、本実施形態
では、ＳＮ電極の上部構成部の底部近傍の側面に絶縁膜
が接しているため、この部分での電界集中を抑えること
ができ、キャパシタのリーク電流を低減することができ
る。
【０１７９】（実施形態１２）図４０は、本発明の第１
２の実施形態に係るスタック型ＤＡＲＭの製造工程を示
した工程図である。基本的な製造工程は、図３７〜図３
９に示した第１１の実施形態と類似している。
２の実施形態に係るスタック型ＤＡＲＭの製造工程を示
した工程図である。基本的な製造工程は、図３７〜図３
９に示した第１１の実施形態と類似している。
【０１８０】第１１の実施形態では、図３７（ｃ）の工
程において、ＳＮ電極等の穴をほぼ垂直に形成した。本
実施形態では、図４０（ａ）に示すように、ＲＩＥ条件
を適当に選択することにより、穴の側面が順テーパーと
なるようにしている。その後の工程は、第１１の実施形
態と同様である。すなわち、リセスエッチングによりＷ
プラグ７３の表面を後退させ（図４０（ｂ））、その
後、ＳＮ電極７６を形成している（図４０（ｃ））。
程において、ＳＮ電極等の穴をほぼ垂直に形成した。本
実施形態では、図４０（ａ）に示すように、ＲＩＥ条件
を適当に選択することにより、穴の側面が順テーパーと
なるようにしている。その後の工程は、第１１の実施形
態と同様である。すなわち、リセスエッチングによりＷ
プラグ７３の表面を後退させ（図４０（ｂ））、その
後、ＳＮ電極７６を形成している（図４０（ｃ））。
【０１８１】本実施形態では、ＳＮ電極の側面を逆テー
パーにすることにより、ＳＮ電極どうしのショートをさ
けながら、ＳＮ電極の表面積を大きくすることができ
る。
パーにすることにより、ＳＮ電極どうしのショートをさ
けながら、ＳＮ電極の表面積を大きくすることができ
る。
【０１８２】（実施形態１３）図４１は、本発明の第１
３の実施形態に係るスタック型ＤＡＲＭの製造工程を示
した工程図である。基本的な製造工程は、図３７〜図３
９に示した第１１の実施形態と類似している。
３の実施形態に係るスタック型ＤＡＲＭの製造工程を示
した工程図である。基本的な製造工程は、図３７〜図３
９に示した第１１の実施形態と類似している。
【０１８３】第１１の実施形態では、図３７（ｃ）の工
程において、ＳＮ電極等の穴をほぼ垂直に形成した。本
実施形態では、図４１（ａ）に示すように、穴の側面が
逆テーパーとなるようにしている。逆テーパー形状は、
例えばＲＩＥ法とＣＤＥ法を組み合わせる（さらにウエ
ットエッチング法を組み合わせてもよい。）ことにより
得られる。その後の工程は、第１１の実施形態と同様で
ある。すなわち、リセスエッチングによりＷプラグ７３
の表面を後退させ（図４１（ｂ））、その後、ＳＮ電極
７６を形成している（図４１（ｃ））。
程において、ＳＮ電極等の穴をほぼ垂直に形成した。本
実施形態では、図４１（ａ）に示すように、穴の側面が
逆テーパーとなるようにしている。逆テーパー形状は、
例えばＲＩＥ法とＣＤＥ法を組み合わせる（さらにウエ
ットエッチング法を組み合わせてもよい。）ことにより
得られる。その後の工程は、第１１の実施形態と同様で
ある。すなわち、リセスエッチングによりＷプラグ７３
の表面を後退させ（図４１（ｂ））、その後、ＳＮ電極
７６を形成している（図４１（ｃ））。
【０１８４】本実施形態では、ＳＮ電極の側面を順テー
パーにすることにより、ＳＮ電極の表面積を大きくする
ことができる。また、ＳＮ電極の上部構成部の底部近傍
の側面は鋭角になっているが、この部分には絶縁膜が接
しているため、この部分での電界集中を抑えることがで
きる。
パーにすることにより、ＳＮ電極の表面積を大きくする
ことができる。また、ＳＮ電極の上部構成部の底部近傍
の側面は鋭角になっているが、この部分には絶縁膜が接
しているため、この部分での電界集中を抑えることがで
きる。
【０１８５】（実施形態１４）図４２は、本発明の第１
４の実施形態に係るスタック型ＤＡＲＭの製造工程を示
した工程図である。基本的な製造工程は、図３７〜図３
９に示した第１１の実施形態と類似している。
４の実施形態に係るスタック型ＤＡＲＭの製造工程を示
した工程図である。基本的な製造工程は、図３７〜図３
９に示した第１１の実施形態と類似している。
【０１８６】本実施形態では、シリコン窒化膜７２上
に、直接ＴＥＯＳ酸化膜７５を形成する。その後、リセ
スエッチングによりＷプラグ７３の表面を後退させる工
程において、シリコン窒化膜７２の表面も後退させる
（図４２（ａ））。その後の工程は、第１１の実施形態
と同様であり、ＳＮ電極７６の形成等を行う（図４２
（ｂ））。
に、直接ＴＥＯＳ酸化膜７５を形成する。その後、リセ
スエッチングによりＷプラグ７３の表面を後退させる工
程において、シリコン窒化膜７２の表面も後退させる
（図４２（ａ））。その後の工程は、第１１の実施形態
と同様であり、ＳＮ電極７６の形成等を行う（図４２
（ｂ））。
【０１８７】本実施形態においても、ＳＮ電極の上部構
成部の底部近傍の側面に絶縁膜が接しているため、この
部分での電界集中を抑えることができる。
成部の底部近傍の側面に絶縁膜が接しているため、この
部分での電界集中を抑えることができる。
【０１８８】（実施形態１５）図４３は、本発明の第１
５の実施形態に係るスタック型ＤＡＲＭの製造工程を示
した工程図である。基本的な製造工程は、図３７〜図３
９に示した第１１の実施形態と類似している。
５の実施形態に係るスタック型ＤＡＲＭの製造工程を示
した工程図である。基本的な製造工程は、図３７〜図３
９に示した第１１の実施形態と類似している。
【０１８９】本実施形態でも、第１４の実施形態と同
様、シリコン窒化膜７２上に、直接ＴＥＯＳ酸化膜７５
を形成する。その後、リセスエッチングによりＷプラグ
７３の表面を後退させる工程において、シリコン窒化膜
７２の露出部分を全て除去する（図４３（ａ））。その
後の工程は、第１１の実施形態と同様であり、第１のＳ
Ｎ電極７６の形成等を行う（図４３（ｂ））。
様、シリコン窒化膜７２上に、直接ＴＥＯＳ酸化膜７５
を形成する。その後、リセスエッチングによりＷプラグ
７３の表面を後退させる工程において、シリコン窒化膜
７２の露出部分を全て除去する（図４３（ａ））。その
後の工程は、第１１の実施形態と同様であり、第１のＳ
Ｎ電極７６の形成等を行う（図４３（ｂ））。
【０１９０】本実施形態においても、ＳＮ電極の上部構
成部の底部近傍の側面に絶縁膜が接しているため、この
部分での電界集中を抑えることができる。
成部の底部近傍の側面に絶縁膜が接しているため、この
部分での電界集中を抑えることができる。
【０１９１】なお、上記第８〜第１５の実施形態におい
て、プラグとＳＮ電極との間にバリアメタル層として、
ＴｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜
を形成してもよい。また、バリアメタル層として、Ｗ
膜、Ｎｂ膜又はＴｉ膜等を用いてもよい。また、これら
の金属のシリサイド膜や窒化物膜（例えばＷＮ膜等）を
形成してもよい。さらに、バリアメタル層としてＲｕ膜
を用いてもよい。バリアメタル層は、プラグが形成され
ている溝の内部に埋め込み形成される。
て、プラグとＳＮ電極との間にバリアメタル層として、
ＴｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜
を形成してもよい。また、バリアメタル層として、Ｗ
膜、Ｎｂ膜又はＴｉ膜等を用いてもよい。また、これら
の金属のシリサイド膜や窒化物膜（例えばＷＮ膜等）を
形成してもよい。さらに、バリアメタル層としてＲｕ膜
を用いてもよい。バリアメタル層は、プラグが形成され
ている溝の内部に埋め込み形成される。
【０１９２】また、上記各実施形態では、キャパシタ絶
縁膜としてＢＳＴ膜を用いたが、高誘電率を持つ絶縁膜
であればよい。例えば、ＰＺＴ膜、ＳＴＯ膜、Ｔａ2 Ｏ
5 膜等を用いてもよい。ＢＳＴ膜としては、エピタキシ
ャルＢＳＴ膜を用いることも可能である。
縁膜としてＢＳＴ膜を用いたが、高誘電率を持つ絶縁膜
であればよい。例えば、ＰＺＴ膜、ＳＴＯ膜、Ｔａ2 Ｏ
5 膜等を用いてもよい。ＢＳＴ膜としては、エピタキシ
ャルＢＳＴ膜を用いることも可能である。
【０１９３】以上、本発明の実施形態について説明した
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施することが可能である。
が、本発明はこれらの実施形態に限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施することが可能である。
【０１９４】
【発明の効果】本発明によれば、キャパシタの下部電極
等を改良することにより、キャパシタのリーク電流の低
減やキャパシタ容量の増大等をはかることができ、信頼
性や特性に優れた半導体装置を得ることができる。
等を改良することにより、キャパシタのリーク電流の低
減やキャパシタ容量の増大等をはかることができ、信頼
性や特性に優れた半導体装置を得ることができる。
【図１】本発明の第１の実施形態に係る製造工程の一部
についてその平面構成及び断面構成を示した図。
についてその平面構成及び断面構成を示した図。
【図２】本発明の第１の実施形態に係る製造工程の一部
についてその平面構成及び断面構成を示した図。
についてその平面構成及び断面構成を示した図。
【図３】本発明の第１の実施形態に係る製造工程の一部
についてその平面構成及び断面構成を示した図。
についてその平面構成及び断面構成を示した図。
【図４】本発明の第１の実施形態に係る製造工程の一部
についてその平面構成及び断面構成を示した図。
についてその平面構成及び断面構成を示した図。
【図５】本発明の第１の実施形態に係る製造工程の一部
についてその平面構成及び断面構成を示した図。
についてその平面構成及び断面構成を示した図。
【図６】本発明の第１の実施形態に係る製造工程の一部
についてその平面構成及び断面構成を示した図。
についてその平面構成及び断面構成を示した図。
【図７】本発明の第１の実施形態に係る製造工程の一部
についてその平面構成及び断面構成を示した図。
についてその平面構成及び断面構成を示した図。
【図８】本発明の第１の実施形態に係る製造工程の一部
についてその平面構成及び断面構成を示した図。
についてその平面構成及び断面構成を示した図。
【図９】本発明の第１の実施形態に係る製造工程の一部
についてその平面構成及び断面構成を示した図。
についてその平面構成及び断面構成を示した図。
【図１０】本発明の第１の実施形態に係る製造工程の一
部についてその平面構成及び断面構成を示した図。
部についてその平面構成及び断面構成を示した図。
【図１１】本発明の第１の実施形態に係る製造工程の一
部についてその平面構成及び断面構成を示した図。
部についてその平面構成及び断面構成を示した図。
【図１２】従来技術を用いた場合の問題点について示し
た図。
た図。
【図１３】従来技術を用いた場合の問題点について示し
た図。
た図。
【図１４】本発明の第２の実施形態についてその主要な
製造工程について示した図。
製造工程について示した図。
【図１５】本発明の第３の実施形態についてその主要な
製造工程について示した図。
製造工程について示した図。
【図１６】本発明の第４の実施形態についてその主要な
製造工程について示した図。
製造工程について示した図。
【図１７】本発明の第４の実施形態についてその主要な
製造工程について示した図。
製造工程について示した図。
【図１８】本発明の第５の実施形態に係る製造工程の一
部についてその平面構成及び断面構成を示した図。
部についてその平面構成及び断面構成を示した図。
【図１９】本発明の第５の実施形態に係る製造工程の一
部についてその平面構成及び断面構成を示した図。
部についてその平面構成及び断面構成を示した図。
【図２０】本発明の第５の実施形態に係る製造工程の一
部についてその平面構成及び断面構成を示した図。
部についてその平面構成及び断面構成を示した図。
【図２１】本発明の第５の実施形態に係る製造工程の一
部についてその平面構成及び断面構成を示した図。
部についてその平面構成及び断面構成を示した図。
【図２２】本発明の第５の実施形態に係る製造工程の一
部についてその平面構成及び断面構成を示した図。
部についてその平面構成及び断面構成を示した図。
【図２３】本発明の第５の実施形態に係る製造工程の一
部についてその平面構成及び断面構成を示した図。
部についてその平面構成及び断面構成を示した図。
【図２４】本発明の第６の実施形態についてその平面構
成及び断面構成を示した図。
成及び断面構成を示した図。
【図２５】本発明の第７の実施形態についてその平面構
成及び断面構成を示した図。
成及び断面構成を示した図。
【図２６】本発明の第８の実施形態に係る製造工程の一
部について示した図。
部について示した図。
【図２７】本発明の第８の実施形態に係る製造工程の一
部について示した図。
部について示した図。
【図２８】本発明の第８の実施形態に係る製造工程の一
部について示した図。
部について示した図。
【図２９】本発明の第８の実施形態に係る製造工程の一
部について示した図。
部について示した図。
【図３０】本発明の第８の実施形態の変更例について示
した図。
した図。
【図３１】本発明の第８の実施形態の変更例について示
した図。
した図。
【図３２】本発明の第８の実施形態についてキャパシタ
の蓄積領域の面積を可変にできることを示した図。
の蓄積領域の面積を可変にできることを示した図。
【図３３】本発明の第９の実施形態に係る製造工程の一
部について示した図。
部について示した図。
【図３４】本発明の第９の実施形態に係る製造工程の一
部について示した図。
部について示した図。
【図３５】本発明の第１０の実施形態に係る製造工程の
一部について示した図。
一部について示した図。
【図３６】本発明の第１０の実施形態に係る製造工程の
一部について示した図。
一部について示した図。
【図３７】本発明の第１１の実施形態に係る製造工程の
一部について示した図。
一部について示した図。
【図３８】本発明の第１１の実施形態に係る製造工程の
一部について示した図。
一部について示した図。
【図３９】本発明の第１１の実施形態に係る製造工程の
一部について示した図。
一部について示した図。
【図４０】本発明の第１２の実施形態についてその主要
な製造工程について示した図。
な製造工程について示した図。
【図４１】本発明の第１３の実施形態についてその主要
な製造工程について示した図。
な製造工程について示した図。
【図４２】本発明の第１４の実施形態についてその主要
な製造工程について示した図。
な製造工程について示した図。
【図４３】本発明の第１５の実施形態についてその主要
な製造工程について示した図。
な製造工程について示した図。
【図４４】従来のスタック構造のキャパシタについて示
した図。
した図。
１、４１…シリコン基板 ２、４２…素子分離領域 ３、４３…ゲート絶縁膜 ４ａ、４４…ポリシリコン膜 ４ｂ、４５…ＷＳｉ膜 ５、４６…キャップ層 ６、４８…ソース／ドレイン拡散層 ７、４７、７４…ＳｉＮ膜 ８、１４、１５、２９、４９、５１、７１、７２…層間
絶縁膜 ９、２３、２５…レジスト １０…コンタクトホール １１、５０…ポリＳｉプラグ １２…ＳＮコンタクト １３…ＢＬコンタクト １６…ビット線コンタクト １７…ビット線 １８、２１、５３…ＳｉＮ膜 １９…コンタクトプラグ ２０、５２、７３…Ｗプラグ ２２、５４、５９、６１、７５…ＴＥＯＳ膜 ２４、５５、５６、６０、６２、７６…ＳＮ電極 ２６、５７、７７…ＢＳＴ膜 ２７、５８、７８…プレート電極 ２８…キャップ膜 ３０…メタル配線 ３１…プラグキャップ層
絶縁膜 ９、２３、２５…レジスト １０…コンタクトホール １１、５０…ポリＳｉプラグ １２…ＳＮコンタクト １３…ＢＬコンタクト １６…ビット線コンタクト １７…ビット線 １８、２１、５３…ＳｉＮ膜 １９…コンタクトプラグ ２０、５２、７３…Ｗプラグ ２２、５４、５９、６１、７５…ＴＥＯＳ膜 ２４、５５、５６、６０、６２、７６…ＳＮ電極 ２６、５７、７７…ＢＳＴ膜 ２７、５８、７８…プレート電極 ２８…キャップ膜 ３０…メタル配線 ３１…プラグキャップ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江口 和弘 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 須黒 恭一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内
Claims (15)
- 【請求項１】ＭＩＳトランジスタのソース又はドレイン
の一方に接続された下部電極と、前記下部電極の上面及
び側面上に形成されたキャパシタ絶縁膜と、前記キャパ
シタ絶縁膜上に形成された上部電極とからなる電荷保持
用のキャパシタを有する半導体装置であって、 前記下部電極の側面は上方から下方に向かって徐々に広
がるように形成されており、前記下部電極の底部近傍の
側面は前記キャパシタ絶縁膜とは異なる絶縁膜に接して
いることを特徴とする半導体装置。 - 【請求項２】ＭＩＳトランジスタが形成された下地上に
絶縁膜を形成する工程と、前記絶縁膜の一部を除去して
側面が上方から下方に向かって徐々に広がった穴を形成
する工程と、前記穴内に、ＭＩＳトランジスタのソース
又はドレインの一方に接続され、キャパシタの下部電極
となる導電膜を埋め込む工程と、前記絶縁膜を除去して
前記導電膜の側面の少なくとも一部を露出させる工程
と、前記導電膜の上面及び露出した側面上にキャパシタ
絶縁膜を形成する工程と、前記キャパシタ絶縁膜上にキ
ャパシタの上部電極を形成する工程とからなることを特
徴とする半導体装置の製造方法。 - 【請求項３】前記絶縁膜の一部を除去して側面が上方か
ら下方に向かって徐々に広がった穴を形成する工程は、
前記絶縁膜の一部を除去して側面が上方から下方に向か
って徐々に広がった第１の穴を形成する工程と、前記第
１の穴が形成された前記絶縁膜をエッチングすることに
より前記第１の穴を拡大した第２の穴を形成する工程と
からなることを特徴とする請求項２に記載の半導体装置
の製造方法。 - 【請求項４】ＭＩＳトランジスタのソース又はドレイン
の一方に接続された下部電極と、前記下部電極の上面及
び側面上に形成されたキャパシタ絶縁膜と、前記キャパ
シタ絶縁膜上に形成された上部電極とからなる電荷保持
用のキャパシタを有する半導体装置であって、 前記下部電極の底部近傍の側面は凹んでおり、この凹ん
だ部分は前記キャパシタ絶縁膜とは異なる絶縁膜に接し
ていることを特徴とする半導体装置。 - 【請求項５】前記下部電極の前記凹んだ部分よりも上側
の側面は、上方から下方に向かって徐々に広がるように
形成されていることを特徴とする請求項４に記載の半導
体装置。 - 【請求項６】ＭＩＳトランジスタが形成された下地上に
第１の絶縁膜を形成し、前記第１の絶縁膜上に第２の絶
縁膜を形成する工程と、前記第１及び第２の絶縁膜の一
部を除去して第１の穴を形成する工程と、前記第１の絶
縁膜に対して前記第２の絶縁膜を選択的にエッチングす
ることにより前記第１の穴の上側の部分を拡大した第２
の穴を形成する工程と、前記第２の穴内に、前記ＭＩＳ
トランジスタのソース又はドレインの一方に接続され、
キャパシタの下部電極となる導電膜を埋め込む工程と、
前記第２の絶縁膜を除去して前記導電膜の側面の少なく
とも一部を露出させる工程と、前記導電膜の上面及び露
出した側面上にキャパシタ絶縁膜を形成する工程と、前
記キャパシタ絶縁膜上にキャパシタの上部電極を形成す
る工程とからなることを特徴とする半導体装置の製造方
法。 - 【請求項７】ＭＩＳトランジスタのソース又はドレイン
の一方にプラグを介して接続された下部電極と、前記下
部電極上に形成されたキャパシタ絶縁膜と、前記キャパ
シタ絶縁膜上に形成された上部電極とからなる電荷保持
用のキャパシタを有する半導体装置であって、 前記下部電極と前記プラグとの間に、チタンナイトライ
ド（ＴｉＮ）膜、チタンアルミナイトライド（ＴｉＡｌ
Ｎ）膜、チタンシリコンナイトライド（ＴｉＳｉＮ）
膜、タンタルシリコンナイトライド（ＴａＳｉＮ）膜、
ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜、ルテニ
ウム膜とルテニウム酸化膜との積層膜、イリジウム膜と
イリジウム酸化膜との積層膜、及びこれらの膜の任意の
組み合わせからなる積層膜のなかから選択されたいずれ
かの導電膜が、前記プラグに対して自己整合的に形成さ
れていることを特徴とする半導体装置。 - 【請求項８】ＭＩＳトランジスタのソース又はドレイン
の一方にプラグを介して接続された下部電極と、前記下
部電極上に形成されたキャパシタ絶縁膜と、前記キャパ
シタ絶縁膜上に形成された上部電極とからなる電荷保持
用のキャパシタを有する半導体装置であって、 前記下部電極と前記プラグとの間に、前記プラグを窒化
した導電膜が、前記プラグに対して自己整合的に形成さ
れていることを特徴とする半導体装置。 - 【請求項９】ＭＩＳトランジスタのソース又はドレイン
の一方にプラグを介して接続された下部電極と、前記下
部電極上に形成されたキャパシタ絶縁膜と、前記キャパ
シタ絶縁膜上に形成された上部電極とからなる電荷保持
用のキャパシタを有する半導体装置であって、 前記下部電極は、前記プラグ上に該プラグに対して自己
整合的に形成された第１の導電部と、前記第１の導電部
の側面或いは側面及び上面に形成された第２の導電部と
からなることを特徴とする半導体装置。 - 【請求項１０】ＭＩＳトランジスタが形成された下地上
に穴を有する絶縁膜を形成する工程と、前記穴内に、前
記ＭＩＳトランジスタのソース又はドレインの一方に接
続されるプラグを、該プラグの上面が前記穴の途中の高
さに位置するように形成する工程と、前記穴内の前記プ
ラグ上に第１の導電膜を形成する工程と、前記絶縁膜の
一部を除去して前記第１の導電膜の側面の少なくとも一
部を露出させる工程と、前記第１の導電膜の露出した側
面或いは露出した側面及び上面に第２の導電膜を形成す
る工程と、前記第１及び第２の導電膜によって構成され
るキャパシタの下部電極上にキャパシタ絶縁膜を形成す
る工程と、前記キャパシタ絶縁膜上にキャパシタの上部
電極を形成する工程とからなることを特徴とする半導体
装置の製造方法。 - 【請求項１１】ＭＩＳトランジスタのソース又はドレイ
ンの一方にプラグを介して接続された下部電極と、前記
下部電極上に形成されたキャパシタ絶縁膜と、前記キャ
パシタ絶縁膜上に形成された上部電極とからなる電荷保
持用のキャパシタを有する半導体装置であって、 前記下部電極は、前記プラグが埋め込まれた穴内に埋め
込まれ、前記プラグに対して自己整合的に形成された第
１の構成部と、前記第１の構成部上及び第１の構成部の
外側の領域上に形成され、断面の面積が前記第１の構成
部の断面の面積よりも広い第２の構成部とからなり、前
記第１の構成部及び第２の構成部は連続膜によって一体
に形成されていることを特徴とする半導体装置。 - 【請求項１２】前記下部電極の第２の構成部の底部近傍
の側面は、前記キャパシタ絶縁膜とは異なる絶縁膜に接
していることを特徴とする請求項１１に記載の半導体装
置。 - 【請求項１３】前記下部電極の第２の構成部は、側面が
上方から下方に向かって徐々に狭まるように形成されて
いることを特徴とする請求項１１に記載の半導体装置。 - 【請求項１４】前記下部電極の第２の構成部は、側面が
上方から下方に向かって徐々に広がるように形成されて
いることを特徴とする請求項１１に記載の半導体装置。 - 【請求項１５】ＭＩＳトランジスタが形成された下地上
に第１の穴を有する第１の絶縁膜を形成する工程と、前
記第１の穴内に、前記ＭＩＳトランジスタのソース又は
ドレインの一方に接続されるプラグを、該プラグの上面
が前記第１の穴の途中の高さに位置するように形成する
工程と、前記第１の穴に対応する領域上及び第１の穴の
外側の領域上に第２の穴を有する第２の絶縁膜を形成す
る工程と、前記第１の穴内の前記プラグ上及び前記第２
の穴内に導電膜を埋め込む工程と、前記第２の絶縁膜を
除去して前記導電膜の側面の少なくとも一部を露出させ
る工程と、前記導電膜によって構成されるキャパシタの
下部電極上にキャパシタ絶縁膜を形成する工程と、前記
キャパシタ絶縁膜上にキャパシタの上部電極を形成する
工程とからなることを特徴とする半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22142799A JP4809961B2 (ja) | 1998-08-07 | 1999-08-04 | 半導体装置及びその製造方法 |
| US09/369,174 US6335241B1 (en) | 1998-08-07 | 1999-08-05 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-224256 | 1998-08-07 | ||
| JP1998224256 | 1998-08-07 | ||
| JP22425698 | 1998-08-07 | ||
| JP22142799A JP4809961B2 (ja) | 1998-08-07 | 1999-08-04 | 半導体装置及びその製造方法 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007258121A Division JP2008053743A (ja) | 1998-08-07 | 2007-10-01 | 半導体装置及びその製造方法 |
| JP2007258119A Division JP4956354B2 (ja) | 1998-08-07 | 2007-10-01 | 半導体装置の製造方法 |
| JP2007258120A Division JP4956355B2 (ja) | 1998-08-07 | 2007-10-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114474A true JP2000114474A (ja) | 2000-04-21 |
| JP4809961B2 JP4809961B2 (ja) | 2011-11-09 |
Family
ID=26524292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22142799A Expired - Fee Related JP4809961B2 (ja) | 1998-08-07 | 1999-08-04 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6335241B1 (ja) |
| JP (1) | JP4809961B2 (ja) |
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| US10522467B2 (en) | 2016-07-06 | 2019-12-31 | Tokyo Electron Limited | Ruthenium wiring and manufacturing method thereof |
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| US10522467B2 (en) | 2016-07-06 | 2019-12-31 | Tokyo Electron Limited | Ruthenium wiring and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4809961B2 (ja) | 2011-11-09 |
| US6335241B1 (en) | 2002-01-01 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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