JP2000227778A - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
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- JP2000227778A JP2000227778A JP5623599A JP5623599A JP2000227778A JP 2000227778 A JP2000227778 A JP 2000227778A JP 5623599 A JP5623599 A JP 5623599A JP 5623599 A JP5623599 A JP 5623599A JP 2000227778 A JP2000227778 A JP 2000227778A
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- Japan
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- subfields
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 偽輪郭を抑制しつつも低消費電力にてコント
ラストの向上を図ることが出来るプラズマディスプレイ
パネルの駆動方法を提供することを目的とする。 【解決手段】 １フィールドの表示期間を分割した複数
のサブフィールド各々において、放電セル内に形成され
ている壁電荷を画素データに応じて選択的に消去放電せ
しめることにより発光セルと非発光セルとを設定する画
素データ書込行程と、この発光セルのみを各サブフィー
ルドの重み付けに対応した時間だけ発光維持させる維持
発光行程とを実行し、これらサブフィールド各々の内の
互いに連続する少なくとも２つのサブフィールドからな
るサブフィールド群において、先頭のサブフィールドの
みにおいて全放電セルを一斉にリセット放電せしめて壁
電荷を形成させる一斉リセット行程を設け、上記サブフ
ィールド群中のいずれか１のサブフィールドの画素デー
タ書込行程においてのみで上記消去放電を為す。
ラストの向上を図ることが出来るプラズマディスプレイ
パネルの駆動方法を提供することを目的とする。 【解決手段】 １フィールドの表示期間を分割した複数
のサブフィールド各々において、放電セル内に形成され
ている壁電荷を画素データに応じて選択的に消去放電せ
しめることにより発光セルと非発光セルとを設定する画
素データ書込行程と、この発光セルのみを各サブフィー
ルドの重み付けに対応した時間だけ発光維持させる維持
発光行程とを実行し、これらサブフィールド各々の内の
互いに連続する少なくとも２つのサブフィールドからな
るサブフィールド群において、先頭のサブフィールドの
みにおいて全放電セルを一斉にリセット放電せしめて壁
電荷を形成させる一斉リセット行程を設け、上記サブフ
ィールド群中のいずれか１のサブフィールドの画素デー
タ書込行程においてのみで上記消去放電を為す。
Description
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
【０００２】
【従来の技術】かかるマトリクス表示方式のディスプレ
イパネルの一つとしてＡＣ（交流放電）型のＰＤＰが知
られている。ＡＣ型のＰＤＰは、複数の列電極（アドレ
ス電極）と、これら列電極と直交して配列されておりか
つ一対にて１走査ラインを形成する複数の行電極対とを
備えている。これら各行電極対及び列電極は、放電空間
に対して誘電体層で被覆されており、行電極対と列電極
との交点にて１画素に対応した放電セルが形成される構
造となっている。
イパネルの一つとしてＡＣ（交流放電）型のＰＤＰが知
られている。ＡＣ型のＰＤＰは、複数の列電極（アドレ
ス電極）と、これら列電極と直交して配列されておりか
つ一対にて１走査ラインを形成する複数の行電極対とを
備えている。これら各行電極対及び列電極は、放電空間
に対して誘電体層で被覆されており、行電極対と列電極
との交点にて１画素に対応した放電セルが形成される構
造となっている。
【０００３】ここで、かかるＰＤＰに対して中間調表示
を実施させる方法の一つとして、１フィールド期間を、
Ｎビットの画素データの各ビット桁の重み付けに対応し
た時間だけ発光するＮ個のサブフィールドに分割して表
示する、いわゆるサブフィールド法が例えば特開平４−
１９５０８７号公報に提示されている。図１は、かかる
サブフィールド法による１フィールド期間中での発光駆
動フォーマットを示す図である。
を実施させる方法の一つとして、１フィールド期間を、
Ｎビットの画素データの各ビット桁の重み付けに対応し
た時間だけ発光するＮ個のサブフィールドに分割して表
示する、いわゆるサブフィールド法が例えば特開平４−
１９５０８７号公報に提示されている。図１は、かかる
サブフィールド法による１フィールド期間中での発光駆
動フォーマットを示す図である。
【０００４】図１に示される一例においては、供給され
る画素データが６ビットの場合を想定し、１フィールド
の期間をＳＦ１、ＳＦ２...、ＳＦ６なる６個のサブフ
ィールドに分割して発光駆動を行う。これら６個のサブ
フィールドによる発光を１通り実行することにより、１
フィールド分の画像に対する６４階調表現が可能となる
のである。
る画素データが６ビットの場合を想定し、１フィールド
の期間をＳＦ１、ＳＦ２...、ＳＦ６なる６個のサブフ
ィールドに分割して発光駆動を行う。これら６個のサブ
フィールドによる発光を１通り実行することにより、１
フィールド分の画像に対する６４階調表現が可能となる
のである。
【０００５】各サブフィールドは、一斉リセット行程Ｒ
ｃ、画素データ書込行程Ｗｃ、及び維持発光行程Ｉｃに
て構成される。一斉リセット行程Ｒｃでは、上記ＰＤＰ
の全放電セルを一斉に放電励起（リセット放電）せしめ
ることにより、全放電セル内に一様に壁電荷を形成させ
る。次の画素データ書込行程Ｗｃでは、各放電セル毎
に、画素データに応じた選択的な消去放電を励起せしめ
る。この際、かかる消去放電が実施された放電セル内の
壁電荷は消滅して"非発光セル"となる。一方、消去放電
が実施されなかった放電セルは壁電荷が残留したままと
なっているので"発光セル"となる。維持発光行程Ｉｃで
は、上記発光セルに対してのみ各サブフィールドの重み
付けに対応した時間だけ放電発光状態を継続させる。こ
れにより、各サブフィールドＳＦ１〜ＳＦ６では、順に
１：２：４：８：１６：３２なる発光期間比にて維持発
光が行われるのである。
ｃ、画素データ書込行程Ｗｃ、及び維持発光行程Ｉｃに
て構成される。一斉リセット行程Ｒｃでは、上記ＰＤＰ
の全放電セルを一斉に放電励起（リセット放電）せしめ
ることにより、全放電セル内に一様に壁電荷を形成させ
る。次の画素データ書込行程Ｗｃでは、各放電セル毎
に、画素データに応じた選択的な消去放電を励起せしめ
る。この際、かかる消去放電が実施された放電セル内の
壁電荷は消滅して"非発光セル"となる。一方、消去放電
が実施されなかった放電セルは壁電荷が残留したままと
なっているので"発光セル"となる。維持発光行程Ｉｃで
は、上記発光セルに対してのみ各サブフィールドの重み
付けに対応した時間だけ放電発光状態を継続させる。こ
れにより、各サブフィールドＳＦ１〜ＳＦ６では、順に
１：２：４：８：１６：３２なる発光期間比にて維持発
光が行われるのである。
【０００６】ここで、上記画素データ書込行程Ｗｃにお
いて、上述した如き各放電セル内に形成されている壁電
荷を選択的に消去せしめるという選択消去アドレス法を
採用した場合には、各サブフィールドの先頭部において
図１の斜線部にて示される一斉リセット行程Ｒｃを実施
することが必須となる。ところが、かかる一斉リセット
行程Ｒｃにて全放電セルに対して実施されるリセット放
電は、比較的強い放電、すなわち輝度レベルの高い発光
を伴うものである。よって、図１の斜線にて示される６
箇所にて、画素データとは何等関与しない発光が起こる
ので、画像のコントラストを低下させてしまうという問
題があった。
いて、上述した如き各放電セル内に形成されている壁電
荷を選択的に消去せしめるという選択消去アドレス法を
採用した場合には、各サブフィールドの先頭部において
図１の斜線部にて示される一斉リセット行程Ｒｃを実施
することが必須となる。ところが、かかる一斉リセット
行程Ｒｃにて全放電セルに対して実施されるリセット放
電は、比較的強い放電、すなわち輝度レベルの高い発光
を伴うものである。よって、図１の斜線にて示される６
箇所にて、画素データとは何等関与しない発光が起こる
ので、画像のコントラストを低下させてしまうという問
題があった。
【０００７】又、図１に示されるが如き駆動形態では、
例えば輝度レベル３１の発光を行う放電セルと、輝度レ
ベル３２の発光を行う放電セルとの発光パターンは互い
に反転、すなわち、一方が発光している間は他方が非発
光状態にあるので、両放電セルの境界上に偽輪郭が発生
するという問題が生じる。更に、現在、かかるＰＤＰを
製品化するにあたり、低消費電力を実現することが一般
的な課題となっている。
例えば輝度レベル３１の発光を行う放電セルと、輝度レ
ベル３２の発光を行う放電セルとの発光パターンは互い
に反転、すなわち、一方が発光している間は他方が非発
光状態にあるので、両放電セルの境界上に偽輪郭が発生
するという問題が生じる。更に、現在、かかるＰＤＰを
製品化するにあたり、低消費電力を実現することが一般
的な課題となっている。
【０００８】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、偽輪郭を抑制し
つつも低消費電力にてコントラストの向上を図ることが
出来るプラズマディスプレイパネルの駆動方法を提供す
ることを目的とする。
を解決するためになされたものであり、偽輪郭を抑制し
つつも低消費電力にてコントラストの向上を図ることが
出来るプラズマディスプレイパネルの駆動方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動を行う
プラズマディスプレイパネルの駆動方法であって、１フ
ィールドの表示期間を複数のサブフィールドに分割し
て、前記サブフィールド各々内において、前記放電セル
内に形成されている壁電荷を表示画素データに応じて選
択的に消去放電せしめることにより発光セルと非発光セ
ルとを設定する画素データ書込行程と、前記発光セルの
みを前記サブフィールドの重み付けに対応した時間だけ
発光維持させる維持発光行程とを実行し、前記サブフィ
ールド各々の内の互いに連続する少なくとも２つのサブ
フィールドからなるサブフィールド群において、先頭の
サブフィールドのみにおいて全放電セルを一斉にリセッ
ト放電せしめて壁電荷を形成させる一斉リセット行程を
実行し、前記サブフィールド群中のいずれか１のサブフ
ィールドの前記画素データ書込行程においてのみで前記
消去放電を為す。
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動を行う
プラズマディスプレイパネルの駆動方法であって、１フ
ィールドの表示期間を複数のサブフィールドに分割し
て、前記サブフィールド各々内において、前記放電セル
内に形成されている壁電荷を表示画素データに応じて選
択的に消去放電せしめることにより発光セルと非発光セ
ルとを設定する画素データ書込行程と、前記発光セルの
みを前記サブフィールドの重み付けに対応した時間だけ
発光維持させる維持発光行程とを実行し、前記サブフィ
ールド各々の内の互いに連続する少なくとも２つのサブ
フィールドからなるサブフィールド群において、先頭の
サブフィールドのみにおいて全放電セルを一斉にリセッ
ト放電せしめて壁電荷を形成させる一斉リセット行程を
実行し、前記サブフィールド群中のいずれか１のサブフ
ィールドの前記画素データ書込行程においてのみで前記
消去放電を為す。
【００１０】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図２は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を駆動する駆動装置を備えたプラズマディスプレイ
装置の概略構成を示す図である。
しつつ説明する。図２は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を駆動する駆動装置を備えたプラズマディスプレイ
装置の概略構成を示す図である。
【００１１】図２において、Ａ／Ｄ変換器１は、駆動制
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば６ビットの画素データＤ(入力画素データ)に変換
し、これをデータ変換回路３にする。データ変換回路３
は、かかる画素データを図３及び図４に示されるが如き
変換テーブルに従って９ビットの変換画素データＨＤ
(表示画素データ)に変換し、これをメモリ４に供給す
る。尚、これら図３及び図４に示されるが如き変換テー
ブルは、６４階調の中間調表示を行う際の一例を示すも
のである。
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば６ビットの画素データＤ(入力画素データ)に変換
し、これをデータ変換回路３にする。データ変換回路３
は、かかる画素データを図３及び図４に示されるが如き
変換テーブルに従って９ビットの変換画素データＨＤ
(表示画素データ)に変換し、これをメモリ４に供給す
る。尚、これら図３及び図４に示されるが如き変換テー
ブルは、６４階調の中間調表示を行う際の一例を示すも
のである。
【００１２】メモリ４は、上記駆動制御回路２から供給
されてくる書込信号に従って上記変換画素データＨＤを
順次書き込む。かかる書込動作により１画面（ｎ行、ｍ
列）分の書き込みが終了すると、メモリ４は、この１画
面分の変換画素データＨＤ11 -nm各々を各ビット桁毎
（第０ビット目〜第８ビット目）に分割して読み出し、
これを１行分毎に順次アドレスドライバ６に供給する。
されてくる書込信号に従って上記変換画素データＨＤを
順次書き込む。かかる書込動作により１画面（ｎ行、ｍ
列）分の書き込みが終了すると、メモリ４は、この１画
面分の変換画素データＨＤ11 -nm各々を各ビット桁毎
（第０ビット目〜第８ビット目）に分割して読み出し、
これを１行分毎に順次アドレスドライバ６に供給する。
【００１３】例えば、メモリ４は、先ず、画面上の第１
行目に対応したｍ個の変換画素データＨＤ11ー1m各々中
の第０ビット目のデータのみを読み出す。次に、メモリ
４は、第２行目に対応したｍ個の変換画素データＨＤ
21ー2m各々中の第０ビット目のデータのみを読み出す。
以下、同様にしてメモリ４は、第ｎ行までの変換画素デ
ータＨＤ中の第０ビット目のデータのみを順次読み出し
て行く。これが終了すると、メモリ４は、画面上の第１
行に対応したｍ個の変換画素データＨＤ11ー1m各々中の
第１ビット目のデータのみを読み出す。次に、メモリ４
は、第２行目に対応したｍ個の変換画素データＨＤ
21ー2m各々中の第１ビット目のデータのみを読み出す。
以下、同様にしてメモリ４は、第ｎ行までの変換画素デ
ータＨＤ中の第１ビット目のデータのみを順次読み出し
て行く。以降、同様な手順にて、メモリ４は、変換画素
データＨＤ中の第２ビット目〜第８ビット目までのデー
タを分割して読み出して行くのである。
行目に対応したｍ個の変換画素データＨＤ11ー1m各々中
の第０ビット目のデータのみを読み出す。次に、メモリ
４は、第２行目に対応したｍ個の変換画素データＨＤ
21ー2m各々中の第０ビット目のデータのみを読み出す。
以下、同様にしてメモリ４は、第ｎ行までの変換画素デ
ータＨＤ中の第０ビット目のデータのみを順次読み出し
て行く。これが終了すると、メモリ４は、画面上の第１
行に対応したｍ個の変換画素データＨＤ11ー1m各々中の
第１ビット目のデータのみを読み出す。次に、メモリ４
は、第２行目に対応したｍ個の変換画素データＨＤ
21ー2m各々中の第１ビット目のデータのみを読み出す。
以下、同様にしてメモリ４は、第ｎ行までの変換画素デ
ータＨＤ中の第１ビット目のデータのみを順次読み出し
て行く。以降、同様な手順にて、メモリ４は、変換画素
データＨＤ中の第２ビット目〜第８ビット目までのデー
タを分割して読み出して行くのである。
【００１４】このように、メモリ４は、図３及び図４に
示されるが如き変換テーブルに従って変換された９ビッ
トの変換画素データＨＤを各ビット桁毎に分割して、第
０ビットから第８ビットへと順次読み出し、これらを１
フィールド期間内にアドレスドライバ６に供給して行く
のである。アドレスドライバ６は、かかるメモリ４から
読み出された１行分毎の画素データビット群各々の論理
レベルに対応した電圧を有する画素データパルスＤＰ1
〜ＤＰmを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄ
mに夫々印加する。
示されるが如き変換テーブルに従って変換された９ビッ
トの変換画素データＨＤを各ビット桁毎に分割して、第
０ビットから第８ビットへと順次読み出し、これらを１
フィールド期間内にアドレスドライバ６に供給して行く
のである。アドレスドライバ６は、かかるメモリ４から
読み出された１行分毎の画素データビット群各々の論理
レベルに対応した電圧を有する画素データパルスＤＰ1
〜ＤＰmを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄ
mに夫々印加する。
【００１５】駆動制御回路２は、入力された映像信号中
の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器
１に対するクロック信号、及びメモリ４に対する書込・
読出信号を生成する。更に、駆動制御回路２は、かかる
水平及び垂直同期信号に同期して、画素データタイミン
グ信号、リセットタイミング信号、走査タイミング信
号、及び維持タイミング信号を夫々発生する。
の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器
１に対するクロック信号、及びメモリ４に対する書込・
読出信号を生成する。更に、駆動制御回路２は、かかる
水平及び垂直同期信号に同期して、画素データタイミン
グ信号、リセットタイミング信号、走査タイミング信
号、及び維持タイミング信号を夫々発生する。
【００１６】第１サスティンドライバ７は、上記駆動制
御回路２から供給された各種タイミング信号に応じて、
残留電荷量を初期化するためのリセットパルスＲＰX、
放電発光状態を維持するための維持パルスＩＰX各々を
発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘnに印加す
る。第２サスティンドライバ８は、上記駆動制御回路２
から供給された各種タイミング信号に応じて、残留電荷
量を初期化するためのリセットパルスＲＰY、画素デー
タを書き込むための走査パルスＳＰ、画素データ書き込
みを良好に実施させる為のプライミングパルスＰＰ、及
び放電発光状態を維持するための維持パルスＩＰY各々
を発生し、これらをＰＤＰ１０の行電極Ｙ1〜Ｙnに印加
する。
御回路２から供給された各種タイミング信号に応じて、
残留電荷量を初期化するためのリセットパルスＲＰX、
放電発光状態を維持するための維持パルスＩＰX各々を
発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘnに印加す
る。第２サスティンドライバ８は、上記駆動制御回路２
から供給された各種タイミング信号に応じて、残留電荷
量を初期化するためのリセットパルスＲＰY、画素デー
タを書き込むための走査パルスＳＰ、画素データ書き込
みを良好に実施させる為のプライミングパルスＰＰ、及
び放電発光状態を維持するための維持パルスＩＰY各々
を発生し、これらをＰＤＰ１０の行電極Ｙ1〜Ｙnに印加
する。
【００１７】尚、ＰＤＰ１０は、行電極Ｘ及び行電極Ｙ
の一対にて、画面の１行分に対応した行電極を形成して
いる。例えば、ＰＤＰ１０における第１行目の行電極対
は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電
極Ｘn及びＹnとなる。又、ＰＤＰ１０では、かかる行電
極対と各列電極との交差部に１つの放電セルが形成され
る。
の一対にて、画面の１行分に対応した行電極を形成して
いる。例えば、ＰＤＰ１０における第１行目の行電極対
は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電
極Ｘn及びＹnとなる。又、ＰＤＰ１０では、かかる行電
極対と各列電極との交差部に１つの放電セルが形成され
る。
【００１８】次に、図２に示されるが如きプラズマディ
スプレイ装置によって実施されるＰＤＰ１０の駆動動作
について説明する。図５は、データ変換回路３において
用いるデータ変換テーブルが図３及び図４に示されるが
如きものである場合に実施される１フィールド期間内で
の発光駆動フォーマットを示す図である。
スプレイ装置によって実施されるＰＤＰ１０の駆動動作
について説明する。図５は、データ変換回路３において
用いるデータ変換テーブルが図３及び図４に示されるが
如きものである場合に実施される１フィールド期間内で
の発光駆動フォーマットを示す図である。
【００１９】かかる図５に示される発光駆動フォーマッ
トでは、１フィールド期間を第１〜第９分割期間からな
る９つに区切る。この際、第１〜第３分割期間にてサブ
フィールドＳＦ１ａ〜ＳＦ１ｃによる放電発光（第１リ
セットサイクル）、第４〜第６分割期間にてサブフィー
ルドＳＦ２ａ〜ＳＦ２ｃによる放電発光（第２リセット
サイクル）、第７〜第９分割期間にてサブフィールドＳ
Ｆ３ａ〜ＳＦ３ｃによる放電発光（第３リセットサイク
ル）を実施する。
トでは、１フィールド期間を第１〜第９分割期間からな
る９つに区切る。この際、第１〜第３分割期間にてサブ
フィールドＳＦ１ａ〜ＳＦ１ｃによる放電発光（第１リ
セットサイクル）、第４〜第６分割期間にてサブフィー
ルドＳＦ２ａ〜ＳＦ２ｃによる放電発光（第２リセット
サイクル）、第７〜第９分割期間にてサブフィールドＳ
Ｆ３ａ〜ＳＦ３ｃによる放電発光（第３リセットサイク
ル）を実施する。
【００２０】これらサブフィールドＳＦ１ａ〜ＳＦ１
ｃ、ＳＦ２ａ〜ＳＦ２ｃ、及びＳＦ３ａ〜ＳＦ３ｃ各々
では、変換画素データＨＤの書き込みを行って発光セル
及び非発光セルの設定を行う画素データ書込行程Ｗｃ
と、上記発光セルに対してのみ放電発光状態を維持させ
る維持発光行程Ｉｃとが実施される。つまり、画素デー
タ書込行程Ｗｃにおいて発光セルに設定された放電セル
だけが、維持発光行程Ｉｃにおいて放電発光を行うので
ある。
ｃ、ＳＦ２ａ〜ＳＦ２ｃ、及びＳＦ３ａ〜ＳＦ３ｃ各々
では、変換画素データＨＤの書き込みを行って発光セル
及び非発光セルの設定を行う画素データ書込行程Ｗｃ
と、上記発光セルに対してのみ放電発光状態を維持させ
る維持発光行程Ｉｃとが実施される。つまり、画素デー
タ書込行程Ｗｃにおいて発光セルに設定された放電セル
だけが、維持発光行程Ｉｃにおいて放電発光を行うので
ある。
【００２１】尚、かかる維持発光行程Ｉｃにて実施され
る放電発光の発光時間は、サブフィールドＳＦ１ａ〜Ｓ
Ｆ１ｃ各々での発光時間を"１"とした場合、 ＳＦ１ａ〜ＳＦ１ｃ：１ ＳＦ２ａ〜ＳＦ２ｃ：４ ＳＦ３ａ〜ＳＦ３ｃ：１６ である。
る放電発光の発光時間は、サブフィールドＳＦ１ａ〜Ｓ
Ｆ１ｃ各々での発光時間を"１"とした場合、 ＳＦ１ａ〜ＳＦ１ｃ：１ ＳＦ２ａ〜ＳＦ２ｃ：４ ＳＦ３ａ〜ＳＦ３ｃ：１６ である。
【００２２】この際、変換画素データＨＤの第０ビット
〜第８ビット各々の論理レベルが、図５に示されるが如
き９つのサブフィールドＳＦ１ａ〜ＳＦ３ｃ各々での発
光／非発光を決定するものとなる。すなわち、変換画素
データＨＤの第０ビット〜第８ビット各々は、 第０ビット：サブフィールドＳＦ１ａ 第１ビット：サブフィールドＳＦ１ｂ 第２ビット：サブフィールドＳＦ１ｃ 第３ビット：サブフィールドＳＦ２ａ 第４ビット：サブフィールドＳＦ２ｂ 第５ビット：サブフィールドＳＦ２ｃ 第６ビット：サブフィールドＳＦ３ａ 第７ビット：サブフィールドＳＦ３ｂ 第８ビット：サブフィールドＳＦ３ｃ の如き対応関係にて各サブフィールドでの発光／非発光
を決定している。
〜第８ビット各々の論理レベルが、図５に示されるが如
き９つのサブフィールドＳＦ１ａ〜ＳＦ３ｃ各々での発
光／非発光を決定するものとなる。すなわち、変換画素
データＨＤの第０ビット〜第８ビット各々は、 第０ビット：サブフィールドＳＦ１ａ 第１ビット：サブフィールドＳＦ１ｂ 第２ビット：サブフィールドＳＦ１ｃ 第３ビット：サブフィールドＳＦ２ａ 第４ビット：サブフィールドＳＦ２ｂ 第５ビット：サブフィールドＳＦ２ｃ 第６ビット：サブフィールドＳＦ３ａ 第７ビット：サブフィールドＳＦ３ｂ 第８ビット：サブフィールドＳＦ３ｃ の如き対応関係にて各サブフィールドでの発光／非発光
を決定している。
【００２３】尚、変換画素データＨＤにおける論理レベ
ル"１"に対応するサブフィールドにおいてのみで選択消
去放電が実行される。従って、第１〜第３リセットサイ
クル各々において論理レベル"１"に対応するサブフィー
ルドより時間的に前方に配列される論理レベル"０"に対
応するサブフィールドで発光状態、論理レベル"０"に対
応するサブフィールドで非発光状態となる。
ル"１"に対応するサブフィールドにおいてのみで選択消
去放電が実行される。従って、第１〜第３リセットサイ
クル各々において論理レベル"１"に対応するサブフィー
ルドより時間的に前方に配列される論理レベル"０"に対
応するサブフィールドで発光状態、論理レベル"０"に対
応するサブフィールドで非発光状態となる。
【００２４】例えば、図４に示されるが如き輝度レベ
ル"３２"に対応した変換画素データＨＤ：［1,0,0,1,0,
0,0,0,1]によれば、図５中の９つのサブフィールドの内
のサブフィールドＳＦ３ａ及びサブフィールドＳＦ３ｂ
のみで維持放電による発光が実施される。一方、図５の
斜線に示されるように、全放電セルに対してリセット放
電を励起させて各放電セル内に壁電荷を形成せしめる一
斉リセット行程Ｒｃに関しては、第１〜第３リセットサ
イクル各々の先頭部であるサブフィールドＳＦ１ａ、Ｓ
Ｆ２ａ、及びＳＦ３ａでのみ実行するようにしている。
ル"３２"に対応した変換画素データＨＤ：［1,0,0,1,0,
0,0,0,1]によれば、図５中の９つのサブフィールドの内
のサブフィールドＳＦ３ａ及びサブフィールドＳＦ３ｂ
のみで維持放電による発光が実施される。一方、図５の
斜線に示されるように、全放電セルに対してリセット放
電を励起させて各放電セル内に壁電荷を形成せしめる一
斉リセット行程Ｒｃに関しては、第１〜第３リセットサ
イクル各々の先頭部であるサブフィールドＳＦ１ａ、Ｓ
Ｆ２ａ、及びＳＦ３ａでのみ実行するようにしている。
【００２５】すなわち、図５に示される第１〜第３リセ
ットサイクル各々の先頭位置のみで、上述した如き一斉
リセット動作を実施するようにしているのである。図６
は、図５に示される各サブフィールド内において、実際
にＰＤＰ１０の各電極に印加される各種駆動パルスの印
加タイミングを示す図である。尚、図６においては、図
５に示される第１〜第３リセットサイクルの内から第１
リセットサイクルのみを抜粋して示している。
ットサイクル各々の先頭位置のみで、上述した如き一斉
リセット動作を実施するようにしているのである。図６
は、図５に示される各サブフィールド内において、実際
にＰＤＰ１０の各電極に印加される各種駆動パルスの印
加タイミングを示す図である。尚、図６においては、図
５に示される第１〜第３リセットサイクルの内から第１
リセットサイクルのみを抜粋して示している。
【００２６】図６において、先ず、第１サスティンドラ
イバ７及び第２サスティンドライバ８は、ＰＤＰ１０の
行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを
同時に印加してＰＤＰ１０中の全ての放電セルをリセッ
ト放電せしめることにより、各放電セル内に強制的に壁
電荷を形成させる（一斉リセット行程Ｒｃ）。次に、ア
ドレスドライバ６は、各行に対応したデータパルスＤＰ
０1〜ＤＰ０m を順次列電極Ｄ1〜Ｄmに印加して行く。
尚、この時点で列電極Ｄ1〜Ｄmに印加されるデータパル
スＤＰ０1〜ＤＰ０m各々は、図３に示されるが如き変換
画素データＨＤ中の第０ビット目に対応したものであ
る。第２サスティンドライバ８は、上記各データパルス
ＤＰの各印加タイミングと同一タイミングにて、走査パ
ルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。この
際、走査パルスＳＰが印加された"行"と、高電圧の画素
データパルスが印加された"列"との交差部の放電セルに
のみ放電が生じて、その放電セル内に残存していた壁電
荷が選択的に消去される。かかる選択消去により、後述
するが如き維持発光行程において放電発光が実施される
発光放電セルと、放電発光しない非発光放電セルとが設
定される。
イバ７及び第２サスティンドライバ８は、ＰＤＰ１０の
行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを
同時に印加してＰＤＰ１０中の全ての放電セルをリセッ
ト放電せしめることにより、各放電セル内に強制的に壁
電荷を形成させる（一斉リセット行程Ｒｃ）。次に、ア
ドレスドライバ６は、各行に対応したデータパルスＤＰ
０1〜ＤＰ０m を順次列電極Ｄ1〜Ｄmに印加して行く。
尚、この時点で列電極Ｄ1〜Ｄmに印加されるデータパル
スＤＰ０1〜ＤＰ０m各々は、図３に示されるが如き変換
画素データＨＤ中の第０ビット目に対応したものであ
る。第２サスティンドライバ８は、上記各データパルス
ＤＰの各印加タイミングと同一タイミングにて、走査パ
ルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。この
際、走査パルスＳＰが印加された"行"と、高電圧の画素
データパルスが印加された"列"との交差部の放電セルに
のみ放電が生じて、その放電セル内に残存していた壁電
荷が選択的に消去される。かかる選択消去により、後述
するが如き維持発光行程において放電発光が実施される
発光放電セルと、放電発光しない非発光放電セルとが設
定される。
【００２７】尚、各走査パルスＳＰを各行電極Ｙに印加
する直前に、正極性のプライミングパルスＰＰを行電極
Ｙ1〜Ｙnに順次印加しておく。かかるプライミングパル
スＰＰの印加に応じて励起したプライミング放電によ
り、ＰＤＰ１０の放電空間内には上記一斉リセット行程
Ｒｃにて形成されたものの時間経過と共に減少してしま
った荷電粒子が再形成される。よって、かかる荷電粒子
が存在する内に、上記走査パルスＳＰの印加による画素
データの書き込みが為されることになる（画素データ書
込行程Ｗｃ１）。
する直前に、正極性のプライミングパルスＰＰを行電極
Ｙ1〜Ｙnに順次印加しておく。かかるプライミングパル
スＰＰの印加に応じて励起したプライミング放電によ
り、ＰＤＰ１０の放電空間内には上記一斉リセット行程
Ｒｃにて形成されたものの時間経過と共に減少してしま
った荷電粒子が再形成される。よって、かかる荷電粒子
が存在する内に、上記走査パルスＳＰの印加による画素
データの書き込みが為されることになる（画素データ書
込行程Ｗｃ１）。
【００２８】次に、第１サスティンドライバ７及び第２
サスティンドライバ８は、行電極Ｘ及びＹに対して交互
に維持パルスＩＰX及びＩＰYを印加する。この際、上記
画素データ書込行程Ｗｃ１によって壁電荷が残留したま
まとなっている放電セル、すなわち発光放電セルは、か
かる維持パルスＩＰX及びＩＰYが交互に印加されている
期間中、放電発光を繰り返しその発光状態を維持する
（維持発光行程Ｉｃ１）。
サスティンドライバ８は、行電極Ｘ及びＹに対して交互
に維持パルスＩＰX及びＩＰYを印加する。この際、上記
画素データ書込行程Ｗｃ１によって壁電荷が残留したま
まとなっている放電セル、すなわち発光放電セルは、か
かる維持パルスＩＰX及びＩＰYが交互に印加されている
期間中、放電発光を繰り返しその発光状態を維持する
（維持発光行程Ｉｃ１）。
【００２９】上述した如き一斉リセット行程Ｒｃ、画素
データ書込行程Ｗｃ１、維持発光行程Ｉｃ１からなるサ
ブフィールドＳＦ１ａでの放電発光動作が終了すると、
次に、アドレスドライバ６は、各行に対応したデータパ
ルスＤＰ１1〜ＤＰ１mを順次列電極Ｄ1〜Ｄmに印加して
行く。尚、この時点で列電極Ｄ1〜Ｄmに印加されるデー
タパルスＤＰ１1〜ＤＰ１m各々は、図３に示されるが如
き変換画素データＨＤ中の第１ビット目に対応したもの
である。第２サスティンドライバ８は、上記各データパ
ルスＤＰの各印加タイミングと同一タイミングにて、走
査パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。
この際、走査パルスＳＰが印加された"行"と、高電圧の
画素データパルスが印加された"列"との交差部の放電セ
ルにのみ放電が生じて、その放電セル内に残存していた
壁電荷が選択的に消去される。かか選択消去により、後
述する維持発光行程Ｉｃ２において放電発光を実施する
ことが出来る発光放電セルと、放電発光しない非発光放
電セルとが得られる。尚、各走査パルスＳＰを各行電極
Ｙに印加する直前に、正極性のプライミングパルスＰＰ
を行電極Ｙ1〜Ｙnに順次印加しておく。かかるプライミ
ングパルスＰＰの印加により、ＰＤＰ１０の放電空間内
に荷電粒子が再形成される。よって、かかる荷電粒子が
存在する内に、上記走査パルスＳＰの印加による画素デ
ータの書き込みが為されることになる（画素データ書込
行程Ｗｃ２）。
データ書込行程Ｗｃ１、維持発光行程Ｉｃ１からなるサ
ブフィールドＳＦ１ａでの放電発光動作が終了すると、
次に、アドレスドライバ６は、各行に対応したデータパ
ルスＤＰ１1〜ＤＰ１mを順次列電極Ｄ1〜Ｄmに印加して
行く。尚、この時点で列電極Ｄ1〜Ｄmに印加されるデー
タパルスＤＰ１1〜ＤＰ１m各々は、図３に示されるが如
き変換画素データＨＤ中の第１ビット目に対応したもの
である。第２サスティンドライバ８は、上記各データパ
ルスＤＰの各印加タイミングと同一タイミングにて、走
査パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。
この際、走査パルスＳＰが印加された"行"と、高電圧の
画素データパルスが印加された"列"との交差部の放電セ
ルにのみ放電が生じて、その放電セル内に残存していた
壁電荷が選択的に消去される。かか選択消去により、後
述する維持発光行程Ｉｃ２において放電発光を実施する
ことが出来る発光放電セルと、放電発光しない非発光放
電セルとが得られる。尚、各走査パルスＳＰを各行電極
Ｙに印加する直前に、正極性のプライミングパルスＰＰ
を行電極Ｙ1〜Ｙnに順次印加しておく。かかるプライミ
ングパルスＰＰの印加により、ＰＤＰ１０の放電空間内
に荷電粒子が再形成される。よって、かかる荷電粒子が
存在する内に、上記走査パルスＳＰの印加による画素デ
ータの書き込みが為されることになる（画素データ書込
行程Ｗｃ２）。
【００３０】次に、第１サスティンドライバ７及び第２
サスティンドライバ８は、行電極Ｘ及びＹに対して交互
に維持パルスＩＰX及びＩＰYを印加する。この際、上記
画素データ書込行程Ｗｃ２によって壁電荷が残留したま
まとなっている放電セル、すなわち発光放電セルは、か
かる維持パルスＩＰX及びＩＰYが交互に印加されている
期間中、放電発光を繰り返しその発光状態を維持する
（維持発光行程Ｉｃ２）。
サスティンドライバ８は、行電極Ｘ及びＹに対して交互
に維持パルスＩＰX及びＩＰYを印加する。この際、上記
画素データ書込行程Ｗｃ２によって壁電荷が残留したま
まとなっている放電セル、すなわち発光放電セルは、か
かる維持パルスＩＰX及びＩＰYが交互に印加されている
期間中、放電発光を繰り返しその発光状態を維持する
（維持発光行程Ｉｃ２）。
【００３１】これら画素データ書込行程Ｗｃ２、維持発
光行程Ｉｃ２からなるサブフィールドＳＦ１ｂでの放電
発光動作が終了すると、次に、アドレスドライバ６は、
各行に対応したデータパルスＤＰ２1〜ＤＰ２mを順次列
電極Ｄ1〜Ｄmに印加して行く。尚、この時点で列電極Ｄ
1〜Ｄmに印加されるデータパルスＤＰ２1〜ＤＰ２m各々
は、図３に示されるが如き変換画素データＨＤ中の第２
ビット目に対応したものである。第２サスティンドライ
バ８は、上記各データパルスＤＰの各印加タイミングと
同一タイミングにて、走査パルスＳＰを行電極Ｙ1〜Ｙn
へと順次印加して行く。この際、走査パルスＳＰが印加
された"行"と、高電圧の画素データパルスが印加され
た"列"との交差部の放電セルにのみ放電が生じて、その
放電セル内に残存していた壁電荷が選択的に消去され
る。かかる選択消去により、後述する維持発光行程にお
いて放電発光を実施することが出来る発光放電セルと、
放電発光をしない非発光放電セルとが得られる。尚、各
走査パルスＳＰを各行電極Ｙに印加する直前に、正極性
のプライミングパルスＰＰを行電極Ｙ1〜Ｙnに順次印加
しておく。かかるプライミングパルスＰＰの印加によ
り、ＰＤＰ１０の放電空間内に荷電粒子が再形成され
る。よって、かかる荷電粒子が存在する内に、上記走査
パルスＳＰの印加による画素データの書き込みが為され
ることになる（画素データ書込行程Ｗｃ３）。
光行程Ｉｃ２からなるサブフィールドＳＦ１ｂでの放電
発光動作が終了すると、次に、アドレスドライバ６は、
各行に対応したデータパルスＤＰ２1〜ＤＰ２mを順次列
電極Ｄ1〜Ｄmに印加して行く。尚、この時点で列電極Ｄ
1〜Ｄmに印加されるデータパルスＤＰ２1〜ＤＰ２m各々
は、図３に示されるが如き変換画素データＨＤ中の第２
ビット目に対応したものである。第２サスティンドライ
バ８は、上記各データパルスＤＰの各印加タイミングと
同一タイミングにて、走査パルスＳＰを行電極Ｙ1〜Ｙn
へと順次印加して行く。この際、走査パルスＳＰが印加
された"行"と、高電圧の画素データパルスが印加され
た"列"との交差部の放電セルにのみ放電が生じて、その
放電セル内に残存していた壁電荷が選択的に消去され
る。かかる選択消去により、後述する維持発光行程にお
いて放電発光を実施することが出来る発光放電セルと、
放電発光をしない非発光放電セルとが得られる。尚、各
走査パルスＳＰを各行電極Ｙに印加する直前に、正極性
のプライミングパルスＰＰを行電極Ｙ1〜Ｙnに順次印加
しておく。かかるプライミングパルスＰＰの印加によ
り、ＰＤＰ１０の放電空間内に荷電粒子が再形成され
る。よって、かかる荷電粒子が存在する内に、上記走査
パルスＳＰの印加による画素データの書き込みが為され
ることになる（画素データ書込行程Ｗｃ３）。
【００３２】尚、上記画素データ書込行程Ｗｃ２及びＷ
ｃ３でのプライミングパルスＰＰの印加によるプライミ
ング放電は、夫々直前の維持発光行程Ｉｃ１、Ｉｃ２に
おいて維持放電発光が繰り返された発光放電セルに対し
てのみ生じる。画素データ書込行程Ｗｃ３の終了後、次
に、第１サスティンドライバ７及び第２サスティンドラ
イバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩ
ＰX及びＩＰYを印加する。この際、上記画素データ書込
行程Ｗｃ２によって壁電荷が残留したままとなっている
放電セル、すなわち発光放電セルは、かかる維持パルス
ＩＰX及びＩＰYが交互に印加されている期間中、放電発
光を繰り返しその発光状態を維持する（維持発光行程Ｉ
ｃ３）。
ｃ３でのプライミングパルスＰＰの印加によるプライミ
ング放電は、夫々直前の維持発光行程Ｉｃ１、Ｉｃ２に
おいて維持放電発光が繰り返された発光放電セルに対し
てのみ生じる。画素データ書込行程Ｗｃ３の終了後、次
に、第１サスティンドライバ７及び第２サスティンドラ
イバ８は、行電極Ｘ及びＹに対して交互に維持パルスＩ
ＰX及びＩＰYを印加する。この際、上記画素データ書込
行程Ｗｃ２によって壁電荷が残留したままとなっている
放電セル、すなわち発光放電セルは、かかる維持パルス
ＩＰX及びＩＰYが交互に印加されている期間中、放電発
光を繰り返しその発光状態を維持する（維持発光行程Ｉ
ｃ３）。
【００３３】かかる図６に示される動作を、図５の第２
及び第３リセットサイクルにおいても同様に実行して１
フィールド分の放電発光を行う。従って、図５に示され
るように、１フィールド期間内において実行する一斉リ
セット動作は、第１〜第３リセットサイクル各々の先頭
位置のみの３回となる。これは、図６に示されるが如き
１つのリセットサイクル内において、全放電セル各々に
対する発光放電セルから非発光放電セルへの推移が必ず
１回以下となるように、図３及び図４に従った画素デー
タ変換が為されているから可能となったものである。
及び第３リセットサイクルにおいても同様に実行して１
フィールド分の放電発光を行う。従って、図５に示され
るように、１フィールド期間内において実行する一斉リ
セット動作は、第１〜第３リセットサイクル各々の先頭
位置のみの３回となる。これは、図６に示されるが如き
１つのリセットサイクル内において、全放電セル各々に
対する発光放電セルから非発光放電セルへの推移が必ず
１回以下となるように、図３及び図４に従った画素デー
タ変換が為されているから可能となったものである。
【００３４】例えば、サブフィールドＳＦ１ａ〜ＳＦ１
ｃ（第１リセットサイクル）各々での発光／非発光を司
る変換画素データＨＤ中の第０〜２ビット目の配列は、
図３及び図４に示されるように、 ［１,０,０］ ［０,１,０］ ［０,０,１］ ［０,０,０］ の４通りに限られている。
ｃ（第１リセットサイクル）各々での発光／非発光を司
る変換画素データＨＤ中の第０〜２ビット目の配列は、
図３及び図４に示されるように、 ［１,０,０］ ［０,１,０］ ［０,０,１］ ［０,０,０］ の４通りに限られている。
【００３５】尚、"１"及びそれより後の"０"は非発
光、"１"より前の"０"は発光を指定するものである。す
なわち、１つのリセットサイクル内において一旦、発光
放電セルに設定したものを再び非発光放電セルに復帰さ
せるようなデータパターンを禁止したのである。
光、"１"より前の"０"は発光を指定するものである。す
なわち、１つのリセットサイクル内において一旦、発光
放電セルに設定したものを再び非発光放電セルに復帰さ
せるようなデータパターンを禁止したのである。
【００３６】よって、全放電セルに対して壁電荷の形成
を行う上記一斉リセット動作は、このリセットサイクル
の先頭部において１回だけ実施しておけば良いことにな
る。従って、本発明によれば、１フィールド期間内にお
いて実行する一斉リセット動作は、第１〜第３リセット
サイクル各々の先頭部のみの３回で済むので、図１に示
されるが如き一斉リセット動作を６回行うものに比し
て、コントラストを高めることが出来るのである。
を行う上記一斉リセット動作は、このリセットサイクル
の先頭部において１回だけ実施しておけば良いことにな
る。従って、本発明によれば、１フィールド期間内にお
いて実行する一斉リセット動作は、第１〜第３リセット
サイクル各々の先頭部のみの３回で済むので、図１に示
されるが如き一斉リセット動作を６回行うものに比し
て、コントラストを高めることが出来るのである。
【００３７】更に、図５に示される第１〜第３リセット
サイクル各々において実施することになる選択消去放電
（発光放電セルから非発光放電セルへの推移）は、最高
でも１回であるので、１フィールド期間内での選択消去
放電の実行回数は最高でも３回となる。よって、図１に
示されるが如き、１フィールド期間内において最高６回
の選択消去放電が為されるものに比して、その消費電力
を抑えることが可能となるのである。
サイクル各々において実施することになる選択消去放電
（発光放電セルから非発光放電セルへの推移）は、最高
でも１回であるので、１フィールド期間内での選択消去
放電の実行回数は最高でも３回となる。よって、図１に
示されるが如き、１フィールド期間内において最高６回
の選択消去放電が為されるものに比して、その消費電力
を抑えることが可能となるのである。
【００３８】更に、本発明においては、発光期間の長い
サブフィールドを複数に分割しておき、所定以上の輝度
表示を行う場合にはこれら分割したサブフィールドの内
の少なくとも１が必ず発光状態となるようにしている。
例えば、図３に示されるように、輝度レベル"１６"以上
の高輝度表示を行う場合には、図５中において最も発光
期間の長いサブフィールドＳＦ３ａ〜３ｃの内のＳＦ３
ａが必ず発光状態となるように画素データの変換を行う
のである。
サブフィールドを複数に分割しておき、所定以上の輝度
表示を行う場合にはこれら分割したサブフィールドの内
の少なくとも１が必ず発光状態となるようにしている。
例えば、図３に示されるように、輝度レベル"１６"以上
の高輝度表示を行う場合には、図５中において最も発光
期間の長いサブフィールドＳＦ３ａ〜３ｃの内のＳＦ３
ａが必ず発光状態となるように画素データの変換を行う
のである。
【００３９】よって、輝度階調変化が少ない表示を行う
場合においても、互いに隣接する放電セル間で両者の発
光パターンが反転してしまうことはないので、偽輪郭を
抑制出来るのである。尚、上記実施例においては、デー
タ変換回路３の変換テーブルとして、図３及び図４を用
い、更に図５に示されるが如き発光駆動フォーマットに
従ってＰＤＰ１０に対する駆動を実施するようにしてい
るが、かかる構成に限定されるものではない。
場合においても、互いに隣接する放電セル間で両者の発
光パターンが反転してしまうことはないので、偽輪郭を
抑制出来るのである。尚、上記実施例においては、デー
タ変換回路３の変換テーブルとして、図３及び図４を用
い、更に図５に示されるが如き発光駆動フォーマットに
従ってＰＤＰ１０に対する駆動を実施するようにしてい
るが、かかる構成に限定されるものではない。
【００４０】例えば、データ変換回路３において図７及
び図８に示されが如き変換テーブルを用いて、図９に示
されるが如き発光駆動フォーマットにてＰＤＰ１０に対
する駆動を実行するようにしても、同様に一斉リセット
回数を減らすことが出来る。図９に示される発光駆動フ
ォーマットでは、１フィールド期間を第１〜第１０分割
期間に区切り、第１分割期間にてサブフィールドＳＦ１
による放電発光（第１リセットサイクル）、第２分割期
間にてサブフィールドＳＦ２による放電発光（第２リセ
ットサイクル）、第３分割期間にてサブフィールドＳＦ
３による放電発光（第３リセットサイクル）、第４〜第
１０分割期間にてサブフィールドＳＦ４ａ〜ＳＦ４ｇ各
々による放電発光（第４リセットサイクル）を実施す
る。
び図８に示されが如き変換テーブルを用いて、図９に示
されるが如き発光駆動フォーマットにてＰＤＰ１０に対
する駆動を実行するようにしても、同様に一斉リセット
回数を減らすことが出来る。図９に示される発光駆動フ
ォーマットでは、１フィールド期間を第１〜第１０分割
期間に区切り、第１分割期間にてサブフィールドＳＦ１
による放電発光（第１リセットサイクル）、第２分割期
間にてサブフィールドＳＦ２による放電発光（第２リセ
ットサイクル）、第３分割期間にてサブフィールドＳＦ
３による放電発光（第３リセットサイクル）、第４〜第
１０分割期間にてサブフィールドＳＦ４ａ〜ＳＦ４ｇ各
々による放電発光（第４リセットサイクル）を実施す
る。
【００４１】尚、サブフィールドＳＦ１での発光時間
を"１"とした場合、サブフィールドＳＦ１〜ＳＦ４各々
での放電発光実施時間は夫々、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４ａ〜４ｃ：８ である。
を"１"とした場合、サブフィールドＳＦ１〜ＳＦ４各々
での放電発光実施時間は夫々、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４ａ〜４ｃ：８ である。
【００４２】この際、図７及び図８に示されるが如き変
換画素データＨＤの第０ビット〜第９ビット各々の論理
レベルが、図９に示されるが如きサブフィールドＳＦ
１、ＳＦ２、ＳＦ３、ＳＦ４ａ〜ＳＦ４ｇ各々での発光
／非発光を決定するものとなる。すなわち、変換画素デ
ータＨＤの第０ビット〜第９ビット各々は、 第０ビット：サブフィールドＳＦ１ 第１ビット：サブフィールドＳＦ２ 第２ビット：サブフィールドＳＦ３ 第３ビット：サブフィールドＳＦ４ａ 第４ビット：サブフィールドＳＦ４ｂ 第５ビット：サブフィールドＳＦ４ｃ 第６ビット：サブフィールドＳＦ４ｄ 第７ビット：サブフィールドＳＦ４ｅ 第８ビット：サブフィールドＳＦ４ｆ 第９ビット：サブフィールドＳＦ４ｇ の如き対応関係にて各サブフィールドでの発光／非発光
を決定している。
換画素データＨＤの第０ビット〜第９ビット各々の論理
レベルが、図９に示されるが如きサブフィールドＳＦ
１、ＳＦ２、ＳＦ３、ＳＦ４ａ〜ＳＦ４ｇ各々での発光
／非発光を決定するものとなる。すなわち、変換画素デ
ータＨＤの第０ビット〜第９ビット各々は、 第０ビット：サブフィールドＳＦ１ 第１ビット：サブフィールドＳＦ２ 第２ビット：サブフィールドＳＦ３ 第３ビット：サブフィールドＳＦ４ａ 第４ビット：サブフィールドＳＦ４ｂ 第５ビット：サブフィールドＳＦ４ｃ 第６ビット：サブフィールドＳＦ４ｄ 第７ビット：サブフィールドＳＦ４ｅ 第８ビット：サブフィールドＳＦ４ｆ 第９ビット：サブフィールドＳＦ４ｇ の如き対応関係にて各サブフィールドでの発光／非発光
を決定している。
【００４３】かかる図９に示される発光駆動フォーマッ
トでは、各リセットサイクル内の先頭部にのみ斜線部に
示されるが如き一斉リセット行程Ｒｃを設けるようにし
ている。特に、その第４リセットサイクル内において
は、全放電セル各々に対する発光放電セルから非発光放
電セルへの推移が必ず１回以下となるように、図７及び
図８に基づくデータ変換が為されているのである。
トでは、各リセットサイクル内の先頭部にのみ斜線部に
示されるが如き一斉リセット行程Ｒｃを設けるようにし
ている。特に、その第４リセットサイクル内において
は、全放電セル各々に対する発光放電セルから非発光放
電セルへの推移が必ず１回以下となるように、図７及び
図８に基づくデータ変換が為されているのである。
【００４４】例えば、サブフィールドＳＦ４ａ〜ＳＦ４
ｇ各々での発光／非発光を司る変換画素データＨＤ中の
第３〜９ビットの配列は、図７及び図８に示されるよう
に ［１，０，０，０，０，０，０］ ［０，１，０，０，０，０，０］ ［０，０，１，０，０，０，０］ ［０，０，０，１，０，０，０］ ［０，０，０，０，１，０，０］ ［０，０，０，０，０，１，０］ ［０，０，０，０，０，０，１］ ［０，０，０，０，０，０，０］ の如き８通りに限られている。
ｇ各々での発光／非発光を司る変換画素データＨＤ中の
第３〜９ビットの配列は、図７及び図８に示されるよう
に ［１，０，０，０，０，０，０］ ［０，１，０，０，０，０，０］ ［０，０，１，０，０，０，０］ ［０，０，０，１，０，０，０］ ［０，０，０，０，１，０，０］ ［０，０，０，０，０，１，０］ ［０，０，０，０，０，０，１］ ［０，０，０，０，０，０，０］ の如き８通りに限られている。
【００４５】すなわち、第４リセットサイクル内におい
ては、一旦、発光放電セルに設定したものを再び非発光
放電セルに復帰させるようなデータパターンを禁止した
のである。よって、全放電セルに対して壁電荷の形成を
行う上記一斉リセット動作は、この第４リセットサイク
ルの先頭部において１回だけ実施しておけば良いことに
なる。
ては、一旦、発光放電セルに設定したものを再び非発光
放電セルに復帰させるようなデータパターンを禁止した
のである。よって、全放電セルに対して壁電荷の形成を
行う上記一斉リセット動作は、この第４リセットサイク
ルの先頭部において１回だけ実施しておけば良いことに
なる。
【００４６】従って、かかる実施例によれば、１フィー
ルド期間内において実行する一斉リセット動作は、第１
〜第４リセットサイクル各々の先頭部のみの４回で済む
ので、図１に示されるが如き一斉リセット動作を６回行
うものに比して、コントラストを高めることが出来るの
である。更に、図９に示されるが如く、第１〜第４リセ
ットサイクル各々において実施される選択消去放電（発
光放電セルから非発光放電セルへの推移）は、最高でも
１回であるので、１フィールド期間内において実施され
る選択消去放電の総数は最高でも４回となる。
ルド期間内において実行する一斉リセット動作は、第１
〜第４リセットサイクル各々の先頭部のみの４回で済む
ので、図１に示されるが如き一斉リセット動作を６回行
うものに比して、コントラストを高めることが出来るの
である。更に、図９に示されるが如く、第１〜第４リセ
ットサイクル各々において実施される選択消去放電（発
光放電セルから非発光放電セルへの推移）は、最高でも
１回であるので、１フィールド期間内において実施され
る選択消去放電の総数は最高でも４回となる。
【００４７】よって、図１に示されるが如き１フィール
ド期間内において最高６回の選択消去放電が為されるも
のに比して、その消費電力を抑えることが可能となるの
である。尚、かかる図７、図８、及び図９に示される駆
動方法では、画素データの輝度レベルが例えば輝度レベ
ル"７"から"８"へと推移した場合に、画面上において偽
輪郭が発生する恐れがある。
ド期間内において最高６回の選択消去放電が為されるも
のに比して、その消費電力を抑えることが可能となるの
である。尚、かかる図７、図８、及び図９に示される駆
動方法では、画素データの輝度レベルが例えば輝度レベ
ル"７"から"８"へと推移した場合に、画面上において偽
輪郭が発生する恐れがある。
【００４８】すなわち、図７に示されるように輝度レベ
ル"７"に対応した変換画素データＨＤは、 ［０，０，０，１，０，０，０，０，０，０］ であり、一方、輝度レベル"８"に対応した変換画素デー
タＨＤは、 ［１，１，１，０，１，０，０，０，０，０］ である。
ル"７"に対応した変換画素データＨＤは、 ［０，０，０，１，０，０，０，０，０，０］ であり、一方、輝度レベル"８"に対応した変換画素デー
タＨＤは、 ［１，１，１，０，１，０，０，０，０，０］ である。
【００４９】よって、輝度レベルの変化が１段階である
にも拘わらず、サブフィールドＳＦ１、２、３、４ａで
の発光パターンが全て反転してしまうので、これが誤っ
た輪郭として視認される恐れがある。図１０は、かかる
偽輪郭発生に鑑みて為された発光駆動フォーマットの他
の実施例を示す図であり、図１１及び図１２は、この発
光駆動フォーマットに従ってＰＤＰ１０の駆動を行う際
に用いられる変換テーブルを示す図である。
にも拘わらず、サブフィールドＳＦ１、２、３、４ａで
の発光パターンが全て反転してしまうので、これが誤っ
た輪郭として視認される恐れがある。図１０は、かかる
偽輪郭発生に鑑みて為された発光駆動フォーマットの他
の実施例を示す図であり、図１１及び図１２は、この発
光駆動フォーマットに従ってＰＤＰ１０の駆動を行う際
に用いられる変換テーブルを示す図である。
【００５０】図１０に示される発光駆動フォーマットで
は、図９に示されるサブフィールドＳＦ４ａでの発光期
間比"８"をその直前に存在するサブフィールドＳＦ３と
同一の"４"に減らし、この減った分を、サブフィールド
ＳＦ４ｇの発光期間比を"１２"に増やすことで補ってい
る。かかる発光駆動フォーマットによれば、図１１に示
されるが如く、輝度レベル"７"に対応した変換画素デー
タＨＤを、 ［０，０，０，１，０，０，０，０，０，０］ とし、輝度レベル"８"に対応した変換画素データＨＤ
を、 ［１，１，０，０，１，０，０，０，０，０］ とすることが出来る。
は、図９に示されるサブフィールドＳＦ４ａでの発光期
間比"８"をその直前に存在するサブフィールドＳＦ３と
同一の"４"に減らし、この減った分を、サブフィールド
ＳＦ４ｇの発光期間比を"１２"に増やすことで補ってい
る。かかる発光駆動フォーマットによれば、図１１に示
されるが如く、輝度レベル"７"に対応した変換画素デー
タＨＤを、 ［０，０，０，１，０，０，０，０，０，０］ とし、輝度レベル"８"に対応した変換画素データＨＤ
を、 ［１，１，０，０，１，０，０，０，０，０］ とすることが出来る。
【００５１】よって、サブフィールドＳＦ１、２、４ａ
各々での発光パターンは反転するものの、サブフィール
ドＳＦ３では反転が起こらない。よって、画素データの
輝度レベルが"７"から"８"に推移しても、偽輪郭の発生
が抑制されるのである。要するに、先ず、複数のサブフ
ィールド群（第４サイクル）の内の先頭のサブフィール
ドＳＦ４ａにて実施する発光維持の時間を、かかるサブ
フィールド群の直前のサブフィールドＳＦ３にて実施す
る発光維持の時間と同一にする。
各々での発光パターンは反転するものの、サブフィール
ドＳＦ３では反転が起こらない。よって、画素データの
輝度レベルが"７"から"８"に推移しても、偽輪郭の発生
が抑制されるのである。要するに、先ず、複数のサブフ
ィールド群（第４サイクル）の内の先頭のサブフィール
ドＳＦ４ａにて実施する発光維持の時間を、かかるサブ
フィールド群の直前のサブフィールドＳＦ３にて実施す
る発光維持の時間と同一にする。
【００５２】ここで、画素データの輝度レベルが１段階
だけ推移した場合には、上記サブフィールド群内の先頭
のサブフィールドＳＦ４ａ及びＳＦ３のいずれか一方
が、必ず推移する前の発光状態を継続するように、図１
１及び図１２に示されるが如く画素データの変換を行っ
ているのである。すなわち、図１１及び図１２に示され
るように、輝度レベルが１段階変化する場合には、サブ
フィールドＳＦ４ａ及びＳＦ３での発光パターンは、 輝度レベル"７"から"８"への推移の場合に、［０，１］
から［０，０］ 輝度レベル"11"から"12"への推移の場合に、［０，０］
から［１，０］ となり、必ずいずれか一方が、推移する前の発光状態を
継続しているのである。 尚、上記実施例においては、
１フィールド期間内において実施する一斉リセット動作
を３回（図５）又は４回（図９、図１０）にしている
が、図１３に示されるが如き発光駆動フォーマットを採
用して２回にしても良い。
だけ推移した場合には、上記サブフィールド群内の先頭
のサブフィールドＳＦ４ａ及びＳＦ３のいずれか一方
が、必ず推移する前の発光状態を継続するように、図１
１及び図１２に示されるが如く画素データの変換を行っ
ているのである。すなわち、図１１及び図１２に示され
るように、輝度レベルが１段階変化する場合には、サブ
フィールドＳＦ４ａ及びＳＦ３での発光パターンは、 輝度レベル"７"から"８"への推移の場合に、［０，１］
から［０，０］ 輝度レベル"11"から"12"への推移の場合に、［０，０］
から［１，０］ となり、必ずいずれか一方が、推移する前の発光状態を
継続しているのである。 尚、上記実施例においては、
１フィールド期間内において実施する一斉リセット動作
を３回（図５）又は４回（図９、図１０）にしている
が、図１３に示されるが如き発光駆動フォーマットを採
用して２回にしても良い。
【００５３】更に、図１４及び図１５に示されるが如き
発光駆動フォーマットを採用して、１フィールド期間内
において実施する一斉リセット動作を１回にすることも
可能である。尚、図１４は、画素データ書込行程Ｗｃに
おいて上述した如き選択消去アドレス法により画素デー
タの書き込みを行う場合、又、図１５は、選択書込アド
レス法により画素データの書き込みを行う場合各々での
発光駆動フォーマットを示すものである。
発光駆動フォーマットを採用して、１フィールド期間内
において実施する一斉リセット動作を１回にすることも
可能である。尚、図１４は、画素データ書込行程Ｗｃに
おいて上述した如き選択消去アドレス法により画素デー
タの書き込みを行う場合、又、図１５は、選択書込アド
レス法により画素データの書き込みを行う場合各々での
発光駆動フォーマットを示すものである。
【００５４】図１４及び図１５に示される発光駆動フォ
ーマットでは、１フィールド期間をサブフィールドＳＦ
１〜ＳＦ１４なる１４個のサブフィールドに分割してい
る。これらサブフィールドＳＦ１〜ＳＦ１４各々では、
画素データの書き込みを行って発光セル及び非発光セル
の設定を行う画素データ書込行程Ｗｃと、発光セルに対
してのみ放電発光状態を維持させる維持発光行程Ｉｃと
を実施する。この際、各維持発光行程Ｉｃでの発光時間
(発光回数)は、サブフィールドＳＦ１での発光時間を"
１"とした場合、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ と設定されている。
ーマットでは、１フィールド期間をサブフィールドＳＦ
１〜ＳＦ１４なる１４個のサブフィールドに分割してい
る。これらサブフィールドＳＦ１〜ＳＦ１４各々では、
画素データの書き込みを行って発光セル及び非発光セル
の設定を行う画素データ書込行程Ｗｃと、発光セルに対
してのみ放電発光状態を維持させる維持発光行程Ｉｃと
を実施する。この際、各維持発光行程Ｉｃでの発光時間
(発光回数)は、サブフィールドＳＦ１での発光時間を"
１"とした場合、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ と設定されている。
【００５５】すなわち、各サブフィールドＳＦ１〜ＳＦ
１４の発光回数の比を非線形（つまり、逆ガンマ比率：
Ｙ＝Ｘ2,2)になるように設定し、これにより入力画素デ
ータＤの非線形特性（ガンマ特性）を補正するようにし
ている。更に、これら各サブフィールドの内、先頭のサ
ブフィールドのみで一斉リセット行程Ｒｃを実行する。
つまり、図１４に示されるが如き選択消去アドレス法を
採用した際の発光駆動フォーマットではサブフィールド
ＳＦ１、図１５に示されるが如き選択書込法を採用した
際の発光駆動フォーマットではサブフィールドＳＦ１４
のみで、一斉リセット行程Ｒｃを実行するのである。
又、図１４及び図１５に示されるように、１フィールド
期間の最後尾のサブフィールドにおいて、全ての放電セ
ル内に残存している壁電荷を消滅せしめる消去行程Ｅを
実行する。
１４の発光回数の比を非線形（つまり、逆ガンマ比率：
Ｙ＝Ｘ2,2)になるように設定し、これにより入力画素デ
ータＤの非線形特性（ガンマ特性）を補正するようにし
ている。更に、これら各サブフィールドの内、先頭のサ
ブフィールドのみで一斉リセット行程Ｒｃを実行する。
つまり、図１４に示されるが如き選択消去アドレス法を
採用した際の発光駆動フォーマットではサブフィールド
ＳＦ１、図１５に示されるが如き選択書込法を採用した
際の発光駆動フォーマットではサブフィールドＳＦ１４
のみで、一斉リセット行程Ｒｃを実行するのである。
又、図１４及び図１５に示されるように、１フィールド
期間の最後尾のサブフィールドにおいて、全ての放電セ
ル内に残存している壁電荷を消滅せしめる消去行程Ｅを
実行する。
【００５６】図１６は、これら図１４及び図１５に基づ
く発光駆動動作を実施するプラズマディスプレイ装置の
構成を示す図である。尚、図１６に示されるプラズマデ
ィスプレイ装置は、図２に示した構成中におけるデータ
変換回路３をデータ変換回路３０に変更したものであ
り、これを除く他の機能モジュールについては図２に示
されるものと同一である。よって、以下に、図１６に示
されるデータ変換回路３０の動作についてのみ説明す
る。
く発光駆動動作を実施するプラズマディスプレイ装置の
構成を示す図である。尚、図１６に示されるプラズマデ
ィスプレイ装置は、図２に示した構成中におけるデータ
変換回路３をデータ変換回路３０に変更したものであ
り、これを除く他の機能モジュールについては図２に示
されるものと同一である。よって、以下に、図１６に示
されるデータ変換回路３０の動作についてのみ説明す
る。
【００５７】図１７は、かかるデータ変換回路３０の内
部構成を示す図である。図１７において、ＡＢＬ(自動
輝度制御)回路３１は、ＰＤＰ１０の画面上に表示され
る画像の平均輝度が所定の輝度範囲内に収まるように、
Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素
データＤに対して輝度レベルの調整を行い、この際得ら
れた輝度調整画素データＤBLを第１データ変換回路３２
に供給する。
部構成を示す図である。図１７において、ＡＢＬ(自動
輝度制御)回路３１は、ＰＤＰ１０の画面上に表示され
る画像の平均輝度が所定の輝度範囲内に収まるように、
Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素
データＤに対して輝度レベルの調整を行い、この際得ら
れた輝度調整画素データＤBLを第１データ変換回路３２
に供給する。
【００５８】かかる輝度レベルの調整では、上述の如き
サブフィールドの発光回数の比を非線形に設定して逆ガ
ンマ補正を行う前に行われるため、ＡＢＬ回路３１は、
画素データＤ(入力画素データ）に逆ガンマ補正を施
し、この際得られた逆ガンマ変換画素データの平均輝度
に応じて上記画素データＤ(入力画素データ)の輝度レベ
ルを自動調整するように構成されている。これにより、
輝度調整による表示品質の劣化を防止できる。
サブフィールドの発光回数の比を非線形に設定して逆ガ
ンマ補正を行う前に行われるため、ＡＢＬ回路３１は、
画素データＤ(入力画素データ）に逆ガンマ補正を施
し、この際得られた逆ガンマ変換画素データの平均輝度
に応じて上記画素データＤ(入力画素データ)の輝度レベ
ルを自動調整するように構成されている。これにより、
輝度調整による表示品質の劣化を防止できる。
【００５９】図１８は、かかるＡＢＬ回路３１の内部構
成を示す図である。図１８において、レベル調整回路３
１０は、後述する平均輝度検出回路３１１にて求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤBLを図１９
に示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2.2 ）にて変換したものを逆ガンマ変換画素データＤｒ
として平均輝度レベル検出回路３１１に供給する。すな
わち、データ変換回路３１２によって、輝度調整画素デ
ータＤBLに対して逆ガンマ補正を施すことにより、ガン
マ補正の解除された元の映像信号に対応した画素データ
（逆ガンマ変換画素データＤｒ）を復元するのである。
平均輝度検出回路３１１は、かかる逆ガンマ変換画素デ
ータＤｒからその平均輝度を求めて上記レベル調整回路
３１０に供給する。又、平均輝度検出回路３１１は、例
えば図２０に示されるが如き各サブフィールドでの発光
時間を指定する輝度モード１〜４の中から、上述の如く
求めた平均輝度に応じた輝度にてＰＤＰ１０を発光駆動
し得る輝度モードを選択し、この選択した輝度モードを
示す輝度モード信号ＬＣを駆動制御回路２に供給する。
成を示す図である。図１８において、レベル調整回路３
１０は、後述する平均輝度検出回路３１１にて求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤBLを図１９
に示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2.2 ）にて変換したものを逆ガンマ変換画素データＤｒ
として平均輝度レベル検出回路３１１に供給する。すな
わち、データ変換回路３１２によって、輝度調整画素デ
ータＤBLに対して逆ガンマ補正を施すことにより、ガン
マ補正の解除された元の映像信号に対応した画素データ
（逆ガンマ変換画素データＤｒ）を復元するのである。
平均輝度検出回路３１１は、かかる逆ガンマ変換画素デ
ータＤｒからその平均輝度を求めて上記レベル調整回路
３１０に供給する。又、平均輝度検出回路３１１は、例
えば図２０に示されるが如き各サブフィールドでの発光
時間を指定する輝度モード１〜４の中から、上述の如く
求めた平均輝度に応じた輝度にてＰＤＰ１０を発光駆動
し得る輝度モードを選択し、この選択した輝度モードを
示す輝度モード信号ＬＣを駆動制御回路２に供給する。
【００６０】ここで、第１データ変換回路３２は、図２
１に示されるが如き変換特性に基づいて２５６階調（８
ビット）の入力輝度調整画素データＤBLを１４×１６／
２５５（２２４／２５５）にした８ビット（０〜２２
４）の変換画素データＨＤpに変換して多階調化処理回
路３３に供給する。具体的には、８ビット（０〜２５
５）の入力輝度調整画素データＤBLがかかる変換特性に
基づく図２２及び図２３に示されるが如き変換テーブル
に従って変換される。すなわち、この変換特性は、入力
画素データのビット数、多階調化による圧縮ビット数、
及び表示階調数に応じて設定される。このように、後述
する多階調化処理回路の前段に、第１データ変換回路３
２を設けて、表示階調数及び多階調化による圧縮ビット
数に合わせた変換を行い、これにより輝度調整画素デー
タＤBLを、上位ビット群（多階調化画素データに対応）
と下位ビット群（切り捨てられるデータ：誤差データ）
とをビット境界で切り分け、この信号に基づいて多階調
化処理を行うようになっている。これにより、多階調化
処理による輝度飽和の発生及び表示階調がビット境界に
ない場合に生じる表示特性の平坦部の発生（すなわち、
階調歪みの発生）を防止することができる。
１に示されるが如き変換特性に基づいて２５６階調（８
ビット）の入力輝度調整画素データＤBLを１４×１６／
２５５（２２４／２５５）にした８ビット（０〜２２
４）の変換画素データＨＤpに変換して多階調化処理回
路３３に供給する。具体的には、８ビット（０〜２５
５）の入力輝度調整画素データＤBLがかかる変換特性に
基づく図２２及び図２３に示されるが如き変換テーブル
に従って変換される。すなわち、この変換特性は、入力
画素データのビット数、多階調化による圧縮ビット数、
及び表示階調数に応じて設定される。このように、後述
する多階調化処理回路の前段に、第１データ変換回路３
２を設けて、表示階調数及び多階調化による圧縮ビット
数に合わせた変換を行い、これにより輝度調整画素デー
タＤBLを、上位ビット群（多階調化画素データに対応）
と下位ビット群（切り捨てられるデータ：誤差データ）
とをビット境界で切り分け、この信号に基づいて多階調
化処理を行うようになっている。これにより、多階調化
処理による輝度飽和の発生及び表示階調がビット境界に
ない場合に生じる表示特性の平坦部の発生（すなわち、
階調歪みの発生）を防止することができる。
【００６１】図２４は、かかる多階調化処理回路３３の
内部構成を示す図である。図２４に示されるが如く、多
階調化処理回路３３は、誤差拡散処理回路３３０及びデ
ィザ処理回路３５０から構成される。先ず、誤差拡散処
理回路３３０におけるデータ分離回路３３１は、図１７
に示される第１データ変換回路３２から供給されたｍビ
ットの変換画素データＨＤP 中の下位ｉビット分を誤差
データ、上位(ｍ-ｉ)ビット分を表示データとして分離
する。
内部構成を示す図である。図２４に示されるが如く、多
階調化処理回路３３は、誤差拡散処理回路３３０及びデ
ィザ処理回路３５０から構成される。先ず、誤差拡散処
理回路３３０におけるデータ分離回路３３１は、図１７
に示される第１データ変換回路３２から供給されたｍビ
ットの変換画素データＨＤP 中の下位ｉビット分を誤差
データ、上位(ｍ-ｉ)ビット分を表示データとして分離
する。
【００６２】加算器３３２は、かかる誤差データとして
の変換画素データＨＤP中の下位ｉビット分と、遅延回
路３３４からの遅延出力と、係数乗算器３３５の乗算出
力とを加算して得た加算値を遅延回路３３６に供給す
る。遅延回路３３６は、加算器３３２から供給された加
算値を、画素データのクロック周期と同一の時間を有す
る遅延時間Ｄだけ遅らせた信号を遅延加算信号ＡＤ1と
して上記係数乗算器３３５及び遅延回路３３７に夫々供
給する。
の変換画素データＨＤP中の下位ｉビット分と、遅延回
路３３４からの遅延出力と、係数乗算器３３５の乗算出
力とを加算して得た加算値を遅延回路３３６に供給す
る。遅延回路３３６は、加算器３３２から供給された加
算値を、画素データのクロック周期と同一の時間を有す
る遅延時間Ｄだけ遅らせた信号を遅延加算信号ＡＤ1と
して上記係数乗算器３３５及び遅延回路３３７に夫々供
給する。
【００６３】係数乗算器３３５は、上記遅延加算信号Ａ
Ｄ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られ
た乗算結果を上記加算器３３２に供給する。遅延回路３
３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間
−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを
遅延加算信号ＡＤ2として遅延回路３３８に供給する。
遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上
記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3
として係数乗算器３３９に供給する。又、遅延回路３３
８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ
×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ
4として係数乗算器３４０に供給する。更に、遅延回路
３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時
間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号
ＡＤ5として係数乗算器３４１に供給する。
Ｄ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られ
た乗算結果を上記加算器３３２に供給する。遅延回路３
３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間
−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを
遅延加算信号ＡＤ2として遅延回路３３８に供給する。
遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上
記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3
として係数乗算器３３９に供給する。又、遅延回路３３
８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ
×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ
4として係数乗算器３４０に供給する。更に、遅延回路
３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時
間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号
ＡＤ5として係数乗算器３４１に供給する。
【００６４】係数乗算器３３９は、上記遅延加算信号Ａ
Ｄ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られ
た乗算結果を加算器３４２に供給する。係数乗算器３４
０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例え
ば、"5/16")を乗算して得られた乗算結果を加算器３４
２に供給する。係数乗算器３４１は、上記遅延加算信号
ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得ら
れた乗算結果を加算器３４２に供給する。
Ｄ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られ
た乗算結果を加算器３４２に供給する。係数乗算器３４
０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例え
ば、"5/16")を乗算して得られた乗算結果を加算器３４
２に供給する。係数乗算器３４１は、上記遅延加算信号
ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得ら
れた乗算結果を加算器３４２に供給する。
【００６５】加算器３４２は、上記係数乗算器３３９、
３４０及び３４１各々から供給された乗算結果を加算し
て得られた加算信号を上記遅延回路３３４に供給する。
遅延回路３３４は、かかる加算信号を上記遅延時間Ｄな
る時間分だけ遅延させて上記加算器３３２に供給する。
加算器３３２は、上記変換画素データＨＤP中の下位ｉ
ビット分と、遅延回路３３４からの遅延出力と、係数乗
算器３３５の乗算出力とを加算した際に桁上げがない場
合には論理レベル"０"、桁上げがある場合には論理レベ
ル"1"のキャリアウト信号ＣOを発生してこれを加算器３
３３に供給する。
３４０及び３４１各々から供給された乗算結果を加算し
て得られた加算信号を上記遅延回路３３４に供給する。
遅延回路３３４は、かかる加算信号を上記遅延時間Ｄな
る時間分だけ遅延させて上記加算器３３２に供給する。
加算器３３２は、上記変換画素データＨＤP中の下位ｉ
ビット分と、遅延回路３３４からの遅延出力と、係数乗
算器３３５の乗算出力とを加算した際に桁上げがない場
合には論理レベル"０"、桁上げがある場合には論理レベ
ル"1"のキャリアウト信号ＣOを発生してこれを加算器３
３３に供給する。
【００６６】加算器３３３は、上記変換画素データＨＤ
P中の上位(ｍ-ｉ)ビット分からなる表示データに、上記
キャリアウト信号ＣOを加算したものを(ｍ-ｉ)ビットを
有する上記誤差拡散処理画素データＥＤとして出力す
る。つまり、かかる誤差拡散処理画素データＥＤのビッ
ト数は、上記変換画素データＨＤPよりも小となるので
ある。
P中の上位(ｍ-ｉ)ビット分からなる表示データに、上記
キャリアウト信号ＣOを加算したものを(ｍ-ｉ)ビットを
有する上記誤差拡散処理画素データＥＤとして出力す
る。つまり、かかる誤差拡散処理画素データＥＤのビッ
ト数は、上記変換画素データＨＤPよりも小となるので
ある。
【００６７】以下に、かかる構成からなる誤差拡散処理
回路３３０の動作について説明する。例えば、図２５に
示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤
差拡散処理画素データＥＤを求める場合、先ず、かかる
画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ
(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素
Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位ｉビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位
(ｍ-ｉ)ビット分、すなわち画素Ｇ(j,k)に対応した表示
データに加算したものを誤差拡散処理画素データＥＤと
する。
回路３３０の動作について説明する。例えば、図２５に
示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤
差拡散処理画素データＥＤを求める場合、先ず、かかる
画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ
(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素
Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位ｉビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位
(ｍ-ｉ)ビット分、すなわち画素Ｇ(j,k)に対応した表示
データに加算したものを誤差拡散処理画素データＥＤと
する。
【００６８】かかる構成により、誤差拡散処理回路３３
０では、変換画素データＨＤP中の上位(ｍ-ｉ)ビット分
を表示データ、残りの下位ｉビット分を誤差データとし
て捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,
k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算
したものを、上記表示データに反映させるようにしてい
る。かかる動作により、原画素｛Ｇ(j,k)｝における下
位ｉビット分の輝度が上記周辺画素により擬似的に表現
され、それ故にｍビットよりも少ないビット数、すなわ
ち(ｍ-ｉ)ビット分の表示データにて、上記ｍビット分
の画素データと同等の輝度階調表現が可能になるのであ
る。
０では、変換画素データＨＤP中の上位(ｍ-ｉ)ビット分
を表示データ、残りの下位ｉビット分を誤差データとし
て捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,
k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算
したものを、上記表示データに反映させるようにしてい
る。かかる動作により、原画素｛Ｇ(j,k)｝における下
位ｉビット分の輝度が上記周辺画素により擬似的に表現
され、それ故にｍビットよりも少ないビット数、すなわ
ち(ｍ-ｉ)ビット分の表示データにて、上記ｍビット分
の画素データと同等の輝度階調表現が可能になるのであ
る。
【００６９】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された(ｍ-ｉ)ビットの誤差拡散処理画素データＥＤ
にディザ処理を施すことにより、誤差拡散処理画素デー
タＥＤと同等な輝度階調レベルを維持しつつもビット数
を(ｍ-ｉ−ｊ)ビットに減らした多階調化処理画素デー
タＤSを生成する。尚、かかるディザ処理では、隣接す
る複数個の画素により１つの中間表示レベルを表現する
ものである。例えば、８ビットの画素データの内の上位
６ビットの画素データを用いて８ビット相当の階調表示
を行う場合、左右、上下に互いに隣接する４つの画素を
１組とし、この１組の各画素に対応した画素データ各々
に、互いに異なる係数値からなる４つのディザ係数ａ〜
ｄを夫々割り当てて加算する。かかるディザ処理によれ
ば、４画素で４つの異なる中間表示レベルの組み合わせ
が発生することになる。よって、例え画素データのビッ
ト数が６ビットであっても、表現出来る輝度階調レベル
は４倍、すなわち、８ビット相当の中間調表示が可能と
なるのである。
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された(ｍ-ｉ)ビットの誤差拡散処理画素データＥＤ
にディザ処理を施すことにより、誤差拡散処理画素デー
タＥＤと同等な輝度階調レベルを維持しつつもビット数
を(ｍ-ｉ−ｊ)ビットに減らした多階調化処理画素デー
タＤSを生成する。尚、かかるディザ処理では、隣接す
る複数個の画素により１つの中間表示レベルを表現する
ものである。例えば、８ビットの画素データの内の上位
６ビットの画素データを用いて８ビット相当の階調表示
を行う場合、左右、上下に互いに隣接する４つの画素を
１組とし、この１組の各画素に対応した画素データ各々
に、互いに異なる係数値からなる４つのディザ係数ａ〜
ｄを夫々割り当てて加算する。かかるディザ処理によれ
ば、４画素で４つの異なる中間表示レベルの組み合わせ
が発生することになる。よって、例え画素データのビッ
ト数が６ビットであっても、表現出来る輝度階調レベル
は４倍、すなわち、８ビット相当の中間調表示が可能と
なるのである。
【００７０】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
【００７１】図２６は、かかるディザ処理回路３５０の
内部構成を示す図である。図２６において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図２７に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,
k+1)なる４つの画素各々に対応した４つのディザ係数
ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図２７に示されるように１フィー
ルド毎に変更して行く。
内部構成を示す図である。図２６において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図２７に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,
k+1)なる４つの画素各々に対応した４つのディザ係数
ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図２７に示されるように１フィー
ルド毎に変更して行く。
【００７２】すなわち、最初の第１フィールドにおいて
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り
返し発生し、これを加算器３５１に供給する。ディザ係
数発生回路３５２は、上述した如き第１フィールド〜第
４フィールドの動作を繰り返し実行する。すなわち、か
かる第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り
返し発生し、これを加算器３５１に供給する。ディザ係
数発生回路３５２は、上述した如き第１フィールド〜第
４フィールドの動作を繰り返し実行する。すなわち、か
かる第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。
【００７３】加算器３５１は、上記誤差拡散処理回路３
３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+
1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応し
た誤差拡散処理画素データＥＤ各々に、上述の如く各フ
ィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加
算し、この際得られたディザ加算画素データを上位ビッ
ト抽出回路３５３に供給する。
３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+
1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応し
た誤差拡散処理画素データＥＤ各々に、上述の如く各フ
ィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加
算し、この際得られたディザ加算画素データを上位ビッ
ト抽出回路３５３に供給する。
【００７４】例えば、図２７に示される第１フィールド
においては、画素Ｇ(j,k)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ａ、画素Ｇ(j,k+1)に対応した
誤差拡散処理画素データＥＤ＋ディザ係数ｂ、画素Ｇ(j
+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ
係数ｃ、画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ｄの各々をディザ加算画素デー
タとして上位ビット抽出回路３５３に順次供給して行く
のである。
においては、画素Ｇ(j,k)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ａ、画素Ｇ(j,k+1)に対応した
誤差拡散処理画素データＥＤ＋ディザ係数ｂ、画素Ｇ(j
+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ
係数ｃ、画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ｄの各々をディザ加算画素デー
タとして上位ビット抽出回路３５３に順次供給して行く
のである。
【００７５】上位ビット抽出回路３５３は、かかるディ
ザ加算画素データの上位(ｍ−ｉ−ｊ)ビット分までを抽
出し、これを多階調化画素データＤSとして図１７に示
される第２データ変換回路３４に供給する。第２データ
変換回路３４は、かかる多階調化画素データＤSを図２
８又は図２９に示されるが如き変換テーブルに従って、
図１４又は図１５に示されるサブフィールドＳＦ１〜Ｓ
Ｆ１４各々に対応した第１〜第１４ビットからなる変換
画素データＨＤ(表示画素データ)に変換する。
ザ加算画素データの上位(ｍ−ｉ−ｊ)ビット分までを抽
出し、これを多階調化画素データＤSとして図１７に示
される第２データ変換回路３４に供給する。第２データ
変換回路３４は、かかる多階調化画素データＤSを図２
８又は図２９に示されるが如き変換テーブルに従って、
図１４又は図１５に示されるサブフィールドＳＦ１〜Ｓ
Ｆ１４各々に対応した第１〜第１４ビットからなる変換
画素データＨＤ(表示画素データ)に変換する。
【００７６】図２８及び図２９において、多階調化画素
データＤｓは、８ビット（２５６階調）の入力画素デー
タＤを第１データ変換（図２２及び図２３の変換テーブ
ル）にしたがって２２４／２２５にし、さらに多階調化
処理（例えば、誤差拡散及びディザ処理にて夫々２ビッ
ト圧縮して合計４ビットの圧縮を行う）により、４ビッ
ト（０〜１４：１５階調）に変換したものである。
データＤｓは、８ビット（２５６階調）の入力画素デー
タＤを第１データ変換（図２２及び図２３の変換テーブ
ル）にしたがって２２４／２２５にし、さらに多階調化
処理（例えば、誤差拡散及びディザ処理にて夫々２ビッ
ト圧縮して合計４ビットの圧縮を行う）により、４ビッ
ト（０〜１４：１５階調）に変換したものである。
【００７７】尚、図２８は、図１４に示されるが如き選
択消去アドレス法による発光駆動を行う場合に用いる変
換テーブル、一方、図２９は、図１５に示されるが如き
選択書込法による発光駆動を行う場合に用いる変換テー
ブルを示すものである。この際、第１〜第１４ビットか
らなる変換画素データＨＤにおける論理レベル"１"のビ
ットは、そのビットに対応したサブフィールドＳＦにお
ける画素データ書込行程Ｗｃにて、選択消去放電（選択
書込放電）を実施させることを示すものである。 図１
６に示されるメモリ４は、駆動制御回路２から供給され
てくる書込信号に応じて上記変換画素データＨＤを順次
書き込む。かかる書込動作により１画面（ｎ行、ｍ列）
分の書き込みが終了すると、メモリ４は、この１画面分
の変換画素データＨＤ11-nm各々を各ビット桁毎（第１
ビット〜第１４ビット）に分割して読み出し、これを１
行分毎に順次アドレスドライバ６に供給する。
択消去アドレス法による発光駆動を行う場合に用いる変
換テーブル、一方、図２９は、図１５に示されるが如き
選択書込法による発光駆動を行う場合に用いる変換テー
ブルを示すものである。この際、第１〜第１４ビットか
らなる変換画素データＨＤにおける論理レベル"１"のビ
ットは、そのビットに対応したサブフィールドＳＦにお
ける画素データ書込行程Ｗｃにて、選択消去放電（選択
書込放電）を実施させることを示すものである。 図１
６に示されるメモリ４は、駆動制御回路２から供給され
てくる書込信号に応じて上記変換画素データＨＤを順次
書き込む。かかる書込動作により１画面（ｎ行、ｍ列）
分の書き込みが終了すると、メモリ４は、この１画面分
の変換画素データＨＤ11-nm各々を各ビット桁毎（第１
ビット〜第１４ビット）に分割して読み出し、これを１
行分毎に順次アドレスドライバ６に供給する。
【００７８】例えば、メモリ４は、図１４に示されるが
如き選択消去アドレス法による発光駆動を実施する場合
には、図２８に示されるが如き変換テーブルに従って変
換された１４ビットの変換画素データＨＤを各ビット桁
毎に分割し、第１ビットから第１４ビットへと順次読み
出し、これらを１フィールド期間内にアドレスドライバ
６に供給して行くのである。
如き選択消去アドレス法による発光駆動を実施する場合
には、図２８に示されるが如き変換テーブルに従って変
換された１４ビットの変換画素データＨＤを各ビット桁
毎に分割し、第１ビットから第１４ビットへと順次読み
出し、これらを１フィールド期間内にアドレスドライバ
６に供給して行くのである。
【００７９】アドレスドライバ６は、かかるメモリ４か
ら読み出された１行分毎の画素データビット群各々の論
理レベルに対応した電圧を有する画素データパルスＤＰ
1〜ＤＰm及び残留電荷量を消去させる為の消去パルスＡ
Ｐを発生し、これらを図３０又は図３１に示されるが如
きタイミングでＰＤＰ１０の列電極Ｄ1〜Ｄmに印加す
る。
ら読み出された１行分毎の画素データビット群各々の論
理レベルに対応した電圧を有する画素データパルスＤＰ
1〜ＤＰm及び残留電荷量を消去させる為の消去パルスＡ
Ｐを発生し、これらを図３０又は図３１に示されるが如
きタイミングでＰＤＰ１０の列電極Ｄ1〜Ｄmに印加す
る。
【００８０】駆動制御回路２は、入力された映像信号中
の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器
１に対するクロック信号、及びメモリ４に対する書込・
読出信号を生成する。更に、駆動制御回路２は、かかる
水平及び垂直同期信号に同期して、画素データタイミン
グ信号、リセットタイミング信号、走査タイミング信
号、及び維持タイミング信号を夫々発生する。この際、
駆動制御回路２は、図１４又は図１５に示される各維持
発光行程Ｉｃ内において供給する維持タイミング信号の
回数(期間)、すなわち、各維持発光行程Ｉc内において
印加される維持パルスの数を、図２０に示されるが如き
輝度モード信号ＬＣにて指定されたモードに従って設定
する。例えば、図１４又は図１５に示されるサブフィー
ルドＳＦ１の維持発光行程Ｉｃにおいては、輝度モード
信号ＬＣにて指定されたモードがモード１である場合に
は"１"、モード２である場合には"２"、モード３である
場合には"３"、モード４である場合には"４"の如く設定
する。
の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器
１に対するクロック信号、及びメモリ４に対する書込・
読出信号を生成する。更に、駆動制御回路２は、かかる
水平及び垂直同期信号に同期して、画素データタイミン
グ信号、リセットタイミング信号、走査タイミング信
号、及び維持タイミング信号を夫々発生する。この際、
駆動制御回路２は、図１４又は図１５に示される各維持
発光行程Ｉｃ内において供給する維持タイミング信号の
回数(期間)、すなわち、各維持発光行程Ｉc内において
印加される維持パルスの数を、図２０に示されるが如き
輝度モード信号ＬＣにて指定されたモードに従って設定
する。例えば、図１４又は図１５に示されるサブフィー
ルドＳＦ１の維持発光行程Ｉｃにおいては、輝度モード
信号ＬＣにて指定されたモードがモード１である場合に
は"１"、モード２である場合には"２"、モード３である
場合には"３"、モード４である場合には"４"の如く設定
する。
【００８１】第１サスティンドライバ７は、上記駆動制
御回路２から供給された各種タイミング信号に応じて、
残留電荷量を初期化するためのリセットパルスＲＰX、
放電発光状態を維持するための維持パルスＩＰX各々を
発生し、これらを図３０又は図３１に示されるが如きタ
イミングでＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。第
２サスティンドライバ８は、上記駆動制御回路２から供
給された各種タイミング信号に応じて、残留電荷量を初
期化するためのリセットパルスＲＰY、画素データを書
き込むための走査パルスＳＰ、画素データ書き込みを良
好に実施させる為のプライミングパルスＰＰ、放電発光
状態を維持するための維持パルスＩＰY 、及び残留壁電
荷を消去させる為の消去パルスＥＰ各々を発生し、これ
らを図３０又は図３１に示されるが如きタイミングでＰ
ＤＰ１０の行電極Ｙ1〜Ｙnに印加する。
御回路２から供給された各種タイミング信号に応じて、
残留電荷量を初期化するためのリセットパルスＲＰX、
放電発光状態を維持するための維持パルスＩＰX各々を
発生し、これらを図３０又は図３１に示されるが如きタ
イミングでＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。第
２サスティンドライバ８は、上記駆動制御回路２から供
給された各種タイミング信号に応じて、残留電荷量を初
期化するためのリセットパルスＲＰY、画素データを書
き込むための走査パルスＳＰ、画素データ書き込みを良
好に実施させる為のプライミングパルスＰＰ、放電発光
状態を維持するための維持パルスＩＰY 、及び残留壁電
荷を消去させる為の消去パルスＥＰ各々を発生し、これ
らを図３０又は図３１に示されるが如きタイミングでＰ
ＤＰ１０の行電極Ｙ1〜Ｙnに印加する。
【００８２】尚、図３０は、選択消去アドレス法による
発光駆動時における１フィールド期間内での各駆動パル
スの印加タイミングを示す図であり、図３１は、選択書
込アドレス法による発光駆動時における１フィールド期
間内での各駆動パルスの印加タイミングを示す図であ
る。この際、図３１に示される選択書込アドレス法によ
る発光駆動時においては、先ず、第１サスティンドライ
バ７及び第２サスティンドライバ８は、ＰＤＰ１０の行
電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを同
時に印加してＰＤＰ１０中の全ての放電セルをリセット
放電せしめることにより各放電セル内に強制的に壁電荷
を形成させる（Ｒ1）。その直後に、第１サスティンド
ライバ７は、上記消去パルスＥＰをＰＤＰ１０の行電極
Ｘ1〜Ｘn に一斉に印加することにより、全放電セル内に
形成された上記壁電荷を消去させる（Ｒ2）。上記Ｒ1及
びＲ2の一連の動作により一斉リセット行程Ｒｃを為し
ている。図３１における画素データ書込行程Ｗｃでは、
走査パルスＳＰが印加された"行"と、高電圧の画素デー
タパルスが印加された"列"との交差部の放電セルにのみ
放電が生じ、その放電セル内に選択的に壁電荷が形成さ
れる。かかる選択書込により、維持発光行程Ｉｃにおい
て放電発光が実施される発光放電セルと、放電発光しな
い非発光放電セルとが設定される。
発光駆動時における１フィールド期間内での各駆動パル
スの印加タイミングを示す図であり、図３１は、選択書
込アドレス法による発光駆動時における１フィールド期
間内での各駆動パルスの印加タイミングを示す図であ
る。この際、図３１に示される選択書込アドレス法によ
る発光駆動時においては、先ず、第１サスティンドライ
バ７及び第２サスティンドライバ８は、ＰＤＰ１０の行
電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲＰYを同
時に印加してＰＤＰ１０中の全ての放電セルをリセット
放電せしめることにより各放電セル内に強制的に壁電荷
を形成させる（Ｒ1）。その直後に、第１サスティンド
ライバ７は、上記消去パルスＥＰをＰＤＰ１０の行電極
Ｘ1〜Ｘn に一斉に印加することにより、全放電セル内に
形成された上記壁電荷を消去させる（Ｒ2）。上記Ｒ1及
びＲ2の一連の動作により一斉リセット行程Ｒｃを為し
ている。図３１における画素データ書込行程Ｗｃでは、
走査パルスＳＰが印加された"行"と、高電圧の画素デー
タパルスが印加された"列"との交差部の放電セルにのみ
放電が生じ、その放電セル内に選択的に壁電荷が形成さ
れる。かかる選択書込により、維持発光行程Ｉｃにおい
て放電発光が実施される発光放電セルと、放電発光しな
い非発光放電セルとが設定される。
【００８３】ここで、図２８に示されるように、選択消
去アドレス法による発光駆動を実施する場合には、変換
画素データＨＤにおける論理レベル"１"のビットに対応
したサブフィールドＳＦにおいてのみで選択消去放電が
実施される（黒丸にて示す）。この際、先頭のサブフィ
ールドＳＦ１からこの選択消去放電が実施されまでの間
に存在するサブフィールドＳＦにおいて点灯状態が維持
され（白丸にて示す）、上記選択消去放電後は消灯状態
を維持する。
去アドレス法による発光駆動を実施する場合には、変換
画素データＨＤにおける論理レベル"１"のビットに対応
したサブフィールドＳＦにおいてのみで選択消去放電が
実施される（黒丸にて示す）。この際、先頭のサブフィ
ールドＳＦ１からこの選択消去放電が実施されまでの間
に存在するサブフィールドＳＦにおいて点灯状態が維持
され（白丸にて示す）、上記選択消去放電後は消灯状態
を維持する。
【００８４】又、選択書込アドレス法による発光駆動を
実施する場合には、図２９に示されるように、変換画素
データＨＤにおける論理レベル"１"のビットに対応した
サブフィールドＳＦにおいてのみで選択書込放電が実施
される（黒丸にて示す）。この際、先頭のサブフィール
ドＳＦ１４からこの選択書込放電が実施されまでの間に
存在するサブフィールドＳＦでは消灯状態が維持され、
この選択書込放電が実施されたサブフィールドＳＦ以降
に存在するサブフィールドＳＦにおいて点灯状態が維持
される（白丸にて示す）。
実施する場合には、図２９に示されるように、変換画素
データＨＤにおける論理レベル"１"のビットに対応した
サブフィールドＳＦにおいてのみで選択書込放電が実施
される（黒丸にて示す）。この際、先頭のサブフィール
ドＳＦ１４からこの選択書込放電が実施されまでの間に
存在するサブフィールドＳＦでは消灯状態が維持され、
この選択書込放電が実施されたサブフィールドＳＦ以降
に存在するサブフィールドＳＦにおいて点灯状態が維持
される（白丸にて示す）。
【００８５】従って、かかる構成によれば、図２８及び
図２９に示されるように、発光輝度比が、 ｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝ なる１５階調にてＰＤＰ１０に対する発光駆動が実施さ
れるが、上記多階調処理回路３３の動作により、実際の
視覚上における階調表現はかかる１５階調よりも多くな
る。
図２９に示されるように、発光輝度比が、 ｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝ なる１５階調にてＰＤＰ１０に対する発光駆動が実施さ
れるが、上記多階調処理回路３３の動作により、実際の
視覚上における階調表現はかかる１５階調よりも多くな
る。
【００８６】尚、実際の発光輝度は、図２０に示される
が如き輝度モード信号ＬＣにて指定されたモードによっ
て変わる。すなわち、図１４及び図１５に示されている
各発光維持行程Ｉcでの発光期間は、図２０におけるモ
ード１での形態を示しているが、輝度モード信号ＬＣに
て指定されたモードがモード２である場合にはかかるモ
ード１の２倍、モード３である場合には３倍、モード４
である場合には４倍の輝度を表現するのである。
が如き輝度モード信号ＬＣにて指定されたモードによっ
て変わる。すなわち、図１４及び図１５に示されている
各発光維持行程Ｉcでの発光期間は、図２０におけるモ
ード１での形態を示しているが、輝度モード信号ＬＣに
て指定されたモードがモード２である場合にはかかるモ
ード１の２倍、モード３である場合には３倍、モード４
である場合には４倍の輝度を表現するのである。
【００８７】以上の如く、図１４〜図３１に示される駆
動方法では、所望の輝度を確保しつつ１フィールド期間
内の先頭に配列されるサブフィールドにおいてのみで一
斉リセット行程Ｒｃを実行し、いずれか１のサブフィー
ルドの画素データの書込行程においてのみで各放電セル
が画素データに応じて発光セルと非発光セルの一方に設
定された状態となるように構成している。この際、輝度
を増加させる場合には、選択消去アドレス法を採用した
ときには１フィールドの先頭のサブフィールドから順に
点灯状態にし、選択書込アドレス法を採用したときには
１フィールドの最後尾のサブフィールドから順に点灯状
態にする。
動方法では、所望の輝度を確保しつつ１フィールド期間
内の先頭に配列されるサブフィールドにおいてのみで一
斉リセット行程Ｒｃを実行し、いずれか１のサブフィー
ルドの画素データの書込行程においてのみで各放電セル
が画素データに応じて発光セルと非発光セルの一方に設
定された状態となるように構成している。この際、輝度
を増加させる場合には、選択消去アドレス法を採用した
ときには１フィールドの先頭のサブフィールドから順に
点灯状態にし、選択書込アドレス法を採用したときには
１フィールドの最後尾のサブフィールドから順に点灯状
態にする。
【００８８】よって、図１３に示されるが如き、１フィ
ールド期間内において一斉リセット行程Ｒｃを２回実行
するものに比して、コントラストを向上させることが出
来る。又、１フィールド期間内でのビット桁上がり時の
重心移動の回数、すなわち、１フィールド期間内での点
灯状態から消灯状態（又は消灯状態から点灯状態）への
推移の数が少ないので疑似輪郭を充分に軽減させること
が出来る。更に、画素データの書き込みを担う選択消去
動作（選択書込動作）が１フィールド期間内において１
回で済むので、アドレス電力が大幅に低減される。
ールド期間内において一斉リセット行程Ｒｃを２回実行
するものに比して、コントラストを向上させることが出
来る。又、１フィールド期間内でのビット桁上がり時の
重心移動の回数、すなわち、１フィールド期間内での点
灯状態から消灯状態（又は消灯状態から点灯状態）への
推移の数が少ないので疑似輪郭を充分に軽減させること
が出来る。更に、画素データの書き込みを担う選択消去
動作（選択書込動作）が１フィールド期間内において１
回で済むので、アドレス電力が大幅に低減される。
【００８９】図３２及び図３３は、図１６〜図１８に示
される構成によって実施される他の発光駆動フォーマッ
トを示す図である。図３２及び図３３に示されるが如き
発光駆動フォーマットでは、１フィールド期間内におけ
るサブフィールドを、互いに連続して配置された複数の
サブフィールドからなる２つのサブフィールド群に分
け、各サブフィールド群の先頭に配列されるサブフィー
ルドにおいてのみで一斉リセット行程Ｒｃを実行し、い
ずれか１のサブフィールドの画素データの書込み行程に
おいてのみで各放電セルが画素データに応じて発光セル
と非発光セルの一方に設定された状態となるように構成
している。従って、各サブフィールド群において、一斉
リセット動作、選択消去動作（選択書込動作）は、各１
回となる。この際、輝度を増加させる場合には、選択消
去アドレス法を採用したときには１フィールドの先頭の
サブフィールドから順に点灯状態にし、選択書込アドレ
ス法を採用したときには１フィールドの最後尾のサブフ
ィールドから順に点灯状態にする。
される構成によって実施される他の発光駆動フォーマッ
トを示す図である。図３２及び図３３に示されるが如き
発光駆動フォーマットでは、１フィールド期間内におけ
るサブフィールドを、互いに連続して配置された複数の
サブフィールドからなる２つのサブフィールド群に分
け、各サブフィールド群の先頭に配列されるサブフィー
ルドにおいてのみで一斉リセット行程Ｒｃを実行し、い
ずれか１のサブフィールドの画素データの書込み行程に
おいてのみで各放電セルが画素データに応じて発光セル
と非発光セルの一方に設定された状態となるように構成
している。従って、各サブフィールド群において、一斉
リセット動作、選択消去動作（選択書込動作）は、各１
回となる。この際、輝度を増加させる場合には、選択消
去アドレス法を採用したときには１フィールドの先頭の
サブフィールドから順に点灯状態にし、選択書込アドレ
ス法を採用したときには１フィールドの最後尾のサブフ
ィールドから順に点灯状態にする。
【００９０】尚、図３２は、画素データ書込行程Ｗｃに
おいて上述した如き選択消去アドレス法により画素デー
タの書き込みを行う場合、又、図３３は、選択書込アド
レス法により画素データの書き込みを行う場合各々での
発光駆動フォーマットを示すものである。図３２及び図
３３に示される発光駆動フォーマットでは、１フィール
ド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個の
サブフィールドに分割している。
おいて上述した如き選択消去アドレス法により画素デー
タの書き込みを行う場合、又、図３３は、選択書込アド
レス法により画素データの書き込みを行う場合各々での
発光駆動フォーマットを示すものである。図３２及び図
３３に示される発光駆動フォーマットでは、１フィール
ド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個の
サブフィールドに分割している。
【００９１】これらサブフィールドＳＦ１〜ＳＦ１４各
々では、画素データの書き込みを行って発光セル及び非
発光セルの設定を行う画素データ書込行程Ｗｃと、発光
セルに対してのみ放電発光状態を維持させる維持発光行
程Ｉｃとを実施する。この際、各維持発光行程Ｉｃでの
発光時間(発光回数)は、サブフィールドＳＦ１での発光
時間を"１"とした場合、 ＳＦ１：１ ＳＦ２：１ ＳＦ３：１ ＳＦ４：３ ＳＦ５：３ ＳＦ６：８ ＳＦ７：１３ ＳＦ８：１５ ＳＦ９：２０ ＳＦ10：２５ ＳＦ11：３１ ＳＦ12：３７ ＳＦ13：４８ ＳＦ14：５０ と設定されている。
々では、画素データの書き込みを行って発光セル及び非
発光セルの設定を行う画素データ書込行程Ｗｃと、発光
セルに対してのみ放電発光状態を維持させる維持発光行
程Ｉｃとを実施する。この際、各維持発光行程Ｉｃでの
発光時間(発光回数)は、サブフィールドＳＦ１での発光
時間を"１"とした場合、 ＳＦ１：１ ＳＦ２：１ ＳＦ３：１ ＳＦ４：３ ＳＦ５：３ ＳＦ６：８ ＳＦ７：１３ ＳＦ８：１５ ＳＦ９：２０ ＳＦ10：２５ ＳＦ11：３１ ＳＦ12：３７ ＳＦ13：４８ ＳＦ14：５０ と設定されている。
【００９２】すなわち、各サブフィールドＳＦ１〜ＳＦ
１４の発光回数の比を非線形（つまり、逆ガンマ比率：
Ｙ＝Ｘ2,2)になるように設定し、これにより入力画素デ
ータＤの非線形特性（ガンマ特性）を補正するようにし
ている。更に、これら各サブフィールドの内、先頭のサ
ブフィールドと、中間のサブフィールドとで一斉リセッ
ト行程Ｒｃを実行する。
１４の発光回数の比を非線形（つまり、逆ガンマ比率：
Ｙ＝Ｘ2,2)になるように設定し、これにより入力画素デ
ータＤの非線形特性（ガンマ特性）を補正するようにし
ている。更に、これら各サブフィールドの内、先頭のサ
ブフィールドと、中間のサブフィールドとで一斉リセッ
ト行程Ｒｃを実行する。
【００９３】つまり、図３２に示されるが如き選択消去
アドレス法を採用した際の発光駆動フォーマットではサ
ブフィールドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃ
を実行し、図３３に示されるが如き選択書込法を採用し
た際の発光駆動フォーマットではサブフィールドＳＦ１
４とＳＦ６とで一斉リセット行程Ｒｃを実行するのであ
る。又、図３２及び図３３に示されるように、１フィー
ルド期間の最後尾のサブフィールド、及び一斉リセット
行程Ｒｃを実行する直前のサブフィールドにて、全ての
放電セル内に残存している壁電荷を消滅せしめる消去行
程Ｅを実行する。
アドレス法を採用した際の発光駆動フォーマットではサ
ブフィールドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃ
を実行し、図３３に示されるが如き選択書込法を採用し
た際の発光駆動フォーマットではサブフィールドＳＦ１
４とＳＦ６とで一斉リセット行程Ｒｃを実行するのであ
る。又、図３２及び図３３に示されるように、１フィー
ルド期間の最後尾のサブフィールド、及び一斉リセット
行程Ｒｃを実行する直前のサブフィールドにて、全ての
放電セル内に残存している壁電荷を消滅せしめる消去行
程Ｅを実行する。
【００９４】図３４は、かかる図３２及び図３３に示さ
れる発光駆動フォーマットに基づく発光駆動を行う場合
に適用される図１７における第１データ変換回路３２の
変換特性を示す図であり、図３５及び図３６は、かかる
変換特性に基づく変換テーブルの一例を示す図である。
ここで、第１データ変換回路３２は、図３５及び図３６
の変換テーブルに基づいて、２５６階調（８ビット）の
入力輝度調整画素データＤBLを２２×１６／２５５（３
５２／２５５）にした９ビット（０〜３５２）の変換画
素データＨＤp に変換して多階調化処理回路３３に供給
する。多階調化処理回路３３では、上述と同様に例えば
４ビットの圧縮処理を行い、５ビット（０〜２２）の多
階調化画素データＤｓを出力する。
れる発光駆動フォーマットに基づく発光駆動を行う場合
に適用される図１７における第１データ変換回路３２の
変換特性を示す図であり、図３５及び図３６は、かかる
変換特性に基づく変換テーブルの一例を示す図である。
ここで、第１データ変換回路３２は、図３５及び図３６
の変換テーブルに基づいて、２５６階調（８ビット）の
入力輝度調整画素データＤBLを２２×１６／２５５（３
５２／２５５）にした９ビット（０〜３５２）の変換画
素データＨＤp に変換して多階調化処理回路３３に供給
する。多階調化処理回路３３では、上述と同様に例えば
４ビットの圧縮処理を行い、５ビット（０〜２２）の多
階調化画素データＤｓを出力する。
【００９５】又、図３７及び図３８は、図１７に示され
る第２データ変換回路３４における変換テーブル、及び
１フィールドにおける駆動状態を示す図である。この
際、図３７は、図３２に示されるが如き選択消去アドレ
ス法による発光駆動を行う場合に用いる変換テーブル、
一方、図３８は、図３３に示されるが如き選択書込法に
よる発光駆動を行う場合に用いる変換テーブルを示すも
のである。
る第２データ変換回路３４における変換テーブル、及び
１フィールドにおける駆動状態を示す図である。この
際、図３７は、図３２に示されるが如き選択消去アドレ
ス法による発光駆動を行う場合に用いる変換テーブル、
一方、図３８は、図３３に示されるが如き選択書込法に
よる発光駆動を行う場合に用いる変換テーブルを示すも
のである。
【００９６】図３７及び図３８において、多階調化画素
データＤｓは、８ビット（２５６階調）の入力画素デー
タＤを第１データ変換（図２２及び図２３の変換テーブ
ル）にしたがって３５２／２５５とし、さらに多階調化
処理（例えば誤差拡散処理及びディザ処理により夫々２
ビット分だけ圧縮した合計４ビットの圧縮処理）によ
り、５ビット（０〜２２：２３階調）に変換したもので
ある。
データＤｓは、８ビット（２５６階調）の入力画素デー
タＤを第１データ変換（図２２及び図２３の変換テーブ
ル）にしたがって３５２／２５５とし、さらに多階調化
処理（例えば誤差拡散処理及びディザ処理により夫々２
ビット分だけ圧縮した合計４ビットの圧縮処理）によ
り、５ビット（０〜２２：２３階調）に変換したもので
ある。
【００９７】図３２〜図３８に示される構成によれば、
例え、１フィールド期間内において実施される一斉リセ
ット行程Ｒｃ及び選択消去動作（選択書込動作）の回数
が１フィールド期間内において２回であっても、図１３
に示される駆動方法に比して、コントラストの向上、疑
似輪郭の軽減、並びにアドレス電力の低減が為される。
例え、１フィールド期間内において実施される一斉リセ
ット行程Ｒｃ及び選択消去動作（選択書込動作）の回数
が１フィールド期間内において２回であっても、図１３
に示される駆動方法に比して、コントラストの向上、疑
似輪郭の軽減、並びにアドレス電力の低減が為される。
【００９８】又、図３２〜図３８に示される構成によれ
ば、表示階調数は２３となるため、図１４〜図３１に示
される構成（表示階調数が１５）に比して表示階調数が
増加する。
ば、表示階調数は２３となるため、図１４〜図３１に示
される構成（表示階調数が１５）に比して表示階調数が
増加する。
【００９９】
【発明の効果】以上詳述した如く、本発明によれば、１
フィールド期間内において全放電セルを初期化する一斉
リセット動作の回数を減らすことが出来るので、画像の
コントラストを高めることが可能となる。更に、１フィ
ールド期間内での各画素データ書込行程において実施す
る選択消去(書込)放電の回数を減らすことが出来るの
で、低消費電力化が達成される。更に、輝度階調変化が
少ない表示を行う場合でも、互いに隣接する放電セル間
において両者の発光パターンが互いに反転してしまうこ
とはないので、偽輪郭を抑制出来るのである。
フィールド期間内において全放電セルを初期化する一斉
リセット動作の回数を減らすことが出来るので、画像の
コントラストを高めることが可能となる。更に、１フィ
ールド期間内での各画素データ書込行程において実施す
る選択消去(書込)放電の回数を減らすことが出来るの
で、低消費電力化が達成される。更に、輝度階調変化が
少ない表示を行う場合でも、互いに隣接する放電セル間
において両者の発光パターンが互いに反転してしまうこ
とはないので、偽輪郭を抑制出来るのである。
【図１】６４階調の中間調表示を実施する為の従来の発
光駆動フォーマットを示す図である。
光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
【図３】データ変換回路３における変換テーブルの一例
を示す図である。
を示す図である。
【図４】データ変換回路３における変換テーブルの一例
を示す図である。
を示す図である。
【図５】本発明による発光駆動フォーマットの一例を示
す図である。
す図である。
【図６】１リセットサイクル内においてＰＤＰ１０に印
加される各種駆動パルスの印加タイミングの一例を示す
図である。
加される各種駆動パルスの印加タイミングの一例を示す
図である。
【図７】データ変換回路３における変換テーブルの他の
一例を示す図である。
一例を示す図である。
【図８】データ変換回路３における変換テーブルの他の
一例を示す図である。
一例を示す図である。
【図９】本発明による発光駆動フォーマットの他の一例
を示す図である。
を示す図である。
【図１０】本発明による発光駆動フォーマットの更に他
の一例を示す図である。
の一例を示す図である。
【図１１】図１０に示される発光駆動フォーマットにて
ＰＤＰ１０を発光駆動する際に用いられる変換テーブル
を示す図である。
ＰＤＰ１０を発光駆動する際に用いられる変換テーブル
を示す図である。
【図１２】図１０に示される発光駆動フォーマットにて
ＰＤＰ１０を発光駆動する際に用いられる変換テーブル
を示す図である。
ＰＤＰ１０を発光駆動する際に用いられる変換テーブル
を示す図である。
【図１３】本発明による発光駆動フォーマットの他の一
例を示す図である。
例を示す図である。
【図１４】本発明による発光駆動フォーマット（選択消
去アドレス法）の他の一例を示す図である。
去アドレス法）の他の一例を示す図である。
【図１５】本発明による発光駆動フォーマット（選択書
込法）の他の一例を示す図である。
込法）の他の一例を示す図である。
【図１６】本発明の他の実施例によるプラズマディスプ
レイ装置の概略構成を示す図である。
レイ装置の概略構成を示す図である。
【図１７】データ変換回路３０の内部構成を示す図であ
る。
る。
【図１８】ＡＢＬ回路３１の内部構成を示す図である。
【図１９】データ変換回路３１２における変換特性を示
す図である。
す図である。
【図２０】輝度モードと各サブフィールドにおける発光
期間との対応関係を示す図である。
期間との対応関係を示す図である。
【図２１】第１データ変換回路３２における変換特性を
示す図である。
示す図である。
【図２２】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。
ルの一例を示す図である。
【図２３】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。
ルの一例を示す図である。
【図２４】多階調処理回路３３の内部構成を示す図であ
る。
る。
【図２５】誤差拡散処理回路３３０の動作を説明する為
の図である。
の図である。
【図２６】ディザ処理回路３５０の内部構成を示す図で
ある。
ある。
【図２７】ディザ処理回路３５０の動作を説明する為の
図である。
図である。
【図２８】第２データ変換回路３４における変換テーブ
ルの一例を示す図である。
ルの一例を示す図である。
【図２９】第２データ変換回路３４における変換テーブ
ルの一例を示す図である。
ルの一例を示す図である。
【図３０】本発明の駆動方法に基づく各種駆動パルスの
印加タイミング（選択消去アドレス法）を示す図であ
る。
印加タイミング（選択消去アドレス法）を示す図であ
る。
【図３１】本発明の駆動方法に基づく各種駆動パルスの
印加タイミング（選択書込法）を示す図である。
印加タイミング（選択書込法）を示す図である。
【図３２】本発明による発光駆動フォーマット（選択消
去アドレス法）の他の一例を示す図である。
去アドレス法）の他の一例を示す図である。
【図３３】本発明による発光駆動フォーマット（選択書
込法）の他の一例を示す図である。
込法）の他の一例を示す図である。
【図３４】第１データ変換回路３２における変換特性の
他の一例を示す図である。
他の一例を示す図である。
【図３５】第１データ変換回路３２における変換テーブ
ルの他の一例を示す図である。
ルの他の一例を示す図である。
【図３６】第１データ変換回路３２における変換テーブ
ルの他の一例を示す図である。
ルの他の一例を示す図である。
【図３７】第２データ変換回路３４における変換テーブ
ルの他の一例を示す図である。
ルの他の一例を示す図である。
【図３８】第２データ変換回路３４における変換テーブ
ルの他の一例を示す図である。
ルの他の一例を示す図である。
１ Ａ／Ｄ変換器 ２ 駆動制御 ３ データ変換回路 ４ メモリ ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ（プラズマディスプレイパネル） ３０ データ変換回路 ３１ ＡＢＬ回路 ３２ 第１データ変換回路 ３３ 多階調処理回路 ３４ 第２データ変換回路 330 誤差拡散処理回路 350 ディザ処理回路
Claims (18)
- 【請求項１】 走査ライン毎に配列された複数の行電極
と前記行電極に交叉して配列された複数の列電極との各
交点にて１画素に対応した放電セルを形成しているプラ
ズマディスプレイパネルの駆動を行うプラズマディスプ
レイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
して、前記サブフィールド各々内において、前記放電セ
ル内に形成されている壁電荷を表示画素データに応じて
選択的に消去放電せしめることにより発光セルと非発光
セルとを設定する画素データ書込行程と、前記発光セル
のみを前記サブフィールドの重み付けに対応した時間だ
け発光維持させる維持発光行程とを実行し、 前記サブフィールド各々の内の互いに連続する少なくと
も２つのサブフィールドからなるサブフィールド群にお
いて、先頭のサブフィールドのみにおいて全放電セルを
一斉にリセット放電せしめて壁電荷を形成させる一斉リ
セット行程を実行し、 前記サブフィールド群中のいずれか１のサブフィールド
の前記画素データ書込行程においてのみで前記消去放電
を為すことを特徴とするプラズマディスプレイパネルの
駆動方法。 - 【請求項２】 前記サブフィールド群内のサブフィール
ド各々は、互いに同一時間だけ発光維持を行う前記維持
発光行程を有することを特徴とする請求項１記載のプラ
ズマディスプレイパネルの駆動方法。 - 【請求項３】 前記１フィールドの表示期間内に分割さ
れた前記サブフィールド各々を前記重み付けに対応した
順で配列し、 前記サブフィールド群内の先頭のサブフィールドの前記
維持発光行程にて実施する前記発光維持の時間を、前記
サブフィールド群の直前のサブフィールドでの前記維持
発光行程にて実施する前記発光維持の時間と同一にし、 前記表示画素データの輝度レベルが１段階だけ推移する
場合には、前記サブフィールド群内の先頭のサブフィー
ルド及び前記サブフィールド群の直前のサブフィールド
のいずれか一方は必ず前記推移する前の発光状態を継続
することを特徴とする請求項１記載のプラズマディスプ
レイパネルの駆動方法。 - 【請求項４】 前記画素データ書込行程では、前記消去
放電を実行する直前に一旦前記放電セルを放電励起せし
めて前記放電セルの放電空間内に荷電粒子を形成せしめ
るプライミング放電を実行することを特徴とする請求項
１記載のプラズマディスプレイパネルの駆動方法。 - 【請求項５】 走査ライン毎に配列された複数の行電極
と前記行電極に交叉して配列された複数の列電極との各
交点にて１画素に対応した放電セルを形成しているプラ
ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
し前記サブフィールド各々において画素データ書込行程
と維持発光行程とを実行し、 前記１フィールドにおける先頭の前記サブフィールドに
おいてのみで前記画素データ書込行程に先立って全放電
セルを一斉に初期化するリセット行程を実行し、 前記１フィールド内のいずれか１の前記サブフィールド
での前記画素データ書込行程においてのみで表示画素デ
ータに応じて前記放電セルを発光セル又は非発光セルの
いずれか一方に設定し、 前記サブフィールド各々での前記維持発光行程では前記
発光セルのみを前記サブフィールドの重み付けに対応し
た発光期間だけ発光させることを特徴とするプラズマデ
ィスプレイパネルの駆動方法。 - 【請求項６】 前記１フィールド内での最後尾の前記サ
ブフィールドにおいてのみで全ての前記放電セルに対し
て壁電荷の消去を行なう消去行程を実行することを特徴
とする請求項５記載のプラズマディスプレイパネルの駆
動方法。 - 【請求項７】 前記リセット行程では、全ての前記放電
セルを一斉に放電せしめて壁電荷を形成させることによ
り全ての前記放電セルを前記発光セルに設定し、 前記
１フィールド内におけるいずれか１の前記サブフィール
ドでの前記画素データ書込行程の実行により前記リセッ
ト行程で形成された前記壁電荷を前記表示画素データに
応じて選択的に消去されることを特徴とする請求項５記
載のプラズマディスプレイパネルの駆動方法。 - 【請求項８】 前記１フィールド内におけるいずれか１
の前記サブフィールドでの前記画素データ書込行程で
は、前記壁電荷が選択的に消去される直前に一旦前記放
電セルを放電励起せしめて前記放電セルの放電空間内に
荷電粒子を形成せしめるプライミング放電を行なうこと
を特徴とする請求項７記載のプラズマディスプレイパネ
ルの駆動方法。 - 【請求項９】 前記リセット行程では、全ての前記放電
セルを一斉に放電せしめて全放電セルに壁電荷を形成せ
しめた直後に前記壁電荷を一斉に消去する消去放電を行
なうことにより全ての前記放電セルを前記非発光セルに
設定し、 前記１フィールドにおけるいずれか１の前記サブフィー
ルドでの前記画素データ書込行程の実行により前記表示
画素データに応じた前記壁電荷の形成が為されることを
特徴とする請求項５記載のプラズマディスプレイパネル
の駆動方法。 - 【請求項10】 前記１フィールド内に配列されたＮ個の
前記サブフィールドの内の連続したｎ個（ｎは、０〜
Ｎ）の前記サブフィールド各々における前記維持発光行
程において前記発光セルを発光維持せしめることにより
Ｎ＋１階調表示を行うことを特徴とする請求項５記載の
プラズマディスプレイパネルの駆動方法。 - 【請求項11】 前記１フィールド内に配列されたＮ個の
前記サブフィールド各々における前記維持発光行程での
前記発光期間の比を非線形に設定することにより、入力
画素データの非線形表示特性を補正することを特徴とす
る請求項１０記載のプラズマディスプレイパネルの駆動
方法。 - 【請求項12】 前記非線形表示特性は、逆ガンマ補正特
性であることを特徴とする請求項１１記載のプラズマデ
ィスプレイパネルの駆動方法。 - 【請求項13】 前記非線形表示特性の補正を行う前に前
記入力画素データに多階調処理を施すことを特徴とする
請求項１１記載のプラズマディスプレイパネルの駆動方
法。 - 【請求項14】 前記多階調化処理とは、誤差拡散処理及
び／又はディザ処理であることを特徴とする請求項13記
載のプラズマディスプレイパネルの駆動方法。 - 【請求項15】 前記多階調化処理を施す前に前記入力画
素データを変換して前記多階調化処理に必要な上位ビッ
ト群と下位ビット群をビット境界で分離することを特徴
とする請求項１３記載のプラズマディスプレイパネルの
駆動方法。 - 【請求項16】 前記１フィールド内に配列された前記サ
ブフィールド各々の内、低輝度発光を担うサブフィール
ドの数が高輝度発光を担うサブフィールドの数よりも多
いことを特徴とする請求項１０記載のプラズマディスプ
レイパネルの駆動方法。 - 【請求項17】 前記非線形特性の補正を行う前に輝度調
整を行う輝度調整行程を設け、 前記輝度調整行程において前記入力画素データを変換し
て前記非線形特性の補正と同一の補正を行って補正画素
データを求め、前記補正画素データの平均輝度レベルに
応じて前記入力画素データ及び／又は前記サブフィール
ド各々における前記維持発光行程での前記発光期間を調
整することを特徴とする請求項１１記載のプラズマディ
スプレイパネルの駆動方法。 - 【請求項18】 走査ライン毎に配列された複数の行電極
と前記行電極に交叉して配列された複数の列電極との各
交点にて１画素に対応した放電セルを形成しているプラ
ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
し、更に複数の前記サブフィールドを互いに連続したも
の同士で２つのサブフィールド群に分け、 前記サブフィールド各々において画素データ書込行程と
維持発光行程とを実行し、 前記サブフィールド群各々の先頭に配列される前記サブ
フィールドにおいてのみで前記画素データ書込行程に先
立って全ての放電セルを一斉に初期化するリセット行程
を実行し、 前記サブフィールド群内におけるいずれか１の前記サブ
フィールドでの前記画素データ書込行程においてのみで
表示画素データに応じて前記放電セルを前記発光セル又
は非発光セルのいずれか一方に設定し、 前記サブフィールド各々での前記維持発光行程では前記
発光セルのみを前記サブフィールドの重み付けに対応し
た発光期間だけ発光させることを特徴とするプラズマデ
ィスプレイパネルの駆動方法。
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