以下、本発明の実施例を図を参照しつつ説明する。
図2は、プラズマディスプレイパネル(以下、PDPと称する)を駆動する駆動装置を備えたプラズマディスプレイ装置の概略構成を示す図である。
図2において、A/D変換器1は、駆動制御回路2から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを1画素毎に例えば6ビットの画素データD(入力画素データ)に変換し、これをデータ変換回路3にする。
データ変換回路3は、かかる画素データを図3及び図4に示されるが如き変換テーブルに従って9ビットの変換画素データHD(表示画素データ)に変換し、これをメモリ4に供給する。尚、これら図3及び図4に示されるが如き変換テーブルは、64階調の中間調表示を行う際の一例を示すものである。
メモリ4は、上記駆動制御回路2から供給されてくる書込信号に従って上記変換画素データHDを順次書き込む。かかる書込動作により1画面(n行、m列)分の書き込みが終了すると、メモリ4は、この1画面分の変換画素データHD11−nm各々を各ビット桁毎(第0ビット目〜第8ビット目)に分割して読み出し、これを1行分毎に順次アドレスドライバ6に供給する。
例えば、メモリ4は、先ず、画面上の第1行目に対応したm個の変換画素データHD11〜1m各々中の第0ビット目のデータのみを読み出す。次に、メモリ4は、第2行目に対応したm個の変換画素データHD21〜2m各々中の第0ビット目のデータのみを読み出す。以下、同様にしてメモリ4は、第n行までの変換画素データHD中の第0ビット目のデータのみを順次読み出して行く。これが終了すると、メモリ4は、画面上の第1行に対応したm個の変換画素データHD11〜1m各々中の第1ビット目のデータのみを読み出す。次に、メモリ4は、第2行目に対応したm個の変換画素データHD21〜2m各々中の第1ビット目のデータのみを読み出す。以下、同様にしてメモリ4は、第n行までの変換画素データHD中の第1ビット目のデータのみを順次読み出して行く。以降、同様な手順にて、メモリ4は、変換画素データHD中の第2ビット目〜第8ビット目までのデータを分割して読み出して行くのである。
このように、メモリ4は、図3及び図4に示されるが如き変換テーブルに従って変換された9ビットの変換画素データHDを各ビット桁毎に分割して、第0ビットから第8ビットへと順次読み出し、これらを1フィールド期間内にアドレスドライバ6に供給して行くのである。
アドレスドライバ6は、かかるメモリ4から読み出された1行分毎の画素データビット群各々の論理レベルに対応した電圧を有する画素データパルスDP1〜DPmを発生し、これらをPDP10の列電極D1〜Dmに夫々印加する。
駆動制御回路2は、入力された映像信号中の水平及び垂直同期信号に同期して、上記A/D変換器1に対するクロック信号、及びメモリ4に対する書込・読出信号を生成する。更に、駆動制御回路2は、かかる水平及び垂直同期信号に同期して、画素データタイミング信号、リセットタイミング信号、走査タイミング信号、及び維持タイミング信号を夫々発生する。
第1サスティンドライバ7は、上記駆動制御回路2から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスRPX、放電発光状態を維持するための維持パルスIPX各々を発生し、これらをPDP10の行電極X1〜Xnに印加する。
第2サスティンドライバ8は、上記駆動制御回路2から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスRPY、画素データを書き込むための走査パルスSP、画素データ書き込みを良好に実施させる為のプライミングパルスPP、及び放電発光状態を維持するための維持パルスIPY各々を発生し、これらをPDP10の行電極Y1〜Ynに印加する。
尚、PDP10は、行電極X及び行電極Yの一対にて、画面の1行分に対応した行電極を形成している。例えば、PDP10における第1行目の行電極対は行電極X1及びY1であり、第n行目の行電極対は行電極Xn及びYnとなる。又、PDP10では、かかる行電極対と各列電極との交差部に1つの放電セルが形成される。
次に、図2に示されるが如きプラズマディスプレイ装置によって実施されるPDP10の駆動動作について説明する。
図5は、データ変換回路3において用いるデータ変換テーブルが図3及び図4に示されるが如きものである場合に実施される1フィールド期間内での発光駆動フォーマットを示す図である。
かかる図5に示される発光駆動フォーマットでは、1フィールド期間を第1〜第9分割期間からなる9つに区切る。この際、第1〜第3分割期間にてサブフィールドSF1a〜SF1cによる放電発光(第1リセットサイクル)、第4〜第6分割期間にてサブフィールドSF2a〜SF2cによる放電発光(第2リセットサイクル)、第7〜第9分割期間にてサブフィールドSF3a〜SF3cによる放電発光(第3リセットサイクル)を実施する。
これらサブフィールドSF1a〜SF1c、SF2a〜SF2c、及びSF3a〜SF3c各々では、変換画素データHDの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Wcと、上記発光セルに対してのみ放電発光状態を維持させる維持発光行程Icとが実施される。つまり、画素データ書込行程Wcにおいて発光セルに設定された放電セルだけが、維持発光行程Icにおいて放電発光を行うのである。
尚、かかる維持発光行程Icにて実施される放電発光の発光時間は、サブフィールドSF1a〜SF1c各々での発光時間を"1"とした場合、
SF1a〜SF1c:1
SF2a〜SF2c:4
SF3a〜SF3c:16
である。
この際、変換画素データHDの第0ビット〜第8ビット各々の論理レベルが、図5に示されるが如き9つのサブフィールドSF1a〜SF3c各々での発光/非発光を決定するものとなる。
すなわち、変換画素データHDの第0ビット〜第8ビット各々は、
第0ビット:サブフィールドSF1a
第1ビット:サブフィールドSF1b
第2ビット:サブフィールドSF1c
第3ビット:サブフィールドSF2a
第4ビット:サブフィールドSF2b
第5ビット:サブフィールドSF2c
第6ビット:サブフィールドSF3a
第7ビット:サブフィールドSF3b
第8ビット:サブフィールドSF3c
の如き対応関係にて各サブフィールドでの発光/非発光を決定している。
尚、変換画素データHDにおける論理レベル"1"に対応するサブフィールドにおいてのみで選択消去放電が実行される。従って、第1〜第3リセットサイクル各々において論理レベル"1"に対応するサブフィールドより時間的に前方に配列される論理レベル"0"に対応するサブフィールドで発光状態、論理レベル"1"に対応するサブフィールドよりも時間的に後方に配列される論理レベル"0"に対応するサブフィールドで非発光状態となる。
例えば、図4に示されるが如き輝度レベル"32"に対応した変換画素データHD:[1,0,0,1,0,0,0,0,1]によれば、図5中の9つのサブフィールドの内のサブフィールドSF3a及びサブフィールドSF3bのみで維持放電による発光が実施される。
一方、図5の斜線に示されるように、全放電セルに対してリセット放電を励起させて各放電セル内に壁電荷を形成せしめる一斉リセット行程Rcに関しては、第1〜第3リセットサイクル各々の先頭部であるサブフィールドSF1a、SF2a、及びSF3aでのみ実行するようにしている。
すなわち、図5に示される第1〜第3リセットサイクル各々の先頭位置のみで、上述した如き一斉リセット動作を実施するようにしているのである。
図6は、図5に示される各サブフィールド内において、実際にPDP10の各電極に印加される各種駆動パルスの印加タイミングを示す図である。 尚、図6においては、図5に示される第1〜第3リセットサイクルの内から第1リセットサイクルのみを抜粋して示している。
図6において、先ず、第1サスティンドライバ7及び第2サスティンドライバ8は、PDP10の行電極X及びYに夫々リセットパルスRPx及びRPYを同時に印加してPDP10中の全ての放電セルをリセット放電せしめることにより、各放電セル内に強制的に壁電荷を形成させる(一斉リセット行程Rc)。
次に、アドレスドライバ6は、各行に対応したデータパルスDP01〜DP0mを順次列電極D1〜Dmに印加して行く。尚、この時点で列電極D1〜Dmに印加されるデータパルスDP01〜DP0m各々は、図3に示されるが如き変換画素データHD中の第0ビット目に対応したものである。第2サスティンドライバ8は、上記各データパルスDPの各印加タイミングと同一タイミングにて、走査パルスSPを行電極Y1〜Ynへと順次印加して行く。この際、走査パルスSPが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電が生じて、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去により、後述するが如き維持発光行程において放電発光が実施される発光放電セルと、放電発光しない非発光放電セルとが設定される。
尚、各走査パルスSPを各行電極Yに印加する直前に、正極性のプライミングパルスPPを行電極Y1〜Ynに順次印加しておく。かかるプライミングパルスPPの印加に応じて励起したプライミング放電により、PDP10の放電空間内には上記一斉リセット行程Rcにて形成されたものの時間経過と共に減少してしまった荷電粒子が再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスSPの印加による画素データの書き込みが為されることになる(画素データ書込行程Wc1)。
次に、第1サスティンドライバ7及び第2サスティンドライバ8は、行電極X及びYに対して交互に維持パルスIPX及びIPYを印加する。この際、上記画素データ書込行程Wc1によって壁電荷が残留したままとなっている放電セル、すなわち発光放電セルは、かかる維持パルスIPX及びIPYが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する(維持発光行程Ic1)。
上述した如き一斉リセット行程Rc、画素データ書込行程Wc1、維持発光行程Ic1からなるサブフィールドSF1aでの放電発光動作が終了すると、次に、アドレスドライバ6は、各行に対応したデータパルスDP11〜DP1mを順次列電極D1〜Dmに印加して行く。尚、この時点で列電極D1〜Dmに印加されるデータパルスDP11〜DP1m各々は、図3に示されるが如き変換画素データHD中の第1ビット目に対応したものである。第2サスティンドライバ8は、上記各データパルスDPの各印加タイミングと同一タイミングにて、走査パルスSPを行電極Y1〜Ynへと順次印加して行く。この際、走査パルスSPが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電が生じて、その放電セル内に残存していた壁電荷が選択的に消去される。かか選択消去により、後述する維持発光行程Ic2において放電発光を実施することが出来る発光放電セルと、放電発光しない非発光放電セルとが得られる。尚、各走査パルスSPを各行電極Yに印加する直前に、正極性のプライミングパルスPPを行電極Y1〜Ynに順次印加しておく。かかるプライミングパルスPPの印加により、PDP10の放電空間内に荷電粒子が再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスSPの印加による画素データの書き込みが為されることになる(画素データ書込行程Wc2)。
次に、第1サスティンドライバ7及び第2サスティンドライバ8は、行電極X及びYに対して交互に維持パルスIPX及びIPYを印加する。この際、上記画素データ書込行程Wc2によって壁電荷が残留したままとなっている放電セル、すなわち発光放電セルは、かかる維持パルスIPX及びIPYが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する(維持発光行程Ic2)。
これら画素データ書込行程Wc2、維持発光行程Ic2からなるサブフィールドSF1bでの放電発光動作が終了すると、次に、アドレスドライバ6は、各行に対応したデータパルスDP21〜DP2mを順次列電極D1〜Dmに印加して行く。尚、この時点で列電極D1〜Dmに印加されるデータパルスDP21〜DP2m各々は、図3に示されるが如き変換画素データHD中の第2ビット目に対応したものである。第2サスティンドライバ8は、上記各データパルスDPの各印加タイミングと同一タイミングにて、走査パルスSPを行電極Y1〜Ynへと順次印加して行く。この際、走査パルスSPが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電が生じて、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去により、後述する維持発光行程において放電発光を実施することが出来る発光放電セルと、放電発光をしない非発光放電セルとが得られる。尚、各走査パルスSPを各行電極Yに印加する直前に、正極性のプライミングパルスPPを行電極Y1〜Ynに順次印加しておく。かかるプライミングパルスPPの印加により、PDP10の放電空間内に荷電粒子が再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスSPの印加による画素データの書き込みが為されることになる(画素データ書込行程Wc3)。
尚、上記画素データ書込行程Wc2及びWc3でのプライミングパルスPPの印加によるプライミング放電は、夫々直前の維持発光行程Ic1、Ic2において維持放電発光が繰り返された発光放電セルに対してのみ生じる。
画素データ書込行程Wc3の終了後、次に、第1サスティンドライバ7及び第2サスティンドライバ8は、行電極X及びYに対して交互に維持パルスIPX及びIPYを印加する。この際、上記画素データ書込行程Wc2によって壁電荷が残留したままとなっている放電セル、すなわち発光放電セルは、かかる維持パルスIPX及びIPYが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する(維持発光行程Ic3)。
かかる図6に示される動作を、図5の第2及び第3リセットサイクルにおいても同様に実行して1フィールド分の放電発光を行う。
従って、図5に示されるように、1フィールド期間内において実行する一斉リセット動作は、第1〜第3リセットサイクル各々の先頭位置のみの3回となる。
これは、図6に示されるが如き1つのリセットサイクル内において、全放電セル各々に対する発光放電セルから非発光放電セルへの推移が必ず1回以下となるように、図3及び図4に従った画素データ変換が為されているから可能となったものである。
例えば、サブフィールドSF1a〜SF1c(第1リセットサイクル)各々での発光/非発光を司る変換画素データHD中の第0〜2ビット目の配列は、図3及び図4に示されるように、
[1,0,0]
[0,1,0]
[0,0,1]
[0,0,0]
の4通りに限られている。
尚、"1"及びそれより後の"0"は非発光、"1"より前の"0"は発光を指定するものである。
すなわち、1つのリセットサイクル内において一旦、非発光放電セルに設定したものを再び発光放電セルに復帰させるようなデータパターンを禁止したのである。
よって、全放電セルに対して壁電荷の形成を行う上記一斉リセット動作は、このリセットサイクルの先頭部において1回だけ実施しておけば良いことになる。
従って、1フィールド期間内において実行する一斉リセット動作は、第1〜第3リセットサイクル各々の先頭部のみの3回で済むので、図1に示されるが如き一斉リセット動作を6回行うものに比して、コントラストを高めることが出来るのである。
更に、図5に示される第1〜第3リセットサイクル各々において実施することになる選択消去放電(発光放電セルから非発光放電セルへの推移)は、最高でも1回であるので、1フィールド期間内での選択消去放電の実行回数は最高でも3回となる。
よって、図1に示されるが如き、1フィールド期間内において最高6回の選択消去放電が為されるものに比して、その消費電力を抑えることが可能となるのである。
更に、発光期間の長いサブフィールドを複数に分割しておき、所定以上の輝度表示を行う場合にはこれら分割したサブフィールドの内の少なくとも1が必ず発光状態となるようにしている。例えば、図3に示されるように、輝度レベル"16"以上の高輝度表示を行う場合には、図5中において最も発光期間の長いサブフィールドSF3a〜3cの内のSF3aが必ず発光状態となるように画素データの変換を行うのである。
よって、輝度階調変化が少ない表示を行う場合においても、互いに隣接する放電セル間で両者の発光パターンが反転してしまうことはないので、偽輪郭を抑制出来るのである。
尚、上記実施例においては、データ変換回路3の変換テーブルとして、図3及び図4を用い、更に図5に示されるが如き発光駆動フォーマットに従ってPDP10に対する駆動を実施するようにしているが、かかる構成に限定されるものではない。
例えば、データ変換回路3において図7及び図8に示されが如き変換テーブルを用いて、図9に示されるが如き発光駆動フォーマットにてPDP10に対する駆動を実行するようにしても、同様に一斉リセット回数を減らすことが出来る。
図9に示される発光駆動フォーマットでは、1フィールド期間を第1〜第10分割期間に区切り、第1分割期間にてサブフィールドSF1による放電発光(第1リセットサイクル)、第2分割期間にてサブフィールドSF2による放電発光(第2リセットサイクル)、第3分割期間にてサブフィールドSF3による放電発光(第3リセットサイクル)、第4〜第10分割期間にてサブフィールドSF4a〜SF4g各々による放電発光(第4リセットサイクル)を実施する。
尚、サブフィールドSF1での発光時間を"1"とした場合、サブフィールドSF1〜SF4各々での放電発光実施時間は夫々、
SF1:1
SF2:2
SF3:4
SF4a〜4c:8
である。
この際、図7及び図8に示されるが如き変換画素データHDの第0ビット〜第9ビット各々の論理レベルが、図9に示されるが如きサブフィールドSF1、SF2、SF3、SF4a〜SF4g各々での発光/非発光を決定するものとなる。
すなわち、変換画素データHDの第0ビット〜第9ビット各々は、
第0ビット:サブフィールドSF1
第1ビット:サブフィールドSF2
第2ビット:サブフィールドSF3
第3ビット:サブフィールドSF4a
第4ビット:サブフィールドSF4b
第5ビット:サブフィールドSF4c
第6ビット:サブフィールドSF4d
第7ビット:サブフィールドSF4e
第8ビット:サブフィールドSF4f
第9ビット:サブフィールドSF4g
の如き対応関係にて各サブフィールドでの発光/非発光を決定している。
かかる図9に示される発光駆動フォーマットでは、各リセットサイクル内の先頭部にのみ斜線部に示されるが如き一斉リセット行程Rcを設けるようにしている。
特に、その第4リセットサイクル内においては、全放電セル各々に対する発光放電セルから非発光放電セルへの推移が必ず1回以下となるように、図7及び図8に基づくデータ変換が為されているのである。
例えば、サブフィールドSF4a〜SF4g各々での発光/非発光を司る変換画素データHD中の第3〜9ビットの配列は、図7及び図8に示されるように [1,0,0,0,0,0,0]
[0,1,0,0,0,0,0]
[0,0,1,0,0,0,0]
[0,0,0,1,0,0,0]
[0,0,0,0,1,0,0]
[0,0,0,0,0,1,0]
[0,0,0,0,0,0,1]
[0,0,0,0,0,0,0]
の如き8通りに限られている。
すなわち、第4リセットサイクル内においては、一旦、非発光放電セルに設定したものを再び発光放電セルに復帰させるようなデータパターンを禁止したのである。
よって、全放電セルに対して壁電荷の形成を行う上記一斉リセット動作は、この第4リセットサイクルの先頭部において1回だけ実施しておけば良いことになる。
従って、かかる実施例によれば、1フィールド期間内において実行する一斉リセット動作は、第1〜第4リセットサイクル各々の先頭部のみの4回で済むので、図1に示されるが如き一斉リセット動作を6回行うものに比して、コントラストを高めることが出来るのである。
更に、図9に示されるが如く、第1〜第4リセットサイクル各々において実施される選択消去放電(発光放電セルから非発光放電セルへの推移)は、最高でも1回であるので、1フィールド期間内において実施される選択消去放電の総数は最高でも4回となる。
よって、図1に示されるが如き1フィールド期間内において最高6回の選択消去放電が為されるものに比して、その消費電力を抑えることが可能となるのである。
尚、かかる図7、図8、及び図9に示される駆動方法では、画素データの輝度レベルが例えば輝度レベル"7"から"8"へと推移した場合に、画面上において偽輪郭が発生する恐れがある。
すなわち、図7に示されるように輝度レベル"7"に対応した変換画素データHDは、
[0,0,0,1,0,0,0,0,0,0]
であり、一方、輝度レベル"8"に対応した変換画素データHDは、
[1,1,1,0,1,0,0,0,0,0]
である。
よって、輝度レベルの変化が1段階であるにも拘わらず、サブフィールドSF1、2、3、4aでの発光パターンが全て反転してしまうので、これが誤った輪郭として視認される恐れがある。
図10は、かかる偽輪郭発生に鑑みて為された発光駆動フォーマットの他の実施例を示す図であり、図11及び図12は、この発光駆動フォーマットに従ってPDP10の駆動を行う際に用いられる変換テーブルを示す図である。
図10に示される発光駆動フォーマットでは、図9に示されるサブフィールドSF4aでの発光期間比"8"をその直前に存在するサブフィールドSF3と同一の"4"に減らし、この減った分を、サブフィールドSF4gの発光期間比を"12"に増やすことで補っている。
かかる発光駆動フォーマットによれば、図11に示されるが如く、輝度レベル"7"に対応した変換画素データHDを、
[0,0,0,1,0,0,0,0,0,0]
とし、
輝度レベル"8"に対応した変換画素データHDを、
[1,1,0,0,1,0,0,0,0,0]
とすることが出来る。
よって、サブフィールドSF1、2、4a各々での発光パターンは反転するものの、サブフィールドSF3では反転が起こらない。よって、画素データの輝度レベルが"7"から"8"に推移しても、偽輪郭の発生が抑制されるのである。
要するに、先ず、複数のサブフィールド群(第4サイクル)の内の先頭のサブフィールドSF4aにて実施する発光維持の時間を、かかるサブフィールド群の直前のサブフィールドSF3にて実施する発光維持の時間と同一にする。
ここで、画素データの輝度レベルが1段階だけ推移した場合には、上記サブフィールド群内の先頭のサブフィールドSF4a及びSF3のいずれか一方が、必ず推移する前の発光状態を継続するように、図11及び図12に示されるが如く画素データの変換を行っているのである。すなわち、図11及び図12に示されるように、輝度レベルが1段階変化する場合には、サブフィールドSF4a及びSF3での発光パターンは、
輝度レベル"7"から"8"への推移の場合に、[0,1]から[0,0]
輝度レベル"11"から"12"への推移の場合に、[0,0]から[1,0]
となり、必ずいずれか一方が、推移する前の発光状態を継続しているのである。 尚、上記実施例においては、1フィールド期間内において実施する一斉リセット動作を3回(図5)又は4回(図9、図10)にしているが、図13に示されるが如き発光駆動フォーマットを採用して2回にしても良い。
更に、図14及び図15に示されるが如き発光駆動フォーマットを採用して、1フィールド期間内において実施する一斉リセット動作を1回にすることも可能である。尚、図14は、画素データ書込行程Wcにおいて上述した如き選択消去アドレス法により画素データの書き込みを行う場合、又、図15は、選択書込アドレス法により画素データの書き込みを行う場合各々での発光駆動フォーマットを示すものである。
図14及び図15に示される発光駆動フォーマットでは、1フィールド期間をサブフィールドSF1〜SF14なる14個のサブフィールドに分割している。 これらサブフィールドSF1〜SF14各々では、画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Wcと、発光セルに対してのみ放電発光状態を維持させる維持発光行程Icとを実施する。この際、各維持発光行程Icでの発光時間(発光回数)は、サブフィールドSF1での発光時間を"1"とした場合、
SF1:1
SF2:3
SF3:5
SF4:8
SF5:10
SF6:13
SF7:16
SF8:19
SF9:22
SF10:25
SF11:28
SF12:32
SF13:35
SF14:39
と設定されている。
すなわち、各サブフィールドSF1〜SF14の発光回数の比を非線形(つまり、逆ガンマ比率:Y=X2,2)になるように設定し、これにより入力画素データDの非線形特性(ガンマ特性)を補正するようにしている。
更に、これら各サブフィールドの内、先頭のサブフィールドのみで一斉リセット行程Rcを実行する。つまり、図14に示されるが如き選択消去アドレス法を採用した際の発光駆動フォーマットではサブフィールドSF1、図15に示されるが如き選択書込法を採用した際の発光駆動フォーマットではサブフィールドSF14のみで、一斉リセット行程Rcを実行するのである。又、図14及び図15に示されるように、1フィールド期間の最後尾のサブフィールドにおいて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Eを実行する。
図16は、これら図14及び図15に基づく発光駆動動作を実施するプラズマディスプレイ装置の構成を示す図である。
尚、図16に示されるプラズマディスプレイ装置は、図2に示した構成中におけるデータ変換回路3をデータ変換回路30に変更したものであり、これを除く他の機能モジュールについては図2に示されるものと同一である。よって、以下に、図16に示されるデータ変換回路30の動作についてのみ説明する。
図17は、かかるデータ変換回路30の内部構成を示す図である。
図17において、ABL(自動輝度制御)回路31は、PDP10の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、A/D変換器1から順次供給されてくる各画素毎の画素データDに対して輝度レベルの調整を行い、この際得られた輝度調整画素データDBLを第1データ変換回路32に供給する。
かかる輝度レベルの調整では、上述の如きサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われるため、ABL回路31は、画素データD(入力画素データ)に逆ガンマ補正を施し、この際得られた逆ガンマ変換画素データの平均輝度に応じて上記画素データD(入力画素データ)の輝度レベルを自動調整するように構成されている。これにより、輝度調整による表示品質の劣化を防止できる。
図18は、かかるABL回路31の内部構成を示す図である。
図18において、レベル調整回路310は、後述する平均輝度検出回路311にて求められた平均輝度に応じて画素データDのレベルを調整して得られた輝度調整画素データDBLを出力する。データ変換回路312は、かかる輝度調整画素データDBLを図19に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2)にて変換したものを逆ガンマ変換画素データDrとして平均輝度レベル検出回路311に供給する。すなわち、データ変換回路312によって、輝度調整画素データDBLに対して逆ガンマ補正を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ(逆ガンマ変換画素データDr)を復元するのである。平均輝度検出回路311は、かかる逆ガンマ変換画素データDrからその平均輝度を求めて上記レベル調整回路310に供給する。又、平均輝度検出回路311は、例えば図20に示されるが如き各サブフィールドでの発光時間を指定する輝度モード1〜4の中から、上述の如く求めた平均輝度に応じた輝度にてPDP10を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号LCを駆動制御回路2に供給する。
ここで、第1データ変換回路32は、図21に示されるが如き変換特性に基づいて256階調(8ビット)の入力輝度調整画素データDBLを14×16/255(224/255)にした8ビット(0〜224)の変換画素データHDpに変換して多階調化処理回路33に供給する。具体的には、8ビット(0〜255)の入力輝度調整画素データDBLがかかる変換特性に基づく図22及び図23に示されるが如き変換テーブルに従って変換される。すなわち、この変換特性は、入力画素データのビット数 、多階調化による圧縮ビット数、及び表示階調数に応じて設定される。このように、後述する多階調化処理回路の前段に、第1データ変換回路32を設けて、表示階調数及び多階調化による圧縮ビット数に合わせた変換を行い、これにより輝度調整画素データDBLを、上位ビット群(多階調化画素データに対応)と下位ビット群(切り捨てられるデータ:誤差データ)とをビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生(すなわち、階調歪みの発生)を防止することができる。
図24は、かかる多階調処理回路33の内部構成を示す図である。
図24に示されるが如く、多階調処理回路33は、誤差拡散処理回路330及びディザ処理回路350から構成される。
先ず、誤差拡散処理回路330におけるデータ分離回路331は、図17に示される第1データ変換回路32から供給されたmビットの変換画素データHDP中の下位iビット分を誤差データ、上位(m-i)ビット分を表示データとして分離する。
加算器332は、かかる誤差データとしての変換画素データHDP中の下位iビット分と、遅延回路334からの遅延出力と、係数乗算器335の乗算出力とを加算して得た加算値を遅延回路336に供給する。遅延回路336は、加算器332から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Dだけ遅らせた信号を遅延加算信号AD1として上記係数乗算器335及び遅延回路337に夫々供給する。
係数乗算器335は、上記遅延加算信号AD1に所定係数値K1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器332に供給する。
遅延回路337は、上記遅延加算信号AD1を更に(1水平走査期間−上記遅延時間D×4)なる時間だけ遅延させたものを遅延加算信号AD2として遅延回路338に供給する。遅延回路338は、かかる遅延加算信号AD2を更に上記遅延時間Dだけ遅延させたものを遅延加算信号AD3として係数乗算器339に供給する。又、遅延回路338は、かかる遅延加算信号AD2を更に上記遅延時間D×2なる時間分だけ遅延させたものを遅延加算信号AD4として係数乗算器340に供給する。更に、遅延回路338は、かかる遅延加算信号AD2を更に上記遅延時間D×3なる時間分だけ遅延させたものを遅延加算信号AD5として係数乗算器341に供給する。
係数乗算器339は、上記遅延加算信号AD3に所定係数値K2(例えば、"3/16")を乗算して得られた乗算結果を加算器342に供給する。係数乗算器340は、上記遅延加算信号AD4に所定係数値K3(例えば、"5/16")を乗算して得られた乗算結果を加算器342に供給する。係数乗算器341は、上記遅延加算信号AD5に所定係数値K4(例えば、"1/16")を乗算して得られた乗算結果を加算器342に供給する。
加算器342は、上記係数乗算器339、340及び341各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路334に供給する。遅延回路334は、かかる加算信号を上記遅延時間Dなる時間分だけ遅延させて上記加算器332に供給する。加算器332は、上記変換画素データHDP中の下位iビット分と、遅延回路334からの遅延出力と、係数乗算器335の乗算出力とを加算した際に桁上げがない場合には論理レベル"0"、桁上げがある場合には論理レベル"1"のキャリアウト信号COを発生してこれを加算器333に供給する。
加算器333は、上記変換画素データHDP中の上位(m-i)ビット分からなる表示データに、上記キャリアウト信号COを加算したものを(m-i)ビットを有する上記誤差拡散処理画素データEDとして出力する。つまり、かかる誤差拡散処理画素データEDのビット数は、上記変換画素データHDPよりも小となるのである。
以下に、かかる構成からなる誤差拡散処理回路330の動作について説明する。
例えば、図25に示されるが如きPDP10の画素G(j,k)に対応した誤差拡散処理画素データEDを求める場合、先ず、かかる画素G(j,k)の左横の画素G(j,k-1)、左斜め上の画素G(j-1,k-1)、真上の画素G(j-1,k)、及び右斜め上の画素G(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素G(j,k-1)に対応した誤差データ:遅延加算信号AD1
画素G(j-1,k+1)に対応した誤差データ:遅延加算信号AD3
画素G(j-1,k)に対応した誤差データ:遅延加算信号AD4
画素G(j-1,k-1)に対応した誤差データ:遅延加算信号AD5
各々を、上述した如き所定の係数値K1〜K4をもって重み付け加算する。次に、この加算結果に、変換画素データHDPの下位iビット分、すなわち画素G(j,k)に対応した誤差データを加算し、この際得られた1ビット分のキャリアウト信号COを変換画素データHDP中の上位(m-i)ビット分、すなわち画素G(j,k)に対応した表示データに加算したものを誤差拡散処理画素データEDとする。
かかる構成により、誤差拡散処理回路330では、変換画素データHDP中の上位(m-i)ビット分を表示データ、残りの下位iビット分を誤差データとして捉え、周辺画素{G(j,k-1)、G(j-1,k+1)、G(j-1,k)、G(j-1,k-1)}各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素{G(j,k)}における下位iビット分の輝度が上記周辺画素により擬似的に表現され、それ故にmビットよりも少ないビット数、すなわち(m-i)ビット分の表示データにて、上記mビット分の画素データと同等の輝度階調表現が可能になるのである。
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に4つの画素各々に割り当てるべき誤差拡散の係数K1〜K4を1フィールド毎に変更するようにしても良い。
ディザ処理回路350は、かかる誤差拡散処理回路330から供給された(m-i)ビットの誤差拡散処理画素データEDにディザ処理を施すことにより、誤差拡散処理画素データEDと同等な輝度階調レベルを維持しつつもビット数を(m-i−j)ビットに減らした多階調化処理画素データDSを生成する。尚、かかるディザ処理では、隣接する複数個の画素により1つの中間表示レベルを表現するものである。例えば、8ビットの画素データの内の上位6ビットの画素データを用いて8ビット相当の階調表示を行う場合、左右、上下に互いに隣接する4つの画素を1組とし、この1組の各画素に対応した画素データ各々に、互いに異なる係数値からなる4つのディザ係数a〜dを夫々割り当てて加算する。かかるディザ処理によれば、4画素で4つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が6ビットであっても、表現出来る輝度階調レベルは4倍、すなわち、8ビット相当の中間調表示が可能となるのである。
しかしながら、ディザ係数a〜dなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路350においては、4つの画素各々に割り当てるべき上記ディザ係数a〜dを1フィールド毎に変更するようにしている。
図26は、かかるディザ処理回路350の内部構成を示す図である。
図26において、ディザ係数発生回路352は、互いに隣接する4つの画素毎に4つのディザ係数a、b、c、dを発生してこれらを順次加算器351に供給する。例えば、図27に示されるように、第j行に対応した画素G(j,k)及び画素G(j,k+1)、第(j+1)行に対応した画素G(j+ 1,k)及び画素G(j+1,k+1)なる4つの画素各々に対応した4つのディザ係数a、b、c、dを発生する。この際、ディザ係数発生回路352は、これら4つの画素各々に割り当てるべき上記ディザ係数a〜dを図27に示されるように1フィールド毎に変更して行く。
すなわち、最初の第1フィールドにおいては、
画素G(j,k) :ディザ係数a
画素G(j,k+1) :ディザ係数b
画素G(j+1,k) :ディザ係数c
画素G(j+1,k+1):ディザ係数d
次の第2フィールドにおいては、
画素G(j,k) :ディザ係数b
画素G(j,k+1) :ディザ係数a
画素G(j+1,k) :ディザ係数d
画素G(j+1,k+1):ディザ係数c
次の第3フィールドにおいては、
画素G(j,k) :ディザ係数d
画素G(j,k+1) :ディザ係数c
画素G(j+1,k) :ディザ係数b
画素G(j+1,k+1):ディザ係数a
そして、第4フィールドにおいては、
画素G(j,k) :ディザ係数c
画素G(j,k+1) :ディザ係数d
画素G(j+1,k) :ディザ係数a
画素G(j+1,k+1):ディザ係数b
の如き割り当てにて、ディザ係数a〜dを循環して繰り返し発生し、これを加算器351に供給する。ディザ係数発生回路352は、上述した如き第1フィールド〜第4フィールドの動作を繰り返し実行する。すなわち、かかる第4フィールドでのディザ係数発生動作が終了したら、再び、上記第1フィールドの動作に戻って、前述した動作を繰り返すのである。
加算器351は、上記誤差拡散処理回路330から供給されてくる上記画素G(j,k)、画素G(j,k+1)、画素G(j+1,k)、及び画素G(j+1,k+1)各々に対応した誤差拡散処理画素データED各々に、上述の如く各フィールド毎に割り当てられたディザ係数a〜dを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路353に供給する。
例えば、図27に示される第1フィールドにおいては、
画素G(j,k)に対応した誤差拡散処理画素データED+ディザ係数a、
画素G(j,k+1)に対応した誤差拡散処理画素データED+ディザ係数b、
画素G(j+1,k)に対応した誤差拡散処理画素データED+ディザ係数c、
画素G(j+1,k+1)に対応した誤差拡散処理画素データED+ディザ係数dの各々をディザ加算画素データとして上位ビット抽出回路353に順次供給して行くのである。
上位ビット抽出回路353は、かかるディザ加算画素データの上位(m−i−j)ビット分までを抽出し、これを多階調化画素データDSとして図17に示される第2データ変換回路34に供給する。
第2データ変換回路34は、かかる多階調化画素データDSを図28又は図29に示されるが如き変換テーブルに従って、図14又は図15に示されるサブフィールドSF1〜SF14各々に対応した第1〜第14ビットからなる変換画素データHD(表示画素データ)に変換する。
図28及び図29において、多階調化画素データDsは、8ビット(256階調)の入力画素データDを第1データ変換(図22及び図23の変換テーブル)にしたがって224/225にし、さらに多階調化処理(例えば、誤差拡散及びディザ処理にて夫々2ビット圧縮して合計4ビットの圧縮を行う)により、4ビット(0〜14:15階調)に変換したものである。
尚、図28は、図14に示されるが如き選択消去アドレス法による発光駆動を行う場合に用いる変換テーブル、一方、図29は、図15に示されるが如き選択書込法による発光駆動を行う場合に用いる変換テーブルを示すものである。この際、第1〜第14ビットからなる変換画素データHDにおける論理レベル"1"のビットは、そのビットに対応したサブフィールドSFにおける画素データ書込行程Wcにて、選択消去放電(選択書込放電)を実施させることを示すものである。 図16に示されるメモリ4は、駆動制御回路2から供給されてくる書込信号に応じて上記変換画素データHDを順次書き込む。かかる書込動作により1画面(n行、m列)分の書き込みが終了すると、メモリ4は、この1画面分の変換画素データHD11−nm各々を各ビット桁毎(第1ビット〜第14ビット)に分割して読み出し、これを1行分毎に順次アドレスドライバ6に供給する。
例えば、メモリ4は、図14に示されるが如き選択消去アドレス法による発光駆動を実施する場合には、図28に示されるが如き変換テーブルに従って変換された14ビットの変換画素データHDを各ビット桁毎に分割し、第1ビットから第14ビットへと順次読み出し、これらを1フィールド期間内にアドレスドライバ6に供給して行くのである。
アドレスドライバ6は、かかるメモリ4から読み出された1行分毎の画素データビット群各々の論理レベルに対応した電圧を有する画素データパルスDP1〜DPm及び残留電荷量を消去させる為の消去パルスAPを発生し、これらを図30又は図31に示されるが如きタイミングでPDP10の列電極D1〜Dmに印加する。
駆動制御回路2は、入力された映像信号中の水平及び垂直同期信号に同期して、上記A/D変換器1に対するクロック信号、及びメモリ4に対する書込・読出信号を生成する。更に、駆動制御回路2は、かかる水平及び垂直同期信号に同期して、画素データタイミング信号、リセットタイミング信号、走査タイミング信号、及び維持タイミング信号を夫々発生する。この際、駆動制御回路2は、図14又は図15に示される各維持発光行程Ic内において供給する維持タイミング信号の回数(期間)、すなわち、各維持発光行程Ic内において印加される維持パルスの数を、図20に示されるが如き輝度モード信号LCにて指定されたモードに従って設定する。例えば、図14又は図15に示されるサブフィールドSF1の維持発光行程Icにおいては、輝度モード信号LCにて指定されたモードがモード1である場合には"1"、モード2である場合には"2"、モード3である場合には"3"、モード4である場合には"4"の如く設定する。
第1サスティンドライバ7は、上記駆動制御回路2から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスRPX、放電発光状態を維持するための維持パルスIPX各々を発生し、これらを図30又は図31に示されるが如きタイミングでPDP10の行電極X1〜Xnに印加する。第2サスティンドライバ8は、上記駆動制御回路2から供給された各種タイミング信号に応じて、残留電荷量を初期化するためのリセットパルスRPY、画素データを書き込むための走査パルスSP、画素データ書き込みを良好に実施させる為のプライミングパルスPP、放電発光状態を維持するための維持パルスIPY、及び残留壁電荷を消去させる為の消去パルスEP各々を発生し、これらを図30又は図31に示されるが如きタイミングでPDP10の行電極Y1〜Ynに印加する。
尚、図30は、選択消去アドレス法による発光駆動時における1フィールド期間内での各駆動パルスの印加タイミングを示す図であり、図31は、選択書込アドレス法による発光駆動時における1フィールド期間内での各駆動パルスの印加タイミングを示す図である。この際、図31に示される選択書込アドレス法による発光駆動時においては、先ず、第1サスティンドライバ7及び第2サスティンドライバ8は、PDP10の行電極X及びYに夫々リセットパルスRPx及びRPYを同時に印加してPDP10中の全ての放電セルをリセット放電せしめることにより各放電セル内に強制的に壁電荷を形成させる(R1)。その直後に、第1サスティンドライバ7は、上記消去パルスEPをPDP10の行電極X1〜Xnに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる(R2)。上記R1及びR2の一連の動作により一斉リセット行程Rcを為している。図31における画素データ書込行程Wcでは、走査パルスSPが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込により、維持発光行程Icにおいて放電発光が実施される発光放電セルと、放電発光しない非発光放電セルとが設定される。
ここで、図28に示されるように、選択消去アドレス法による発光駆動を実施する場合には、変換画素データHDにおける論理レベル"1"のビットに対応したサブフィールドSFにおいてのみで選択消去放電が実施される(黒丸にて示す)。この際、先頭のサブフィールドSF1からこの選択消去放電が実施されまでの間に存在するサブフィールドSFにおいて点灯状態が維持され(白丸にて示す)、上記選択消去放電後は消灯状態を維持する。
又、選択書込アドレス法による発光駆動を実施する場合には、図29に示されるように、変換画素データHDにおける論理レベル"1"のビットに対応したサブフィールドSFにおいてのみで選択書込放電が実施される(黒丸にて示す)。この際、先頭のサブフィールドSF14からこの選択書込放電が実施されまでの間に存在するサブフィールドSFでは消灯状態が維持され、この選択書込放電が実施されたサブフィールドSF以降に存在するサブフィールドSFにおいて点灯状態が維持される(白丸にて示す)。
従って、かかる構成によれば、図28及び図29に示されるように、発光輝度比が、
{0、1、4、9、17、27、40、56、75、97、122、150、182、217、256}
なる15階調にてPDP10に対する発光駆動が実施されるが、上記多階調処理回路33の動作により、実際の視覚上における階調表現はかかる15階調よりも多くなる。
尚、実際の発光輝度は、図20に示されるが如き輝度モード信号LCにて指定されたモードによって変わる。すなわち、図14及び図15に示されている各発光維持行程Icでの発光期間は、図20におけるモード1での形態を示しているが、輝度モード信号LCにて指定されたモードがモード2である場合にはかかるモード1の2倍、モード3である場合には3倍、モード4である場合には4倍の輝度を表現するのである。
以上の如く、図14〜図31に示される駆動方法では、所望の輝度を確保しつつ1フィールド期間内の先頭に配列されるサブフィールドにおいてのみで一斉リセット行程Rcを実行し、いずれか1のサブフィールドの画素データの書込行程においてのみで各放電セルが画素データに応じて発光セルと非発光セルの一方に設定された状態となるように構成している。この際、輝度を増加させる場合には、選択消去アドレス法を採用したときには1フィールドの先頭のサブフィールドから順に点灯状態にし、選択書込アドレス法を採用したときには1フィールドの最後尾のサブフィールドから順に点灯状態にする。
よって、図13に示されるが如き、1フィールド期間内において一斉リセット行程Rcを2回実行するものに比して、コントラストを向上させることが出来る。又、1フィールド期間内でのビット桁上がり時の重心移動の回数、すなわち、1フィールド期間内での点灯状態から消灯状態(又は消灯状態から点灯状態)への推移の数が少ないので疑似輪郭を充分に軽減させることが出来る。更に、画素データの書き込みを担う選択消去動作(選択書込動作)が1フィールド期間内において1回で済むので、アドレス電力が大幅に低減される。
図32及び図33は、図16〜図18に示される構成によって実施される他の発光駆動フォーマットを示す図である。
図32及び図33に示されるが如き発光駆動フォーマットでは、1フィールド期間内におけるサブフィールドを、互いに連続して配置された複数のサブフィールドからなる2つのサブフィールド群に分け、各サブフィールド群の先頭に配列されるサブフィールドにおいてのみで一斉リセット行程Rcを実行し、いずれか1のサブフィールドの画素データの書込み行程においてのみで各放電セルが画素データに応じて発光セルと非発光セルの一方に設定された状態となるように構成している。従って、各サブフィールド群において、一斉リセット動作、選択消去動作(選択書込動作)は、各1回となる。この際、輝度を増加させる場合には、選択消去アドレス法を採用したときには1フィールドの先頭のサブフィールドから順に点灯状態にし、選択書込アドレス法を採用したときには1フィールドの最後尾のサブフィールドから順に点灯状態にする。
尚、図32は、画素データ書込行程Wcにおいて上述した如き選択消去アドレス法により画素データの書き込みを行う場合、又、図33は、選択書込アドレス法により画素データの書き込みを行う場合各々での発光駆動フォーマットを示すものである。
図32及び図33に示される発光駆動フォーマットでは、1フィールド期間をサブフィールドSF1〜SF14なる14個のサブフィールドに分割している。 これらサブフィールドSF1〜SF14各々では、画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Wcと、発光セルに対してのみ放電発光状態を維持させる維持発光行程Icとを実施する。この際、各維持発光行程Icでの発光時間(発光回数)は、サブフィールドSF1での発光時間を"1"とした場合、
SF1:1
SF2:1
SF3:1
SF4:3
SF5:3
SF6:8
SF7:13
SF8:15
SF9:20
SF10:25
SF11:31
SF12:37
SF13:48
SF14:50
と設定されている。
すなわち、各サブフィールドSF1〜SF14の発光回数の比を非線形(つまり、逆ガンマ比率:Y=X2,2)になるように設定し、これにより入力画素データDの非線形特性(ガンマ特性)を補正するようにしている。
更に、これら各サブフィールドの内、先頭のサブフィールドと、中間のサブフィールドとで一斉リセット行程Rcを実行する。
つまり、図32に示されるが如き選択消去アドレス法を採用した際の発光駆動フォーマットではサブフィールドSF1とSF7とで一斉リセット行程Rcを実行し、図33に示されるが如き選択書込法を採用した際の発光駆動フォーマットではサブフィールドSF14とSF6とで一斉リセット行程Rcを実行するのである。又、図32及び図33に示されるように、1フィールド期間の最後尾のサブフィールド、及び一斉リセット行程Rcを実行する直前のサブフィールドにて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Eを実行する。
図34は、かかる図32及び図33に示される発光駆動フォーマットに基づく発光駆動を行う場合に適用される図17における第1データ変換回路32の変換特性を示す図であり、図35及び図36は、かかる変換特性に基づく変換テーブルの一例を示す図である。
ここで、第1データ変換回路32は、図35及び図36の変換テーブルに基づいて、256階調(8ビット)の入力輝度調整画素データDBLを22×16/255(352/255)にした9ビット(0〜352)の変換画素データHDpに変換して多階調化処理回路33に供給する。多階調化処理回路33では、上述と同様に例えば4ビットの圧縮処理を行い、5ビット(0〜22)の多階調化画素データDsを出力する。
又、図37及び図38は、図17に示される第2データ変換回路34における変換テーブル、及び1フィールドにおける駆動状態を示す図である。この際、図37は、図32に示されるが如き選択消去アドレス法による発光駆動を行う場合に用いる変換テーブル、一方、図38は、図33に示されるが如き選択書込法による発光駆動を行う場合に用いる変換テーブルを示すものである。
図37及び図38において、多階調化画素データDsは、8ビット(256階調)の入力画素データDを第1データ変換(図22及び図23の変換テーブル)にしたがって352/255とし、さらに多階調化処理(例えば誤差拡散処理及びディザ処理により夫々2ビット分だけ圧縮した合計4ビットの圧縮処理)により、5ビット(0〜22:23階調)に変換したものである。
図32〜図38に示される構成によれば、例え、1フィールド期間内において実施される一斉リセット行程Rc及び選択消去動作(選択書込動作)の回数が1フィールド期間内において2回であっても、図13に示される駆動方法に比して、コントラストの向上、疑似輪郭の軽減、並びにアドレス電力の低減が為される。
又、図32〜図38に示される構成によれば、表示階調数は23となるため、図14〜図31に示される構成(表示階調数が15)に比して表示階調数が増加する。
以上詳述した如く、本発明によれば、1フィールドの表示期間内において、全放電セルを初期化するリセット放電、及び表示画素データに応じた選択消去(書込)放電の回数を減らすことができるので、画像のコントラストを高めると共に低消費電力化が達成される。更に、輝度階調変化が少ない表示を行う場合でも、互いに隣接する放電セル間において両者の発光パターンが互いに反転してしまうことはないので、偽輪郭を抑制出来るのである。