JP3578323B2 - プラズマディスプレイパネルの駆動方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のＰＤＰの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
この際、ＰＤＰは放電現象を利用している為、上記放電セルは、”発光”及び”非発光”の２つの状態しかもたない。そこで、かかるＰＤＰにて中間調の輝度表示を実現させるべく、サブフィールド法を用いる。サブフィールド法では、１フィールド期間をＮ個のサブフィールドに分割し、各サブフィールドに、画素データ（Ｎビット）の各ビット桁の重み付けに対応した発光期間（発光回数）を夫々割り当てて発光駆動を行う。
【０００４】
例えば、図１に示されるように１フィールド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割した場合には、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６：３２
なる発光期間比にて発光駆動を実施する。
【０００５】
例えば、放電セルを輝度”３２”で発光させる場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ６のみで発光を実施させ、輝度”３１”で発光させる場合には、サブフィールドＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５において発光を実施させるのである。これにより、６４段階での中間調の輝度表現が可能となる。
ここで、放電セルを上述の如く輝度”３２”で発光させる場合と、輝度”３１”で発光させる場合とでは、１フィールド期間内での発光駆動パターンが反転している。つまり、１フィールド期間内において、輝度”３２”で発光させるべき放電セルが発光している期間中は、輝度”３１”で発光させるべき放電セルが非発光状態となり、この輝度”３１”で発光させるべき放電セルが発光している期間中は輝度”３２”で発光させるべき放電セルが非発光状態となるのである。
【０００６】
よって、この輝度”３２”で発光させるべき放電セルと、輝度”３１”で発光させるべき放電セルとが互いに隣接する領域が存在すると、この領域内において、偽輪郭が視覚される場合が生じる。つまり、輝度”３２”で発光させるべき放電セルが非発光状態から発光状態へと推移する直前に、輝度”３１”で発光させるべき放電セルの方に視線を移すと、これら両放電セルの非発光状態のみを連続して見ることになるので、両者の境界上に暗い線が視覚されるようになる。従って、これが画素データとは何等関係のない偽輪郭となって画面上に現れてしまい、表示品質を低下させるのである。
【０００７】
又、上述した如く、ＰＤＰは放電現象を利用している為、表示内容とは関係のない放電（発光を伴う）をも実施しなければならず、画像のコントラストを低下させてしまうという問題があった。
更に、現在、かかるＰＤＰを製品化するにあたり、低消費電力を実現することが一般的な課題となっている。
【０００８】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、表示品質の向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された行電極対と行電極対の各々に交叉して配列された複数の列電極とを備え、走査ライン毎の行電極対と複数の列電極との各交点にて１画素に対応した放電セルを形成したプラズマディスプレイパネルに階調表示をなす駆動方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割し、Ｎ個のサブフィールドの内の連続的に位置するＭ個（２≦Ｍ≦Ｎ）のサブフィールドをサブフィールド群とし、サブフィールド群における先頭部のサブフィールドにおいてのみで全ての放電セルを発光セルの状態に初期化する放電を生起させるリセット行程と、１フィールド内のいずれか１のサブフィールドにおいて放電セルを非発光セルに設定する放電を生起させるために画素データパルスを列電極に印加しその画素データパルスに同期して行電極対の一方に走査パルスを順に印加する画素データ書込行程と、サブフィールド群内の各サブフィールドにおいて発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させる放電を生起させる維持発光行程と、を実行し、サブフィールド群内の各サブフィールドを各サブフィールド内の走査パルスのパルス波形によって複数の群に分割し、サブフィールド群内の先頭のサブフィールドを少なくとも含む第１群に属するサブフィールド内の走査パルスのパルス幅及びパルス電圧の値の少なくとも１つを、他の群に属するサブフィールド内の走査パルスにおけるそれぞれの値に比して大となるように設定したことを特徴としている。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図２は、本発明による駆動方法に基づいてプラズマディスプレイパネル（以下、ＰＤＰと称する）を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１１】
図２において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ（入力画素データ）Ｄに変換し、これをデータ変換回路３０に供給する。
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１２】
データ変換回路３０は、かかる８ビットの画素データＤを、１４ビットの変換画素データ（表示画素データ）ＨＤに変換し、これをメモリ４に供給する。尚、かかるデータ変換回路３０の変換動作については、後述する。
メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ１１−ｎｍを、各ビット桁毎に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【００１３】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ４から読み出された１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ１〜Ｄｍに夫々印加する。
ＰＤＰ１０は、アドレス電極としての上記列電極Ｄ１〜Ｄｍと、これら列電極と直交して配列されている行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ１及びＹ１であり、第ｎ行目の行電極対は行電極Ｘｎ及びＹｎである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１４】
第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する。
図３は、本発明による駆動方法に基づく発光駆動フォーマットを示す図である。
また、図４は、かかる発光駆動フォーマットに従って上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する各種駆動パルスの印加タイミングを示す図である。
【００１５】
図３及び図４に示される例では、１フィールドの表示期間を、１４個のサブフィールドＳＦ１〜ＳＦ１４に分割してＰＤＰ１０に対する駆動を行なう。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行なって発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルのみを発光維持させる維持発光行程Ｉｃとを実施する。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１４のみで、消去行程Ｅを実行する。
【００１６】
ここで、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、ＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に対して図４に示されるが如きリセットパルスＲＰｘ及びＲＰＹを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは、後述する維持発光行程において発光状態が維持される発光セルになる。
【００１７】
各画素データ書込行程Ｗｃでは、アドレスドライバ６が、各行毎の画素データパルス群ＤＰ１１−ｎ、ＤＰ２１−ｎ、ＤＰ３１−ｎ、・・・・、ＤＰ１４１−ｎを図４に示されるように、順次列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ６は、サブフィールドＳＦ１内では、上記変換画素データＨＤ１１−ｎｍ各々の第１ビット目に基づいて生成した第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ１１−ｎを、図４に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行く。又、サブフィールドＳＦ２内では、上記変換画素データＨＤ１１−ｎｍ各々の第２ビット目に基づいて生成した画素データパルス群ＤＰ２１−ｎを、図４に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行くのである。この際、アドレスドライバ６は、変換画素データのビット論理が例えば論理レベル”１”である場合に限り高電圧の画素データパルスを発生して列電極Ｄに印加する。第２サスティンドライバ８は、各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、図４に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セルの状態を維持する。
【００１８】
すなわち、画素データ書込行程Ｗｃの実行により、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
走査パルスＳＰは各サブフィールドＳＦ１〜ＳＦ１４毎に行電極Ｙ１〜Ｙｎの順に生成されるが、その走査パルスＳＰのパルス幅はサブフィールドＳＦ１では最も大きく、時間的に後のサブフィールドほど小さくなり、サブフィールドＳＦ１４では最も小さくなっている。すなわち、図４に示したように、サブフィールドＳＦ１〜ＳＦ１４各々に対応する走査パルスＳＰのパルス幅をＴａ１〜Ｔａ１４とすると、
Ｔａ１＞Ｔａ２＞Ｔａ３＞Ｔａ４＞………＞Ｔａ１２＞Ｔａ１３＞Ｔａ１４
の如き関係がある。
【００１９】
換言すると、ＳＦ１を第１群のサブフィールド、ＳＦ２を第２群のサブフィールド、ＳＦ３を第３群のサブフィールド、……、ＳＦ１４を第１４群のサブフィールドとした場合、先頭のサブフィールドである第１群のサブフィールドＳＦ１内の走査パルスＳＰのパルス幅が他の群のサブフィールドＳＦ２〜ＳＦ１４内の走査パルスのパルス幅に比して大となるように設定されている。
【００２０】
各維持発光行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して図４に示されるように交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃによって壁電荷が残留したままとなっている放電セル、すなわち発光セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する。尚、かかる維持発光行程Ｉｃにおいて実施される発光の維持期間は、図３に示されるように各サブフィールド毎に異なる。
【００２１】
すなわち、サブフィールドＳＦ１での維持発光行程Ｉｃにおける発光期間を”１”とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ１０：２５
ＳＦ１１：２８
ＳＦ１２：３２
ＳＦ１３：３５
ＳＦ１４：３９
に設定している。
【００２２】
すなわち、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２） に成るように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
また、図４に示されるように、最後尾のサブフィールドでの消去行程Ｅにおいて、アドレスドライバ６は、消去パルスＡＰを発生してこれを列電極Ｄ１−ｍの各々に印加する。第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが非発光セルとなるのである。
【００２３】
図５は、図３及び図４に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す図である。
図５に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する（黒丸にて示す）。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発光を促す（白丸にて示す）。つまり、各放電セルは、１フィールド期間内において上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Ｉｃにおいて、図３に示されるが如き発光期間比にて発光を継続するのである。
【００２４】
この際、図５に示されるように、各放電セルが発光セルから非発光セルへと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。
よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図３及び図４に示されるが如く、１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。
【００２５】
また、１フィールド期間内において実施する選択消去放電は、図５の黒丸にて示されるが如く最高でも１回なので、その消費電力を抑えることが可能となるのである。
更に、図５に示されるように、１フィールド期間内において発光状態にある期間と、非発光状態となる期間とが互いに反転するような発光パターンは存在しないので、偽輪郭を抑制出来る。
【００２６】
また、上記した走査パルスＳＰについては、そのパルス幅がサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きく設定されている。これは、次のような理由のためである。選択消去動作が行なわれるサブフィールドより前のサブフィールドが発光状態で十分に維持放電発光が繰り返されている場合（高輝度の場合）には、放電空間内に十分なプライミング粒子が存在して選択消去放電が確実に行なわれる。一方、選択消去動作が行なわれるサブフィールドの前に発光状態となるサブフィールドがない、或いは発光状態となるサブフィールドがあって少ない場合（サブフィールドＳＦ１又はＳＦ２にて選択消去放電が行なわれる低輝度の場合）には、維持放電発光の回数が少なく、放電空間内に十分なプライミング粒子が存在しない。このように放電空間内に十分なプライミング粒子が存在しない状態で選択消去動作のサブフィールドを迎えると、走査パルスＳＰを印加してから実際に選択消去放電が起きるまでに時間的な遅れが生じてしまい、選択消去放電が不安定となり、結果として維持放電期間において誤放電が生じ表示品質が低下する。そこで、走査パルスＳＰのパルス幅をサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きく設定することにより、走査パルスＳＰの印加中に選択消去放電が必ず起きるようにすることができるので、選択消去動作の安定を確保することができる。また、走査パルスＳＰのパルス幅を変えるのではなく、走査パルスＳＰのパルス電圧がサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きくなるように設定しても良い。この場合には、図６に示すように、サブフィールドＳＦ１〜ＳＦ１４各々に対応する走査パルスＳＰのパルス電圧をＶａ１〜Ｖａ１４とすると、
Ｖａ１＞Ｖａ２＞Ｖａ３＞Ｖａ４＞………＞Ｖａ１２＞Ｖａ１３＞Ｖａ１４
の如き関係がある。
【００２７】
換言すると、ＳＦ１を第１群のサブフィールド、ＳＦ２を第２群のサブフィールド、ＳＦ３を第３群のサブフィールド、……、ＳＦ１４を第１４群のサブフィールドとした場合、先頭のサブフィールドである第１群のサブフィールドＳＦ１内の走査パルスＳＰのパルス電圧の値が他の群のサブフィールドＳＦ２〜ＳＦ１４内の走査パルスのパルス電圧の値に比して大となるように設定されている。これによりサブフィールドＳＦ１やＳＦ２であっても走査パルスＳＰの電圧レベルが時間的に後のサブフィールドの電圧レベルより高くなるので選択消去放電が必ず起きるようにすることができる。
【００２８】
更に、走査パルスＳＰのパルス幅及びパルス電圧の両方がサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きくなるように設定しても良い。
また、サブフィールドＳＦ１〜ＳＦ１４で構成されるサブフィールド群内の各サブフィールドの走査パルスのパルス幅及びパルス電圧を、例えば、
Ｔａ１＝Ｔａ２＝Ｔａ３＝Ｔａ４＞Ｔａ５＝Ｔａ６＝Ｔａ７＝Ｔａ８＞Ｔａ９＝Ｔａ１０＝Ｔａ１１＝Ｔａ１２＝Ｔａ１３＝Ｔａ１４、
Ｖａ１＝Ｖａ２＝Ｖａ３＝Ｖａ４＞Ｖａ５＝Ｖａ６＝Ｖａ７＝Ｖａ８＞Ｖａ９＝Ｖａ１０＝Ｖａ１１＝Ｖａ１２＝Ｖａ１３＝Ｖａ１４
というように設定しても良い。
【００２９】
この場合、ＳＦ１〜ＳＦ１４で構成されるサブフィールド群内の各サブフィールドが、各サブフィールド内の走査パルスＳＰのパルス波形によって複数の群、すなわちＳＦ１〜ＳＦ４で構成される先頭のサブフィールドを少なくとも含む第１群、ＳＦ５〜ＳＦ８で構成される第２群、ＳＦ９〜ＳＦ１４で構成される第３群に分割され、第１群に属するサブフィールド内の走査パルスＳＰのパルス幅及びパルス電圧の値の少なくとも１つが第２及び第３の群に属するサブフィールド内の走査パルスにおけるぞれぞれの値に比して大となるように設定される。
【００３０】
ところで、図５に示されるが如き発光駆動パターンによれば、発光輝度比が、
｛０、１、４、９、１７、２７、４０、５６、７５、９７、１２２、１５０、１８２、２１７、２５６｝
なる１５段階の中間調表現が可能になる。しかしながら、上記Ａ／Ｄ変換器１から供給される画素データＤは、８ビット、すなわち、２５６段階の中間調を表現しているものである。
【００３１】
そこで、上記１５段階の階調駆動によっても擬似的に２５６段階の中間調表示を実施させるべく、図２に示したデータ変換回路３０によってデータ変換を行うのである。
図７は、かかるデータ変換回路３０の内部構成を示す図である。
図７において、ＡＢＬ（自動輝度制御）回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤＢＬを第１データ変換回路３２に供給する。
【００３２】
かかる輝度レベルの調整は、上述の如くサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。よって、ＡＢＬ回路３１は、画素データ（入力画素データ）Ｄに逆ガンマ補正を施し、この際得られた逆ガンマ変換画素データの平均輝度に応じて上記画素データＤの輝度レベルを自動調整するように構成されている。これにより、輝度調整による表示品質の劣化を防止するのである。
【００３３】
図８は、かかるＡＢＬ回路３１の内部構成を示す図である。
図８において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤＢＬを出力する。データ変換回路３１２は、かかる輝度調整画素データＤＢＬを図９に示されるが如き非線形特性からなる逆ガンマ特性（Ｙ＝Ｘ２．２）にて変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、データ変換回路３１２にて、輝度調整画素データＤＢＬに対して逆ガンマ補正を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。
平均輝度検出回路３１１は、各サブフィールドでの発光期間を指定する例えば図１０に示されるが如き輝度モード１〜４の中から、上述の如く求めた平均輝度に応じた輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。この際、駆動制御回路２は、図３に示されるサブフィールドＳＦ１〜ＳＦ１４各々の維持発光行程Ｉｃにおいて発光維持する期間、すなわち、各維持発光行程Ｉｃ内において印加される維持パルスの数を、図１０に示されるが如き輝度モード信号ＬＣにて指定されたモードに従って設定する。すなわち、図３に示されている各サブフィールドでの発光期間は、輝度モード１が設定された際における発光期間を示すものであり、仮に輝度モード２が設定された場合には、
ＳＦ１：２
ＳＦ２：６
ＳＦ３：１０
ＳＦ４：１６
ＳＦ５：２０
ＳＦ６：２６
ＳＦ７：３２
ＳＦ８：３８
ＳＦ９：４４
ＳＦ１０：５０
ＳＦ１１：５６
ＳＦ１２：６４
ＳＦ１３：７０
ＳＦ１４：７８
なる発光期間にて各サブフィールドでの発光駆動が実施される。
【００３４】
尚、かかる発光駆動においても、各サブフィールドＳＦ１〜ＳＦ１４各々での発光回数の比が非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２）に設定されており、これにより入力画素データＤの非線形特性（ガンマ特性）が補正される。
平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒからその平均輝度を求めて上記レベル調整回路３１０に供給する。
【００３５】
図７における第１データ変換回路３２は、図１１に示されるが如き変換特性に基づいて２５６階調（８ビット）の輝度調整画素データＤＢＬを１４×１６／２５５（２２４／２５５）にした８ビット（０〜２２４）の変換画素データＨＤｐに変換して多階調化処理回路３３に供給する。具体的には、８ビット（０〜２５５）の輝度調整画素データＤＢＬがかかる変換特性に基づく図１２及び図１３に示されるが如き変換テーブルに従って変換される。すなわち、この変換特性は、入力画素データのビット数 、多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データＤＢＬを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止することができる。
【００３６】
尚、下位ビット群は切り捨てられるので階調数が減少することになるが、その階調数の減少分は、以下に説明する多階調化処理回路３３の動作により擬似的に得られるようにしている。
図１４は、かかる多階調化処理回路３３の内部構成を示す図である。
図１４に示されるが如く、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
【００３７】
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＨＤＰ中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。
加算器３３２は、かかる誤差データとしての変換画素データＨＤＰ中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。
【００３８】
係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１（例えば、”７／１６”）を乗算して得られた乗算結果を上記加算器３３２に供給する。
遅延回路３３７は、上記遅延加算信号ＡＤ１を更に（１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。
【００３９】
係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２（例えば、”３／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３（例えば、”５／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４（例えば、”１／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。
【００４０】
加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ（変換画素データＨＤＰ中の下位２ビット分）と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル”０”、桁上げがある場合には論理レベル”１”のキャリアウト信号ＣＯを発生して加算器３３３に供給する。
【００４１】
加算器３３３は、上記表示データ（変換画素データＨＤＰ中の上位６ビット分）に、上記キャリアウト信号ＣＯを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
【００４２】
例えば、図１５に示されるが如きＰＤＰ１０の画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ（ｊ，ｋ）の左横の画素Ｇ（ｊ，ｋ−１）、左斜め上の画素Ｇ（ｊ−１，ｋ−１）、真上の画素Ｇ（ｊ−１，ｋ）、及び右斜め上の画素Ｇ（ｊ−１，ｋ＋１）各々に対応した各誤差データ、すなわち、
画素Ｇ（ｊ，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ（ｊ−１，ｋ＋１）に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ（ｊ−１，ｋ）に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ（ｊ−１，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤＰの下位２ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣＯを変換画素データＨＤＰ中の上位６ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００４３】
誤差拡散処理回路３３０は、かかる構成により、変換画素データＨＤＰ中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ（ｊ，ｋ−１）、Ｇ（ｊ−１，ｋ＋１）、Ｇ（ｊ−１，ｋ）、Ｇ（ｊ−１，ｋ−１）｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素｛Ｇ（ｊ，ｋ）｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００４４】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００４５】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００４６】
図１６は、かかるディザ処理回路３５０の内部構成を示す図である。
図１６において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
例えば、図１７に示されるように、第ｊ行に対応した画素Ｇ（ｊ，ｋ）及び画素Ｇ（ｊ，ｋ＋１）、第（ｊ＋１）行に対応した画素Ｇ（ｊ＋１，ｋ）及び画素Ｇ（ｊ＋１，ｋ＋１）なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１７に示されるように１フィールド毎に変更して行く。
【００４７】
すなわち、最初の第１フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ａ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｂ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｄ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｃ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００４８】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ（ｊ，ｋ）、画素Ｇ（ｊ，ｋ＋１）、画素Ｇ（ｊ＋１，ｋ）、及び画素Ｇ（ｊ＋１，ｋ＋１）各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００４９】
例えば、図１７に示される第１フィールドにおいては、
画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ（ｊ，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ（ｊ＋１，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ（ｊ＋１，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００５０】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤＳとして図７に示される第２データ変換回路３４に供給する。
第２データ変換回路３４は、かかる多階調化画素データＤＳを図１８に示されるが如き変換テーブルに従って、サブフィールドＳＦ１〜ＳＦ１４各々に対応した第１〜第１４ビットからなる変換画素データ（表示画素データ）ＨＤに変換する。尚、多階調化画素データＤＳは、８ビット（２５６階調）の入力画素データＤを第１データ変換（図１２及び図１３の変換テーブル）にしたがって２２４／２２５にし、更に、例えば誤差拡散処理及びディザ処理の如き多階調化処理により、夫々２ビット分が圧縮されて、計４ビット（１５階調）のデータに変換されたものである。
【００５１】
ここで、変換画素データＨＤにおける第１〜第１４ビットの内、論理レベル”１”のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである。
ここで、ＰＤＰ１０の各放電セルに対応した上記変換画素データＨＤは、メモリ４を介してアドレスドライバ６に供給される。この際、１放電セルに対応した変換画素データＨＤの形態は、必ず図１８に示されるが如き１５パターンの内のいずれか１となる。アドレスドライバ６は、上記変換画素データＨＤ中の第１〜第１４ビット各々をサブフィールドＳＦ１〜１４各々に割り当て、そのビット論理が論理レベル”１”である場合に限り、該当するサブフィールドでの画素データ書込行程Ｗｃにおいて高電圧の画素データパルスを発生し、これをＰＤＰ１０の列電極Ｄに印加する。これにより、上記選択消去放電が生起されるのである。
【００５２】
以上の如く、データ変換回路３０により８ビットの画素データＤは１４ビットの変換画素データＨＤに変換されて、図１８に示されるが如き１５段階の階調表示が実施されるようになるが、上述した如き多階調化処理回路３３の動作により、実際の視覚上における階調表現は２５６階調になる。
以上の如く、図３〜図１８に示される駆動方法では、先ず、１フィールド期間内における先頭のサブフィールドにおいてのみで全ての放電セルを発光セル（選択消去アドレス法を採用した場合）又は非発光セル（選択書込アドレス法を採用した場合）の状態に初期化する放電を生起させる。次に、いずれか１のサブフィールドでの画素データ書込行程においてのみで、各放電セルを画素データに応じて非発光セル又は発光セルに設定する。更に、各サブフィールドでの発光維持行程では、上記発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させるようにしている。かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの先頭のサブフィールドから順に発光状態となり、一方、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの最後尾のサブフィールドから順に発光状態となる。
【００５３】
尚、上記実施例においては、１フィールド期間内において実施する一斉リセット動作を１回とすることにより１５階調の中間調表現を行うものであるが、かかる一斉リセット動作を２回実行することによりその階調数を増やすことも可能である。
図１９は、かかる点に鑑みて為された発光駆動フォーマットを示す図である。
【００５４】
尚、図１９は、画素データ書込方法として前述した如き選択消去アドレス法を採用した場合に適用される発光駆動フォーマットを示すものである。
これら図１９に示される発光駆動フォーマットにおいても、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。各サブフィールドでは、画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、発光セルに対してのみ発光状態を維持させる維持発光行程Ｉｃとを実施する。この際、各維持発光行程Ｉｃでの発光期間（発光回数）は、サブフィールドＳＦ１での発光期間を”１”とした場合、
ＳＦ１：１
ＳＦ２：１
ＳＦ３：１
ＳＦ４：３
ＳＦ５：３
ＳＦ６：８
ＳＦ７：１３
ＳＦ８：１５
ＳＦ９：２０
ＳＦ１０：２５
ＳＦ１１：３１
ＳＦ１２：３７
ＳＦ１３：４８
ＳＦ１４：５０
に設定している。
【００５５】
すなわち、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２） に成るように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
更に、これら各サブフィールドの内、先頭のサブフィールドと、中間のサブフィールドとで一斉リセット行程Ｒｃを実行する。
【００５６】
つまり、図１９に示されるが如き、選択消去アドレス法を採用した際の発光駆動では、サブフィールドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行するのである。又、これら図１９に示されるように、１フィールド期間の最後尾のサブフィールド、及び一斉リセット行程Ｒｃを実行する直前のサブフィールドにおいて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Ｅを実行する。
【００５７】
図１９に示した発光駆動フォーマットにおいても走査パルスＳＰのパルス幅をサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きく設定すること、又は走査パルスＳＰのパルス電圧がサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きくなるように設定することが行なわれる。
【００５８】
図２０及び図２１は、図１９に示される発光駆動フォーマットに基づく発光駆動を行う際に、図７に示される第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
第１データ変換回路３２は、図２０及び図２１の変換テーブルに基づいて、２５６階調（８ピット）の入力輝度調整画素データＤＢＬを２２×１６／２５５（３５２／２５５）にした９ビット（０〜３５２）の変換画素データＨＤｐに変換して多階調化処理回路３３に供給する。多階調化処理回路３３では、上述と同様に例えば４ビット分の圧縮処理を行い、５ビット（０〜２２）の多階調化画素データＤｓを出力する。
【００５９】
この際、図７に示される第２データ変換回路３４は、かかる５ビットの多階調化画素データＤＳを図２２に示されるが如き変換テーブルに従って変換して１４ビットの変換画素データ（表示画素データ）ＨＤを得る。
この際、図２２は、画素データ書込法として上記選択消去アドレス法を採用した場合に用いられる第２データ変換回路３４の変換テーブル及び発光駆動の全パターンを夫々示す図である。
【００６０】
このように、図１９〜図２２に示されるが如き駆動を実施すれば、図２２にも示されているように、発光輝度比が、
｛０、１、２、３、６、９、１７、２２、３０、３７、４５、５７、６５、８２、９０、１１３、１２１、１５０、１５８、１９５、２０６、２４５、２５６｝
なる２３段階の中間調表現が可能になる。
【００６１】
以上の如く、図１９〜図２２に示されている駆動方法では、１フィールド期間内におけるサブフィールドを、互いに連続して配置された複数のサブフィールドからなる２つのサブフィールド群に分けている。選択消去アドレス法を採用した場合には、図１９に示されるように、サブフィールドＳＦ１〜ＳＦ６からなるサブフィールド群と、ＳＦ７〜ＳＦ１４からなるサブフィールド群とに分けている。この際、各サブフィールド群の先頭のサブフィールドにおいてのみで夫々一斉リセット行程Ｒｃを実行して、全ての放電セルを発光セルの状態に初期化する放電を生起させる。ここで、各サブフィールド群内において、いずれか１のサブフィールドの画素データの書込み行程においてのみで、放電セルを画素データに応じて非発光セル又は発光セルに設定する。更に、各サブフィールドでの発光維持行程において、上記発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させるようにしている。従って、各サブフィールド群内において、一斉リセット動作、選択消去動作は、各１回となる。かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて各サブフィールド群内における先頭のサブフィールドから順に発光状態となる。
【００６２】
尚、前述した如き図１８及び図２２に示される発光駆動パターンでは、サブフィールドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとを同時印加して、選択消去放電を生起させるようにしている。
しかしながら、放電セル内に残留する荷電粒子の量が少ないと、これら走査パルスＳＰ及び高電圧の画素データパルスが同時に印加されても選択消去放電が正常に生起されずに、放電セル内の壁電荷を消去できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。
【００６３】
例えば、画素データ書込法として選択消去アドレス法を採用した際に、変換画素データＨＤが、
［０１００００００００００００］
である場合には、図１８の黒丸にて示されるように、サブフィールドＳＦ２においてのみで選択消去放電が実施され、この際、放電セルは非発光セルに推移する。これにより、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１においてのみで維持発光が実施されるはずである。ところが、かかるサブフィールドＳＦ２での選択消去が失敗してかかる放電セル内に壁電荷が残留したままとなると、サブフィールドＳＦ１のみならず、それ以降のサブフィールドＳＦ２〜ＳＦ１４においても維持発光が実施され、結果として最高輝度表示が為されてしまうのである。
【００６４】
そこで、本発明においては、図２３〜図２６に示されるが如き発光駆動パターンを採用することにより、このような誤った発光動作を防止する。
図２３〜図２６は、このような誤った発光動作を防止すべく為された発光駆動パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【００６５】
この際、図２３〜図２５では、１フィールド期間中に一斉リセット行程Ｒｃを１回だけ設けている図３に示されるが如き発光駆動フォーマットに基づいて実行される発光駆動の全パターン、並びにこの発光駆動を実施するにあたり第２データ変換回路３４で用いられる変換テーブルの一例を夫々示している。尚、図２３〜図２５は、図３に示されるが如き選択消去アドレス法を採用した際の発光駆動フォーマットに基づいて実行される発光駆動のパターンを夫々示している。
【００６６】
又、図２６では、１フィールド期間中に一斉リセット行程Ｒｃを２回設けている図１９に示されるが如き発光駆動フォーマットに基づいて実行される発光駆動の全パターン、並びにこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を夫々示している。
ここで、上述した如き図２３又は図２６に示される発光駆動パターンでは、図中の黒丸に示されるように、互いに連続した２つのサブフィールド各々の画素データ書込行程Ｗｃにて、連続して選択消去放電を実施するようにしている。
【００６７】
かかる動作によれば、例え、１回目の選択消去放電で放電セル内の壁電荷を正常に消滅させることが出来なくても、２回目の選択消去放電により壁電荷の消滅が正常に行われるので、前述した如き誤った維持発光が防止される。
尚、これら２回分の選択消去放電は、互いに連続したサブフィールドで行う必要はない。要するに、１回目の選択消去放電が終了した後の、いずれかのサブフィールドで２回目の選択消去放電を行うようにすれば良いのである。
【００６８】
図２４は、かかる点に鑑みて為された発光駆動パターン及び第２データ変換回路３４の変換テーブルの一例を示す図である。
図２４に示される一例においては、図中の黒丸に示されるように、１回目の選択消去放電の実施後、１サブフィールド置いてから２回目の選択消去放電を行うようにしている。
【００６９】
又、１フィールド期間内で実施する選択消去放電の回数は、２回に限定されるものではない。
図２５は、かかる点に鑑みて為された発光駆動パターン及び第２データ変換回路３４の変換テーブルの一例を示す図である。
尚、図２５に示される”＊”は、論理レベル”１”又は”０”のいずれでも良いことを示し、三角印は、かかる”＊”が論理レベル”１”である場合に限り選択消去放電を行うことを示している。
【００７０】
要するに、初回の選択消去放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去放電を行うことにより、画素データの書込を確実にしているのである。
【００７１】
【発明の効果】
以上詳述した如く、本発明のプラズマディスプレイの駆動方法においては、表示品質の向上を図ることができる。
【図面の簡単な説明】
【図１】６４階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】選択消去アドレス法を採用した際の発光駆動フォーマットを示す図である。
【図４】ＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図５】図３に示される発光駆動フォーマットに基づいて実施される発光駆動のパターンの一例を示す図である。
【図６】ＰＤＰ１０に印加される各種駆動パルスの印加タイミングの他例を示す図である。
【図７】データ変換回路３０の内部構成を示す図である。
【図８】ＡＢＬ回路３１の内部構成を示す図である。
【図９】データ変換回路３１２における変換特性を示す図である。
【図１０】輝度モードと各サブフィールドの維持発光行程にて実施される発光期間との対応関係を示す図である。
【図１１】第１データ変換回路３２における変換特性を示す図である。
【図１２】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１３】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１４】多階調化処理回路３３の内部構成を示す図である。
【図１５】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１６】ディザ処理回路３５０の内部構成を示す図である。
【図１７】ディザ処理回路３５０の動作を説明する為の図である。
【図１８】図３に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図１９】選択消去アドレス法を採用した際の発光駆動フォーマットの他の一例を示す図である。
【図２０】図１９に示される発光駆動フォーマットに基づいて発光駆動を行う際に第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【図２１】図１９に示される発光駆動フォーマットに基づいて発光駆動を行う際に第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【図２２】図１９に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２３】本発明の駆動方法による発光駆動パターンを示す図である。
【図２４】本発明の駆動方法による発光駆動パターンの他の一例を示す図である。
【図２５】本発明の駆動方法による発光駆動パターンの他の一例を示す図である。
【図２６】本発明の駆動方法による発光駆動パターンの他の一例を示す図である。
【主要部分の符号の説明】
２ 駆動制御回路
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ
３０ データ変換回路
３１ ＡＢＬ回路
３２ 第１データ変換回路
３３ 多階調化処理回路
３４ 第２データ変換回路
３３０ 誤差拡散処理回路
３５０ ディザ処理回路
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のＰＤＰの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
この際、ＰＤＰは放電現象を利用している為、上記放電セルは、”発光”及び”非発光”の２つの状態しかもたない。そこで、かかるＰＤＰにて中間調の輝度表示を実現させるべく、サブフィールド法を用いる。サブフィールド法では、１フィールド期間をＮ個のサブフィールドに分割し、各サブフィールドに、画素データ（Ｎビット）の各ビット桁の重み付けに対応した発光期間（発光回数）を夫々割り当てて発光駆動を行う。
【０００４】
例えば、図１に示されるように１フィールド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割した場合には、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６：３２
なる発光期間比にて発光駆動を実施する。
【０００５】
例えば、放電セルを輝度”３２”で発光させる場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ６のみで発光を実施させ、輝度”３１”で発光させる場合には、サブフィールドＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５において発光を実施させるのである。これにより、６４段階での中間調の輝度表現が可能となる。
ここで、放電セルを上述の如く輝度”３２”で発光させる場合と、輝度”３１”で発光させる場合とでは、１フィールド期間内での発光駆動パターンが反転している。つまり、１フィールド期間内において、輝度”３２”で発光させるべき放電セルが発光している期間中は、輝度”３１”で発光させるべき放電セルが非発光状態となり、この輝度”３１”で発光させるべき放電セルが発光している期間中は輝度”３２”で発光させるべき放電セルが非発光状態となるのである。
【０００６】
よって、この輝度”３２”で発光させるべき放電セルと、輝度”３１”で発光させるべき放電セルとが互いに隣接する領域が存在すると、この領域内において、偽輪郭が視覚される場合が生じる。つまり、輝度”３２”で発光させるべき放電セルが非発光状態から発光状態へと推移する直前に、輝度”３１”で発光させるべき放電セルの方に視線を移すと、これら両放電セルの非発光状態のみを連続して見ることになるので、両者の境界上に暗い線が視覚されるようになる。従って、これが画素データとは何等関係のない偽輪郭となって画面上に現れてしまい、表示品質を低下させるのである。
【０００７】
又、上述した如く、ＰＤＰは放電現象を利用している為、表示内容とは関係のない放電（発光を伴う）をも実施しなければならず、画像のコントラストを低下させてしまうという問題があった。
更に、現在、かかるＰＤＰを製品化するにあたり、低消費電力を実現することが一般的な課題となっている。
【０００８】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、表示品質の向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された行電極対と行電極対の各々に交叉して配列された複数の列電極とを備え、走査ライン毎の行電極対と複数の列電極との各交点にて１画素に対応した放電セルを形成したプラズマディスプレイパネルに階調表示をなす駆動方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割し、Ｎ個のサブフィールドの内の連続的に位置するＭ個（２≦Ｍ≦Ｎ）のサブフィールドをサブフィールド群とし、サブフィールド群における先頭部のサブフィールドにおいてのみで全ての放電セルを発光セルの状態に初期化する放電を生起させるリセット行程と、１フィールド内のいずれか１のサブフィールドにおいて放電セルを非発光セルに設定する放電を生起させるために画素データパルスを列電極に印加しその画素データパルスに同期して行電極対の一方に走査パルスを順に印加する画素データ書込行程と、サブフィールド群内の各サブフィールドにおいて発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させる放電を生起させる維持発光行程と、を実行し、サブフィールド群内の各サブフィールドを各サブフィールド内の走査パルスのパルス波形によって複数の群に分割し、サブフィールド群内の先頭のサブフィールドを少なくとも含む第１群に属するサブフィールド内の走査パルスのパルス幅及びパルス電圧の値の少なくとも１つを、他の群に属するサブフィールド内の走査パルスにおけるそれぞれの値に比して大となるように設定したことを特徴としている。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図２は、本発明による駆動方法に基づいてプラズマディスプレイパネル（以下、ＰＤＰと称する）を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１１】
図２において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ（入力画素データ）Ｄに変換し、これをデータ変換回路３０に供給する。
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１２】
データ変換回路３０は、かかる８ビットの画素データＤを、１４ビットの変換画素データ（表示画素データ）ＨＤに変換し、これをメモリ４に供給する。尚、かかるデータ変換回路３０の変換動作については、後述する。
メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ１１−ｎｍを、各ビット桁毎に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【００１３】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ４から読み出された１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ１〜Ｄｍに夫々印加する。
ＰＤＰ１０は、アドレス電極としての上記列電極Ｄ１〜Ｄｍと、これら列電極と直交して配列されている行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ１及びＹ１であり、第ｎ行目の行電極対は行電極Ｘｎ及びＹｎである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１４】
第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する。
図３は、本発明による駆動方法に基づく発光駆動フォーマットを示す図である。
また、図４は、かかる発光駆動フォーマットに従って上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する各種駆動パルスの印加タイミングを示す図である。
【００１５】
図３及び図４に示される例では、１フィールドの表示期間を、１４個のサブフィールドＳＦ１〜ＳＦ１４に分割してＰＤＰ１０に対する駆動を行なう。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行なって発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルのみを発光維持させる維持発光行程Ｉｃとを実施する。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１４のみで、消去行程Ｅを実行する。
【００１６】
ここで、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、ＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に対して図４に示されるが如きリセットパルスＲＰｘ及びＲＰＹを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは、後述する維持発光行程において発光状態が維持される発光セルになる。
【００１７】
各画素データ書込行程Ｗｃでは、アドレスドライバ６が、各行毎の画素データパルス群ＤＰ１１−ｎ、ＤＰ２１−ｎ、ＤＰ３１−ｎ、・・・・、ＤＰ１４１−ｎを図４に示されるように、順次列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ６は、サブフィールドＳＦ１内では、上記変換画素データＨＤ１１−ｎｍ各々の第１ビット目に基づいて生成した第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ１１−ｎを、図４に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行く。又、サブフィールドＳＦ２内では、上記変換画素データＨＤ１１−ｎｍ各々の第２ビット目に基づいて生成した画素データパルス群ＤＰ２１−ｎを、図４に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行くのである。この際、アドレスドライバ６は、変換画素データのビット論理が例えば論理レベル”１”である場合に限り高電圧の画素データパルスを発生して列電極Ｄに印加する。第２サスティンドライバ８は、各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、図４に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セルの状態を維持する。
【００１８】
すなわち、画素データ書込行程Ｗｃの実行により、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
走査パルスＳＰは各サブフィールドＳＦ１〜ＳＦ１４毎に行電極Ｙ１〜Ｙｎの順に生成されるが、その走査パルスＳＰのパルス幅はサブフィールドＳＦ１では最も大きく、時間的に後のサブフィールドほど小さくなり、サブフィールドＳＦ１４では最も小さくなっている。すなわち、図４に示したように、サブフィールドＳＦ１〜ＳＦ１４各々に対応する走査パルスＳＰのパルス幅をＴａ１〜Ｔａ１４とすると、
Ｔａ１＞Ｔａ２＞Ｔａ３＞Ｔａ４＞………＞Ｔａ１２＞Ｔａ１３＞Ｔａ１４
の如き関係がある。
【００１９】
換言すると、ＳＦ１を第１群のサブフィールド、ＳＦ２を第２群のサブフィールド、ＳＦ３を第３群のサブフィールド、……、ＳＦ１４を第１４群のサブフィールドとした場合、先頭のサブフィールドである第１群のサブフィールドＳＦ１内の走査パルスＳＰのパルス幅が他の群のサブフィールドＳＦ２〜ＳＦ１４内の走査パルスのパルス幅に比して大となるように設定されている。
【００２０】
各維持発光行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して図４に示されるように交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃによって壁電荷が残留したままとなっている放電セル、すなわち発光セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する。尚、かかる維持発光行程Ｉｃにおいて実施される発光の維持期間は、図３に示されるように各サブフィールド毎に異なる。
【００２１】
すなわち、サブフィールドＳＦ１での維持発光行程Ｉｃにおける発光期間を”１”とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ１０：２５
ＳＦ１１：２８
ＳＦ１２：３２
ＳＦ１３：３５
ＳＦ１４：３９
に設定している。
【００２２】
すなわち、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２） に成るように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
また、図４に示されるように、最後尾のサブフィールドでの消去行程Ｅにおいて、アドレスドライバ６は、消去パルスＡＰを発生してこれを列電極Ｄ１−ｍの各々に印加する。第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが非発光セルとなるのである。
【００２３】
図５は、図３及び図４に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す図である。
図５に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する（黒丸にて示す）。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発光を促す（白丸にて示す）。つまり、各放電セルは、１フィールド期間内において上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Ｉｃにおいて、図３に示されるが如き発光期間比にて発光を継続するのである。
【００２４】
この際、図５に示されるように、各放電セルが発光セルから非発光セルへと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。
よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図３及び図４に示されるが如く、１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。
【００２５】
また、１フィールド期間内において実施する選択消去放電は、図５の黒丸にて示されるが如く最高でも１回なので、その消費電力を抑えることが可能となるのである。
更に、図５に示されるように、１フィールド期間内において発光状態にある期間と、非発光状態となる期間とが互いに反転するような発光パターンは存在しないので、偽輪郭を抑制出来る。
【００２６】
また、上記した走査パルスＳＰについては、そのパルス幅がサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きく設定されている。これは、次のような理由のためである。選択消去動作が行なわれるサブフィールドより前のサブフィールドが発光状態で十分に維持放電発光が繰り返されている場合（高輝度の場合）には、放電空間内に十分なプライミング粒子が存在して選択消去放電が確実に行なわれる。一方、選択消去動作が行なわれるサブフィールドの前に発光状態となるサブフィールドがない、或いは発光状態となるサブフィールドがあって少ない場合（サブフィールドＳＦ１又はＳＦ２にて選択消去放電が行なわれる低輝度の場合）には、維持放電発光の回数が少なく、放電空間内に十分なプライミング粒子が存在しない。このように放電空間内に十分なプライミング粒子が存在しない状態で選択消去動作のサブフィールドを迎えると、走査パルスＳＰを印加してから実際に選択消去放電が起きるまでに時間的な遅れが生じてしまい、選択消去放電が不安定となり、結果として維持放電期間において誤放電が生じ表示品質が低下する。そこで、走査パルスＳＰのパルス幅をサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きく設定することにより、走査パルスＳＰの印加中に選択消去放電が必ず起きるようにすることができるので、選択消去動作の安定を確保することができる。また、走査パルスＳＰのパルス幅を変えるのではなく、走査パルスＳＰのパルス電圧がサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きくなるように設定しても良い。この場合には、図６に示すように、サブフィールドＳＦ１〜ＳＦ１４各々に対応する走査パルスＳＰのパルス電圧をＶａ１〜Ｖａ１４とすると、
Ｖａ１＞Ｖａ２＞Ｖａ３＞Ｖａ４＞………＞Ｖａ１２＞Ｖａ１３＞Ｖａ１４
の如き関係がある。
【００２７】
換言すると、ＳＦ１を第１群のサブフィールド、ＳＦ２を第２群のサブフィールド、ＳＦ３を第３群のサブフィールド、……、ＳＦ１４を第１４群のサブフィールドとした場合、先頭のサブフィールドである第１群のサブフィールドＳＦ１内の走査パルスＳＰのパルス電圧の値が他の群のサブフィールドＳＦ２〜ＳＦ１４内の走査パルスのパルス電圧の値に比して大となるように設定されている。これによりサブフィールドＳＦ１やＳＦ２であっても走査パルスＳＰの電圧レベルが時間的に後のサブフィールドの電圧レベルより高くなるので選択消去放電が必ず起きるようにすることができる。
【００２８】
更に、走査パルスＳＰのパルス幅及びパルス電圧の両方がサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きくなるように設定しても良い。
また、サブフィールドＳＦ１〜ＳＦ１４で構成されるサブフィールド群内の各サブフィールドの走査パルスのパルス幅及びパルス電圧を、例えば、
Ｔａ１＝Ｔａ２＝Ｔａ３＝Ｔａ４＞Ｔａ５＝Ｔａ６＝Ｔａ７＝Ｔａ８＞Ｔａ９＝Ｔａ１０＝Ｔａ１１＝Ｔａ１２＝Ｔａ１３＝Ｔａ１４、
Ｖａ１＝Ｖａ２＝Ｖａ３＝Ｖａ４＞Ｖａ５＝Ｖａ６＝Ｖａ７＝Ｖａ８＞Ｖａ９＝Ｖａ１０＝Ｖａ１１＝Ｖａ１２＝Ｖａ１３＝Ｖａ１４
というように設定しても良い。
【００２９】
この場合、ＳＦ１〜ＳＦ１４で構成されるサブフィールド群内の各サブフィールドが、各サブフィールド内の走査パルスＳＰのパルス波形によって複数の群、すなわちＳＦ１〜ＳＦ４で構成される先頭のサブフィールドを少なくとも含む第１群、ＳＦ５〜ＳＦ８で構成される第２群、ＳＦ９〜ＳＦ１４で構成される第３群に分割され、第１群に属するサブフィールド内の走査パルスＳＰのパルス幅及びパルス電圧の値の少なくとも１つが第２及び第３の群に属するサブフィールド内の走査パルスにおけるぞれぞれの値に比して大となるように設定される。
【００３０】
ところで、図５に示されるが如き発光駆動パターンによれば、発光輝度比が、
｛０、１、４、９、１７、２７、４０、５６、７５、９７、１２２、１５０、１８２、２１７、２５６｝
なる１５段階の中間調表現が可能になる。しかしながら、上記Ａ／Ｄ変換器１から供給される画素データＤは、８ビット、すなわち、２５６段階の中間調を表現しているものである。
【００３１】
そこで、上記１５段階の階調駆動によっても擬似的に２５６段階の中間調表示を実施させるべく、図２に示したデータ変換回路３０によってデータ変換を行うのである。
図７は、かかるデータ変換回路３０の内部構成を示す図である。
図７において、ＡＢＬ（自動輝度制御）回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤＢＬを第１データ変換回路３２に供給する。
【００３２】
かかる輝度レベルの調整は、上述の如くサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。よって、ＡＢＬ回路３１は、画素データ（入力画素データ）Ｄに逆ガンマ補正を施し、この際得られた逆ガンマ変換画素データの平均輝度に応じて上記画素データＤの輝度レベルを自動調整するように構成されている。これにより、輝度調整による表示品質の劣化を防止するのである。
【００３３】
図８は、かかるＡＢＬ回路３１の内部構成を示す図である。
図８において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤＢＬを出力する。データ変換回路３１２は、かかる輝度調整画素データＤＢＬを図９に示されるが如き非線形特性からなる逆ガンマ特性（Ｙ＝Ｘ２．２）にて変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、データ変換回路３１２にて、輝度調整画素データＤＢＬに対して逆ガンマ補正を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。
平均輝度検出回路３１１は、各サブフィールドでの発光期間を指定する例えば図１０に示されるが如き輝度モード１〜４の中から、上述の如く求めた平均輝度に応じた輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。この際、駆動制御回路２は、図３に示されるサブフィールドＳＦ１〜ＳＦ１４各々の維持発光行程Ｉｃにおいて発光維持する期間、すなわち、各維持発光行程Ｉｃ内において印加される維持パルスの数を、図１０に示されるが如き輝度モード信号ＬＣにて指定されたモードに従って設定する。すなわち、図３に示されている各サブフィールドでの発光期間は、輝度モード１が設定された際における発光期間を示すものであり、仮に輝度モード２が設定された場合には、
ＳＦ１：２
ＳＦ２：６
ＳＦ３：１０
ＳＦ４：１６
ＳＦ５：２０
ＳＦ６：２６
ＳＦ７：３２
ＳＦ８：３８
ＳＦ９：４４
ＳＦ１０：５０
ＳＦ１１：５６
ＳＦ１２：６４
ＳＦ１３：７０
ＳＦ１４：７８
なる発光期間にて各サブフィールドでの発光駆動が実施される。
【００３４】
尚、かかる発光駆動においても、各サブフィールドＳＦ１〜ＳＦ１４各々での発光回数の比が非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２）に設定されており、これにより入力画素データＤの非線形特性（ガンマ特性）が補正される。
平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒからその平均輝度を求めて上記レベル調整回路３１０に供給する。
【００３５】
図７における第１データ変換回路３２は、図１１に示されるが如き変換特性に基づいて２５６階調（８ビット）の輝度調整画素データＤＢＬを１４×１６／２５５（２２４／２５５）にした８ビット（０〜２２４）の変換画素データＨＤｐに変換して多階調化処理回路３３に供給する。具体的には、８ビット（０〜２５５）の輝度調整画素データＤＢＬがかかる変換特性に基づく図１２及び図１３に示されるが如き変換テーブルに従って変換される。すなわち、この変換特性は、入力画素データのビット数 、多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データＤＢＬを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止することができる。
【００３６】
尚、下位ビット群は切り捨てられるので階調数が減少することになるが、その階調数の減少分は、以下に説明する多階調化処理回路３３の動作により擬似的に得られるようにしている。
図１４は、かかる多階調化処理回路３３の内部構成を示す図である。
図１４に示されるが如く、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
【００３７】
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＨＤＰ中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。
加算器３３２は、かかる誤差データとしての変換画素データＨＤＰ中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。
【００３８】
係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１（例えば、”７／１６”）を乗算して得られた乗算結果を上記加算器３３２に供給する。
遅延回路３３７は、上記遅延加算信号ＡＤ１を更に（１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。
【００３９】
係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２（例えば、”３／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３（例えば、”５／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４（例えば、”１／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。
【００４０】
加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ（変換画素データＨＤＰ中の下位２ビット分）と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル”０”、桁上げがある場合には論理レベル”１”のキャリアウト信号ＣＯを発生して加算器３３３に供給する。
【００４１】
加算器３３３は、上記表示データ（変換画素データＨＤＰ中の上位６ビット分）に、上記キャリアウト信号ＣＯを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
【００４２】
例えば、図１５に示されるが如きＰＤＰ１０の画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ（ｊ，ｋ）の左横の画素Ｇ（ｊ，ｋ−１）、左斜め上の画素Ｇ（ｊ−１，ｋ−１）、真上の画素Ｇ（ｊ−１，ｋ）、及び右斜め上の画素Ｇ（ｊ−１，ｋ＋１）各々に対応した各誤差データ、すなわち、
画素Ｇ（ｊ，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ（ｊ−１，ｋ＋１）に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ（ｊ−１，ｋ）に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ（ｊ−１，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤＰの下位２ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣＯを変換画素データＨＤＰ中の上位６ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００４３】
誤差拡散処理回路３３０は、かかる構成により、変換画素データＨＤＰ中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ（ｊ，ｋ−１）、Ｇ（ｊ−１，ｋ＋１）、Ｇ（ｊ−１，ｋ）、Ｇ（ｊ−１，ｋ−１）｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素｛Ｇ（ｊ，ｋ）｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００４４】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００４５】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００４６】
図１６は、かかるディザ処理回路３５０の内部構成を示す図である。
図１６において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
例えば、図１７に示されるように、第ｊ行に対応した画素Ｇ（ｊ，ｋ）及び画素Ｇ（ｊ，ｋ＋１）、第（ｊ＋１）行に対応した画素Ｇ（ｊ＋１，ｋ）及び画素Ｇ（ｊ＋１，ｋ＋１）なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１７に示されるように１フィールド毎に変更して行く。
【００４７】
すなわち、最初の第１フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ａ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｂ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｄ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｃ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００４８】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ（ｊ，ｋ）、画素Ｇ（ｊ，ｋ＋１）、画素Ｇ（ｊ＋１，ｋ）、及び画素Ｇ（ｊ＋１，ｋ＋１）各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００４９】
例えば、図１７に示される第１フィールドにおいては、
画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ（ｊ，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ（ｊ＋１，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ（ｊ＋１，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００５０】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤＳとして図７に示される第２データ変換回路３４に供給する。
第２データ変換回路３４は、かかる多階調化画素データＤＳを図１８に示されるが如き変換テーブルに従って、サブフィールドＳＦ１〜ＳＦ１４各々に対応した第１〜第１４ビットからなる変換画素データ（表示画素データ）ＨＤに変換する。尚、多階調化画素データＤＳは、８ビット（２５６階調）の入力画素データＤを第１データ変換（図１２及び図１３の変換テーブル）にしたがって２２４／２２５にし、更に、例えば誤差拡散処理及びディザ処理の如き多階調化処理により、夫々２ビット分が圧縮されて、計４ビット（１５階調）のデータに変換されたものである。
【００５１】
ここで、変換画素データＨＤにおける第１〜第１４ビットの内、論理レベル”１”のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである。
ここで、ＰＤＰ１０の各放電セルに対応した上記変換画素データＨＤは、メモリ４を介してアドレスドライバ６に供給される。この際、１放電セルに対応した変換画素データＨＤの形態は、必ず図１８に示されるが如き１５パターンの内のいずれか１となる。アドレスドライバ６は、上記変換画素データＨＤ中の第１〜第１４ビット各々をサブフィールドＳＦ１〜１４各々に割り当て、そのビット論理が論理レベル”１”である場合に限り、該当するサブフィールドでの画素データ書込行程Ｗｃにおいて高電圧の画素データパルスを発生し、これをＰＤＰ１０の列電極Ｄに印加する。これにより、上記選択消去放電が生起されるのである。
【００５２】
以上の如く、データ変換回路３０により８ビットの画素データＤは１４ビットの変換画素データＨＤに変換されて、図１８に示されるが如き１５段階の階調表示が実施されるようになるが、上述した如き多階調化処理回路３３の動作により、実際の視覚上における階調表現は２５６階調になる。
以上の如く、図３〜図１８に示される駆動方法では、先ず、１フィールド期間内における先頭のサブフィールドにおいてのみで全ての放電セルを発光セル（選択消去アドレス法を採用した場合）又は非発光セル（選択書込アドレス法を採用した場合）の状態に初期化する放電を生起させる。次に、いずれか１のサブフィールドでの画素データ書込行程においてのみで、各放電セルを画素データに応じて非発光セル又は発光セルに設定する。更に、各サブフィールドでの発光維持行程では、上記発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させるようにしている。かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの先頭のサブフィールドから順に発光状態となり、一方、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの最後尾のサブフィールドから順に発光状態となる。
【００５３】
尚、上記実施例においては、１フィールド期間内において実施する一斉リセット動作を１回とすることにより１５階調の中間調表現を行うものであるが、かかる一斉リセット動作を２回実行することによりその階調数を増やすことも可能である。
図１９は、かかる点に鑑みて為された発光駆動フォーマットを示す図である。
【００５４】
尚、図１９は、画素データ書込方法として前述した如き選択消去アドレス法を採用した場合に適用される発光駆動フォーマットを示すものである。
これら図１９に示される発光駆動フォーマットにおいても、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。各サブフィールドでは、画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、発光セルに対してのみ発光状態を維持させる維持発光行程Ｉｃとを実施する。この際、各維持発光行程Ｉｃでの発光期間（発光回数）は、サブフィールドＳＦ１での発光期間を”１”とした場合、
ＳＦ１：１
ＳＦ２：１
ＳＦ３：１
ＳＦ４：３
ＳＦ５：３
ＳＦ６：８
ＳＦ７：１３
ＳＦ８：１５
ＳＦ９：２０
ＳＦ１０：２５
ＳＦ１１：３１
ＳＦ１２：３７
ＳＦ１３：４８
ＳＦ１４：５０
に設定している。
【００５５】
すなわち、各サブフィールドＳＦ１〜ＳＦ１４の発光回数の比を非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２） に成るように設定し、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
更に、これら各サブフィールドの内、先頭のサブフィールドと、中間のサブフィールドとで一斉リセット行程Ｒｃを実行する。
【００５６】
つまり、図１９に示されるが如き、選択消去アドレス法を採用した際の発光駆動では、サブフィールドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行するのである。又、これら図１９に示されるように、１フィールド期間の最後尾のサブフィールド、及び一斉リセット行程Ｒｃを実行する直前のサブフィールドにおいて、全ての放電セル内に残存している壁電荷を消滅せしめる消去行程Ｅを実行する。
【００５７】
図１９に示した発光駆動フォーマットにおいても走査パルスＳＰのパルス幅をサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きく設定すること、又は走査パルスＳＰのパルス電圧がサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きくなるように設定することが行なわれる。
【００５８】
図２０及び図２１は、図１９に示される発光駆動フォーマットに基づく発光駆動を行う際に、図７に示される第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
第１データ変換回路３２は、図２０及び図２１の変換テーブルに基づいて、２５６階調（８ピット）の入力輝度調整画素データＤＢＬを２２×１６／２５５（３５２／２５５）にした９ビット（０〜３５２）の変換画素データＨＤｐに変換して多階調化処理回路３３に供給する。多階調化処理回路３３では、上述と同様に例えば４ビット分の圧縮処理を行い、５ビット（０〜２２）の多階調化画素データＤｓを出力する。
【００５９】
この際、図７に示される第２データ変換回路３４は、かかる５ビットの多階調化画素データＤＳを図２２に示されるが如き変換テーブルに従って変換して１４ビットの変換画素データ（表示画素データ）ＨＤを得る。
この際、図２２は、画素データ書込法として上記選択消去アドレス法を採用した場合に用いられる第２データ変換回路３４の変換テーブル及び発光駆動の全パターンを夫々示す図である。
【００６０】
このように、図１９〜図２２に示されるが如き駆動を実施すれば、図２２にも示されているように、発光輝度比が、
｛０、１、２、３、６、９、１７、２２、３０、３７、４５、５７、６５、８２、９０、１１３、１２１、１５０、１５８、１９５、２０６、２４５、２５６｝
なる２３段階の中間調表現が可能になる。
【００６１】
以上の如く、図１９〜図２２に示されている駆動方法では、１フィールド期間内におけるサブフィールドを、互いに連続して配置された複数のサブフィールドからなる２つのサブフィールド群に分けている。選択消去アドレス法を採用した場合には、図１９に示されるように、サブフィールドＳＦ１〜ＳＦ６からなるサブフィールド群と、ＳＦ７〜ＳＦ１４からなるサブフィールド群とに分けている。この際、各サブフィールド群の先頭のサブフィールドにおいてのみで夫々一斉リセット行程Ｒｃを実行して、全ての放電セルを発光セルの状態に初期化する放電を生起させる。ここで、各サブフィールド群内において、いずれか１のサブフィールドの画素データの書込み行程においてのみで、放電セルを画素データに応じて非発光セル又は発光セルに設定する。更に、各サブフィールドでの発光維持行程において、上記発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させるようにしている。従って、各サブフィールド群内において、一斉リセット動作、選択消去動作は、各１回となる。かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて各サブフィールド群内における先頭のサブフィールドから順に発光状態となる。
【００６２】
尚、前述した如き図１８及び図２２に示される発光駆動パターンでは、サブフィールドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとを同時印加して、選択消去放電を生起させるようにしている。
しかしながら、放電セル内に残留する荷電粒子の量が少ないと、これら走査パルスＳＰ及び高電圧の画素データパルスが同時に印加されても選択消去放電が正常に生起されずに、放電セル内の壁電荷を消去できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。
【００６３】
例えば、画素データ書込法として選択消去アドレス法を採用した際に、変換画素データＨＤが、
［０１００００００００００００］
である場合には、図１８の黒丸にて示されるように、サブフィールドＳＦ２においてのみで選択消去放電が実施され、この際、放電セルは非発光セルに推移する。これにより、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１においてのみで維持発光が実施されるはずである。ところが、かかるサブフィールドＳＦ２での選択消去が失敗してかかる放電セル内に壁電荷が残留したままとなると、サブフィールドＳＦ１のみならず、それ以降のサブフィールドＳＦ２〜ＳＦ１４においても維持発光が実施され、結果として最高輝度表示が為されてしまうのである。
【００６４】
そこで、本発明においては、図２３〜図２６に示されるが如き発光駆動パターンを採用することにより、このような誤った発光動作を防止する。
図２３〜図２６は、このような誤った発光動作を防止すべく為された発光駆動パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【００６５】
この際、図２３〜図２５では、１フィールド期間中に一斉リセット行程Ｒｃを１回だけ設けている図３に示されるが如き発光駆動フォーマットに基づいて実行される発光駆動の全パターン、並びにこの発光駆動を実施するにあたり第２データ変換回路３４で用いられる変換テーブルの一例を夫々示している。尚、図２３〜図２５は、図３に示されるが如き選択消去アドレス法を採用した際の発光駆動フォーマットに基づいて実行される発光駆動のパターンを夫々示している。
【００６６】
又、図２６では、１フィールド期間中に一斉リセット行程Ｒｃを２回設けている図１９に示されるが如き発光駆動フォーマットに基づいて実行される発光駆動の全パターン、並びにこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を夫々示している。
ここで、上述した如き図２３又は図２６に示される発光駆動パターンでは、図中の黒丸に示されるように、互いに連続した２つのサブフィールド各々の画素データ書込行程Ｗｃにて、連続して選択消去放電を実施するようにしている。
【００６７】
かかる動作によれば、例え、１回目の選択消去放電で放電セル内の壁電荷を正常に消滅させることが出来なくても、２回目の選択消去放電により壁電荷の消滅が正常に行われるので、前述した如き誤った維持発光が防止される。
尚、これら２回分の選択消去放電は、互いに連続したサブフィールドで行う必要はない。要するに、１回目の選択消去放電が終了した後の、いずれかのサブフィールドで２回目の選択消去放電を行うようにすれば良いのである。
【００６８】
図２４は、かかる点に鑑みて為された発光駆動パターン及び第２データ変換回路３４の変換テーブルの一例を示す図である。
図２４に示される一例においては、図中の黒丸に示されるように、１回目の選択消去放電の実施後、１サブフィールド置いてから２回目の選択消去放電を行うようにしている。
【００６９】
又、１フィールド期間内で実施する選択消去放電の回数は、２回に限定されるものではない。
図２５は、かかる点に鑑みて為された発光駆動パターン及び第２データ変換回路３４の変換テーブルの一例を示す図である。
尚、図２５に示される”＊”は、論理レベル”１”又は”０”のいずれでも良いことを示し、三角印は、かかる”＊”が論理レベル”１”である場合に限り選択消去放電を行うことを示している。
【００７０】
要するに、初回の選択消去放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去放電を行うことにより、画素データの書込を確実にしているのである。
【００７１】
【発明の効果】
以上詳述した如く、本発明のプラズマディスプレイの駆動方法においては、表示品質の向上を図ることができる。
【図面の簡単な説明】
【図１】６４階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】選択消去アドレス法を採用した際の発光駆動フォーマットを示す図である。
【図４】ＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図５】図３に示される発光駆動フォーマットに基づいて実施される発光駆動のパターンの一例を示す図である。
【図６】ＰＤＰ１０に印加される各種駆動パルスの印加タイミングの他例を示す図である。
【図７】データ変換回路３０の内部構成を示す図である。
【図８】ＡＢＬ回路３１の内部構成を示す図である。
【図９】データ変換回路３１２における変換特性を示す図である。
【図１０】輝度モードと各サブフィールドの維持発光行程にて実施される発光期間との対応関係を示す図である。
【図１１】第１データ変換回路３２における変換特性を示す図である。
【図１２】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１３】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１４】多階調化処理回路３３の内部構成を示す図である。
【図１５】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１６】ディザ処理回路３５０の内部構成を示す図である。
【図１７】ディザ処理回路３５０の動作を説明する為の図である。
【図１８】図３に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図１９】選択消去アドレス法を採用した際の発光駆動フォーマットの他の一例を示す図である。
【図２０】図１９に示される発光駆動フォーマットに基づいて発光駆動を行う際に第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【図２１】図１９に示される発光駆動フォーマットに基づいて発光駆動を行う際に第１データ変換回路３２において用いられる変換テーブルの一例を示す図である。
【図２２】図１９に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２３】本発明の駆動方法による発光駆動パターンを示す図である。
【図２４】本発明の駆動方法による発光駆動パターンの他の一例を示す図である。
【図２５】本発明の駆動方法による発光駆動パターンの他の一例を示す図である。
【図２６】本発明の駆動方法による発光駆動パターンの他の一例を示す図である。
【主要部分の符号の説明】
２ 駆動制御回路
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ
３０ データ変換回路
３１ ＡＢＬ回路
３２ 第１データ変換回路
３３ 多階調化処理回路
３４ 第２データ変換回路
３３０ 誤差拡散処理回路
３５０ ディザ処理回路
Claims (7)
- 走査ライン毎に配列された行電極対と前記行電極対の各々に交叉して配列された複数の列電極とを備え、前記走査ライン毎の前記行電極対と前記複数の列電極との各交点にて１画素に対応した放電セルを形成したプラズマディスプレイパネルに階調表示をなす駆動方法であって、
１フィールドの表示期間をＮ個のサブフィールドに分割し、前記Ｎ個の前記サブフィールドの内の連続的に位置するＭ個（２≦Ｍ≦Ｎ）のサブフィールドをサブフィールド群とし、
前記サブフィールド群における先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを発光セルの状態に初期化する放電を生起させるリセット行程と、
前記１フィールド内のいずれか１のサブフィールドにおいて前記放電セルを非発光セルに設定する放電を生起させるために画素データパルスを前記列電極に印加しその画素データパルスに同期して前記行電極対の一方に走査パルスを順に印加する画素データ書込行程と、
前記サブフィールド群内の各サブフィールドにおいて前記発光セルのみを前記サブフィールドの重み付けに対応した発光期間だけ発光させる放電を生起させる維持発光行程と、を実行し、
前記サブフィールド群内の各サブフィールドを各サブフィールド内の前記走査パルスのパルス波形によって複数の群に分割し、前記サブフィールド群内の先頭のサブフィールドを少なくとも含む第１群に属するサブフィールド内の前記走査パルスのパルス幅及びパルス電圧の値の少なくとも１つを、他の群に属するサブフィールド内の前記走査パルスにおけるそれぞれの値に比して大となるように設定したことを特徴とするプラズマディスプレイパネルの駆動方法。 - 前記画素データ書込行程は前記サブフィールド群内のいずれか１のサブフィールドと、その１のサブフィールドより時間的に後の少なくとも１のサブフィールドとにおいて同一動作で実行されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
- 前記画素データ書込行程は前記サブフィールド群内のいずれか１のサブフィールドと、その１のサブフィールドの時間的に直後のサブフィールドとにおいて同一動作で実行されることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
- 前記サブフィールド群は前記Ｎ個のサブフィールドからなることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
- 前記サブフィールド群内の時間的に最後に位置するサブフィールドにおいて前記維持発光行程の実行後に、前記放電セルの全てを非発光セルに設定する放電を生起させるために前記行電極各々の一方に消去パルスを印加する行程を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
- 前記リセット行程において前記放電セルの全てに壁電荷を形成し、前記画素データ書込行程において前記画素データパルス及び前記走査パルスの印加により前記壁電荷を選択的に消去することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
- 前記サブフィールド群内の前記Ｎ個のサブフィールドの先頭から連続したｎ（ｎは０〜Ｎ）個のサブフィールド各々で前記発光セルを維持せしめることによりＮ＋１階調駆動を行なうことを特徴とする請求項４記載のプラズマディスプレイパネルの駆動方法。
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