JP2000201077A - Ad変換器とその制御方法 - Google Patents
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Abstract
に、低電圧動作においても高速動作を可能にしたAD変
換器を提供する。 【解決手段】 コンパレータ104の一方の入力側13
2に第1のコンデンサアレイ102が接続され、コンパ
レータ104の他方の入力側133に第2のコンデンサ
アレイ103が接続され、前記第1のコンデンサアレイ
102に入力アナログ信号レベルVAINに比例した電
荷を蓄積するようにしたAD変換器において、前記第1
のコンデンサアレイ102が接続された前記コンパレー
タ104の一方の入力側132の電圧を所定の電圧に調
整するために、一端が前記コンパレータ104の一方の
入力側132に接続されたレベル調整用のコンデンサ1
06を設けると共に、前記コンデンサ106の他端をサ
ンプリングモード時と比較モード時とで異なる電位に切
り替える切替手段128を設けたことを特徴とする。
Description
制御方法に係わり、特に、消費電力を低減せしめたAD
変換器とその制御方法に関する。
有するAD変換器の構成の一例を示すものである。AD
変換器501は、アナログ入力側コンデンサアレイ50
2と、基準側コンデンサアレイ503と、コンパレータ
504と、逐次比較制御回路505とからなる。アナロ
グ入力側コンデンサアレイ502は、4ビットに重み付
けされたコンデンサ508、509、510、511、
512をアレイ状にしたものである。即ち、コンデンサ
508、509は基準の容量値Cを有するコンデンサ、
コンデンサ510は容量値2Cを有するコンデンサ、コ
ンデンサ511は容量値4Cを有するコンデンサ、コン
デンサ512は容量値8Cを有するコンデンサである。
前記各コンデンサの一端はセレクタ518、519、5
20、521、522にそれぞれ接続され、逐次比較制
御回路505からの制御信号534により、アナログ入
力端子536又は基準電源端子537、グランド端子5
38のいずれかに接続される。
ビットに重み付けされたコンデンサ513、514、5
15、516、517をアレイ状にしたものである。即
ち、コンデンサ513、514は容量値Cを有するコン
デンサ、コンデンサ515は容量値2Cを有するコンデ
ンサ、コンデンサ516は容量値4Cを有するコンデン
サ、コンデンサ517は容量値8Cを有するコンデンサ
である。前記各コンデンサの一端はセレクタ523、5
24、525、526、527にそれぞれ接続され、逐
次比較制御回路505からの制御信号534により、グ
ランド端子539に接続される。
43と出力段のアンプ543のオフセットを小さく抑え
るためのプリアンプ542とからなり、出力段のアンプ
543とプリアンプ542とはオフセットキャンセル用
のコンデンサ545、546で接続されている。アナロ
グスイッチ547、548は、出力段のアンプ543の
動作点を決めるため、及び、プリアンプ542のオフセ
ットをキャンセルするためのスイッチで、オフセットキ
ャンセル期間中オン状態になる。
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ502と基準側コンデンサアレイ503
の共通電極532、533をバイアス源540から出力
される中間電位541に固定するためのスイッチであ
る。次に、図5の従来のAD変換器のAD変換動作につ
いて、以下に説明する。
530、531はオン状態で、アナログ入力側コンデン
サアレイ502の共通電極532と基準側コンデンサア
レイ503の共通電極533は、バイアス源540から
出力される中間電位541に、コンデンサ508〜51
2はセレクタ518〜522によりアナログ入力電圧V
AINに、コンデンサ513〜517はセレクタ523
〜527によりグランド電位GNDにそれぞれ接続され
る。また、スイッチ547、548をオン状態にして、
出力段のアンプ543の入力549、550をバイアス
源540から出力される中間電位541に設定するとと
もに、プリアンプ542の出力オフセットをオフセット
キャンセル用コンデンサ545、546に蓄える。この
ときアナログ入力側コンデンサアレイ502に蓄えられ
る合計の電荷量Q13は、バイアス源540から出力さ
れる中間電位541の電位をVSとすると、 Q13=16C×(VAIN−VS)・・・(25) となる。
えられる合計の電荷量Q14は、 Q14=16C×(−VS)・・・(26) となる。次に、比較モードに移ると、スイッチ530、
531はオフ状態、コンデンサ508〜511はセレク
タ518〜521によりグランド電位GNDに、コンデ
ンサ512はセレクタ522により基準電位VRに、コ
ンデンサ513〜517はセレクタ523〜527によ
りグランド電位GNDにそれぞれ接続される。このとき
アナログ入力側コンデンサアレイ502に蓄えられる合
計の電荷量Q15は、共通電極532の電位をVCM1
とすると、 Q15=8C×(VR−VCM1)−8C×VCM1・・・(27) となる。
えられる合計の電荷量Q16は、共通電極533の電位
をVCM2とすると、 Q16=16C×(−VCM2)・・・(28) ここで、電荷保存則が成り立つので、 Q13=Q15・・・(29) Q14=Q16・・・(30) となる。(29)、(30)式に(25)〜(28)式
を代入して、 VCM1=1/2×VR−VAIN+VS・・・(31) VCM2=VS・・・(32) が得られる。
2)で表される共通電極532の電位VCM1と共通電
極533の電位VCM2とを比較して、比較結果“1”
または“0”を出力する。式(31)、(32)から分
かるように、アナログ入力VAINとアナログ入力側コ
ンデンサアレイの出力電圧(この場合は1/2×VR)
とが等しい場合は、コンパレータ側電極の電位VCM
1、VCM2ともVSとなり、アンプ542のオフセッ
トがキャンセルされた状態とほぼ同じ状態になる。プリ
アンプ542の入力であるコンパレータ側電極532、
533の電位がVSの場合のプリアンプ542の出力オ
フセットはオフセットキャンセル用コンデンサ545、
546に蓄えられたままなので、出力段アンプ543の
入力549、550の電位もVSとなり、プリアンプ5
42の出力オフセットは無視できることになる。出力段
アンプ543の入力オフセットはプリアンプ542の増
幅率で割った値まで小さく抑えられることになる。
ータ504の出力によって変換結果の最上位ビットの値
を決めて、次の位のビットに対応する比較動作を行うた
めの制御信号534をセレクタ518〜522に供給す
る。仮に、アナログ入力電圧VAINが1/2×VRよ
りも高い場合は、コンパレータ504が“1”を出力し
て最上位ビットに相当するコンデンサ512は基準電位
VRに接続したまま、次の位のビットに相当するコンデ
ンサ511は基準電位VRに接続するように制御信号5
34を出力する。つまり、2回目の比較ではアナログ入
力電圧VAINと3/4×VRとの比較を行うことにな
る。逆に、アナログ入力電圧VAINが1/2×VRよ
りも低い場合は、コンパレータ504は“0”を出力
し、最上位ビットに相当するコンデンサ512をグラン
ド電位GNDに、次の位のビットに相当するコンデンサ
511を基準電位VRに接続するように制御信号534
を出力する。この場合の2回目の比較では、アナログ入
力電圧VAINと1/4×VRとの比較を行うことにな
る。このように、逐次比較制御回路505がある逐次比
較制御信号534を出力したのちコンパレータ504の
出力によってそのビットの値を決定するという動作を所
定回数(本例では4回)繰り返すことによって、アナロ
グ入力電圧VAINがデジタル出力信号535として得
られる。
題点があった。第1の問題点は、バイアス源の出力電圧
に制限がつくということである。その理由を以下に示
す。上記したようなAD変換器において、正常なAD変
換動作を行うためには、比較モードの際に共通電極53
2の電荷を保存する必要がある。この場合、MOSトラ
ンジスタを入力段に使用したコンパレータのように入力
インピーダンスが非常に高ければ問題ないが、共通電極
532に接続されているスイッチ530による電荷のリ
ークが問題となる。ここで、スイッチ530として、図
6に示すように、Nチャネルトランジスタ601とPチ
ャネルトランジスタ602とが並列に接続され、それぞ
れのゲートに相補的なスイッチ制御信号603、604
が与えられるCMOSアナログスイッチを用いた場合を
考える。
等価回路を示す。図7に示すように、CMOSアナログ
スイッチには寄生的にダイオードが存在している。ダイ
オード703、704はそれぞれNチャネルトランジス
タ601のドレイン、ソース拡散層とPウェルもしくは
P型基板との間に存在する寄生ダイオードで、一般にP
ウェルもしくはP型基板にはグランド電位GNDが与え
られているので、ダイオード703、704の一端には
グランド電位GNDが接続されている。ダイオード70
1、702はそれぞれPチャネルトランジスタ602の
ドレイン、ソース拡散層とNウェルもしくはN型基板と
の間に存在する寄生ダイオードで、一般にNウェルもし
くはN型基板には電源電位VDDが与えられているの
で、ダイオード701、702の一端には電源電位VD
Dが接続されている。また、抵抗709はスイッチがオ
ンした状態での等価抵抗、コンデンサ705、706は
Pチャネルトランジスタ602のゲート−ソース間、ゲ
ート−ドレイン間の寄生容量、コンデンサ707、70
8はNチャネルトランジスタ601のゲート−ソース
間、ゲート−ドレイン間の寄生容量を示している。
較モードの際、共通電極532の電位VCM1は(3
1)式で表されるので、アナログ入力電圧VAINが電
源電位付近またはグランド電位付近の場合は、共通電極
532の電位VCM1が電源電位より高くなったり、グ
ランド電位より低くなる場合がでてくる。共通電極53
2の電位VCM1が電源電圧範囲を越えてしまうと、ス
イッチ530に存在する寄生ダイオード701〜704
のいずれかが導通状態になり、共通電極532に蓄えら
れた電荷が導通したダイオードを通してリークしてしま
い、正常なAD変換動作ができなくなるという問題があ
る。これを防ぐには、式(31)から VS=1/2×VDD・・・(33) である必要がある。このように、従来のAD変換器では
バイアス源の出力電圧に制限がつくという問題がある。
ということである。その理由は、CMOSアナログスイ
ッチのON抵抗が1/2×VDD付近の電圧を導通させ
る場合に非常に高くなり、それが低電圧では顕著になる
からである。図8にCMOSアナログスイッチのオン抵
抗709のオン抵抗の電圧依存を示す。図8(a)は電
源電圧が高い場合、図8(b)は電源電圧が低い場合で
ある。図8に示したように、CMOSアナログスイッチ
では、1/2×VDD付近を導通させる場合にオン抵抗
が高くなり、電源電圧が低くなると、特に顕著になる。
第1の問題点で指摘したように、バイアス源540の出
力電圧VSは1/2×VDDである必要があるので、ス
イッチ530はオン抵抗が非常に高い状態で使用しなけ
ればいけない。サンプリングモード時に、スイッチ53
0がオンして共通電極532の電位VCM1がバイアス
源540の出力電圧VSに等しくなるのに要する時間
は、コンデンサアレイ502の総容量値とスイッチ53
0のオン抵抗とバイアス源540の出力抵抗の合計の抵
抗値との時定数で決まるので、スイッチ530のオン抵
抗が非常に高いとサンプリングモードを非常に長い時間
確保しなければならなくなり、その結果、AD変換時間
が非常に長くなってしまい実用的でなくなる。
るということである。その理由は、従来のAD変換器で
はバイアス源を必要とするからである。第2の問題点で
指摘したように、サンプリングモードに要する時間は、
コンデンサアレイ502の総容量値とスイッチ530の
オン抵抗とバイアス源540の出力抵抗の合計の抵抗値
との時定数で決まるので、サンプリングモードに要する
時間を短縮してAD変換を高速化したい場合は、バイア
ス源540の出力抵抗を下げる必要がある。バイアス源
540の出力抵抗を下げるということは、バイアス源5
40の電流供給能力を高くするということであり、バイ
アス源540の消費電力は必然的に増大してしまう。
小さく抑えるために、出力段のアンプ543の前にプリ
アンプ542をコンデンサを介して接続してコンパレー
タを構成すると、オフセットキャンセル用コンデンサ5
45、546を中間電位にバイアスするためのバイアス
源が必要になる。オフセットキャンセル用コンデンサを
電源電位でバイアスすると、オフセットキャンセル用コ
ンデンサ他方の端子側にはプリアンプ542の出力が接
続されているので、プリアンプ542の出力で出力段の
アンプ543の入力549,550の電位が電源電圧範
囲を越えるように押し上げ(または押し下げ)られてし
まい、スイッチ547、548に存在する寄生ダイオー
ドのいずれかが導通状態になり、オフセットキャンセル
用コンデンサ545、546に蓄えられた電荷が導通し
たダイオードを通してリークしてしまい、正常なAD変
換動作ができなくなるという問題がある。
荷のリークを防ぎ、正常なAD変換動作を行わせること
を目的としたAD変換器として、特開平1−13818
号公報が提案されている。図9は特開平1−13818
号公報のAD変換器を示したものである。AD変換器9
01は、アナログ入力側コンデンサアレイ902と、基
準側コンデンサアレイ903と、コンパレータ904
と、逐次比較制御回路905とからなる。アナログ入力
側コンデンサアレイ902は、4ビットに重み付けされ
たコンデンサ908、909、910、911、912
をアレイ状にしたものである。即ち、コンデンサ90
8、909は基準の容量値Cを有するコンデンサ、コン
デンサ910は容量値2Cを有するコンデンサ、コンデ
ンサ911は容量値4Cを有するコンデンサ、コンデン
サ912は容量値8Cを有するコンデンサである。前記
各コンデンサの一端はセレクタ918、919、92
0、921、922にそれぞれ接続され、逐次比較制御
回路905からの制御信号934により、アナログ入力
端子936、基準電源端子937、グランド端子938
のいずれかに接続される。
ビットに重み付けされたコンデンサ913、914、9
15、916、917をアレイ状にしたものである。即
ち、コンデンサ913、914は容量値Cを有するコン
デンサ、コンデンサ915は容量値2Cを有するコンデ
ンサ、コンデンサ916は容量値4Cを有するコンデン
サ、コンデンサ917は容量値8Cを有するコンデンサ
である。前記各コンデンサの一端は、セレクタ923、
924、925、926、927にそれぞれ接続され、
逐次比較制御回路905からの制御信号934により、
前記セレクタを介してグランド端子939に接続され
る。
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ902と基準側コンデンサアレイ903
の共通電極931、932をバイアス源940から出力
される中間電位941に固定するためのスイッチであ
る。図5のAD変換器と図9のAD変換器とで異なる点
は、コンデンサアレイ902、903に最上位ビットと
同じ容量値8Cをもったコンデンサ906、907がそ
れぞれ追加されている点である。コンデンサ906、9
07の一端はグランド端子938、939にそれぞれ固
定されている。
のAD変換器のAD変換動作について説明する。まず、
サンプリングモードでは、スイッチ930、931はオ
ン状態で、アナログ入力側コンデンサアレイ902の共
通電極932と基準側コンデンサアレイ903の共通電
極933はバイアス源940から出力される中間電位9
41に、コンデンサ908〜912はセレクタ918〜
922によりアナログ入力電圧VAINに、コンデンサ
913〜917はセレクタ923〜927によりグラン
ド電位GNDにそれぞれ接続される。この時、アナログ
入力側コンデンサアレイ902に蓄えられる合計の電荷
量Q17は、バイアス源940から出力される中間電位
941の電位をVSとすると、 Q17=16C×(VAIN−VS)−8C×VS・・・(34) となる。
えられる合計の電荷量Q18は、 Q18=24C×(−VS)・・・(35) となる。次に、比較モードに移ると、スイッチ930、
931はオフ状態、コンデンサ908〜911はセレク
タ918〜921によりグランド電位GNDに、コンデ
ンサ912はセレクタ922により基準電位VRに、コ
ンデンサ913〜917はセレクタ923〜927によ
りグランド電位GNDにそれぞれ接続される。この時、
アナログ入力側コンデンサアレイ902に蓄えられる合
計の電荷量Q19は、共通電極932の電位をVCM1
とすると、 Q19=8C×(VR−VCM1)−16C×VCM1・・・(36) となる。
えられる合計の電荷量Q20は、共通電極933の電位
をVCM2とすると、 Q20=24C×(−VCM2)・・・(37) となる。ここで、電荷保存則が成り立つので、 Q17=Q19・・・(38) Q18=Q20・・・(39) となる。(38)、(39)式に(34)〜(37)式
を代入して、 VCM1=2/3×(1/2×VR−VAIN)+VS・・・(40) VCM2=VS・・・(41) が得られる。
1)で表される共通電極932の電位VCM1と共通電
極933の電位VCM2とを比較して、比較結果“1”
または“0”を出力する。逐次比較制御回路905は、
上記コンパレータ904の出力によって変換結果の最上
位ビットの値を決めて、次の位のビットに対応する比較
動作を行うための制御信号934をセレクタ918〜9
22に供給する。このように、逐次比較制御回路905
がある逐次比較制御信号934を出力したのち、コンパ
レータ904の出力によってそのビットの値を決定する
という動作を所定回数(本例では4回)繰り返すことに
よって、アナログ入力電圧VAINがデジタル出力信号
935として得られる。
点があった。第1の問題点は、バイアス源の出力電圧に
制限がつくということである。その理由を以下に示す。
上記したようなAD変換器において、正常なAD変換動
作を行うためには、比較モードの際に共通電極932の
電荷を保存する必要がある。この場合、MOSトランジ
スタを入力段に使用したコンパレータのように入力イン
ピーダンスが非常に高ければ問題ないが、共通電極93
2に接続されているスイッチ930による電荷のリーク
が問題となる。ここで、スイッチ930として図6に示
すように、Nチャネルトランジスタ601とPチャネル
トランジスタ602とが並列に接続され、それぞれのゲ
ートに相補的なスイッチ制御信号603、604が与え
られるCMOSアナログスイッチを用いた場合を考える
と、従来のAD変換器の場合と同様に、前記AD変換器
901が最上位ビットの比較モードの際、共通電極93
2の電位VCM1は(40)式で表されるので、アナロ
グ入力電圧VAINが電源電位付近またはグランド電位
付近の場合は、共通電極932の電位VCM1が電源電
位より高くなったり、グランド電位より低くなる場合が
出てくる。
範囲を越えてしまうと、スイッチ930に存在する寄生
ダイオード701〜704のいずれかが導通状態にな
り、共通電極932に蓄えられた電荷が導通したダイオ
ードを通してリークしてしまい、正常なAD変換動作が
できなくなるという問題がある。これを防ぐには、式
(40)から VS=1/3×VDD〜2/3×VDD・・・(42) である必要がある。
ス源の出力電圧に制限がつくという問題がある。第2の
問題点は、低電圧動作が困難であるということである。
その理由は、従来のAD変換器と同様に、CMOSアナ
ログスイッチのON抵抗が1/2×VDD付近の電圧を
導通させる場合に非常に高くなり、それが低電圧では顕
著になるからである。図8に示したように、CMOSア
ナログスイッチでは、1/2×VDD付近を導通させる
場合にオン抵抗が高くなり、電源電圧が低くなるとそれ
が顕著になる。第1の問題点で指摘したように、バイア
ス源940の出力電圧VSは1/3×VDD〜2/3×
VDDである必要があるので、スイッチ930はオン抵
抗が非常に高い状態で使用しなければいけない。サンプ
リングモードの際にスイッチ930がオンして、共通電
極932の電位VCM1がバイアス源940の出力電圧
VSに等しくなるのに要する時間は、コンデンサアレイ
902の総容量値とスイッチ930のオン抵抗とバイア
ス源940の出力抵抗の合計の抵抗値との時定数で決ま
るので、スイッチ930のオン抵抗が非常に高いとサン
プリングモードを非常に長い時間確保しなければならな
くなくなり、その結果、AD変換時間が非常に長くなっ
てしまい実用的でなくなる。
るということである。その理由は、従来のAD変換器と
同様にバイアス源を必要とするからである。第2の問題
点で指摘したように、サンプリングモードに要する時間
は、コンデンサアレイ902の総容量値とスイッチ93
0のオン抵抗とバイアス源940の出力抵抗の合計の抵
抗値との時定数で決まるので、サンプリングモードに要
する時間を短縮してAD変換を高速化したい場合は、バ
イアス源940の出力抵抗を下げる必要がある。バイア
ス源940の出力抵抗を下げるということは、バイアス
源940の電流供給能力を高くするということであり、
バイアス源940の消費電力は必然的に増大してしま
う。
をキャンセルするためにアンプを複数段コンデンサを介
して接続し、オフセットキャンセル動作時は各アンプの
入力電位が等しくなるようにしたコンパレータの従来例
を示すものである。コンパレータ1001は、出力段の
アンプ1003と、出力段アンプ1003のオフセット
を小さく抑えるためのプリアンプ1002とからなり、
出力段のアンプ1003とプリアンプ1002とはオフ
セットキャンセル用のコンデンサ1004、1005で
接続されている。アナログスイッチ1012、1013
は出力段アンプ1003の動作点をプリアンプ1002
の動作点と等しく設定するため、及び、プリアンプ10
02のオフセットをキャンセルするためのスイッチで、
オフセットキャンセル期間中オン状態になる。コンパレ
ータ1001の2つの入力1006、1007にはそれ
ぞれアナログスイッチ1015、1016が接続されて
おり、アナログスイッチ1015、1016のもう片側
にはオフセットキャンセル用のバイアス源1014が接
続されている。
て、以下に説明する。オフセットキャンセル期間中、ア
ナログスイッチ1015、1016がオン状態になり、
コンパレータ1001の2つの入力1006、1007
はバイアス源1014からの出力電位1017に設定さ
れる。また、オフセットキャンセル用スイッチ101
2、1013がオン状態になり、出力段アンプ1003
の入力1010、1011もバイアス源1014からの
出力電位1017に設定すると共に、プリアンプ100
2の出力オフセットをオフセットキャンセル用コンデン
サ1004、1005に蓄える。比較動作中はオフセッ
トキャンセル用スイッチ1012、1013とアナログ
スイッチ1015、1016はオフ状態になり、コンパ
レータ1001の2つの入力1006と1007との電
位を比較し、比較結果1018を出力する。2つの入力
1006と1007の電位が等しい場合、プリアンプ1
002の出力オフセットはオフセットキャンセル用コン
デンサ1004、1005に蓄えられたままなので、出
力段アンプ1003の入力1012、1013はバイア
ス源1014からの出力電位1017に等しくなりプリ
アンプ1002の出力オフセットは無視できることにな
る。出力段アンプ1003の入力オフセットはプリアン
プ1002の増幅率で割った値まで小さく抑えられるこ
とになる。
題点があった。第1の問題点は、コンパレータの集積度
を高めるようにコンパレータを構成する素子を近接して
配置すると、コンパレータの動作が不安定になる可能性
があることである。その理由を以下に示す。
減するために、できるだけ集積度を高くするようにレイ
アウトを行う。図11は図10に示したコンパレータの
プリアンプ1002、出力段アンプ1003、オフセッ
トキャンセル用コンデンサ1005、オフセットキャン
セル用スイッチ1013の部分についてのレイアウト例
を模式的に示したものである。
ように、プリアンプ1002、出力段アンプ1003、
オフセットキャンセル用コンデンサ1005、オフセッ
トキャンセル用スイッチ1013を近接して配置するこ
とになる。図11のように配置した場合、プリアンプ1
002の出力1009に接続されているオフセットキャ
ンセル用コンデンサ1005の下部電極と、オフセット
キャンセル用スイッチ1013に接続するコンパレータ
1001の入力1007とは必然的に接近してしまう。
この状態ではプリアンプ1002の入力1007と出力
1009との間には無視できないほどの寄生容量110
1が存在し、この寄生容量1101を通してプリアンプ
1002には帰還がかかることになる。この帰還によっ
て、比較動作中プリアンプ1002の動作が不安定にな
ったり、発振してしまうことが考えられる。このよう
に、コンパレータの集積度を高めるようにコンパレータ
を構成する素子を近接して配置すると、コンパレータの
動作が不安定になるという問題がある。
した従来技術の欠点を改良し、特に、バイアス源を設け
ずに消費電力を低減し、更に、低電圧動作においても高
速動作を可能にした新規なAD変換器とその制御方法を
提供するものである。本発明の他の目的は、高集積度な
レイアウトを行っても発振を起こさずに安定した動作を
可能にした新規なAD変換器とその制御方法を提供する
ものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるA
D変換器の第1態様は、コンパレータの一方の入力に第
1のコンデンサアレイが接続され、コンパレータの他方
の入力に第2のコンデンサアレイが接続され、前記第1
のコンデンサアレイに入力されるアナログ信号レベルに
比例した電荷を蓄積するようにしたAD変換器におい
て、前記第1のコンデンサアレイが接続された前記コン
パレータの一方の入力の電圧を所定の電圧に調整するた
めに、一端が前記コンパレータの一方の入力に接続され
たレベル調整用のコンデンサを設けると共に、前記コン
デンサの他端をサンプリングモード時と比較モード時と
で異なる電位に切り替える切替手段を設けたことを特徴
とするものであり、叉、第2態様は、入力信号をサンプ
リングする際、入力アナログ信号レベルに比例した電荷
を蓄積する第1の基準コンデンサがコンパレータの一方
の入力に接続され、前記コンパレータの他方の入力には
第2の基準コンデンサが接続され、比較モード時には、
抵抗アレイからの所定の電圧が前記第1の基準コンデン
サに印加されるように構成したAD変換器において、前
記第1の基準コンデンサが接続された前記コンパレータ
の一方の入力の電圧を所定の電圧に調整するために、一
端が前記コンパレータの一方の入力に接続されたレベル
調整用のコンデンサを設けると共に、前記コンデンサの
他端をサンプリングモード時と比較モード時とで異なる
電位に切り替える切替手段を設けたことを特徴とするも
のであり、叉、第3態様は、入力アナログ信号をサンプ
リングする際、前記切替手段を切替えることで、前記コ
ンパレータの入力側の電位を電源電位に充電することを
特徴とするものであり、叉、第4態様は、前記電源電位
は、グランド電位を含むことを特徴とするものであり、
叉、第5態様は、前記コンパレータは、複数のアンプと
この複数のアンプを接続する段間のコンデンサとからな
り、1段目のアンプのバイアス電位と2段目以降のアン
プのバイアス電位とを等しくするためのスイッチング素
子を2段以上直列に接続し、少なくとも比較モード時
は、前記直列に接続したスイッチング素子間のノードを
所定の電位に固定するように構成したことを特徴とする
ものであり、叉、第6態様は、前記スイッチング素子の
内の何れかのスイッチング素子は、前記コンパレータの
二つの入力の電位と前記コンパレータの複数のアンプの
バイアス電位とを同電位にすることを特徴とするもので
あり、叉、第7態様は、前記切替手段で、前記コンデン
サの他端を電源電位にすることで、前記コンパレータの
一方の入力を所定の電位にし、この電位でコンパレータ
のオフセットをキャンセルすることを特徴とするもので
ある。
の第1態様は、コンパレータの一方の入力に第1のコン
デンサアレイが接続され、コンパレータの他方の入力に
第2のコンデンサアレイが接続され、前記第1のコンデ
ンサアレイに入力されるアナログ信号レベルに比例した
電荷を蓄積するようにしたAD変換器の制御方法におい
て、前記第1のコンデンサアレイが接続された前記コン
パレータの一方の入力の電圧を所定の電圧に調整するた
めに、一端が前記コンパレータの一方の入力に接続され
たレベル調整用のコンデンサを設け、このコンデンサの
他端をサンプリングモード時と比較モード時とで異なる
電位に切り替えるように制御することを特徴とするもの
であり、叉、第2態様は、入力信号をサンプリングする
際、入力アナログ信号レベルに比例した電荷を蓄積する
第1の基準コンデンサがコンパレータの一方の入力に接
続され、前記コンパレータの他方の入力には第2の基準
コンデンサが接続され、比較モード時には、抵抗アレイ
からの所定の電圧が前記第1の基準コンデンサに印加さ
れるように構成したAD変換器の制御方法において、前
記第1の基準コンデンサが接続された前記コンパレータ
の一方の入力の電圧を所定の電圧に調整するために、一
端が前記コンパレータの一方の入力に接続されたレベル
調整用のコンデンサを設け、前記コンデンサの他端をサ
ンプリングモード時と比較モード時とで異なる電位に切
り替えるように制御することを特徴とするものであり、
叉、第3態様は、前記レベル調整用のコンデンサにより
生成された電圧で、前記コンパレータのオフセットをキ
ャンセルすることを特徴とするものである。
ナログ入力電圧をサンプリングコンデンサにサンプリン
グする際に、サンプリングコンデンサのコンパレータ入
力側の電極を電源電位(電源電位又はグランド電位)に
固定することにより、MOSアナログスイッチのON抵
抗の低い領域を使用することで低電圧での高速動作を可
能にし、また、サンプリングコンデンサにレベル調整用
のコンデンサを追加し、レベル調整用のコンデンサで容
量分圧を行うことにより、比較動作中にコンパレータ入
力側の電極の電位が電源電圧の範囲を越えてリークを起
こして正常にAD変換動作ができなくなることを防ぎ、
叉、コンパレータ入力側の電極を中間電位に固定するた
めのバイアス源を不要にすると共に、追加したレベル調
整用コンデンサによる容量分圧で生成した中間電位をコ
ンパレータのオフセットをキャンセルするための電圧に
使用することで、コンパレータのオフセットをキャンセ
ルするために必要なバイアス源を不要にし、また、コン
パレータのオフセットをキャンセルするためのスイッチ
を2段直列に接続し、直列に接続したスイッチ間のノー
ドを互いに接続することで、コンデンサの容量値のばら
つきによる容量分圧電位のずれをなくすとともに、比較
動作中は直列に接続したスイッチ間のノードを電源電位
に固定することで、寄生容量により比較動作中にコンパ
レータに帰還がかかりコンパレータの動作が不安定にな
ったり、或いは発振してしまうことを防いでいる。
をアナログ入力側コンデンサアレイ102にサンプリン
グする際、コンデンサアレイ102のアナログ入力側の
電極は、セレクタ118、119、120、121、1
22によりアナログ入力電圧VAINが選択され、レベ
ル調整用のコンデンサ106はセレクタ128でグラン
ド電位GNDに接続され、コンデンサアレイ102の共
通電極132はスイッチ130によりグランド電位GN
Dに設定される。
力に接続される基準側コンデンサアレイ103では、セ
レクタ123、124、125、126、127により
グランド電位GNDが選択され、レベル調整用コンデン
サ107はセレクタ129でグランド電位GNDに接続
され、共通電極133はスイッチ131によりグランド
電位GNDに設定される。スイッチ130、131をM
OSアナログスイッチで構成した場合でも、導通させる
電位がグランド電位GNDであるため、スイッチ13
0、131のON抵抗はきわめて小さく、低電圧でも高
速にサンプリングが可能になる。
の2分の1のような中間電位に設定する従来例と異な
り、中間電位を生成するためのバイアス源を必要としな
い。比較動作を行う際は、レベル調整用のコンデンサ1
06、107をセレクタ128、129でグランド電位
GNDから電源電位VDDに切り替えることにより、ア
ナログ入力電圧VAINの電圧範囲が電源電圧の範囲と
同じ場合でも、レベル調整用コンデンサ106、107
が追加されていることで容量分圧が行われるので、比較
動作中に共通電極132、133の電位が電源電圧の範
囲を越えてスイッチ130、131からリークを起こ
し、変換結果が不正確になることを防いでいる。
セルするためにアンプを複数段コンデンサを介して接続
する回路においても、レベル調整用のコンデンサ10
6、107をセレクタ128、129でグランド電位G
NDから電源電位VDDに切り替えることにより、容量
分圧でオフセットキャンセル用の中間電位を生成するこ
とができ、オフセットキャンセル用の中間電位を生成す
るためのバイアス源を必要としない。
スイッチは、スイッチ147と151とを直列に接続
し、同様にスイッチ148と152とを2段直列に接続
し、比較動作中は直列に接続したスイッチ間のノード1
55、156をスイッチ153、154によりグランド
電位GNDに固定することで、寄生容量のためにプリア
ンプ142の入力にあたる共通電極132、133とプ
リアンプ142の出力157、158との間の寄生容量
を通してプリアンプ142に帰還がかかり、動作が不安
定になったり発振してしまうという問題を防いでいる。
ル用のスイッチ間のノード155、156を互いに接続
させることで、アナログ入力側コンデンサアレイ102
と基準側コンデンサアレイ103、レベル調整用コンデ
ンサ106、107を構成する各容量に容量値のばらつ
きがあり、それぞれのコンデンサアレイの容量分圧で作
成した中間電位にずれがある場合でも、コンパレータの
入力にあたる共通電極132、133の電位を等しく設
定することができ、正しくコンパレータのオフセットを
キャンセルすることができる。
御方法の具体例を図面を参照しながら詳細に説明する。 (第1の具体例)図1は、本発明に係わるAD変換器と
その制御方法の具体例の構造を示す図であって、図1に
は、コンパレータ104の一方の入力側132に第1の
コンデンサアレイ102が接続され、コンパレータ10
4の他方の入力側133に第2のコンデンサアレイ10
3が接続され、前記第1のコンデンサアレイ102に入
力アナログ信号レベルVAINに比例した電荷を蓄積す
るようにしたAD変換器において、前記第1のコンデン
サアレイ102が接続された前記コンパレータ104の
一方の入力側132の電圧を所定の電圧に調整するため
に、一端が前記コンパレータ104の一方の入力側13
2に接続されたレベル調整用のコンデンサ106を設け
ると共に、前記コンデンサ106の他端をサンプリング
モード時と比較モード時とで異なる電位に切り替える切
替手段128を設けたことを特徴とするAD変換器が示
されている。
1は本発明の第1の具体例である4ビットの逐次比較型
AD変換器である。AD変換器101は、アナログ入力
側コンデンサアレイ102と、基準側コンデンサアレイ
103と、コンパレータ104と、逐次比較制御回路1
05と、アナログ入力側レベル調整用コンデンサ106
と、基準側レベル調整用コンデンサ107とからなる。
は、4ビットに重み付けされたコンデンサ108、10
9、110、111、112をアレイ状にしたものであ
る。即ち、コンデンサ108、109は基準の容量値C
を有するコンデンサ、コンデンサ110は容量値2Cを
有するコンデンサ、コンデンサ111は容量値4Cを有
するコンデンサ、コンデンサ112は容量値8Cを有す
るコンデンサである。前記各コンデンサの一端はセレク
タ118、119、120、121、122にそれぞれ
接続され、逐次比較制御回路105からの制御信号13
4により、アナログ入力端子136、基準電源端子13
7、グランド端子138のいずれかに接続される。基準
電源端子137は、アナログ入力信号VAINをデジタ
ル値に変換する際に基準となる電源の端子である。基準
電源の電圧範囲は一般的に電源電圧と同じか或いはそれ
以下である。
4ビットに重み付けされたコンデンサ113、114、
115、116、117をアレイ状にしたものである。
即ち、コンデンサ113、114は容量値Cを有するコ
ンデンサ、コンデンサ115は容量値2Cを有するコン
デンサ、コンデンサ116は容量値4Cを有するコンデ
ンサ、コンデンサ117は容量値8Cを有するコンデン
サである。前記各コンデンサの一端はセレクタ123、
124、125、126、127にそれぞれ接続され、
逐次比較制御回路105からの制御信号134により、
前記セレクタ123、124、125、126、127
を介して夫々グランド端子139に接続される。
3と、出力段のアンプ143のオフセットを小さく抑え
るためのプリアンプ142とからなり、出力段のアンプ
143とプリアンプ142とはオフセットキャンセル用
コンデンサ145、146で接続されている。アナログ
スイッチ147、148、151、152は出力段のア
ンプ143の動作点を決めるため、及び、プリアンプ1
42のオフセットをキャンセルするためのスイッチで、
オフセットキャンセル期間中オン状態になる。
ナログスイッチ151を介してノード155に接続可能
に構成され、同様に、プリアンプ142の共通電極13
3は、アナログスイッチ152を介してノード156に
接続可能に構成されている。アナログスイッチ147、
151間のノード155とアナログスイッチ148、1
52間のノード156とは接続されていて、比較動作中
にノード155、156をグランド端子159、160
に接続するためのスイッチ153、154にそれぞれ接
続されている。
ログ入力側のレベル調整用コンデンサ、基準側のレベル
調整用コンデンサで、容量値8Cをもつ。コンデンサ1
06、107の一端はそれぞれセレクタ128、129
に接続され、逐次比較制御回路105からの制御信号1
34により、コンデンサ106の一端は電源端子140
又はグランド端子138のいずれかに接続され、コンデ
ンサ107の一端も電源端子141又はグランド端子1
39のいずれかに接続されるように制御される。
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ102と基準側コンデンサアレイ103
の共通電極131、132をグランド端子138、13
9に接続するためのスイッチである。図2は図1のAD
変換器のコンパレータ104について、プリアンプ14
2、出力段アンプ143、オフセットキャンセル用コン
デンサ146、オフセットキャンセル用スイッチ14
8、152の部分を抜き出し、レイアウトの例を模式的
に示したものである。
ついて説明する。まず、電荷クリアモードでは、スイッ
チ130、131はオン状態で、アナログ入力側コンデ
ンサアレイ102の共通電極132と基準側コンデンサ
アレイ103の共通電極133はグランド電位GND
に、コンデンサ108〜112はセレクタ119〜12
2によりグランド電位GNDに、コンデンサ113〜1
17はセレクタ123〜127によりグランド電位GN
Dに、レベル調整用コンデンサ106、107はセレク
タ128、129によりグランド電位GNDに接続され
る。
47、148、151、152はオン状態、スイッチ1
53、154はオフ状態になる。このモードでは全ての
コンデンサ、ノードに蓄積されていた余分な電荷がすべ
てクリアされる。次に、オフセットキャンセルモードで
は、スイッチ130、131をオフ状態にし、レベル調
整用コンデンサ106、107はセレクタ128、12
9により電源電位VDDに接続される。このモードで
は、アナログ入力側コンデンサアレイ102の共通電極
132と、基準側コンデンサアレイ103の共通電極1
33、出力段アンプ143の入力149、150の電位
は容量分圧された電位となり、オフセットキャンセル用
コンデンサ145、146と出力段アンプの入力14
9、150につく寄生容量の合計に対して、コンデンサ
アレイ102、103、レベル調整用コンデンサ10
6、107の合計容量値の方が十分大きい場合は、約1
/3×VDDの電位となる。この時、オフセットキャン
セル用コンデンサ145、146には、プリアンプ14
2の入力が約1/3×VDDの場合の出力オフセットに
相当する電荷を蓄積する。アナログ入力側コンデンサア
レイ102と基準側コンデンサアレイ103、レベル調
整用コンデンサ106、107を構成する各容量に製造
上のばらつきによる容量値のばらつきがあると、アナロ
グ入力側コンデンサアレイ102と基準側コンデンサア
レイ103とで生成する約1/3×VDDの電位にずれ
が生じる場合が予想されるが、図1のAD変換器ではオ
フセットキャンセル用スイッチ147、148、15
1、152を2段直列に接続し、スイッチ間のノード1
55、156とを短絡させているので、プリアンプ14
2の入力にあたる共通電極132、133の電位は必ず
等しくなり、オフセットキャンセル用コンデンサ14
5、146にはプリアンプ142の出力オフセットに相
当する電荷が必ず蓄積される。オフセットキャンセルモ
ードが終わると、オフセットキャンセル用スイッチ14
7、148、151、152はオフ状態となる。オフセ
ットキャンセル用スイッチ147、148、151、1
52がオフ状態になったあと、スイッチ153、154
をオン状態にし、オフセットキャンセル用スイッチ14
7、148、151、152間のノード155、156
をグランド電位GNDに固定する。
0、131はオン状態で、アナログ入力側コンデンサア
レイ102の共通電極132と基準側コンデンサアレイ
103の共通電極133はグランド電位GNDに、コン
デンサ108〜112はセレクタ118〜122により
アナログ入力電圧VAINに、コンデンサ113〜11
7はセレクタ123〜127によりグランド電位GND
に、レベル調整用コンデンサ106、107はセレクタ
128、129によりグランド電位GNDにそれぞれ接
続される。この時、アナログ入力側コンデンサアレイ1
02に蓄えられる合計の電荷量Q1は、 Q1=16C×VAIN・・・(1) となる。
えられる合計の電荷量Q2は、 Q2=0・・・(2) となる。次に、比較モードに移ると、スイッチ130、
131はオフ状態、コンデンサ108〜111はセレク
タ118〜121によりグランド電位GNDに、コンデ
ンサ112はセレクタ122により基準電位VRに、コ
ンデンサ113〜117はセレクタ123〜127によ
りグランド電位GNDに、レベル調整用コンデンサ10
6、107はセレクタ128、129により電源電位V
DDにそれぞれ接続される。このときアナログ入力側コ
ンデンサアレイ102に蓄えられる合計の電荷量Q3
は、共通電極132の電位をVCM1とすると、 Q3=8C×(VR−VCM1)+8C×(VDD−VCM1)−8C×VCM 1・・・(3) となる。
えられる合計の電荷量Q4は、共通電極133の電位を
VCM2とすると、 Q4=8C×(VDD−VCM2)−16C×VCM2・・・(4) となる。ここで、電荷保存則が成り立つので、 Q1=Q3・・・(5) Q2=Q4・・・(6) となる。
入して、 VCM1=2/3×(1/2×VR−VAIN+1/2×VDD)・・・(7) VCM2=1/3×VDD・・・(8) が得られる。コンパレータ104は、上式(7)、
(8)で表される共通電極132の電位VCM1と共通
電極133の電位VCM2とを比較して、比較結果
“1”叉は“0”を出力する。式(7)、(8)から分
かるように、アナログ入力VAINとアナログ入力側コ
ンデンサアレイの出力電圧(この場合は1/2×VR)
とが等しい場合は、共通電極の電位VCM1、VCM2
とも1/3×VDDとなり、オフセットキャンセルモー
ドとほぼ同じ状態になる。プリアンプ142の入力であ
る共通電極132、133の電位が1/3×VDDの場
合のプリアンプ142の出力オフセットはオフセットキ
ャンセル用コンデンサ145、146に蓄えられたまま
なので、出力段アンプ143の入力149、150の電
位も1/3×VDDとなりプリアンプ142の出力オフ
セットは無視できることになる。出力段アンプ143の
入力オフセットはプリアンプ142の増幅率で割った値
まで小さく抑えられることになる。逐次比較制御回路1
05は、上記コンパレータ104の出力によって変換結
果の最上位ビットの値を決めて、次の位のビットに対応
する比較動作を行うための制御信号134をセレクタ1
18〜122に供給する。
×VRよりも高い場合は、コンパレータ104が“1”
を出力して最上位ビットに相当するコンデンサ112は
基準電位VRに接続したまま、次の位のビットに相当す
るコンデンサ111は基準電位VRに接続するように制
御信号134を出力する。つまり、2回目の比較ではア
ナログ入力電圧VAINと3/4×VRとの比較を行う
ことになる。逆に、アナログ入力電圧VAINが1/2
×VRよりも低い場合は、コンパレータ104は“0”
を出力し、最上位ビットに相当するコンデンサ112を
グランド電位GNDに、次の位のビットに相当するコン
デンサ111を基準電位VRに接続するように制御信号
134を出力する。この場合の2回目の比較では、アナ
ログ入力電圧VAINと1/4×VRとの比較を行うこ
とになる。このように、逐次比較制御回路105がある
逐次比較制御信号134を出力した後、コンパレータ1
04の出力によってそのビットの値を決定するという動
作を所定回数(本例では4回)繰り返すことによって、
アナログ入力電圧VAINがデジタル出力信号135と
して得られる。
に説明する。一般に半導体集積回路では、製造コストを
低減するために、できるだけ集積度を高くするようにレ
イアウトを行う。図1のAD変換器についても同様で、
集積度を高めるためには、図2に示したようにプリアン
プ142、出力段アンプ143、オフセットキャンセル
用コンデンサ146、オフセットキャンセル用スイッチ
148、152は近接して配置することになる。図2の
ように配置した場合、プリアンプ142の出力158に
接続されているオフセットキャンセル用コンデンサ14
6の下部電極と、オフセットキャンセル用スイッチ14
8,152の間のノード156とは必然的に接近してし
まう。この状態ではプリアンプ142の出力158とノ
ード156との間には無視できないほどの寄生容量20
1が存在し、この寄生容量201を介してプリアンプ1
42には帰還をかけようとするが、本発明によるAD変
換器では、オフセットキャンセル用スイッチ148、1
52間のノード156を比較動作中はスイッチ154に
よりグランド電位GNDに固定するようにしているの
で、プリアンプ142に帰還がかかることはなく、コン
パレータ104は安定して比較動作を行うことができ
る。
レベル調整用コンデンサは最上位ビットと同じ大きさの
容量値にしている。レベル調整用コンデンサの容量値を
XCとすると、前式(3)、(7)は次のようになる。 Q3=8C×(VR−VCM1)+XC×(VDD−VCM1)−8C×VCM 1・・・(3)’ VCM1=16/(16+X)×(1/2×VR−VAIN+X/16×VDD )・・・(7)’ 正常なAD変換動作を行うためには、式(7)'で表さ
れる共通電極の電位VCM1が電源電圧範囲を越えなけ
ればよいことから(VDD≧VCM1)、レベル調整用
コンデンサの容量値は最上位ビットの容量値以上(上の
例の場合は8C以上)であれば容量値に制限はないこと
がわかる。
体例について図3を参照して説明する。図3は、本発明
の第3の具体例の4ビットの逐次比較型AD変換器であ
る。AD変換器301は、アナログ入力側コンデンサア
レイ302と、基準側コンデンサアレイ303と、コン
パレータ304と、逐次比較制御回路305と、アナロ
グ入力側レベル調整用コンデンサ306と、基準側レベ
ル調整用コンデンサ307とからなる。
は、4ビットに重み付けされたコンデンサ308、30
9、310、311、312をアレイ状にしたものであ
る。即ち、コンデンサ308、309は基準の容量値C
を有するコンデンサ、コンデンサ310は容量値2Cを
有するコンデンサ、コンデンサ311は容量値4Cを有
するコンデンサ、コンデンサ312は容量値8Cを有す
るコンデンサである。前記各コンデンサの一端はセレク
タ318、319、320、321、322にそれぞれ
接続され、逐次比較制御回路305からの制御信号33
4により、アナログ入力端子336、基準電源端子33
7、グランド端子338のいずれかに接続される。基準
電源端子337は、アナログ入力信号VAINをデジタ
ル値に変換する際に基準となる電源の端子である。基準
電源の電圧は一般的に電源電圧と同じか、或いはそれ以
下である。
4ビットに重み付けされたコンデンサ313、314、
315、316、317をアレイ状にしたものである。
即ち、コンデンサ313、314は容量値Cを有するコ
ンデンサ、コンデンサ315は容量値2Cを有するコン
デンサ、コンデンサ316は容量値4Cを有するコンデ
ンサ、コンデンサ317は容量値8Cを有するコンデン
サである。前記各コンデンサの一端は、セレクタ32
3、324、325、326、327にそれぞれ接続さ
れ、逐次比較制御回路305からの制御信号334によ
り、セレクタ323、324、325、326、327
を介してグランド端子339に接続される。
43と、出力段のアンプ343のオフセットを小さく抑
えるためのプリアンプ342とからなり、出力段のアン
プ343とプリアンプ342とはオフセットキャンセル
用コンデンサ345、346で接続されている。アナロ
グスイッチ347、348、351、352は出力段の
アンプ343の動作点を決めるため、及び、プリアンプ
342のオフセットをキャンセルするためのスイッチ
で、オフセットキャンセル期間中オン状態になる。アナ
ログスイッチ347、351間のノード355とアナロ
グスイッチ348、352間のノード356とは接続さ
れていて、比較動作中にノード355、356をグラン
ド端子359、360に接続するためのスイッチ35
3、354にそれぞれ接続されている。
ログ入力側のレベル調整用コンデンサ、基準側のレベル
調整用コンデンサで、容量値8Cをもつ。コンデンサ3
06、307の一端はそれぞれセレクタ328、329
に接続され、逐次比較制御回路305からの制御信号3
34により、コンデンサ306は、電源端子340又は
グランド端子338のいずれかに接続され、コンデンサ
307は、電源端子341又はグランド端子339のい
ずれかに接続される。
圧をサンプリングする際に、それぞれアナログ入力側コ
ンデンサアレイ302と基準側コンデンサアレイ303
の共通電極332、333を電源端子340、341に
接続するためのスイッチである。次に、図3のAD変換
器のAD変換動作について、以下に説明する。
30、331はオン状態で、アナログ入力側コンデンサ
アレイ302の共通電極332と基準側コンデンサアレ
イ303の共通電極333は電源電位VDDに、コンデ
ンサ308〜312はセレクタ319〜322により電
源電位VDDに、コンデンサ313〜317はセレクタ
323〜327により電源電位VDDに、レベル調整用
コンデンサ306、307はセレクタ328、329に
より電源電位VDDに接続される。また、オフセットキ
ャンセル用スイッチ347、348、351、352は
オン状態、スイッチ353、354はオフ状態になる。
このモードでは全てのコンデンサ、ノードに蓄積されて
いた余分な電荷がすべてクリアされる。
スイッチ330、331をオフ状態にし、レベル調整用
コンデンサ306、307はセレクタ328、329に
よりグランド電位GNDに接続される。このモードで
は、アナログ入力側コンデンサアレイ302の共通電極
332と、基準側コンデンサアレイ303の共通電極3
33、出力段アンプ343の入力349、350の電位
は容量分圧された電位となり、オフセットキャンセル用
コンデンサ345、346と出力段アンプの入力34
9、350につく寄生容量の合計に対して、コンデンサ
アレイ302、303、レベル調整用コンデンサ30
6、307の合計容量値の方が十分大きい場合は、約2
/3×VDDの電位となる。この時、オフセットキャン
セル用コンデンサ345、346には、プリアンプ34
2の入力が約2/3×VDDの場合の出力オフセットに
相当する電荷を蓄積する。アナログ入力側コンデンサア
レイ302と基準側コンデンサアレイ303、レベル調
整用コンデンサ306、307を構成する各容量に製造
上のばらつきによる容量値のばらつきがあると、アナロ
グ入力側コンデンサアレイ302と基準側コンデンサア
レイ303とで生成する約2/3×VDDの電位にずれ
が生じる場合が予想されるが、図3のAD変換器ではオ
フセットキャンセル用スイッチ347、348、35
1、352を2段直列に接続し、スイッチ間のノード3
55、356とを短絡させているので、プリアンプ34
2の入力にあたる共通電極332、333の電位は必ず
等しくなり、オフセットキャンセル用コンデンサ34
5、346にはプリアンプ342の出力オフセットに相
当する電荷が必ず蓄積される。オフセットキャンセルモ
ードが終わると、オフセットキャンセル用スイッチ34
7、348、351、352はオフ状態となる。オフセ
ットキャンセル用スイッチ347、348、351、3
52がオフ状態になったあと、スイッチ353、354
をオン状態にし、オフセットキャンセル用スイッチ34
7、348、351、352間のノード355、356
をグランド電位GNDに固定する。
330、331はオン状態で、アナログ入力側コンデン
サアレイ302の共通電極331と基準側コンデンサア
レイ303の共通電極333は電源電位VDDに、コン
デンサ308〜312はセレクタ318〜322により
アナログ入力電圧VAINに、コンデンサ313〜31
7はセレクタ323〜327により基準電位VRに、レ
ベル調整用コンデンサ306、307はセレクタ32
8、329により電源電位VDDにそれぞれ接続され
る。
302に蓄えられる合計の電荷量Q5は、 Q5=16C×(VAIN―VDD)・・・(9) となる。また、基準側コンデンサアレイ303に蓄えら
れる合計の電荷量Q6は、 Q6=16C×(VR−VDD)・・・(10) となる。
0、331はオフ状態、コンデンサ308〜311はセ
レクタ318〜321によりグランド電位GNDに、コ
ンデンサ312はセレクタ322により基準電位VR
に、コンデンサ313〜317はセレクタ323〜32
7により基準電位VRに、レベル調整用コンデンサ30
6、307はセレクタ328、329によりグランド電
位GNDにそれぞれ接続される。
302に蓄えられる合計の電荷量Q7は、共通電極33
2の電位をVCM1とすると、 Q7=8C×(VR−VCM1)−8C×VCM1−8C×VCM1・・・(1 1) となる。
えられる合計の電荷量Q8は、共通電極333の電位を
VCM2とすると、 Q8=16C×(VR−VCM2)−8C×VCM2・・・(12) となる。ここで、電荷保存則が成り立つので、 Q5=Q7・・・(13) Q6=Q8・・・(14) となる。
式を代入して、 VCM1=2/3×(1/2×VR−VAIN+VDD)・・・(15) VCM2=2/3×VDD・・・(16) が得られる。コンパレータ304は、上式(15)、
(16)で表される共通電極332の電位VCM1と共
通電極333の電位VCM2とを比較して、比較結果
“1”または“0”を出力する。式(15)、(16)
から分かるように、アナログ入力VAINとアナログ入
力側コンデンサアレイの出力電圧(この場合は1/2×
VR)とが等しい場合は、共通電極の電位VCM1、V
CM2とも2/3×VDDとなり、オフセットキャンセ
ルモードとほぼ同じ状態になる。プリアンプ342の入
力である共通電極332、333の電位が2/3×VD
Dの場合のプリアンプ342の出力オフセットはオフセ
ットキャンセル用コンデンサ345、346に蓄えられ
たままなので、出力段アンプ343の入力349、35
0の電位も2/3×VDDとなりプリアンプ342の出
力オフセットは無視できることになる。出力段アンプ3
43の入力オフセットはプリアンプ342の増幅率で割
った値まで小さく抑えられることになる。逐次比較制御
回路305は、上記コンパレータ304の出力によって
変換結果の最上位ビットの値を決めて、次の位のビット
に対応する比較動作を行うための制御信号334をセレ
クタ318〜322に供給する。
×VRよりも高い場合は、コンパレータ304が“1”
を出力して最上位ビットに相当するコンデンサ312は
基準電位VRに接続したまま、次の位のビットに相当す
るコンデンサ311は基準電位VRに接続するように制
御信号334を出力する。つまり、2回目の比較ではア
ナログ入力電圧VAINと3/4×VRとの比較を行う
ことになる。アナログ入力電圧VAINが1/2×VR
よりも低い場合は、コンパレータ304は“0”を出力
し、最上位ビットに相当するコンデンサ312をグラン
ド電位GNDに、次の位のビットに相当するコンデンサ
311を基準電位VRに接続するように制御信号334
を出力する。この場合の2回目の比較では、アナログ入
力電圧VAINと1/4×VRとの比較を行うことにな
る。このように、逐次比較制御回路305がある逐次比
較制御信号334を出力したのちコンパレータ304の
出力によってそのビットの値を決定するという動作を所
定回数(本例では4回)繰り返すことによって、アナロ
グ入力電圧VAINがデジタル出力信号335として得
られる。
体例について説明する。図4は、AD変換器の基準DA
変換器に抵抗ストリングを有する3ビットの逐次比較型
AD変換器の一例を示す回路図である。AD変換器40
1は、抵抗ストリング402と、アナログ入力側サンプ
リングコンデンサ423と、基準側サンプリングコンデ
ンサ424と、コンパレータ403と、逐次比較制御回
路404と、アナログ入力側レベル調整用コンデンサ4
25と、基準側レベル調整用コンデンサ426とからな
る。
ンデンサで、その一端はアナログスイッチ421、42
2に接続され、逐次比較制御回路404からの制御信号
433により、アナログ入力端子439と抵抗ストリン
グの出力440とのどちらかに、叉、コンデンサ423
の他端431はコンパレータ403に接続される。コン
デンサ424は容量値2Cを有するコンデンサで、その
一端はグランド端子438に、コンデンサ424の他端
432はコンパレータ403に接続される。
35とグランド端子436との間に直列接続された8個
の基準抵抗405、406、407、408、409、
410、411、412と基準抵抗405〜412によ
り分圧された電圧を取り出すためのアナログスイッチ4
13、414、415、416、417、418、41
9、420からなり、逐次比較制御回路404からの制
御信号433によりアナログスイッチ413〜420の
うちの一つが選択されてオン状態となり、抵抗分割され
た中間電位を440に出力する。アナログスイッチ42
1、422は、サンプリングモード時にアナログ入力電
圧VAINに接続され、叉、比較モード時に抵抗ストリ
ング402から逐次比較制御回路404からの制御信号
433により選択された電位440をアナログ入力側サ
ンプリングコンデンサ423に接続するためのスイッチ
である。
42と、出力段のアンプ442のオフセットを小さく抑
えるためのプリアンプ441とからなり、出力段のアン
プ442とプリアンプ441とはオフセットキャンセル
用コンデンサ443、444で接続されている。アナロ
グスイッチ445、446、449、450は出力段の
アンプ442の動作点を決めるため、及び、プリアンプ
441のオフセットをキャンセルするためのスイッチ
で、オフセットキャンセル期間中オン状態になる。
ド453とアナログスイッチ446、450間のノード
454とは短絡されていて、比較動作中にノード45
3、454をグランド端子457、458に接続するた
めのスイッチ451、452にそれぞれ接続されてい
る。コンデンサ425、426はそれぞれアナログ入力
側のレベル調整用コンデンサ、基準側のレベル調整用コ
ンデンサで、容量値Cを有する。コンデンサ425、4
26の一端はそれぞれセレクタ427、428に接続さ
れ、他端は夫々電極431、432に接続され、逐次比
較制御回路404からの制御信号433により、電源端
子437またはグランド端子438のいずれかに接続さ
れる。
圧をサンプリングする際に、それぞれアナログ入力側サ
ンプリングコンデンサ423と基準側サンプリングコン
デンサ424のコンパレータ側電極431、432をグ
ランド端子438に接続するためのスイッチである。次
に、図4のAD変換器のAD変換動作について、以下に
説明する。
29、430はオン状態で、アナログ入力側サンプリン
グコンデンサ423のコンパレータ側電極431と基準
側サンプリングコンデンサ424のコンパレータ側電極
432はグランド電位GNDに、アナログ入力側サンプ
リングコンデンサ423のもう一端はスイッチ420、
422によりグランド電位GNDに、レベル調整用コン
デンサ425、426はセレクタ427、428により
グランド電位GNDに接続される。また、オフセットキ
ャンセル用スイッチ445、446、449、450は
オン状態になる。このモードでは、全てのコンデンサ、
接点に蓄積されていた余分な電荷がすべてクリアされ
る。
スイッチ429、430をオフ状態にし、レベル調整用
コンデンサ425、426はセレクタ427、428に
より電源電位VDDに接続される。このモードでは、ア
ナログ入力側サンプリングコンデンサ423のコンパレ
ータ側電極431と、基準側サンプリングコンデンサ4
24のコンパレータ側電極432、出力段アンプ442
の入力447、448の電位は容量分圧された電位とな
り、オフセットキャンセル用コンデンサ443、444
と出力段アンプの入力447、448につく寄生容量の
合計に対して、サンプリングコンデンサ423、42
4、レベル調整用コンデンサ425、426の容量値の
方が十分大きい場合は、約1/3×VDDの電位とな
る。この時、オフセットキャンセル用コンデンサ44
3、444にはプリアンプ441の入力が約1/3×V
DDの場合の出力オフセットに相当する電荷を蓄積す
る。アナログ入力側サンプリングコンデンサ423と基
準側サンプリングコンデンサ424、レベル調整用コン
デンサ425、426に製造上のばらつきによる容量値
のばらつきがあると、アナログ入力側サンプリングコン
デンサ423と基準側サンプリングコンデンサ424と
で生成する約1/3×VDDの電位にずれが生じる場合
が予想されるが、図4のAD変換器ではオフセットキャ
ンセル用スイッチ445、446、449、450を2
段直列に接続し、スイッチ間のノード453、454と
を短絡させているので、プリアンプ441の入力43
1、432の電位は必ず等しくなり、オフセットキャン
セル用コンデンサ443、444にはプリアンプ441
の出力オフセットに相当する電荷が必ず蓄積される。オ
フセットキャンセルモードが終わると、オフセットキャ
ンセル用スイッチ445、446、449、450はオ
フ状態となる。オフセットキャンセル用スイッチ44
5、446、449、450がオフ状態になったあと、
スイッチ451、452をオン状態にし、オフセットキ
ャンセル用スイッチ445、446、449、450間
のノード453、454をグランド電位GNDに固定す
る。
429、430はオン状態で、アナログ入力側サンプリ
ングコンデンサ423のコンパレータ側電極431と基
準側サンプリングコンデンサ424のコンパレータ側電
極432はグランド電位GNDに、サンプリングコンデ
ンサ423はスイッチ421によりアナログ入力電圧V
AINに、レベル調整用コンデンサ425、426はセ
レクタ427、428によりグランド電位GNDにそれ
ぞれ接続される。この時、アナログ入力側サンプリング
コンデンサ423に蓄えられる合計の電荷量Q9は、 Q9=2C×VAIN・・・(17) となる。
4に蓄えられる合計の電荷量Q10は、 Q10=0・・・(18) となる。次に、比較モードに移ると、スイッチ429、
430はオフ状態、スイッチ421はオフ状態、スイッ
チ422はオン状態、抵抗ストリング402内ではスイ
ッチ416だけオン状態、レベル調整用コンデンサ42
5、426はセレクタ427、428により電源電位V
DDにそれぞれ接続される。この時、アナログ入力側サ
ンプリングコンデンサ423に蓄えられる合計の電荷量
Q11は、コンパレータ側電極431の電位をVCM1
とすると、 Q11=2C×(1/2×VR−VCM1)+C×(VDD−VCM1)・・・ (19) となる。
4に蓄えられる合計の電荷量Q12は、コンパレータ側
電極432の電位をVCM2とすると、 Q12=2C×(−VCM2)+C×(VDD−VCM2)・・・(20) となる。ここで、電荷保存則が成り立つので、 Q9=Q11・・・(21) Q10=Q12・・・(22) となる。
0)式を代入して、 VCM1=2/3×(1/2×VR−VAIN+1/2×VDD)・・・(23 ) VCM2=1/3×VDD・・・(24) が得られる。
(24)で表されるコンパレータ側電極431の電位V
CM1とコンパレータ側電極432の電位VCM2とを
比較して、比較結果“1”または“0”を出力する。式
(23)、(24)から分かるように、アナログ入力V
AINと抵抗ストリングの出力電圧(この場合は1/2
×VR)とが等しい場合は、コンパレータ側電極の電位
VCM1、VCM2とも1/3×VDDとなり、オフセ
ットキャンセルモードとほぼ同じ状態になる。
タ側電極431、432の電位が1/3×VDDの場合
のプリアンプ441の出力オフセットは、オフセットキ
ャンセル用コンデンサ443、444に蓄えられたまま
なので、出力段アンプ442の入力447、448の電
位も1/3×VDDとなりプリアンプ441の出力オフ
セットは無視できることになる。出力段アンプ442の
入力オフセットはプリアンプ441の増幅率で割った値
まで小さく抑えられることになる。
ータ403の出力によって変換結果の最上位ビットの値
を決めて、次の位のビットに対応する比較動作を行うた
めの制御信号433をスイッチ413〜420に供給す
る。仮に、アナログ入力電圧VAINが1/2×VRよ
りも高い場合は、コンパレータ403が“1”を出力し
て、スイッチ414だけがオン状態になるように制御信
号433を出力する。2回目の比較では、アナログ入力
電圧VAINと3/4×VRとの比較を行うことにな
る。アナログ入力電圧VAINが1/2×VRよりも低
い場合は、コンパレータ403は“0”を出力し、スイ
ッチ418だけがオン状態になるように制御信号433
を出力する。この場合の2回目の比較では、アナログ入
力電圧VAINと1/4×VRとの比較を行うことにな
る。このように、逐次比較制御回路404がある逐次比
較制御信号433を出力した後、コンパレータ403の
出力によってそのビットの値を決定するという動作を所
定回数(本例では4回)繰り返すことによって、アナロ
グ入力電圧VAINがデジタル出力信号434として得
られる。
法は、上述のように構成したので、以下のような効果を
奏する。第1の効果は、基準電源の電圧範囲(つまりア
ナログ入力電圧の範囲)が電源電圧範囲と同じ場合でも
共通電極の電位が電源電圧の範囲を越えてコンデンサア
レイに保存された電荷がリークすることを防ぎ、AD変
換動作を正常に行えることである。
ンデンサアレイに付加し、サンプリングモードから比較
モードに移る際に、レベル調整用コンデンサの接続を切
り替えることにより、共通電極の電位が電源電圧の範囲
を越えることを防いでいるためである。第2の効果は、
電源電圧が低い場合でもAD変換器を高速に動作させる
ことができることである。
アナログスイッチのオン抵抗が電源電圧の2分の1のよ
うな中間電位を導通させる場合は非常に高くなるのに対
し、電源電位やグランド電位を導通させる場合はオン抵
抗がそれほど高くならないという特性があり、本発明の
AD変換器では、サンプリングモードの際に共通電極を
電源電位(即ち、電源電位又はグランド電位)に固定す
るようにしているので、アナログスイッチのオン抵抗が
低い状態でサンプリングを行うことができるので、サン
プリング時間を短くすることができるためである。
減することができるということである。その理由は、サ
ンプリングモードの際に共通電極を電源電位に固定する
ようにしているので、中間電位に固定する場合のように
中間電位を生成するためのバイアス回路が不要なためで
ある。また、コンパレータのオフセットを小さくするた
めにアンプをコンデンサを介して複数段接続した回路に
おいて、オフセットキャンセル用コンデンサにオフセッ
ト分の電荷を蓄積する際にレベル調整用コンデンサでの
容量分圧による中間電位を使用することができ、中間電
位を生成するためのバイアス回路が不要なためである。
めるようにコンパレータを構成する素子を近接して配置
しても、コンパレータの動作が不安定になるのを防いで
いることである。その理由は、集積度を高めるためにプ
リアンプ、出力段アンプ、オフセットキャンセル用コン
デンサ、オフセットキャンセル用スイッチを近接して配
置した場合でも、コンパレータのオフセットをキャンセ
ルするためのスイッチを2段直列に接続し、比較動作中
は直列に接続したスイッチ間のノードをグランド電位に
固定することで、オフセットキャンセル用コンデンサに
接続するプリアンプの出力とオフセットキャンセル用ス
イッチに接続するプリアンプの入力との間の寄生容量の
影響をなくし、コンパレータのプリアンプに帰還がかか
ることを防いでいるからである。
間にスイッチを追加することなく、コンパレータのオフ
セットキャンセル動作を確実に行うことができるという
ことである。その理由は、アナログ入力側コンデンサア
レイと基準側コンデンサアレイ、レベル調整用コンデン
サを構成する各容量の容量値に製造ばらつきがあり、そ
れぞれのコンデンサアレイで容量分圧によって生成する
中間電位にずれが生じるような場合でも、オフセットキ
ャンセル用スイッチを2段直列に接続し、コンパレータ
の2つの入力に対応する2つの直列に接続したスイッチ
間のノードを短絡させていることで、コンパレータの2
つの入力電位が必ず等しくなるようにしているからであ
る。
路図である。
である。
すグラフである。
式図である。
Claims (10)
- 【請求項1】 コンパレータの一方の入力に第1のコン
デンサアレイが接続され、コンパレータの他方の入力に
第2のコンデンサアレイが接続され、前記第1のコンデ
ンサアレイに入力されるアナログ信号レベルに比例した
電荷を蓄積するようにしたAD変換器において、前記第
1のコンデンサアレイが接続された前記コンパレータの
一方の入力の電圧を所定の電圧に調整するために、一端
が前記コンパレータの一方の入力に接続されたレベル調
整用のコンデンサを設けると共に、前記コンデンサの他
端をサンプリングモード時と比較モード時とで異なる電
位に切り替える切替手段を設けたことを特徴とするAD
変換器。 - 【請求項2】 入力信号をサンプリングする際、入力ア
ナログ信号レベルに比例した電荷を蓄積する第1の基準
コンデンサがコンパレータの一方の入力に接続され、前
記コンパレータの他方の入力には第2の基準コンデンサ
が接続され、比較モード時には、抵抗アレイからの所定
の電圧が前記第1の基準コンデンサに印加されるように
構成したAD変換器において、前記第1の基準コンデン
サが接続された前記コンパレータの一方の入力の電圧を
所定の電圧に調整するために、一端が前記コンパレータ
の一方の入力に接続されたレベル調整用のコンデンサを
設けると共に、前記コンデンサの他端をサンプリングモ
ード時と比較モード時とで異なる電位に切り替える切替
手段を設けたことを特徴とするAD変換器。 - 【請求項3】 入力アナログ信号をサンプリングする
際、前記切替手段を切替えることで、前記コンパレータ
の入力側の電位を電源電位に充電することを特徴とする
請求項1又は2記載のAD変換器。 - 【請求項4】 前記電源電位は、グランド電位を含むこ
とを特徴とする請求項3記載のAD変換器。 - 【請求項5】 前記コンパレータは、複数のアンプとこ
の複数のアンプを接続する段間のコンデンサとからな
り、1段目のアンプのバイアス電位と2段目以降のアン
プのバイアス電位とを等しくするためのスイッチング素
子を2段以上直列に接続し、少なくとも比較モード時
は、前記直列に接続したスイッチング素子間のノードを
所定の電位に固定するように構成したことを特徴とする
請求項1乃至4の何れかに記載のAD変換器。 - 【請求項6】 前記スイッチング素子の内の何れかのス
イッチング素子は、前記コンパレータの二つの入力の電
位と前記コンパレータの複数のアンプのバイアス電位と
を同電位にすることを特徴とする請求項5記載のAD変
換器。 - 【請求項7】 前記切替手段で、前記コンデンサの他端
を電源電位にすることで、前記コンパレータの一方の入
力を所定の電位にし、この電位でコンパレータのオフセ
ットをキャンセルすることを特徴とする請求項1乃至6
の何れかに記載のAD変換器。 - 【請求項8】 コンパレータの一方の入力に第1のコン
デンサアレイが接続され、コンパレータの他方の入力に
第2のコンデンサアレイが接続され、前記第1のコンデ
ンサアレイに入力されるアナログ信号レベルに比例した
電荷を蓄積するようにしたAD変換器の制御方法におい
て、前記第1のコンデンサアレイが接続された前記コン
パレータの一方の入力の電圧を所定の電圧に調整するた
めに、一端が前記コンパレータの一方の入力に接続され
たレベル調整用のコンデンサを設け、このコンデンサの
他端をサンプリングモード時と比較モード時とで異なる
電位に切り替えるように制御することを特徴とするAD
変換器の制御方法。 - 【請求項9】 入力信号をサンプリングする際、入力ア
ナログ信号レベルに比例した電荷を蓄積する第1の基準
コンデンサがコンパレータの一方の入力に接続され、前
記コンパレータの他方の入力には第2の基準コンデンサ
が接続され、比較モード時には、抵抗アレイからの所定
の電圧が前記第1の基準コンデンサに印加されるように
構成したAD変換器の制御方法において、前記第1の基
準コンデンサが接続された前記コンパレータの一方の入
力の電圧を所定の電圧に調整するために、一端が前記コ
ンパレータの一方の入力に接続されたレベル調整用のコ
ンデンサを設け、前記コンデンサの他端をサンプリング
モード時と比較モード時とで異なる電位に切り替えるよ
うに制御することを特徴とするAD変換器の制御方法。 - 【請求項10】 前記レベル調整用のコンデンサにより
生成された電圧で、前記コンパレータのオフセットをキ
ャンセルすることを特徴とする請求項8又は9記載のA
D変換器の制御方法。
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CNB001002228A CN1166065C (zh) | 1999-01-08 | 2000-01-07 | 具有节能电路的模数转换器及其控制方法 |
KR1020000000558A KR100320886B1 (ko) | 1999-01-08 | 2000-01-07 | 전력 절감 회로를 갖는 ad 변환기 및 그 제어 방법 |
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002232292A (ja) * | 2001-02-06 | 2002-08-16 | Nec Microsystems Ltd | A/d変換器 |
US7233273B2 (en) | 2005-11-18 | 2007-06-19 | Fujitsu Limited | Analog-to-digital converter |
KR100801962B1 (ko) | 2006-11-30 | 2008-02-12 | 한국전자통신연구원 | 병합 캐패시터 스위칭 구조의 멀티-비트 파이프라인아날로그-디지털 변환기 |
US7482966B2 (en) | 2006-12-06 | 2009-01-27 | Electronics And Telecommunications Research Institute | Algorithm analog-to-digital converter |
CN101807923A (zh) * | 2009-06-12 | 2010-08-18 | 香港应用科技研究院有限公司 | 具有二进制加权电容器采样阵列和子采样电荷分配阵列的混合模数转换器(adc) |
JP2014513496A (ja) * | 2011-05-04 | 2014-05-29 | 日本テキサス・インスツルメンツ株式会社 | ゼロパワーサンプリングsaradc回路及び方法 |
WO2017158996A1 (ja) * | 2016-03-16 | 2017-09-21 | ソニー株式会社 | アナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法 |
JP2017192099A (ja) * | 2016-04-15 | 2017-10-19 | ローム株式会社 | 逐次比較型a/dコンバータ |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ITRM20010407A1 (it) * | 2001-07-10 | 2003-01-10 | St Microelectronics Srl | Convertitore analogico/digitale ad alta velocita', alta risoluzione ebasso consumo con ingresso single-ended. |
JP2006086981A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | スイッチトキャパシタ回路およびパイプラインa/d変換回路 |
EP1655842A1 (en) * | 2004-11-03 | 2006-05-10 | Dialog Semiconductor GmbH | Domino asynchronous successive approximation ADC |
US7023372B1 (en) * | 2005-02-09 | 2006-04-04 | Analog Devices, Inc. | Method and apparatus for segmented, switched analog/digital converter |
JP4690105B2 (ja) * | 2005-04-26 | 2011-06-01 | パナソニック株式会社 | 逐次比較型a/dコンバータ |
CN100592634C (zh) * | 2005-06-23 | 2010-02-24 | 中国科学院电子学研究所 | 信号幅度区间划分的电荷重分配逐次逼近a/d转换器 |
KR100660886B1 (ko) | 2005-11-08 | 2006-12-26 | 삼성전자주식회사 | 커패시터와 op 앰프를 이용하는 디지털 아날로그 컨버터 |
KR100782324B1 (ko) * | 2006-02-03 | 2007-12-06 | 삼성전자주식회사 | 씨모스 이미지 센서의 아날로그 디지털 변환기 및 아날로그디지털 변환 방법 |
JP4803729B2 (ja) * | 2006-03-14 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
JP4853186B2 (ja) * | 2006-08-31 | 2012-01-11 | ミツミ電機株式会社 | アナログ−ディジタル変換装置 |
US7446690B2 (en) * | 2006-11-06 | 2008-11-04 | Atmel Corporation | Apparatus and method for implementing an analog-to-digital converter in programmable logic devices |
TWI342125B (en) * | 2006-12-29 | 2011-05-11 | Elan Microelectronics Corp | Signal converting apparatus with built-in self test |
DE102007043145B4 (de) | 2007-09-11 | 2011-12-08 | Texas Instruments Deutschland Gmbh | Verfahren und Vorrichtung zur Steuerung eines Analog-Digital-Wandlers mit sukzessiver Approximation |
US7675452B2 (en) * | 2008-05-01 | 2010-03-09 | Analog Devices, Inc. | Successive approximation register analog to digital converter with improved immunity to time varying noise |
US8188753B2 (en) | 2009-02-18 | 2012-05-29 | Analog Devices, Inc. | Analog computation |
JP5310222B2 (ja) * | 2009-04-20 | 2013-10-09 | 富士通株式会社 | 電荷分配型デジタル・アナログ変換器及びそれを有する逐次比較型アナログ・デジタル変換器 |
US7852254B1 (en) * | 2009-06-23 | 2010-12-14 | Mstar Semiconductor, Inc. | 1-bit cell circuit used in a pipelined analog to digital converter |
EP3133737B1 (en) * | 2010-08-18 | 2019-05-01 | Analog Devices, Inc. | Charge sharing analog computation circuitry and applications |
KR101684748B1 (ko) | 2011-06-06 | 2016-12-08 | 아날로그 디바이시스, 인코포레이티드 | 전하 공유 시간 영역 필터 |
CN103152049A (zh) * | 2013-02-26 | 2013-06-12 | 上海宏力半导体制造有限公司 | 一种逐次逼近寄存器型模数转换器 |
CN105281772B (zh) * | 2014-07-24 | 2018-08-31 | 上海明波通信技术股份有限公司 | 逐次逼近型模数转换装置 |
MY184557A (en) * | 2014-10-10 | 2021-04-02 | Mimos Berhad | A successive approximation analog to digital converter and method for calibrating thereof |
US10998914B2 (en) | 2016-06-10 | 2021-05-04 | Analog Devices International Unlimited Company | Multi-stage conversion analog-to-digital converter |
CN108476024B (zh) * | 2016-09-23 | 2022-01-21 | 深圳市汇顶科技股份有限公司 | 一种dac电容阵列、sar型模数转换器及降低功耗的方法 |
US11476863B2 (en) | 2019-11-08 | 2022-10-18 | Analog Devices International Unlimited Company | Signal dependent reconfigurable data acquisition system |
CN112350729B (zh) * | 2020-11-06 | 2024-06-25 | 清华大学 | 模数转换电路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4200863A (en) * | 1977-10-03 | 1980-04-29 | The Regents Of The University Of California | Weighted capacitor analog/digital converting apparatus and method |
JPS5851612A (ja) * | 1981-09-22 | 1983-03-26 | Nec Corp | 比較回路 |
JPS6169217A (ja) * | 1984-09-11 | 1986-04-09 | Oki Electric Ind Co Ltd | アナログ・デイジタル変換器 |
FR2604840B1 (fr) * | 1986-10-07 | 1988-12-09 | Efcis | Convertisseur analogique-numerique differentiel a capacites commutees |
JP2577387B2 (ja) | 1987-07-08 | 1997-01-29 | 株式会社東芝 | 逐次比較型ad変換器 |
US4803462A (en) * | 1987-08-11 | 1989-02-07 | Texas Instruments Incorporated | Charge redistribution A/D converter with increased common mode rejection |
US4831381A (en) * | 1987-08-11 | 1989-05-16 | Texas Instruments Incorporated | Charge redistribution A/D converter with reduced small signal error |
EP0662757A2 (en) * | 1994-01-05 | 1995-07-12 | Texas Instruments Incorporated | Analog-digital conversion system with automatic offset tracking and correcting circuit and method of operation |
US5581252A (en) * | 1994-10-13 | 1996-12-03 | Linear Technology Corporation | Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters |
US5684487A (en) * | 1995-06-05 | 1997-11-04 | Analog Devices, Incorporated | A/D converter with charge-redistribution DAC and split summation of main and correcting DAC outputs |
-
1999
- 1999-01-08 JP JP00282899A patent/JP3211793B2/ja not_active Expired - Fee Related
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002232292A (ja) * | 2001-02-06 | 2002-08-16 | Nec Microsystems Ltd | A/d変換器 |
US7233273B2 (en) | 2005-11-18 | 2007-06-19 | Fujitsu Limited | Analog-to-digital converter |
KR100801962B1 (ko) | 2006-11-30 | 2008-02-12 | 한국전자통신연구원 | 병합 캐패시터 스위칭 구조의 멀티-비트 파이프라인아날로그-디지털 변환기 |
US7532146B2 (en) | 2006-11-30 | 2009-05-12 | Electronics And Telecommunications Research Institute | Multi-bit pipeline analog-to-digital converter having merged capacitor switching structure |
US7482966B2 (en) | 2006-12-06 | 2009-01-27 | Electronics And Telecommunications Research Institute | Algorithm analog-to-digital converter |
CN101807923A (zh) * | 2009-06-12 | 2010-08-18 | 香港应用科技研究院有限公司 | 具有二进制加权电容器采样阵列和子采样电荷分配阵列的混合模数转换器(adc) |
JP2014513496A (ja) * | 2011-05-04 | 2014-05-29 | 日本テキサス・インスツルメンツ株式会社 | ゼロパワーサンプリングsaradc回路及び方法 |
WO2017158996A1 (ja) * | 2016-03-16 | 2017-09-21 | ソニー株式会社 | アナログデジタル変換器、電子装置およびアナログデジタル変換器の制御方法 |
US10505558B2 (en) | 2016-03-16 | 2019-12-10 | Sony Corporation | Analog-to-digital converter, electronic device, and method of controlling analog-to-digital converter |
JP2017192099A (ja) * | 2016-04-15 | 2017-10-19 | ローム株式会社 | 逐次比較型a/dコンバータ |
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