JP2017192099A - 逐次比較型ａ／ｄコンバータ - Google Patents

Abstract

【課題】逐次比較型Ａ／Ｄコンバータの消費電力を低減する。【解決手段】第１キャパシタＣ１、第２キャパシタＣ２は、それぞれの第１端が第１ノードＮ１と接続される。第１スイッチＳＷ１は、第１キャパシタＳＷ１の第２端とハイ電圧端子１３４の間に設けられる。第２スイッチＳＷ２は、第２キャパシタＣ２の第２端とロー電圧端子１３６の間に設けられる。第５スイッチＳＷ５は、第１キャパシタＣ１の第２端とコンパレータ１３２の第１入力の間に設けられ、第６スイッチＳＷ６は、第２キャパシタＣ２の第２端とコンパレータ１３２の第１入力の間に設けられる。【選択図】図２

Description

本発明は、逐次比較型Ａ／Ｄコンバータに関する。

中分解能〜高分解能（たとえば８ビット以上）のＡ／Ｄコンバータとして、逐次比較型（ＳＡＲ：Successive Approximation Register）が使用される。図１は、逐次比較型Ａ／Ｄコンバータ１００Ｒの回路図である。逐次比較型Ａ／Ｄコンバータ１００Ｒは、サンプルホールド回路１０２、コンパレータ１０４、ロジック回路１０６およびＤ／Ａコンバータ１０８を備える。

サンプルホールド回路１０２は、サンプリングフェーズφ１において、入力電圧Ｖ_ＩＮに応じた電圧をサンプリングキャパシタＣ１にサンプリングし、その後、比較フェーズφ２の間、ホールドする。Ｄ／Ａコンバータ１０８は、そのデジタル入力Ｄ_ＴＨに応じたしきい値電圧Ｖ_ＴＨを生成する。ＮビットのＡ／Ｄコンバータでは、比較フェーズφ２の間に、Ｎ回の比較処理が発生する。コンパレータ１０４は、比較処理ごとに、サンプルホールド回路１０２によりホールドされた電圧と、Ｄ／Ａコンバータ１０８の出力電圧Ｖ_ＴＨを比較する。１回目の比較フェーズφ２においてサンプリングキャパシタＣ１の一端にＶ_ＴＨ１が印加され、これにより第１キャパシタＣ１の電圧は、（Ｖ_ＩＮ−Ｖ_ＴＨ１）に変化する。コンパレータ１０４は、第１キャパシタＣ１の電圧（Ｖ_ＩＮ−Ｖ_ＴＨ１）を、基準電圧（ここでは０Ｖとする）を比較し、Ｖ_ＩＮとＶ_ＴＨ１の大小関係を判定する。

ロジック回路１０６は、コンパレータ１０４の出力にもとづいて、次の比較処理におけるデジタル入力Ｄ_ＴＨを更新する。この動作を繰り返すことにより、入力電圧Ｖ_ＩＮをＮビットで量子化したデジタル値Ｄ_ＯＵＴが生成される。

このような逐次比較型Ａ／Ｄコンバータ１００Ｒでは、コンパレータ１０４の反転入力端子および非反転入力端子の電圧レベルを、最適な電圧レベルに設定するためのバイアス電源１１２が設けられる（特許文献２参照）。

バイアス電源１１２はたとえば抵抗分圧回路や、ダイオード、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などを用いた定電圧源で構成される場合が多い。バイアススイッチＳＷ４１，ＳＷ４２は、サンプリングフェーズφ１においてオンする。このとき、サンプリングキャパシタＣ１は、Ｖ_ＩＮ−Ｖ_ＢＩＡＳに充電され、サンプリングキャパシタＣ２は、−Ｖ_ＢＩＡＳに充電される。したがって、比較フェーズにおけるコンパレータ１０４の入力電圧は、バイアス電圧Ｖ_ＢＩＡＳでバイアスされる。

特開２０１４−１４３６３９号公報 特開２０１４−１３８３７１号公報

本発明者は、従来の逐次比較型Ａ／Ｄコンバータ１００Ｒについて検討した結果、以下の課題を認識するに至った。
すなわち、逐次比較型Ａ／Ｄコンバータ１００Ｒでは、そのフェーズにかかわらず、バイアススイッチＳＷ４１，ＳＷ４２がオフの間も、バイアス電源１１２には直流のバイアス電流Ｉ_ＢＩＡＳが流れており、これが無駄な電力損失となっていた。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、消費電力を低減した逐次比較型Ａ／Ｄコンバータの提供にある。

本発明のある態様は、逐次比較型Ａ／Ｄコンバータに関する。逐次比較型Ａ／Ｄコンバータは、入力電圧をサンプルホールドするサンプルホールド回路と、デジタル入力に応じたアナログの出力電圧を生成するＤ／Ａコンバータと、サンプルホールド回路の出力電圧を、Ｄ／Ａコンバータの出力電圧と比較する比較回路と、比較回路の出力にもとづいてＤ／Ａコンバータのデジタル入力を生成するロジック回路と、を備える。サンプルホールド回路は、その第１端が第１ノードと接続された第１キャパシタと、その第１端が第１ノードと接続された第２キャパシタと、その第１端が第２ノードと接続された第３キャパシタと、その第１端が第２ノードと接続された第４キャパシタと、第１キャパシタの第２端とハイ電圧端子の間に設けられ、サンプリングフェーズにおいてオンとなる第１スイッチと、第２キャパシタの第２端とロー電圧端子の間に設けられ、サンプリングフェーズにおいてオンとなる第２スイッチと、第３キャパシタの第２端とハイ電圧端子の間に設けられ、サンプリングフェーズにおいてオンとなる第３スイッチと、第４キャパシタの第２端とロー電圧端子の間に設けられ、サンプリングフェーズにおいてオンとなる第４スイッチと、を含む。比較回路は、第１入力および第２入力を有するコンパレータと、第１キャパシタの第２端とコンパレータの第１入力の間に設けられ、比較フェーズにおいてオンとなる第５スイッチと、第２キャパシタの第２端とコンパレータの第１入力の間に設けられ、比較フェーズにおいてオンとなる第６スイッチと、第３キャパシタの第２端とコンパレータの第２入力の間に設けられ、比較フェーズにおいてオンとなる第７スイッチと、第４キャパシタの第２端とコンパレータの第２入力の間に設けられ、比較フェーズにおいてオンとなる第８スイッチと、を含む。

この態様によると、直流電流が流れ続けるバイアス電源が不要となるため、消費電力を低減できる。また、バイアス点を、第１キャパシタと第２キャパシタの容量の比に応じて設定、調節することができる。

サンプルホールド回路は、第１キャパシタおよび第２キャパシタに加えて、入力電圧を受ける入力端子と第１ノードの間に設けられ、サンプリングフェーズにおいてオンする入力スイッチを含んでもよい。比較フェーズにおいて、Ｄ／Ａコンバータの出力電圧は、第１ノードに供給されてもよい。

逐次比較型Ａ／Ｄコンバータは差動形式であり、Ｄ／Ａコンバータは、第１Ｄ／Ａコンバータおよび第２Ｄ／Ａコンバータを含んでもよい。サンプルホールド回路は、第１キャパシタから第４キャパシタに加えて、差動入力電圧の一方を受ける第１入力端子と第１ノードの間に設けられ、サンプリングフェーズにおいてオンする第１入力スイッチと、差動入力電圧の一方を受ける第１入力端子と第２ノードの間に設けられ、サンプリングフェーズにおいてオンする第２入力スイッチと、を含んでもよい。比較フェーズにおいて、第１Ｄ／Ａコンバータの出力電圧が、第１ノードに供給され、第２Ｄ／Ａコンバータの出力電圧が、第２ノードに供給されてもよい。

逐次比較型Ａ／Ｄコンバータは差動形式であり、Ｄ／Ａコンバータは、容量アレイ型Ｄ／Ａコンバータである第１Ｄ／Ａコンバータおよび第２Ｄ／Ａコンバータを含んでもよい。第１Ｄ／Ａコンバータは、第１キャパシタに対応する第１容量アレイと、第２キャパシタに対応する第２容量アレイと、を含んでもよい。第２Ｄ／Ａコンバータは、第３キャパシタに対応する第３容量アレイと、第４キャパシタに対応する第４容量アレイと、を含んでもよい。

逐次比較型Ａ／Ｄコンバータは、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、消費電力を低減できる。

逐次比較型Ａ／Ｄコンバータの回路図である。 実施の形態に係る逐次比較型Ａ／Ｄコンバータの基本構成を示すブロック図である。 第１実施例に係る逐次比較型Ａ／Ｄコンバータの回路図である。 第２実施例に係る逐次比較型Ａ／Ｄコンバータの回路図である。 第３実施例に係る逐次比較型Ａ／Ｄコンバータの回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る逐次比較型Ａ／Ｄコンバータ１００の基本構成を示すブロック図である。逐次比較型Ａ／Ｄコンバータ１００は、このましくは一つの半導体基板に一体集積化される。

逐次比較型Ａ／Ｄコンバータ１００は、入力端子ＩＮに入力されたアナログの入力電圧Ｖ_ＩＮをデジタルＮビット（Ｎは２以上の整数）の出力信号Ｄ_ＯＵＴに変換する。逐次比較型Ａ／Ｄコンバータ１００には、さまざまな回路形式が知られており、逐次比較型Ａ／Ｄコンバータ１００の回路形式は特に限定されない。たとえば逐次比較型Ａ／Ｄコンバータ１００は、シングルエンドであってもよいし、差動型であってもよい。

逐次比較型Ａ／Ｄコンバータ１００は、サンプルホールド回路１０２、ロジック回路１０６、Ｄ／Ａコンバータ１０８、比較回路１３０を備える。なお図２は、逐次比較型Ａ／Ｄコンバータ１００の機能を模式的に示したものであり、サンプルホールド回路１０２、ロジック回路１０６、Ｄ／Ａコンバータ１０８、比較回路１３０は、必ずしも個別のハードウェアであるとは限らず、それらの一部が一体に構成される場合もあり得る。

サンプルホールド回路１０２は、サンプリングフェーズφ１において、入力電圧Ｖ_ＩＮをサンプリングし、その後の比較フェーズφ２においてホールドする。Ｄ／Ａコンバータ１０８は、デジタル入力Ｄ_ＴＨに応じたアナログ電圧Ｖ_ＴＨを生成する。比較回路１３０は、サンプルホールド回路１０２の出力電圧を、Ｄ／Ａコンバータ１０８の出力電圧と比較する機能を有する。

ロジック回路１０６は、サンプリングフェーズφ１と比較フェーズφ２を制御するクロックを生成する。またロジック回路１０６は、比較回路１３０の出力にもとづいてＤ／Ａコンバータ１０８のデジタル入力Ｄ_ＴＨを生成する。さらにロジック回路１０６は、Ｎ回の比較処理を経て、最終的なＮビットのデジタルの出力信号Ｄ_ＯＵＴを生成する。ロジック回路１０６については、従来のそれと同様である。

サンプルホールド回路１０２は、第１キャパシタＣ１〜第４キャパシタＣ４、第１スイッチＳＷ１〜第４スイッチＳＷ４および入力スイッチ回路１１０を備える。

第１キャパシタＣ１および第２キャパシタそれぞれの第１端は、第１ノードＮ１と共通に接続される。第３キャパシタＣ３および第４キャパシタＣ４それぞれの第１端は、第２ノードＮ２と共通に接続される。第１ノードＮ１の電圧をＶ_Ｎ１、第２ノードＮ２の電圧をＶ_Ｎ２として表す。入力スイッチ回路１１０の構成は、後述するようにさまざまであり、２つの電圧Ｖ_Ｎ１，Ｖ_Ｎ２の両方、あるいは一方は、入力電圧Ｖ_ＩＮおよびＤ／Ａコンバータ１０８の出力電圧Ｖ_ＴＨに応じて変化する。

第１スイッチＳＷ１は、第１キャパシタＣ１の第２端とハイ電圧端子（もしくはライン）１３４の間に設けられる。ハイ電圧端子１３４には、所定のハイレベル電圧Ｖ_Ｈが供給されている。ハイレベル電圧Ｖ_Ｈは、電源電圧あるいは所定の基準電圧である。第２スイッチＳＷ２は、第２キャパシタＣ２の第２端とロー電圧端子１３６の間に設けられる。

第３スイッチＳＷ３は、第３キャパシタＣ３の第２端とハイ電圧端子１３４の間に設けられ、第４スイッチＳＷ４は、第４キャパシタＣ４の第２端とロー電圧端子１３６の間に設けられる。第１スイッチＳＷ１〜第４スイッチＳＷ４は、サンプリングフェーズφ１においてオンとなる。

図２の逐次比較型Ａ／Ｄコンバータ１００には、図１のコンパレータ１０４に代えて、比較回路１３０が設けられる。比較回路１３０は、コンパレータ１３２、第５スイッチＳＷ５〜第８スイッチＳＷ８を備える。コンパレータ１３２は、第１入力（たとえば非反転入力端子＋）および第２入力（たとえは反転入力端子−）を有する。

第５スイッチＳＷ５は、第１キャパシタＣ２の第２端とコンパレータ１３２の第１入力の間に設けられ、第６スイッチＳＷ６は、第２キャパシタＣ２の第２端とコンパレータ１３２の第１入力の間に設けられる。第７スイッチＳＷ７は、第３キャパシタＣ３の第２端とコンパレータ１３２の第２入力の間に設けられ、第８スイッチＳＷ８は、第４キャパシタの第２端とコンパレータ１３２の第２入力の間に設けられる。第５スイッチＳＷ５〜第８スイッチＳＷ８は、比較フェーズφ２においてオンとなる。

以上が逐次比較型Ａ／Ｄコンバータ１００の構成である。続いてその動作を説明する。
第１ノードＮ１側に着目する。サンプリングフェーズφ１において第１スイッチＳＷ１および第２スイッチＳＷ２がオンする。このとき、第１キャパシタＣ１は、第１ノードＮ１の電圧Ｖ_Ｎ１とハイ電圧Ｖ_Ｈの電位差で充電され、第２キャパシタＣ２は、第１ノードＮ１の電圧Ｖ_Ｎ１とロー電圧Ｖ_Ｌの電位差で充電される。第１キャパシタＣ１および第２キャパシタＣ２それぞれの電荷Ｑ１，Ｑ２は、式（１）、（２）で与えられる。
Ｑ１＝Ｃ１×（Ｖ_Ｈ−Ｖ_Ｎ１） …（１）
Ｑ２＝Ｃ２×（Ｖ_Ｌ−Ｖ_Ｎ１） …（２）

サンプリングが完了すると、ホールド状態となる。ホールド状態では、第１スイッチＳＷ１〜第４スイッチＳＷ４はオフされる。

その後、比較フェーズφ２において第５スイッチＳＷ５と第６スイッチＳＷ６がオンすると、第１キャパシタＣ１と第２キャパシタＣ２の間で電荷の移動が発生する（電荷再配分）。電荷再配分後のキャパシタＣ１，Ｃ２の電荷Ｑ１’，Ｑ２’は、第１入力（＋）の電位Ｖ_Ｃ１を用いて、式（３）、（４）で与えられる。
Ｑ１’＝Ｃ１×（Ｖ_Ｃ１−Ｖ_Ｎ１） …（３）
Ｑ２’＝Ｃ２×（Ｖ_Ｃ１−Ｖ_Ｎ１） …（４）

コンパレータ１３２の第１入力は十分にハイインピーダンスであるため、電荷移動の前後で総電荷Ｑ１＋Ｑ２は保存される。
Ｑ１＋Ｑ２＝Ｑ１’＋Ｑ２’ …（５）

したがって、電荷再配分後の電圧Ｖ_Ｃ１は、式（６）で与えられる。
Ｖ_Ｃ１＝（Ｃ１×Ｖ_Ｈ＋Ｃ２×Ｖ_Ｌ）／（Ｃ１＋Ｃ２） …（６）

同様にして、第２ノードＮ２側について、電荷再配分後の電圧Ｖ_Ｃ２は、式（７）で与えられる。
Ｖ_Ｃ２＝（Ｃ１×Ｖ_Ｈ＋Ｃ２×Ｖ_Ｌ）／（Ｃ１＋Ｃ２） …（７）

サンプルホールド回路１０２、ロジック回路１０６、Ｄ／Ａコンバータ１０８については、従来の逐次比較型Ａ／Ｄコンバータ１００Ｒと同様に動作する。そして逐次比較型Ａ／Ｄコンバータ１００は逐次比較動作を行い、Ｄ／Ａコンバータ１０８の出力電圧Ｖ_ＴＨが式（６）の電圧Ｖ_Ｃ１（すなわち式（７）のＶ_Ｃ２）に近づくように制御される。

以上が逐次比較型Ａ／Ｄコンバータ１００の動作である。
この逐次比較型Ａ／Ｄコンバータ１００によれば、式（６）、（７）から明らかなように、コンパレータ１３２の第１入力、第２入力に、バイアス電圧Ｖ_Ｃ１，Ｖ_Ｃ２を発生させることができる。

比較回路１３０の優れた利点のひとつは、定常的なバイアス電流を必要とせずに、コンパレータ１３２の２つの入力を、所望の電圧にバイアスできる点である。すなわち、ハイ電圧端子１３４からは、第１スイッチＳＷ１、第３スイッチＳＷ３がオンとなるサンプリングフェーズφ１の遷移直後、サンプリングキャパシタＣ１〜Ｃ４を充電するまでの短い時間のみ、電流が流れる。したがって、動作フェーズにかかわらず、バイアス電流が定常的に流れる従来の回路に比べて、消費電力を大幅に低減できる。

また、コンパレータ１３２の２入力に与えられるバイアス電圧は等しく（Ｃ１×Ｖ_Ｈ＋Ｃ２×Ｖ_Ｌ）／（Ｃ１＋Ｃ２）で表される。すなわちシフト量は、キャパシタＣ１とＣ２の容量の比に応じて調節することが可能である。たとえばＣ１＝Ｃ２とした場合には、コンパレータ１３２の２つの入力を、ハイ電圧Ｖ_Ｈとロー電圧Ｖ_Ｌの中点にバイアスすることが可能であるし、Ｃ１＞Ｃ２とすれば、中点より高い電位にバイアスでき、Ｃ１＜Ｃ２とすれば、中点より低い電位にバイアスできる。

本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。

（第１実施例）
図３は、第１実施例に係る逐次比較型Ａ／Ｄコンバータ１００ａの回路図である。この逐次比較型Ａ／Ｄコンバータ１００ａはシングルエンド型である。サンプルホールド回路１０２ａの入力スイッチ回路１１０ａは、第１入力スイッチＳＷ１１および第１ホールドスイッチＳＷ２１を備える。第１入力スイッチＳＷ１１は、入力端子ＩＮと第１キャパシタＣ１および第２キャパシタＣ２の共通接続点である第１ノードＮ１の間に設けられる。

第１ホールドスイッチＳＷ２１は、第１ノードＮ１とＤ／Ａコンバータ１０８の出力端子の間に設けられる。第１入力スイッチＳＷ１１は、サンプリングフェーズφ１においてオンし、第１キャパシタＣ１は、入力電圧Ｖ_ＩＮとハイレベル電圧Ｖ_Ｈの差分で充電され、第２キャパシタＣ２は、入力電圧Ｖ_ＩＮとローレベル電圧Ｖ_Ｌの差分で充電される。第１ホールドスイッチＳＷ２１は、比較フェーズφ２においてオンとなり、Ｄ／Ａコンバータ１０８の出力電圧Ｖ_ＴＨが、第１ノードＮ１に供給される。

第２ノードＮ２は接地され、その電位は固定される。したがってサンプリングフェーズφ１において、第３キャパシタＣ３は、ハイレベル電圧Ｖ_Ｈで充電され、第４キャパシタＣ４はローレベル電圧Ｖ_Ｌで充電される。

（第２実施例）
図４は、第２実施例に係る逐次比較型Ａ／Ｄコンバータ１００ｂの回路図である。この逐次比較型Ａ／Ｄコンバータ１００ｂは、図３の逐次比較型Ａ／Ｄコンバータ１００ａを差動形式としたものである。

２つの入力端子（ＩＮＰ，ＩＮＮ）には、差動の入力電圧Ｖ_ＩＮＰ，Ｖ_ＩＮＮが入力される。第１入力スイッチＳＷ１１は、ＩＮＰ端子と第１ノードＮ１の間に設けられ、第２入力スイッチＳＷ１２は、ＩＮＮ端子と第２ノードＮ２の間に設けられる。第１入力スイッチＳＷ１１と第２入力スイッチＳＷ１２は、サンプリングフェーズφ１においてオンする。

第１ホールドスイッチＳＷ２１は、第１ノードＮ１と接地の間に設けられ、第２ホールドスイッチＳＷ２２は、第２ノードＮ２と接地の間に設けられる。第１ホールドスイッチＳＷ２１、第２ホールドスイッチＳＷ２２は、サンプリングの完了後、オンとなり、これにより入力電圧Ｖ_ＩＮＮ，Ｖ_ＩＮＰがキャパシタＣ１〜Ｃ４にホールドされる。具体的にはキャパシタＣ１〜Ｃ４は、（Ｖ_ＩＮＰ−Ｖ_Ｈ）、（Ｖ_ＩＮＰ−Ｖ_Ｌ）、（Ｖ_ＩＮＮ−Ｖ_Ｈ）、（Ｖ_ＩＮＮ−Ｖ_Ｌ）で充電される。

Ｄ／Ａコンバータ１０８は、第１Ｄ／Ａコンバータ１０８Ｐおよび第２Ｄ／Ａコンバータ１０８Ｎを含む。第１Ｄ／Ａコンバータ１０８Ｐおよび第２Ｄ／Ａコンバータ１０８Ｎのペアは、差動のしきい値電圧Ｖ_ＴＨＰ，Ｖ_ＴＨＮを生成する。

入力スイッチ回路１１０ｂは、第１入力スイッチＳＷ１１、第２入力スイッチＳＷ１２に加えて、比較フェーズφ２においてオンとなるスイッチＳＷ３１，ＳＷ３２を備える。差動のしきい値電圧Ｖ_ＴＨＰ，Ｖ_ＴＨＮはそれぞれ、スイッチＳＷ３１，ＳＷ３２を介して、第１ノードＮ１、第２ノードＮ２に供給される。

（第３実施例）
図５は、第３実施例に係る逐次比較型Ａ／Ｄコンバータ１００ｃの回路図である。この逐次比較型Ａ／Ｄコンバータ１００ｃは、図４の逐次比較型Ａ／Ｄコンバータ１００ｂにおいて、Ｄ／Ａコンバータ１０８Ｐ，１０８Ｎを、容量アレイ型で構成したものであり、サンプルホールド回路１０２と一体化されている。

従来の容量アレイ型Ｄ／Ａコンバータは、１組の容量アレイとスイッチを備える。これに対して、第３実施例の第１Ｄ／Ａコンバータ１０８Ｐは、基本原理および構成は従来のそれと同様であるが、第１キャパシタＣ１に相当する第１容量アレイＣＡ１と、第２キャパシタＣ２に相当する第２容量アレイＣＡ２が設けられる。第１容量アレイＣＡ１を構成するキャパシタ同士は、バイナリで重み付けされ、同様に、第２容量アレイＣＡ２を構成するキャパシタ同士も、バイナリで重み付けされている。第２Ｄ／Ａコンバータ１０８Ｎも同様であり、第３キャパシタＣ３に相当する第３容量アレイＣＡ３と、第４キャパシタＣ４に相当する第４容量アレイＣＡ４が設けられる。

第３実施例によれば、第１容量アレイＣＡ１の基本容量と第２容量アレイＣＡ２の基本容量の比、ならびに第３容量アレイＣＡ３の基本容量と第４容量アレイＣＡ４の基本容量の比に応じたバイアス点を設定できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

いくつかの実施例は例示に過ぎず、そのほかの形式の逐次比較型Ａ／Ｄコンバータにも本発明は適用可能である。

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…逐次比較型Ａ／Ｄコンバータ、１０２…サンプルホールド回路、１０４…コンパレータ、１０６…ロジック回路、１０８…Ｄ／Ａコンバータ、１０８Ｐ…第１Ｄ／Ａコンバータ、１０８Ｎ…第２Ｄ／Ａコンバータ、１１０…入力スイッチ回路、１１２…バイアス電源、１３０…比較回路、１３２…コンパレータ、１３４…ハイ電圧端子、１３６…ロー電圧端子、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、ＳＷ４…第４スイッチ、ＳＷ５…第５スイッチ、ＳＷ６…第６スイッチ、ＳＷ７…第７スイッチ、ＳＷ８…第８スイッチ、ＳＷ１１…第１入力スイッチ、ＳＷ１２…第２入力スイッチ、ＳＷ２１…第１ホールドスイッチ、ＳＷ２２…第２ホールドスイッチ、Ｎ１…第１ノード、Ｎ２…第２ノード、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｃ３…第３キャパシタ、Ｃ４…第４キャパシタ。

Claims (5)

1. 逐次比較型Ａ／Ｄコンバータであって、
   入力電圧をサンプルホールドするサンプルホールド回路と、
   デジタル入力に応じたアナログの出力電圧を生成するＤ／Ａコンバータと、
   前記サンプルホールド回路の出力電圧を、前記Ｄ／Ａコンバータの出力電圧と比較する比較回路と、
   前記比較回路の出力にもとづいて前記Ｄ／Ａコンバータの前記デジタル入力を生成するロジック回路と、
   を備え、
   前記サンプルホールド回路は、
   その第１端が第１ノードと接続された第１キャパシタと、
   その第１端が前記第１ノードと接続された第２キャパシタと、
   その第１端が第２ノードと接続された第３キャパシタと、
   その第１端が前記第２ノードと接続された第４キャパシタと、
   前記第１キャパシタの第２端とハイ電圧端子の間に設けられ、サンプリングフェーズにおいてオンとなる第１スイッチと、
   前記第２キャパシタの第２端とロー電圧端子の間に設けられ、サンプリングフェーズにおいてオンとなる第２スイッチと、
   前記第３キャパシタの第２端と前記ハイ電圧端子の間に設けられ、サンプリングフェーズにおいてオンとなる第３スイッチと、
   前記第４キャパシタの第２端と前記ロー電圧端子の間に設けられ、サンプリングフェーズにおいてオンとなる第４スイッチと、
   を含み、
   前記比較回路は、
   第１入力および第２入力を有するコンパレータと、
   前記第１キャパシタの前記第２端と前記コンパレータの前記第１入力の間に設けられ、比較フェーズにおいてオンとなる第５スイッチと、
   前記第２キャパシタの前記第２端と前記コンパレータの前記第１入力の間に設けられ、前記比較フェーズにおいてオンとなる第６スイッチと、
   前記第３キャパシタの前記第２端と前記コンパレータの前記第２入力の間に設けられ、前記比較フェーズにおいてオンとなる第７スイッチと、
   前記第４キャパシタの前記第２端と前記コンパレータの前記第２入力の間に設けられ、前記比較フェーズにおいてオンとなる第８スイッチと、
   を含むことを特徴とする逐次比較型Ａ／Ｄコンバータ。
2. 前記サンプルホールド回路は、
   前記第１キャパシタおよび前記第２キャパシタに加えて、
   前記入力電圧を受ける入力端子と前記第１ノードの間に設けられ、前記サンプリングフェーズにおいてオンする入力スイッチを含み、
   前記比較フェーズにおいて、前記Ｄ／Ａコンバータの出力電圧は、前記第１ノードに供給されることを特徴とする請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
3. 前記逐次比較型Ａ／Ｄコンバータは差動形式であり、
   前記Ｄ／Ａコンバータは、第１Ｄ／Ａコンバータおよび第２Ｄ／Ａコンバータを含み、
   前記サンプルホールド回路は、
   前記第１キャパシタから前記第４キャパシタに加えて、
   差動入力電圧の一方を受ける第１入力端子と前記第１ノードの間に設けられ、前記サンプリングフェーズにおいてオンする第１入力スイッチと、
   差動入力電圧の一方を受ける第１入力端子と前記第２ノードの間に設けられ、前記サンプリングフェーズにおいてオンする第２入力スイッチと、
   を含み、
   前記比較フェーズにおいて、前記第１Ｄ／Ａコンバータの出力電圧が、前記第１ノードに供給され、前記第２Ｄ／Ａコンバータの出力電圧が、前記第２ノードに供給されることを特徴とする請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
4. 前記逐次比較型Ａ／Ｄコンバータは差動形式であり、
   前記Ｄ／Ａコンバータは、容量アレイ型Ｄ／Ａコンバータである第１Ｄ／Ａコンバータおよび第２Ｄ／Ａコンバータを含み、
   前記第１Ｄ／Ａコンバータは、
   前記第１キャパシタに対応する第１容量アレイと、
   前記第２キャパシタに対応する第２容量アレイと、
   を含み、
   前記第２Ｄ／Ａコンバータは、
   前記第３キャパシタに対応する第３容量アレイと、
   前記第４キャパシタに対応する第４容量アレイと、
   を含むことを特徴とする請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
5. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。

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