JP4853186B2 - アナログ−ディジタル変換装置 - Google Patents
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Description
Vref1=(Vref/2)
に設定し、反転入力側バイアス電圧Vref2を
Vref2=−(Vref/2)
に設定する。なお、ここで、VrefはAD変換の中心電圧である。
Vout=(Vout-−Vout+)
とVrefとを比較し、
Vout<Vref
であれば、「0」を出力し、
Vout>Vref
であれば、「1」を出力する。
Vin+<(Vin-−Vref/4)
であれば、入力電圧Vin+、Vin-に対してファンクションfunc.1を適用する。コントローラ215は、ステップS2−3で入力電圧Vin+、Vin-に対してファンクションfunc.1を適用する場合、ステップS2−4で基準電圧生成回路216から第1又は第2のサンプルホールド回路111,112に印加するバイアス電圧Vref1、Vref2を
Vref1=Vref/2
Vref2=3×Vref/2
に設定する。
(|Vin+−Vin-|)<(Vref/4)
であれば、入力電圧Vin+、Vin-に対してファンクションfunc.2を適用する。コントローラ215は、ステップS2−5で入力電圧Vin+、Vin-に対してファンクションfunc.2を適用する場合、ステップS2−6で基準電圧生成回路216から第1又は第2のサンプルホールド回路111,112に印加するバイアス電圧Vref1、Vref2を
Vref1=Vref2=Vref
とする。
Vin+>(Vin-+Vref/4)
であれば、入力電圧Vin+、Vin-に対してファンクションfunc.3を適用する。コントローラ215は、ステップS2−5で入力電圧Vin+、Vin-に対してファンクションfunc.3を適用する場合、ステップS2−7で基準電圧生成回路216から第1又は第2のサンプルホールド回路111,112に印加するバイアス電圧Vref1、Vref2を
Vref1=3×Vref/2
Vref2=2×Vref/3
とする。
Vin+<(Vin-−Vref/4)
のとき、すなわち、ファンクションfunc.1のときには出力ディジタル値を「0、0」とする。また、1.5ビットADC211は、
(|Vin+−Vin-|)<(Vref/4)
のとき、すなわち、ファンクションfunc.2のときには出力ディジタル値を「0,1」とする。
Vin+>(Vin-+Vref/4)
のとき、すなわち、ファンクションfunc.3のときには出力ディジタル値を「1,0」とする。
Vout-=Vref1−(Vref1−Vin+)(1+C3/C1) ・・・(1)
非反転出力Vout+は、
Vout+=Vref2−(Vref2−Vin-)(1+C4/C2) ・・・(2)
で表せる。
Vin+<Vin-−(Vref/4) ・・・(3)
のときには、
Vref1=Vref/2 ・・・(4)
Vref2=3×Vref/2 ・・・(5)
とする。式(1)から非反転出力Vout+は、
Vout+=2×Vin+−3×(Vref/2) ・・・(6)
となり、式(2)から反転出力Vout-は、
Vout-=2×Vin-−(Vref/2) ・・・(7)
となる。したがって、差動出力Vout=Vout+−Vout-は、式(6)、(7)より、
Vout=2×(Vin+−Vin-)+Vref ・・・(8)
となる。
のときには、
Vref1=Vref2=Vref ・・・(10)
とする。これによって、式(1)から非反転出力Vout+は、
Vout+=2×Vin+−Vref ・・・(11)
となり、式(2)から反転出力Vout-は、
Vout-=2×Vin-−Vref ・・・(12)
となる。したがって、差動出力Vout=Vout+−Vout-は、式(11)、(12)より、
Vout=2×(Vin+−Vin-) ・・・(13)
となる。
のときには、
Vref1=3×Vref/2 ・・・(15)
Vref2=Vref/2 ・・・(16)
とする。これによって、式(1)から非反転出力Vout+は、
Vout+=2×Vin-−(Vref/2) ・・・(17)
となり、式(2)から反転出力Vout-は、
Vout-=2×Vin-−3×(Vref/2) ・・・(18)
となる。したがって、差動出力Vout=Vout+−Vout-は、式(17)、(18)より、
Vout=2×(Vin+−Vin-)−Vref ・・・(19)
となる。
111 第1のサンプルホールド回路、112 第2のサンプルホールド回路
113 差動増幅回路、114 1ビットアナログ−ディジタル変換回路
115 切換回路、116 コントローラ、117 基準電圧生成回路
118 クロック生成回路
211 1.5ビットADC、212 メモリ、213 演算部
214 切換回路、215 コントローラ、216 基準電圧生成回路
Claims (5)
- 全差動増幅回路に信号を巡回させてアナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路において、
前記全差動増幅回路の接続極性を切り換える極性切換手段と、
第1巡目と第2巡目以降とで前記全差動増幅回路の接続極性が切り換わるように前記極性切換手段を制御する制御手段とを有することを特徴とするアナログ−ディジタル変換回路。 - 前記全差動増幅回路を巡回させる信号をサンプルホールドするサンプルホールド回路を有し、
前記サンプルホールド回路は、同じ電位で充電され、前記全差動増幅回路の異なる位置に接続される複数のコンデンサを有し
また、前記複数のコンデンサの接続位置を切り換えるコンデンサ切換手段を有し、
前記制御手段は、前記複数のコンデンサを前記全差動増幅回路に接続するときに巡回毎にその接続位置が異なるように前記コンデンサ切換手段を制御することを特徴とする請求項1記載のアナログ−ディジタル変換回路。 - アルゴリズミックアナログ−ディジタル変換回路を構成していることを特徴とする請求項1記載のアナログ−ディジタル変換回路。
- アナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路において、
同電位で充電される複数のコンデンサを有し、信号をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路にサンプルホールドされた信号を増幅する全差動増幅回路と、
前記サンプルホールド回路にサンプルホールドされた信号を基準電圧に応じてディジタル値に変換するアナログ−ディジタル変換回路と、
前記全差動増幅回路と前記複数のコンデンサとの接続を切り換える切換回路と、
第1巡目と第2巡目以降とで前記全差動増幅回路の接続極性が切り換わるように前記切換回路を制御する制御手段とを有することを特徴とするアナログ−ディジタル変換回路。 - 前記制御手段は、巡回毎に前記複数のコンデンサの接続位置が異なるように前記切換回路を制御することを特徴とする請求項4に記載のアナログ−ディジタル変換回路。
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