JP4803729B2 - 半導体集積回路 - Google Patents
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Description
図1は、本発明のひとつの実施形態によるチップ上に逐次比較型A/D変換器を含む半導体集積回路の構成を示す図である。
Analog Cir アナログ回路ブロック
12bit A/D_Conv 12ビットの逐次比較型A/D変換器
12bit Local D/A_Conv 12ビットの局部D/A変換器
Comp 電圧比較器
Cntrl コントローラ
CO…C255、CSW0…CSW255 局部D/A変換器の主D/A変換器
RO…R15、RSW00…RSW15 局部D/A変換器の副D/A変換器
T1 第1外部端子
T2 第2外部端子
T3 第3外部端子
T4 第4外部端子
Claims (20)
- 局部D/A変換器を含む逐次比較型A/D変換器を内蔵してなり、
前記局部D/A変換器の主D/A変換器と副D/A変換器とは、それぞれ容量アレー型D/A変換器と抵抗ストリング型D/A変換器とで構成され、
前記主D/A変換器としての前記容量アレー型D/A変換器は、複数の容量と、前記複数の容量の一端に接続された複数の切り換えスイッチとにより構成され、前記複数の容量の他端は共通接続され共通接続の電圧は入力アナログ信号と比較される逐次基準電圧として電圧比較器に入力され、
前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルターを介してアナログ基準電圧が共通に供給可能なように、前記複数の切り換えスイッチの各切り換えスイッチの前記一方の入力端子は半導体集積回路の第1外部端子に共通に接続され、
前記容量アレー型D/A変換器の前記複数の容量には1つの容量が追加され、この1つの追加容量の一端には下記の副D/A変換器からのLSB側逐次基準電圧が供給され、
前記局部D/A変換器の前記副D/A変換器としての前記抵抗ストリング型D/A変換器は、直列接続された複数の抵抗と、前記複数の抵抗の接続ノードに入力端子が接続された複数のスイッチとから構成され、
前記複数のスイッチの出力端子は共通接続されることによって、前記共通接続された複数のスイッチの前記出力端子から副D/A変換器からのLSB側逐次基準電圧が生成され、
前記副D/A変換器としての抵抗ストリング型D/A変換器の複数の抵抗の直列接続の一端には半導体集積回路外部から前記アナログ基準電圧が供給可能なように、前記複数の抵抗の前記直列接続の前記一端は半導体集積回路の第2外部端子に接続されている半導体集積回路。 - 前記半導体集積回路の前記第1外部端子に前記半導体集積回路外部からローパスフィルターを介して前記アナログ基準電圧が供給され、前記半導体集積回路の前記第2外部端子に前記半導体集積回路外部から前記アナログ基準電圧が供給される請求項1に記載の半導体集積回路。
- 局部D/A変換器を含む逐次比較型A/D変換器を内蔵してなり、
前記局部D/A変換器の主D/A変換器と副D/A変換器とは、それぞれ、容量アレー型D/A変換器と抵抗ストリング型D/A変換器とで構成され、
前記主D/A変換器としての前記容量アレー型D/A変換器は、複数の容量と、前記複数の容量の一端に接続された複数の切り換えスイッチとにより構成され、前記複数の容量の他端は共通接続され共通接続の電圧は入力アナログ信号と比較される逐次基準電圧として電圧比較器に入力され、
前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルターを介してアナログ基準電圧が共通に供給可能なように、前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子は半導体集積回路の第1外部端子に共通に接続され、前記容量アレー型D/A変換器では、前記複数の容量に1つの容量が追加され、この1つの追加容量の一端には下記の副D/A変換器からのLSB側逐次基準電圧が供給され、
前記局部D/A変換器の前記副D/A変換器としての前記抵抗ストリング型D/A変換器は、直列接続された複数の抵抗と、前記複数の抵抗の接続ノードに入力端子が接続された複数のスイッチとから構成され、
前記複数のスイッチの出力端子は共通接続されることによって、共通接続された前記複数のスイッチの出力端子から前記副D/A変換器からのLSB側逐次基準電圧が生成され、前記副D/A変換器としての前記抵抗ストリング型D/A変換器の複数の抵抗の直列接続の一端には半導体集積回路外部から前記アナログ基準電圧が供給可能なように、前記複数の抵抗の前記直列接続の前記一端の接続先は前記第1外部端子から半導体集積回路の第2外部端子に切り替え可能とされている半導体集積回路。 - 前記半導体集積回路の前記第1外部端子に前記半導体集積回路外部からローパスフィルターを介して前記アナログ基準電圧が供給され、前記半導体集積回路の前記第2外部端子に前記半導体集積回路外部から前記アナログ基準電圧が供給される請求項3に記載の半導体集積回路。
- 前記副D/A変換器としての前記抵抗ストリング型D/A変換器の前記複数の抵抗の前記直列接続の前記一端は第1のPチャンネルMOSトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第1外部端子に接続され、前記副D/A変換器としての前記抵抗ストリング型D/A変換器の前記複数の抵抗の前記直列接続の前記一端は第2のPチャンネルMOSトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第2外部端子に接続され、前記第1のPチャンネルMOSトランジスタをオフ状態に前記第2のPチャンネルMOSトランジスタをオン状態に制御することにより、前記複数の抵抗の前記直列接続の前記一端の前記接続先を前記第1外部端子から前記第2外部端子に切り替えるものである請求項3に記載の半導体集積回路。
- 前記副D/A変換器としての前記抵抗ストリング型D/A変換器の前記複数の抵抗の前記直列接続の前記一端は第1のPチャンネルMOSトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第1外部端子に接続され、前記副D/A変換器としての前記抵抗ストリング型D/A変換器の前記複数の抵抗の前記直列接続の前記一端は第2のPチャンネルMOSトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第2外部端子に接続され、前記第1のPチャンネルMOSトランジスタをオフ状態に前記第2のPチャンネルMOSトランジスタをオン状態に制御することにより、前記複数の抵抗の前記直列接続の前記一端の前記接続先を前記第1外部端子から前記第2外部端子に切り替えるものである請求項4に記載の半導体集積回路。
- 前記第1のPチャンネルMOSトランジスタをオフ状態に前記第2のPチャンネルMOSトランジスタをオン状態に制御する制御プログラムを内蔵メモリに格納したものである請求項5に記載の半導体集積回路。
- 前記第1のPチャンネルMOSトランジスタをオフ状態に前記第2のPチャンネルMOSトランジスタをオン状態に制御する制御プログラムを内蔵メモリに格納したものである請求項6に記載の半導体集積回路。
- 前記内蔵メモリは不揮発性メモリである請求項7と請求項8とのいずれかに記載の半導体集積回路。
- 前記不揮発性メモリはリードオンリーメモリもしくはフラッシュ不揮発性メモリである請求項9に記載の半導体集積回路。
- 局部D/A変換器を含む逐次比較型A/D変換器を内蔵してなり、
前記局部D/A変換器の主D/A変換器と副D/A変換器とは、それぞれ容量アレー型D/A変換器と電流切り換え型D/A変換器とで構成され、
前記主D/A変換器としての前記容量アレー型D/A変換器は、複数の容量と、前記複数の容量の一端に接続された複数の切り換えスイッチとにより構成され、前記複数の容量の他端は共通接続され共通接続の電圧は入力アナログ信号と比較される逐次基準電圧として電圧比較器に入力され、
前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルターを介してアナログ基準電圧が共通に供給可能なように、前記複数の切り換えスイッチの各切り換えスイッチの前記一方の入力端子は半導体集積回路の第1外部端子に共通に接続され、
前記容量アレー型D/A変換器の前記複数の容量には1つの容量が追加され、この1つの追加容量の一端には下記の副D/A変換器からのLSB側逐次基準電圧が供給され、
前記局部D/A変換器の前記副D/A変換器としての前記電流切り換え型D/A変換器は、所定の比率で重み付けされた複数の定電流源と、この複数の定電流源にそれぞれ接続された複数の差動対トランジスタとから構成され、
前記複数の差動対トランジスタの一方の複数のトランジスタの出力端子は共通接続されることによって、前記共通接続された前記一方の複数のトランジスタの前記出力端子から副D/A変換器からのLSB側逐次基準電圧が生成され、
前記副D/A変換器としての前記電流切り換え型D/A変換器の前記複数の定電流源には半導体集積回路外部から前記アナログ基準電圧が供給可能なように、前記副D/A変換器としての前記電流切り換え型D/A変換器の前記複数の定電流源は半導体集積回路の第2外部端子に接続されている半導体集積回路。 - 前記半導体集積回路の前記第1外部端子に前記半導体集積回路外部からローパスフィルターを介して前記アナログ基準電圧が供給され、前記半導体集積回路の前記第2外部端子に前記半導体集積回路外部から前記アナログ基準電圧が供給される請求項11に記載の半導体集積回路。
- 局部D/A変換器を含む逐次比較型A/D変換器を内蔵してなり、
前記局部D/A変換器の主D/A変換器と副D/A変換器とは、それぞれ容量アレー型D/A変換器と電流切り換え型D/A変換器とで構成され、
前記主D/A変換器としての前記容量アレー型D/A変換器は、複数の容量と、前記複数の容量の一端に接続された複数の切り換えスイッチとにより構成され、前記複数の容量の他端は共通接続され共通接続の電圧は入力アナログ信号と比較される逐次基準電圧として電圧比較器に入力され、
前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子に半導体集積回路外部からローパスフィルターを介してアナログ基準電圧が共通に供給可能なように、前記複数の切り換えスイッチの各切り換えスイッチの一方の入力端子は半導体集積回路の第1外部端子に共通に接続され、
前記容量アレー型D/A変換器では、前記複数の容量に1つの容量が追加され、この1つの追加容量の一端には下記の副D/A変換器からのLSB側逐次基準電圧が供給され、
前記局部D/A変換器の前記副D/A変換器としての前記電流切り換え型D/A変換器は、所定の比率で重み付けされた複数の定電流源と、この複数の定電流源にそれぞれ接続された複数の差動対トランジスタとから構成され、
前記複数の差動対トランジスタの一方の複数のトランジスタの出力端子は共通接続されることによって、前記共通接続された前記一方の複数のトランジスタの前記出力端子から副D/A変換器からのLSB側逐次基準電圧が生成され、
前記副D/A変換器としての前記電流切り換え型D/A変換器の前記複数の定電流源には半導体集積回路外部から前記アナログ基準電圧が供給可能なように、前記副D/A変換器としての前記電流切り換え型D/A変換器の前記複数の定電流源の接続先が前記第1外部端子から半導体集積回路の第2外部端子に切り替え可能とされている半導体集積回路。 - 前記半導体集積回路の前記第1外部端子に前記半導体集積回路外部からローパスフィルターを介して前記アナログ基準電圧が供給され、前記半導体集積回路の前記第2外部端子に前記半導体集積回路外部から前記アナログ基準電圧が供給される請求項13に記載の半導体集積回路。
- 前記副D/A変換器としての前記電流切り換え型D/A変換器の前記複数の定電流源は第1のPチャンネルMOSトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第1外部端子に接続され、前記副D/A変換器としての前記電流切り換え型D/A変換器の前記複数の定電流源は第2のPチャンネルMOSトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第2外部端子に接続され、前記第1のPチャンネルMOSトランジスタをオフ状態に前記第2のPチャンネルMOSトランジスタをオン状態に制御することにより、前記複数の抵抗の前記直列接続の前記一端の前記接続先を前記第1外部端子から前記第2外部端子に切り替えるものである請求項13に記載の半導体集積回路。
- 前記副D/A変換器としての前記電流切り換え型D/A変換器の前記複数の定電流源は第1のPチャンネルMOSトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第1外部端子に接続され、前記副D/A変換器としての前記電流切り換え型D/A変換器の前記複数の定電流源は第2のPチャンネルMOSトランジスタのドレイン・ソース電流経路を介して前記半導体集積回路の前記第2外部端子に接続され、前記第1のPチャンネルMOSトランジスタをオフ状態に前記第2のPチャンネルMOSトランジスタをオン状態に制御することにより、前記複数の抵抗の前記直列接続の前記一端の前記接続先を前記第1外部端子から前記第2外部端子に切り替えるものである請求項14に記載の半導体集積回路。
- 前記第1のPチャンネルMOSトランジスタをオフ状態に前記第2のPチャンネルMOSトランジスタをオン状態に制御する制御プログラムを内蔵メモリに格納したものである請求項15に記載の半導体集積回路。
- 前記第1のPチャンネルMOSトランジスタをオフ状態に前記第2のPチャンネルMOSトランジスタをオン状態に制御する制御プログラムを内蔵メモリに格納したものである請求項16に記載の半導体集積回路。
- 前記内蔵メモリは不揮発性メモリである請求項17と請求項18とのいずれかに記載の半導体集積回路。
- 前記不揮発性メモリはリードオンリーメモリもしくはフラッシュ不揮発性メモリである請求項19に記載の半導体集積回路。
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