JPH09319401A - 並列二重系電子連動装置 - Google Patents
並列二重系電子連動装置Info
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- JPH09319401A JPH09319401A JP8132014A JP13201496A JPH09319401A JP H09319401 A JPH09319401 A JP H09319401A JP 8132014 A JP8132014 A JP 8132014A JP 13201496 A JP13201496 A JP 13201496A JP H09319401 A JPH09319401 A JP H09319401A
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- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】
【課題】 並列二重系電子連動装置における使用系の故
障時に、待機系に切り替える際に、系の切り替え前後で
制御出力の連続性が保たれない場合があった。 【解決手段】 使用系である第１の連動制御系１と待機
系である第２の連動制御系２とを常時動作させ、使用系
はミラーメモリ７ａ，７ｂを介して待機系に制御演算結
果である制御出力のＣＲＣを渡し、待機系はそのＣＲＣ
と自系の制御演算結果である制御出力のＣＲＣとを比較
し、不一致の場合は故障信号を出力することにより、系
切替器３は使用系から待機系への切り替えを禁止して系
切り替えによる制御出力の不連続を防止する。
障時に、待機系に切り替える際に、系の切り替え前後で
制御出力の連続性が保たれない場合があった。 【解決手段】 使用系である第１の連動制御系１と待機
系である第２の連動制御系２とを常時動作させ、使用系
はミラーメモリ７ａ，７ｂを介して待機系に制御演算結
果である制御出力のＣＲＣを渡し、待機系はそのＣＲＣ
と自系の制御演算結果である制御出力のＣＲＣとを比較
し、不一致の場合は故障信号を出力することにより、系
切替器３は使用系から待機系への切り替えを禁止して系
切り替えによる制御出力の不連続を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、連動制御系を二
重系に構成し、使用系の故障時に待機系に切り替え可能
な並列二重系電子連動装置に関する。
重系に構成し、使用系の故障時に待機系に切り替え可能
な並列二重系電子連動装置に関する。
【０００２】
【従来の技術】従来の並列二重系電子連動装置において
は、両系に同様の入力を並列に行い、両系の同期をとる
ことで使用系と待機系との演算結果が同じであるとして
きた。図１５は例えば特開平３−２９２２５７号公報に
示された従来の装置の主要構成を示すブロック図であ
る。図において、１は第１の連動制御系、１ａは第１の
連動制御系１に装着された制御部であり、ＣＰＵを有
し、そのＣＰＵにより連動装置としての機能を果たすプ
ログラムを実行する。１ｂは制御部１ａと制御対象機器
６とを接続するための外部Ｉ／Ｆ、１ｃは制御対象機器
６への制御出力を送信するための制御出力用回線、１ｄ
は制御対象機器６からの情報を受信する表示用回線であ
る。１ｅは第１の連動制御系１と第２の連動制御系２の
それぞれの制御部のプログラム実行周期をとるための周
期タイマである。２は第２の連動制御系であって、第１
の連動制御系１と同様の機能を有する制御部２ａ、外部
Ｉ／Ｆ２ｂ、制御出力用回線２ｃ、表示用回線２ｄ、お
よび周期タイマ２ｅが存在、または接続されている。３
は系切替器で、この系切替器３の状態により、第１の連
動制御系１と第２の連動制御系２のどちらか一方の外部
Ｉ／Ｆのみを機能させ、他の系の出力をカットする。４
ａは系切替器３と制御部１ａとを接続し、系の切替状態
を示す系状態信号、４ｂは第１の連動制御系１の故障状
態を示す系故障信号である。同様に、５ａは系状態信
号、５ｂは第２の連動制御系２の系故障信号である。
は、両系に同様の入力を並列に行い、両系の同期をとる
ことで使用系と待機系との演算結果が同じであるとして
きた。図１５は例えば特開平３−２９２２５７号公報に
示された従来の装置の主要構成を示すブロック図であ
る。図において、１は第１の連動制御系、１ａは第１の
連動制御系１に装着された制御部であり、ＣＰＵを有
し、そのＣＰＵにより連動装置としての機能を果たすプ
ログラムを実行する。１ｂは制御部１ａと制御対象機器
６とを接続するための外部Ｉ／Ｆ、１ｃは制御対象機器
６への制御出力を送信するための制御出力用回線、１ｄ
は制御対象機器６からの情報を受信する表示用回線であ
る。１ｅは第１の連動制御系１と第２の連動制御系２の
それぞれの制御部のプログラム実行周期をとるための周
期タイマである。２は第２の連動制御系であって、第１
の連動制御系１と同様の機能を有する制御部２ａ、外部
Ｉ／Ｆ２ｂ、制御出力用回線２ｃ、表示用回線２ｄ、お
よび周期タイマ２ｅが存在、または接続されている。３
は系切替器で、この系切替器３の状態により、第１の連
動制御系１と第２の連動制御系２のどちらか一方の外部
Ｉ／Ｆのみを機能させ、他の系の出力をカットする。４
ａは系切替器３と制御部１ａとを接続し、系の切替状態
を示す系状態信号、４ｂは第１の連動制御系１の故障状
態を示す系故障信号である。同様に、５ａは系状態信
号、５ｂは第２の連動制御系２の系故障信号である。
【０００３】このような従来の並列二重系電子連動装置
において、第１の連動制御系１を使用系、第２の連動制
御系２を待機系とした場合、制御対象機器６からの情報
は、ＬＡＮを介して伝送され、表示用回線１ｄ，２ｄを
通って両連動制御系１，２に並列に入力され、この情報
を前提として制御部１ａ，２ａは同期してデータ処理を
行い、制御出力用回線１ｃ，２ｃを通って制御対象機器
６に指示情報が送り出される。但し、通常は、待機系で
ある第２の連動制御系２の出力はカットされているの
で、機能するのは第１の連動制御系１の出力である。第
２の連動制御系２は第１の連動制御系１と同様に制御対
象機器６からの情報を受け等価に動作して異常に備えて
いる。
において、第１の連動制御系１を使用系、第２の連動制
御系２を待機系とした場合、制御対象機器６からの情報
は、ＬＡＮを介して伝送され、表示用回線１ｄ，２ｄを
通って両連動制御系１，２に並列に入力され、この情報
を前提として制御部１ａ，２ａは同期してデータ処理を
行い、制御出力用回線１ｃ，２ｃを通って制御対象機器
６に指示情報が送り出される。但し、通常は、待機系で
ある第２の連動制御系２の出力はカットされているの
で、機能するのは第１の連動制御系１の出力である。第
２の連動制御系２は第１の連動制御系１と同様に制御対
象機器６からの情報を受け等価に動作して異常に備えて
いる。
【０００４】第１の連動制御系１と第２の連動制御系２
との処理同期については、使用系が正常に動作している
ときは、その周期を正しいものとして待機系の周期タイ
マ２ｅを使用系のタイマに合わせてセットすることによ
り、両系の同期をとっている。次に、使用系から待機系
への系切替の手順を示す。各連動制御系１，２では、制
御部１ａ，１ｂにて常時異常判断をしており、異常が検
出されると異常を検出した系の系故障信号４ｂ，５ｂを
出力する。系切替器３では、第１の連動制御系１からの
系故障信号４ｂを検出したとき、使用系の制御出力をカ
ットし、第２の連動制御系２すなわち待機系を使用系に
切り替える。これにより、第２の連動制御系２が機能す
るようになる。
との処理同期については、使用系が正常に動作している
ときは、その周期を正しいものとして待機系の周期タイ
マ２ｅを使用系のタイマに合わせてセットすることによ
り、両系の同期をとっている。次に、使用系から待機系
への系切替の手順を示す。各連動制御系１，２では、制
御部１ａ，１ｂにて常時異常判断をしており、異常が検
出されると異常を検出した系の系故障信号４ｂ，５ｂを
出力する。系切替器３では、第１の連動制御系１からの
系故障信号４ｂを検出したとき、使用系の制御出力をカ
ットし、第２の連動制御系２すなわち待機系を使用系に
切り替える。これにより、第２の連動制御系２が機能す
るようになる。
【０００５】
【発明が解決しようとする課題】上記のような従来の並
列二重系電子連動装置では、使用系と待機系とはそれぞ
れ制御対象機器からの入力データを同一情報であるとの
前提で並列に入力して制御演算を行い、その結果を制御
出力しているが、それぞれの制御出力の内容が同一であ
るか否かの確認がなされていないので、双方の制御出力
の内容に違いがある状態で系切り替えが発生し、系の切
り替えの前後で制御出力の連続性が保たれない場合があ
った。制御出力が不連続になると制御対象機器に種々の
支障をきたすといった問題点があった。
列二重系電子連動装置では、使用系と待機系とはそれぞ
れ制御対象機器からの入力データを同一情報であるとの
前提で並列に入力して制御演算を行い、その結果を制御
出力しているが、それぞれの制御出力の内容が同一であ
るか否かの確認がなされていないので、双方の制御出力
の内容に違いがある状態で系切り替えが発生し、系の切
り替えの前後で制御出力の連続性が保たれない場合があ
った。制御出力が不連続になると制御対象機器に種々の
支障をきたすといった問題点があった。
【０００６】この発明は、上述のような課題を解決する
ためになされたもので、その目的は、系切り替え前後で
の制御出力の連続性を保ち、系切り替え時の制御対象機
器の運転への支障を防止できる並列二重系電子連動装置
を得ることである。
ためになされたもので、その目的は、系切り替え前後で
の制御出力の連続性を保ち、系切り替え時の制御対象機
器の運転への支障を防止できる並列二重系電子連動装置
を得ることである。
【０００７】
【課題を解決するための手段】使用系が入力し制御演算
に使用する入力データをミラーメモリを介して上記待機
系に受け渡し、待機系においては受け渡された上記入力
データを用いて制御演算を行う手段、上記使用系および
上記待機系においてそれぞれの出力データのチェック値
を計算する手段、および待機系において、両系の出力デ
ータのチェック値を比較する手段、および上記比較結果
が一致しない場合に待機系の故障として故障情報を出力
する手段を備えている。
に使用する入力データをミラーメモリを介して上記待機
系に受け渡し、待機系においては受け渡された上記入力
データを用いて制御演算を行う手段、上記使用系および
上記待機系においてそれぞれの出力データのチェック値
を計算する手段、および待機系において、両系の出力デ
ータのチェック値を比較する手段、および上記比較結果
が一致しない場合に待機系の故障として故障情報を出力
する手段を備えている。
【０００８】また、チェック値をＣＲＣとして計算する
ものである。
ものである。
【０００９】また、チェック値をチェックサムとして計
算するものである。
算するものである。
【００１０】また、使用系から待機系への入力データの
受け渡し時に、受け渡し周期毎にインクリメントするカ
ウンタ値を付加する手段、および出力データのチェック
値に上記カウンタ値を付加して比較する手段を備えてい
る。
受け渡し時に、受け渡し周期毎にインクリメントするカ
ウンタ値を付加する手段、および出力データのチェック
値に上記カウンタ値を付加して比較する手段を備えてい
る。
【００１１】また、使用系から待機系への出力データの
チェック値の受け渡し時に、入力データのチェック値を
付加する手段、および待機系では、両系の出力データの
チェック値の比較に加えて、両系の入力データのチェッ
ク値の比較を行う手段を備えている。
チェック値の受け渡し時に、入力データのチェック値を
付加する手段、および待機系では、両系の出力データの
チェック値の比較に加えて、両系の入力データのチェッ
ク値の比較を行う手段を備えている。
【００１２】また、使用系から待機系へのデータの受け
渡しにおいて、ミラーメモリ上に待ち行列を設け、上記
使用系でエンキュー（待ち行列への登録）し、上記待機
系でデキュー（待ち行列からの読み出し）するようにし
たものである。
渡しにおいて、ミラーメモリ上に待ち行列を設け、上記
使用系でエンキュー（待ち行列への登録）し、上記待機
系でデキュー（待ち行列からの読み出し）するようにし
たものである。
【００１３】また、使用系から待機系へのデータ受け渡
し時、データ書き込み後に上記使用系から上記待機系へ
の割り込みを発生させ、その割り込み発生を待機系にお
けるデータ読み出しタイミングとするようにしたもので
ある。
し時、データ書き込み後に上記使用系から上記待機系へ
の割り込みを発生させ、その割り込み発生を待機系にお
けるデータ読み出しタイミングとするようにしたもので
ある。
【００１４】また、使用系から待機系へのデータ受け渡
し時、データ書き込み後に上記使用系が書き込みステー
タスの更新を行い、上記待機系においては、一定周期毎
に上記書き込みステータスの監視を行うことにより読み
出しタイミングとするようにしたものである。
し時、データ書き込み後に上記使用系が書き込みステー
タスの更新を行い、上記待機系においては、一定周期毎
に上記書き込みステータスの監視を行うことにより読み
出しタイミングとするようにしたものである。
【００１５】
実施の形態１．図１は、この発明の実施の一形態である
並列二重系電子連動装置を用いて制御を行う場合の主要
構成を示すブロック図である。図において、１〜６は図
１５に示した従来のものと同一または相当部分である。
７ａは第１の連動制御系１を構成するミラーメモリであ
り、７ｂは第２の連動制御系２を構成するミラーメモリ
である。８ａ，８ｂはミラーメモリ７ａ，７ｂを相互に
接続する接続ケーブルである。ミラーメモリ７ａ，７ｂ
は、各々制御部１ａ，２ａから見て通常のＲＡＭと同様
に書き込み、読み出し可能なメモリボードである。制御
部１ａからミラーメモリ７ａに書き込まれたデータは、
同時に接続ケーブル８ａを介してミラーメモリ７ｂの該
当エリアにコピーされ、制御部２ａから読み出すことが
できる。同様に、制御部２ａからミラーメモリ７ｂに書
き込まれたデータは、同時に接続ケーブル８ｂを介して
ミラーメモリ７ａの該当エリアにコピーされ、制御部１
ａから読み出すことができる。ただし、制御部１ａから
のデータがコピーされるミラーメモリ７ｂの該当エリア
と制御部２ａがデータを書き込むミラーメモリ７ｂのエ
リア、および、制御部２ａからのデータがコピーされる
ミラーメモリ７ａの該当エリアと制御部１ａがデータを
書き込むミラーメモリ７ａのエリアとは重なり合わない
に配置しており、第１の連動制御系１と第２の連動制御
系２との間のＩ／Ｆとして使用する。
並列二重系電子連動装置を用いて制御を行う場合の主要
構成を示すブロック図である。図において、１〜６は図
１５に示した従来のものと同一または相当部分である。
７ａは第１の連動制御系１を構成するミラーメモリであ
り、７ｂは第２の連動制御系２を構成するミラーメモリ
である。８ａ，８ｂはミラーメモリ７ａ，７ｂを相互に
接続する接続ケーブルである。ミラーメモリ７ａ，７ｂ
は、各々制御部１ａ，２ａから見て通常のＲＡＭと同様
に書き込み、読み出し可能なメモリボードである。制御
部１ａからミラーメモリ７ａに書き込まれたデータは、
同時に接続ケーブル８ａを介してミラーメモリ７ｂの該
当エリアにコピーされ、制御部２ａから読み出すことが
できる。同様に、制御部２ａからミラーメモリ７ｂに書
き込まれたデータは、同時に接続ケーブル８ｂを介して
ミラーメモリ７ａの該当エリアにコピーされ、制御部１
ａから読み出すことができる。ただし、制御部１ａから
のデータがコピーされるミラーメモリ７ｂの該当エリア
と制御部２ａがデータを書き込むミラーメモリ７ｂのエ
リア、および、制御部２ａからのデータがコピーされる
ミラーメモリ７ａの該当エリアと制御部１ａがデータを
書き込むミラーメモリ７ａのエリアとは重なり合わない
に配置しており、第１の連動制御系１と第２の連動制御
系２との間のＩ／Ｆとして使用する。
【００１６】このように構成された並列二重系電子連動
装置における使用系である第１の連動制御系１の動作に
ついては図２のフローチャート、待機系である第２の連
動制御系の動作については図３のフローチャートを参照
しながら説明する。まず、第１の連動制御系１において
は、イニシャライズ（Ｓ１）後、制御対象機器６から表
示用回線１ｄを介して表示情報を内部ＲＡＭに入力する
（Ｓ２）。入力した情報はミラーメモリ７ａおよびミラ
ーメモリ７ｂに書き込まれ、上記表示情報が第２の連動
制御系２に渡される（Ｓ３）。次に、第１の連動制御系
１では、入力情報に応じて制御演算を行い（Ｓ４）、制
御出力のＣＲＣを算出する（Ｓ５）。ＣＲＣとは、制御
出力データにある生成多項式の最高次の項をかけたもの
を生成多項式で割った時の余りの事である。制御出力デ
ータＰ（Ｘ）、多項式Ｇ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5＋１
とすると、ＣＲＣはＸ16・Ｐ（Ｘ）／Ｇ（Ｘ）の余りで
求められる。制御出力のチェックにはＣＲＣを算出する
のが最も一般的で誤りのあるビットも検出することがで
きるので確実にチェックできる。その制御出力ＣＲＣを
ミラーメモリ７ａ，７ｂに書き込むことにより（Ｓ
６）、使用系の制御出力ＣＲＣが待機系に渡される。最
後に、制御出力を制御出力用回線１ｃを介して制御対象
機器６に対して出力する（Ｓ７）。以降、上記Ｓ２〜Ｓ
７の処理を周期タイマ１ｅによる制御周期で繰り返す。
装置における使用系である第１の連動制御系１の動作に
ついては図２のフローチャート、待機系である第２の連
動制御系の動作については図３のフローチャートを参照
しながら説明する。まず、第１の連動制御系１において
は、イニシャライズ（Ｓ１）後、制御対象機器６から表
示用回線１ｄを介して表示情報を内部ＲＡＭに入力する
（Ｓ２）。入力した情報はミラーメモリ７ａおよびミラ
ーメモリ７ｂに書き込まれ、上記表示情報が第２の連動
制御系２に渡される（Ｓ３）。次に、第１の連動制御系
１では、入力情報に応じて制御演算を行い（Ｓ４）、制
御出力のＣＲＣを算出する（Ｓ５）。ＣＲＣとは、制御
出力データにある生成多項式の最高次の項をかけたもの
を生成多項式で割った時の余りの事である。制御出力デ
ータＰ（Ｘ）、多項式Ｇ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5＋１
とすると、ＣＲＣはＸ16・Ｐ（Ｘ）／Ｇ（Ｘ）の余りで
求められる。制御出力のチェックにはＣＲＣを算出する
のが最も一般的で誤りのあるビットも検出することがで
きるので確実にチェックできる。その制御出力ＣＲＣを
ミラーメモリ７ａ，７ｂに書き込むことにより（Ｓ
６）、使用系の制御出力ＣＲＣが待機系に渡される。最
後に、制御出力を制御出力用回線１ｃを介して制御対象
機器６に対して出力する（Ｓ７）。以降、上記Ｓ２〜Ｓ
７の処理を周期タイマ１ｅによる制御周期で繰り返す。
【００１７】第２の連動制御系２においては、イニシャ
ライズ（Ｔ１）後、ミラーメモリ７ｂから使用系が書き
込んだ入力情報を読みだして内部ＲＡＭに入力する（Ｔ
２）。次に、使用系と同様に、入力情報に応じて制御演
算を行い（Ｔ３）、制御出力ＣＲＣを算出する（Ｔ
４）。そして、ミラーメモリ７ｂから使用系が書き込ん
だ制御出力ＣＲＣを読み出し（Ｔ５）、その値とＴ４で
算出した待機系での制御出力ＣＲＣとを比較する（Ｔ
６）。比較の結果、双方のＣＲＣに不一致を検出した場
合（Ｔ６でＮＧのとき）、待機系に切り替えを行っても
制御出力の連続性が保たれないので、待機系の故障と判
断して、系切替器３に対して系故障信号５ｂを出力する
（Ｔ７）。これにより、待機系のプログラムが停止され
（Ｔ８）、待機系への切り替えによる制御出力の不連続
を防止することができる。上記Ｔ６でＣＲＣの一致が確
認された場合は（Ｔ６でＯＫのとき）、上記Ｔ２〜Ｔ６
の処理を周期タイマ１ｅと同期する周期タイマ２ｅによ
る制御周期で繰り返す。以上のように、使用系に何らか
の異常が発生した場合でも、使用系と待機系との制御出
力が一致しない場合には待機系への切り替えを行わない
ようにしたので、系切り替え時の出力の不連続を防止す
ることができる。
ライズ（Ｔ１）後、ミラーメモリ７ｂから使用系が書き
込んだ入力情報を読みだして内部ＲＡＭに入力する（Ｔ
２）。次に、使用系と同様に、入力情報に応じて制御演
算を行い（Ｔ３）、制御出力ＣＲＣを算出する（Ｔ
４）。そして、ミラーメモリ７ｂから使用系が書き込ん
だ制御出力ＣＲＣを読み出し（Ｔ５）、その値とＴ４で
算出した待機系での制御出力ＣＲＣとを比較する（Ｔ
６）。比較の結果、双方のＣＲＣに不一致を検出した場
合（Ｔ６でＮＧのとき）、待機系に切り替えを行っても
制御出力の連続性が保たれないので、待機系の故障と判
断して、系切替器３に対して系故障信号５ｂを出力する
（Ｔ７）。これにより、待機系のプログラムが停止され
（Ｔ８）、待機系への切り替えによる制御出力の不連続
を防止することができる。上記Ｔ６でＣＲＣの一致が確
認された場合は（Ｔ６でＯＫのとき）、上記Ｔ２〜Ｔ６
の処理を周期タイマ１ｅと同期する周期タイマ２ｅによ
る制御周期で繰り返す。以上のように、使用系に何らか
の異常が発生した場合でも、使用系と待機系との制御出
力が一致しない場合には待機系への切り替えを行わない
ようにしたので、系切り替え時の出力の不連続を防止す
ることができる。
【００１８】実施の形態２．なお、上記実施の形態１に
おいては、使用系の制御出力と待機系の制御出力が一致
すれば系切り替えを行っていたが、使用系と待機系との
ハード特性の違い等によって、使用系からタイマがセッ
トされた後その周期のデータが書き込まれる前に、待機
系がデータを読み込んでしまう場合があり、その場合、
待機系は一周期前のデータを読んでしまうといった問題
があった。本実施の形態２においては、双方の演算周期
のずれを検知し、制御出力が一致しても演算周期がずれ
ている場合には、系切り替えを禁止するようにする。本
実施の形態による使用系の処理の流れを図４のフローチ
ャート、待機系の処理の流れを図５のフローチャートを
参照しながら説明する。使用系では実施の形態１の場合
と同様、イニシャライズの後、制御対象機器６から表示
情報を入力し、ミラーメモリ７ａおよびミラーメモリ７
ｂに書き込むことにより上記表示情報を第２の連動制御
系２に渡す（Ｓ１〜Ｓ３）。同時に、周期カウンタをイ
ンクリメントし、入力カウンタ値としてミラーメモリ７
ａ，７ｂに書き込むことで待機系に渡す（Ｕ１）。続い
て、第１の連動制御系１では、入力情報に応じて制御演
算を行い、制御出力のＣＲＣを算出してミラーメモリ７
ａ，７ｂに書き込むことにより、使用系の制御出力ＣＲ
Ｃを待機系に渡す（Ｓ４〜Ｓ６）。このとき、上記Ｕ１
で待機系に渡したものと同一のカウンタ値を出力カウン
タとしてミラーメモリ７ａ，７ｂに書き込む（Ｕ２）。
最後に、制御出力を制御出力用回線１ｃを介して制御対
象機器６に対して出力する（Ｓ７）。
おいては、使用系の制御出力と待機系の制御出力が一致
すれば系切り替えを行っていたが、使用系と待機系との
ハード特性の違い等によって、使用系からタイマがセッ
トされた後その周期のデータが書き込まれる前に、待機
系がデータを読み込んでしまう場合があり、その場合、
待機系は一周期前のデータを読んでしまうといった問題
があった。本実施の形態２においては、双方の演算周期
のずれを検知し、制御出力が一致しても演算周期がずれ
ている場合には、系切り替えを禁止するようにする。本
実施の形態による使用系の処理の流れを図４のフローチ
ャート、待機系の処理の流れを図５のフローチャートを
参照しながら説明する。使用系では実施の形態１の場合
と同様、イニシャライズの後、制御対象機器６から表示
情報を入力し、ミラーメモリ７ａおよびミラーメモリ７
ｂに書き込むことにより上記表示情報を第２の連動制御
系２に渡す（Ｓ１〜Ｓ３）。同時に、周期カウンタをイ
ンクリメントし、入力カウンタ値としてミラーメモリ７
ａ，７ｂに書き込むことで待機系に渡す（Ｕ１）。続い
て、第１の連動制御系１では、入力情報に応じて制御演
算を行い、制御出力のＣＲＣを算出してミラーメモリ７
ａ，７ｂに書き込むことにより、使用系の制御出力ＣＲ
Ｃを待機系に渡す（Ｓ４〜Ｓ６）。このとき、上記Ｕ１
で待機系に渡したものと同一のカウンタ値を出力カウン
タとしてミラーメモリ７ａ，７ｂに書き込む（Ｕ２）。
最後に、制御出力を制御出力用回線１ｃを介して制御対
象機器６に対して出力する（Ｓ７）。
【００１９】一方、待機系ではイニシャライズの後、ミ
ラーメモリ７ｂから入力情報を読み出す（Ｔ１〜Ｔ
２）。それと同時に、使用系が書き込んだ入力カウンタ
値をミラーメモリ７ｂから読み出す（Ｕ３）。次に、実
施の形態１と同様、入力情報に応じて制御演算を行い、
制御出力ＣＲＣを算出して、ミラーメモリ７ｂから読み
出した使用系の制御出力ＣＲＣとを比較する（Ｔ３〜Ｔ
６）。比較の結果、双方のＣＲＣに不一致を検出した場
合（Ｔ６でＮＧのとき）、系故障信号５ｂを出力して、
待機系のプログラムを停止する（Ｔ７〜Ｔ８）。双方の
ＣＲＣが一致した場合（Ｔ６でＯＫのとき）、使用系が
書き込んだ出力カウンタ値ををミラーメモリ７ｂから読
み出し（Ｕ４）、上記Ｕ３で読み込んだカウンタ値と一
致しなければ（Ｕ５でＮＧのとき）、周期がずれている
と判断し、故障信号を出力してプログラムを停止する
（Ｔ７〜Ｔ８）。ミラーメモリ７ｂから読み出した入力
カウンタと出力カウンタとが一致した場合は（Ｕ５でＯ
Ｋのとき）、上記Ｔ２〜Ｕ５の処理を使用系の周期タイ
マ１ｅと同期した周期タイマ２ｅによる制御周期で繰り
返す。以上により、実行周期のずれによる両系の出力の
不一致も検出することができる。
ラーメモリ７ｂから入力情報を読み出す（Ｔ１〜Ｔ
２）。それと同時に、使用系が書き込んだ入力カウンタ
値をミラーメモリ７ｂから読み出す（Ｕ３）。次に、実
施の形態１と同様、入力情報に応じて制御演算を行い、
制御出力ＣＲＣを算出して、ミラーメモリ７ｂから読み
出した使用系の制御出力ＣＲＣとを比較する（Ｔ３〜Ｔ
６）。比較の結果、双方のＣＲＣに不一致を検出した場
合（Ｔ６でＮＧのとき）、系故障信号５ｂを出力して、
待機系のプログラムを停止する（Ｔ７〜Ｔ８）。双方の
ＣＲＣが一致した場合（Ｔ６でＯＫのとき）、使用系が
書き込んだ出力カウンタ値ををミラーメモリ７ｂから読
み出し（Ｕ４）、上記Ｕ３で読み込んだカウンタ値と一
致しなければ（Ｕ５でＮＧのとき）、周期がずれている
と判断し、故障信号を出力してプログラムを停止する
（Ｔ７〜Ｔ８）。ミラーメモリ７ｂから読み出した入力
カウンタと出力カウンタとが一致した場合は（Ｕ５でＯ
Ｋのとき）、上記Ｔ２〜Ｕ５の処理を使用系の周期タイ
マ１ｅと同期した周期タイマ２ｅによる制御周期で繰り
返す。以上により、実行周期のずれによる両系の出力の
不一致も検出することができる。
【００２０】実施の形態３．なお、上記実施の形態１に
おいては、使用系と待機系との制御出力の一致を確認し
たが、本実施の形態３においては、それに加えて両系の
入力データの一致も確認するようにする。本実施の形態
による使用系の処理の流れを図６のフローチャート、待
機系の処理の流れを図７のフローチャートを参照しなが
ら説明する。使用系では実施の形態１の場合と同様、イ
ニシャライズの後、制御対象機器６から表示情報を入力
し、ミラーメモリ７ａ，７ｂに書き込むことにより上記
表示情報を第２の連動制御系２に渡す（Ｓ１〜Ｓ３）。
そして、入力情報に応じて制御演算を行い、制御出力の
ＣＲＣを算出してミラーメモリ７ａ，７ｂに書き込むこ
とにより、使用系の制御出力ＣＲＣが待機系に渡される
（Ｓ４〜Ｓ６）。続いて、上記の処理で制御対象機器６
から入力した入力情報のＣＲＣを算出し（Ｖ１）、その
値をミラーメモリ７ａ，７ｂに書き込むことで、使用系
の入力情報ＣＲＣを待機系に渡す（Ｖ２）。最後に、制
御出力を制御出力用回線１ｃを介して制御対象機器６に
対して出力する（Ｓ７）。
おいては、使用系と待機系との制御出力の一致を確認し
たが、本実施の形態３においては、それに加えて両系の
入力データの一致も確認するようにする。本実施の形態
による使用系の処理の流れを図６のフローチャート、待
機系の処理の流れを図７のフローチャートを参照しなが
ら説明する。使用系では実施の形態１の場合と同様、イ
ニシャライズの後、制御対象機器６から表示情報を入力
し、ミラーメモリ７ａ，７ｂに書き込むことにより上記
表示情報を第２の連動制御系２に渡す（Ｓ１〜Ｓ３）。
そして、入力情報に応じて制御演算を行い、制御出力の
ＣＲＣを算出してミラーメモリ７ａ，７ｂに書き込むこ
とにより、使用系の制御出力ＣＲＣが待機系に渡される
（Ｓ４〜Ｓ６）。続いて、上記の処理で制御対象機器６
から入力した入力情報のＣＲＣを算出し（Ｖ１）、その
値をミラーメモリ７ａ，７ｂに書き込むことで、使用系
の入力情報ＣＲＣを待機系に渡す（Ｖ２）。最後に、制
御出力を制御出力用回線１ｃを介して制御対象機器６に
対して出力する（Ｓ７）。
【００２１】一方、待機系ではイニシャライズの後、実
施の形態１と同様に、ミラーメモリ７ｂから読み出した
入力情報に応じて制御演算を行い、制御出力ＣＲＣを算
出して、ミラーメモリ７ｂから読み出した使用系の制御
出力ＣＲＣとを比較する（Ｔ１〜Ｔ６）。比較の結果、
双方のＣＲＣに不一致を検出した場合（Ｔ６でＮＧのと
き）、系故障信号５ｂを出力して、待機系のプログラム
を停止する（Ｔ７〜Ｔ８）。双方のＣＲＣが一致した場
合（Ｔ６でＯＫのとき）、上記処理でミラーメモリ７ｂ
から読み出した待機系での入力情報のＣＲＣを算出し
（Ｖ３）、さらに、ミラーメモリ７ｂから使用系が書き
込んだ入力情報のＣＲＣを読み出す（Ｖ４）。そして、
上記Ｖ３の処理で算出した待機系の入力情報ＣＲＣと上
記Ｖ４の処理で読み出した使用系の入力情報のＣＲＣと
を比較して（Ｖ５）、一致しなければ（Ｖ５でＮＧのと
き）故障信号５ｂを出力して待機系のプログラムを停止
する（Ｔ７〜Ｔ８）。双方が一致した場合は（Ｖ５でＯ
Ｋのとき）、上記Ｔ２〜Ｖ５の処理を使用系の周期タイ
マ１ｅと同期した周期タイマ２ｅによる制御周期で繰り
返す。以上により、使用系と待機系の双方の制御出力デ
ータだけでなく、入力データの一致も確認できる。
施の形態１と同様に、ミラーメモリ７ｂから読み出した
入力情報に応じて制御演算を行い、制御出力ＣＲＣを算
出して、ミラーメモリ７ｂから読み出した使用系の制御
出力ＣＲＣとを比較する（Ｔ１〜Ｔ６）。比較の結果、
双方のＣＲＣに不一致を検出した場合（Ｔ６でＮＧのと
き）、系故障信号５ｂを出力して、待機系のプログラム
を停止する（Ｔ７〜Ｔ８）。双方のＣＲＣが一致した場
合（Ｔ６でＯＫのとき）、上記処理でミラーメモリ７ｂ
から読み出した待機系での入力情報のＣＲＣを算出し
（Ｖ３）、さらに、ミラーメモリ７ｂから使用系が書き
込んだ入力情報のＣＲＣを読み出す（Ｖ４）。そして、
上記Ｖ３の処理で算出した待機系の入力情報ＣＲＣと上
記Ｖ４の処理で読み出した使用系の入力情報のＣＲＣと
を比較して（Ｖ５）、一致しなければ（Ｖ５でＮＧのと
き）故障信号５ｂを出力して待機系のプログラムを停止
する（Ｔ７〜Ｔ８）。双方が一致した場合は（Ｖ５でＯ
Ｋのとき）、上記Ｔ２〜Ｖ５の処理を使用系の周期タイ
マ１ｅと同期した周期タイマ２ｅによる制御周期で繰り
返す。以上により、使用系と待機系の双方の制御出力デ
ータだけでなく、入力データの一致も確認できる。
【００２２】実施の形態４．なお、使用系と待機系との
ハード特性の違い等によって、使用系のデータ書き込み
が終了しないうちに待機系が読み出すような事象が生じ
る場合があり、書き込まれたデータと読み込まれるデー
タとが一致しないといった問題があった。本実施の形態
においては、ミラーメモリに待ち行列を構成してデータ
を保護し、ミラーメモリへの書き込みは待ち行列へのエ
ンキュー（登録）、ミラーメモリからの読み出しは待ち
行列からのデキュー（読み出し）とする例を示す。本実
施の形態による使用系の処理の流れを図８のフローチャ
ート、待機系の処理の流れを図９のフローチャートを参
照しながら説明する。使用系ではイニシャライズの後、
制御対象機器６から表示情報を入力し、ミラーメモリ７
ａ，７ｂにエンキューすることにより上記表示情報を第
２の連動制御系２に渡す（Ｓ１〜Ｗ１）。そして、入力
情報に応じて制御演算を行い、制御出力のＣＲＣを算出
してミラーメモリ７ａ，７ｂにエンキューすることによ
り、使用系の制御出力ＣＲＣが待機系に渡される（Ｓ４
〜Ｗ２）。最後に、制御出力を制御出力用回線１ｃを介
して制御対象機器６に対して出力する（Ｓ７）。
ハード特性の違い等によって、使用系のデータ書き込み
が終了しないうちに待機系が読み出すような事象が生じ
る場合があり、書き込まれたデータと読み込まれるデー
タとが一致しないといった問題があった。本実施の形態
においては、ミラーメモリに待ち行列を構成してデータ
を保護し、ミラーメモリへの書き込みは待ち行列へのエ
ンキュー（登録）、ミラーメモリからの読み出しは待ち
行列からのデキュー（読み出し）とする例を示す。本実
施の形態による使用系の処理の流れを図８のフローチャ
ート、待機系の処理の流れを図９のフローチャートを参
照しながら説明する。使用系ではイニシャライズの後、
制御対象機器６から表示情報を入力し、ミラーメモリ７
ａ，７ｂにエンキューすることにより上記表示情報を第
２の連動制御系２に渡す（Ｓ１〜Ｗ１）。そして、入力
情報に応じて制御演算を行い、制御出力のＣＲＣを算出
してミラーメモリ７ａ，７ｂにエンキューすることによ
り、使用系の制御出力ＣＲＣが待機系に渡される（Ｓ４
〜Ｗ２）。最後に、制御出力を制御出力用回線１ｃを介
して制御対象機器６に対して出力する（Ｓ７）。
【００２３】一方、待機系ではイニシャライズ（Ｔ１）
の後、ミラーメモリ７ｂから入力情報をデキューして
（Ｗ３）、その入力情報に応じて制御演算を行い、制御
出力ＣＲＣを算出する（Ｔ３〜Ｔ４）。そして、使用系
の制御出力ＣＲＣをミラーメモリ７ｂからデキューし
（Ｗ４）、上記Ｔ４で算出した待機系の制御出力ＣＲＣ
と比較する（Ｔ６）。比較の結果、双方のＣＲＣに不一
致を検出した場合（Ｔ６でＮＧのとき）、系故障信号５
ｂを出力して、待機系のプログラムを停止する（Ｔ７〜
Ｔ８）。双方のＣＲＣが一致した場合（Ｔ６でＯＫのと
き）、上記Ｗ３〜Ｔ６の処理を使用系の周期タイマ１ｅ
と同期した周期タイマ２ｅによる制御周期で繰り返す。
以上により、使用系からミラーメモリに書き込まれた入
力データと待機系が読み込む入力データとが確実に一致
し、入力データの不一致による出力データの不一致が防
止である。
の後、ミラーメモリ７ｂから入力情報をデキューして
（Ｗ３）、その入力情報に応じて制御演算を行い、制御
出力ＣＲＣを算出する（Ｔ３〜Ｔ４）。そして、使用系
の制御出力ＣＲＣをミラーメモリ７ｂからデキューし
（Ｗ４）、上記Ｔ４で算出した待機系の制御出力ＣＲＣ
と比較する（Ｔ６）。比較の結果、双方のＣＲＣに不一
致を検出した場合（Ｔ６でＮＧのとき）、系故障信号５
ｂを出力して、待機系のプログラムを停止する（Ｔ７〜
Ｔ８）。双方のＣＲＣが一致した場合（Ｔ６でＯＫのと
き）、上記Ｗ３〜Ｔ６の処理を使用系の周期タイマ１ｅ
と同期した周期タイマ２ｅによる制御周期で繰り返す。
以上により、使用系からミラーメモリに書き込まれた入
力データと待機系が読み込む入力データとが確実に一致
し、入力データの不一致による出力データの不一致が防
止である。
【００２４】実施の形態５．なお、前にも述べたように
使用系からデータの書き込み途中で待機系がデータを読
み出してしまうことがあったが、使用系がミラーメモリ
へのデータ書き込み終了時に割り込みを発生するように
し、待機系では割り込み発生時にデータを読み出すこと
で、双方の同期が図れる。図１０は本実施の形態例にお
ける装置のブロック図であり、図１に示したものと構成
は同じであるが、ミラーメモリ７ａ，７ｂは、相互に割
り込み信号を発生する機能を有している。また、９ａは
ミラーメモリ７ａから制御部１ａへの割り込み線、９ｂ
はミラーメモリ７ｂから制御部２ａへの割り込み線であ
る。制御部１ａがミラーメモリ７ａの特定のエリアに書
き込みを行うことで同時にミラーメモリ７ｂの割り込み
発生エリアにアクセスし、その結果ミラーメモリ７ｂか
ら制御部２ａに対し割り込み線９ｂによる割り込みが発
生する。ミラーメモリ７ａから制御部１ａに対する割り
込みの発生も同様の手順で行われる。
使用系からデータの書き込み途中で待機系がデータを読
み出してしまうことがあったが、使用系がミラーメモリ
へのデータ書き込み終了時に割り込みを発生するように
し、待機系では割り込み発生時にデータを読み出すこと
で、双方の同期が図れる。図１０は本実施の形態例にお
ける装置のブロック図であり、図１に示したものと構成
は同じであるが、ミラーメモリ７ａ，７ｂは、相互に割
り込み信号を発生する機能を有している。また、９ａは
ミラーメモリ７ａから制御部１ａへの割り込み線、９ｂ
はミラーメモリ７ｂから制御部２ａへの割り込み線であ
る。制御部１ａがミラーメモリ７ａの特定のエリアに書
き込みを行うことで同時にミラーメモリ７ｂの割り込み
発生エリアにアクセスし、その結果ミラーメモリ７ｂか
ら制御部２ａに対し割り込み線９ｂによる割り込みが発
生する。ミラーメモリ７ａから制御部１ａに対する割り
込みの発生も同様の手順で行われる。
【００２５】本実施の形態による使用系の処理の流れを
図１１のフローチャート、待機系の処理の流れを図１２
のフローチャートに示す。全体の処理の流れは図２に示
したＳ１〜Ｓ７、図３に示したＴ１〜Ｔ８と同様である
が、使用系ではＳ３およびＳ６のミラーメモリ書き込み
処理のそれぞれ直後に、待機系に対して割り込みを発生
し（Ｘ１およびＸ２）、書き込み終了を通知する。ま
た、待機系では、使用系からの割り込みを待ち（Ｘ３，
Ｘ４）、Ｔ２およびＴ５のミラーメモリ読み出しは、使
用系からの書き込み終了を通知する割り込みが発生した
タイミングで行われる。以上により、使用系と待機系と
のデータ授受の同期をとることが可能となる。
図１１のフローチャート、待機系の処理の流れを図１２
のフローチャートに示す。全体の処理の流れは図２に示
したＳ１〜Ｓ７、図３に示したＴ１〜Ｔ８と同様である
が、使用系ではＳ３およびＳ６のミラーメモリ書き込み
処理のそれぞれ直後に、待機系に対して割り込みを発生
し（Ｘ１およびＸ２）、書き込み終了を通知する。ま
た、待機系では、使用系からの割り込みを待ち（Ｘ３，
Ｘ４）、Ｔ２およびＴ５のミラーメモリ読み出しは、使
用系からの書き込み終了を通知する割り込みが発生した
タイミングで行われる。以上により、使用系と待機系と
のデータ授受の同期をとることが可能となる。
【００２６】実施の形態６．なお、使用系からのステー
タスの更新を待機系でポーリングし検知することによっ
ても、使用系と待機系とのデータ授受の同期をとること
ができる。この場合、使用系がミラーメモリ７ａ，７ｂ
上のステータスを更新することで待機系に対して動作の
タイミングを与え、待機系はミラーメモリ７ｂを通して
ステータスの更新を監視して使用系との処理同期を行
う。本実施の形態による使用系の処理の流れを図１３の
フローチャート、待機系の処理の流れを図１４のフロー
チャートに示す。全体の処理の流れは図２に示したＳ１
〜Ｓ７、図３に示したＴ１〜Ｔ８と同様であるが、使用
系ではＳ３およびＳ６のミラーメモリ書き込み処理のそ
れぞれ直後に、ミラーメモリ７ａ，７ｂ上のステータス
を更新する（Ｙ１，Ｙ２）ことで、書き込み終了を通知
する。また、待機系では、ミラーメモリ７ｂ上のステー
タスの更新を待ち（Ｙ３，Ｙ４）、Ｔ２およびＴ５のミ
ラーメモリ読み出しは、使用系からの書き込み終了を通
知するステータスの更新を受け付けたタイミングで行わ
れる。これにより、実施の形態５と同様、使用系と待機
系とのデータ授受の同期が図れる。
タスの更新を待機系でポーリングし検知することによっ
ても、使用系と待機系とのデータ授受の同期をとること
ができる。この場合、使用系がミラーメモリ７ａ，７ｂ
上のステータスを更新することで待機系に対して動作の
タイミングを与え、待機系はミラーメモリ７ｂを通して
ステータスの更新を監視して使用系との処理同期を行
う。本実施の形態による使用系の処理の流れを図１３の
フローチャート、待機系の処理の流れを図１４のフロー
チャートに示す。全体の処理の流れは図２に示したＳ１
〜Ｓ７、図３に示したＴ１〜Ｔ８と同様であるが、使用
系ではＳ３およびＳ６のミラーメモリ書き込み処理のそ
れぞれ直後に、ミラーメモリ７ａ，７ｂ上のステータス
を更新する（Ｙ１，Ｙ２）ことで、書き込み終了を通知
する。また、待機系では、ミラーメモリ７ｂ上のステー
タスの更新を待ち（Ｙ３，Ｙ４）、Ｔ２およびＴ５のミ
ラーメモリ読み出しは、使用系からの書き込み終了を通
知するステータスの更新を受け付けたタイミングで行わ
れる。これにより、実施の形態５と同様、使用系と待機
系とのデータ授受の同期が図れる。
【００２７】実施の形態７．なお、上記実施の形態１〜
６においては出力データの一致を確認するためのチェッ
ク値としてＣＲＣを計算するものとして述べたが、チェ
ックサム値を計算するものとしてもよい。出力データの
チェックにチェックサム値を算出する方法もＣＲＣと同
様に一般的であるが、チェックサムとはチェックする出
力データを単に足し算して得られるものであり、その性
質上、算出式に掛算を含むＣＲＣに比べるとより速い処
理速度で確認が行え、系切り替えの前後での制御出力の
連続性を保つことができる。
６においては出力データの一致を確認するためのチェッ
ク値としてＣＲＣを計算するものとして述べたが、チェ
ックサム値を計算するものとしてもよい。出力データの
チェックにチェックサム値を算出する方法もＣＲＣと同
様に一般的であるが、チェックサムとはチェックする出
力データを単に足し算して得られるものであり、その性
質上、算出式に掛算を含むＣＲＣに比べるとより速い処
理速度で確認が行え、系切り替えの前後での制御出力の
連続性を保つことができる。
【００２８】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。
れているので、以下に示すような効果を奏する。
【００２９】使用系と待機系とを常時動作させ、両系の
制御出力データのチェック値を算出して比較し、一致し
ない場合は系の切り替えを禁止するようにしたので、系
の切り替え前後での制御出力の不連続が防止できる。
制御出力データのチェック値を算出して比較し、一致し
ない場合は系の切り替えを禁止するようにしたので、系
の切り替え前後での制御出力の不連続が防止できる。
【００３０】また、制御出力データのチェックをＣＲＣ
を計算して行うようにしたので、確認が確実に行える。
を計算して行うようにしたので、確認が確実に行える。
【００３１】また、制御出力データのチェックをチェッ
クサムを計算した行うようにしたので、より速く確認が
行える。
クサムを計算した行うようにしたので、より速く確認が
行える。
【００３２】また、使用系から待機系へミラーメモリを
介してデータを渡す際に、カウンタ値を付加し、制御出
力データとともにカウンタ値もチェックするようにした
ので、実行周期のずれによるデータの不一致の検知も可
能となる。
介してデータを渡す際に、カウンタ値を付加し、制御出
力データとともにカウンタ値もチェックするようにした
ので、実行周期のずれによるデータの不一致の検知も可
能となる。
【００３３】また、使用系から待機系へミラーメモリを
介して出力データのチェック値を渡す際に、その出力デ
ータの演算元となった入力データのチェック値を付加
し、出力データとともに入力データもチェックするよう
にしたので、さらに確実に確認可能となる。
介して出力データのチェック値を渡す際に、その出力デ
ータの演算元となった入力データのチェック値を付加
し、出力データとともに入力データもチェックするよう
にしたので、さらに確実に確認可能となる。
【００３４】また、ミラーメモリに待ち行列を構成する
ようにしたので、使用系が書き込んだデータと待機系が
読み出すデータとの不一致が防止できる。
ようにしたので、使用系が書き込んだデータと待機系が
読み出すデータとの不一致が防止できる。
【００３５】また、ミラーメモリの書き込みタイミング
を割り込みにより使用系から待機系へ通知するようにし
たので、両系間のデータ授受の同期が図れる。
を割り込みにより使用系から待機系へ通知するようにし
たので、両系間のデータ授受の同期が図れる。
【００３６】また、ミラーメモリの書き込みタイミング
をステータスの更新により使用系から待機系へ通知する
ようにしたので、両系間のデータ授受の同期が図れる。
をステータスの更新により使用系から待機系へ通知する
ようにしたので、両系間のデータ授受の同期が図れる。
【図１】 この発明の実施の一形態による並列二重系電
子連動装置の主要構成を示すブロック図である。
子連動装置の主要構成を示すブロック図である。
【図２】 この発明の実施の形態１における使用系の処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
【図３】 この発明の実施の形態１における待機系の処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
【図４】 この発明の実施の形態２における使用系の処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
【図５】 この発明の実施の形態２における待機系の処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
【図６】 この発明の実施の形態３における使用系の処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
【図７】 この発明の実施の形態３における待機系の処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
【図８】 この発明の実施の形態４における使用系の処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
【図９】 この発明の実施の形態４における待機系の処
理の流れを示すフローチャートである。
理の流れを示すフローチャートである。
【図１０】 この発明の実施の形態５による並列二重系
電子連動装置の主要構成を示すブロック図である。
電子連動装置の主要構成を示すブロック図である。
【図１１】 この発明の実施の形態５における使用系の
処理の流れを示すフローチャートである。
処理の流れを示すフローチャートである。
【図１２】 この発明の実施の形態５における待機系の
処理の流れを示すフローチャートである。
処理の流れを示すフローチャートである。
【図１３】 この発明の実施の形態６における使用系の
処理の流れを示すフローチャートである。
処理の流れを示すフローチャートである。
【図１４】 この発明の実施の形態６における待機系の
処理の流れを示すフローチャートである。
処理の流れを示すフローチャートである。
【図１５】 従来の並列二重系電子連動装置の主要構成
を示すブロック図である。
を示すブロック図である。
１ 第１の連動制御系、２ 第２の連動制御系、３ 系
切替器、７ａ，７ｂ ミラーメモリ、９ａ，９ｂ 割り
込み線。
切替器、７ａ，７ｂ ミラーメモリ、９ａ，９ｂ 割り
込み線。
Claims (8)
- 【請求項１】 通常の連動制御に使用する使用系と上記
使用系の故障時に備える待機系との二重系により構成
し、上記両系を常時動作させ、使用系の故障時に待機系
への切り替えを行う並列二重系電子連動装置において、 上記使用系が入力し制御演算に使用する入力データをミ
ラーメモリを介して上記待機系に受け渡し、上記待機系
においては受け渡された上記入力データを用いて制御演
算を行う手段、上記使用系および上記待機系においてそ
れぞれの出力データのチェック値を計算する手段、およ
び待機系において、両系の出力データのチェック値を比
較する手段、および上記比較結果が一致しない場合に上
記待機系の故障として故障情報を出力する手段を備え、
上記故障情報出力時には系の切り替えを禁止することを
特徴とする並列二重系電子連動装置。 - 【請求項２】 チェック値をＣＲＣ（＝Cyclic Redunda
ncy Code 巡回冗長符号）として計算することを特徴と
する請求項１記載の並列二重系電子連動装置。 - 【請求項３】 チェック値をチェックサムとして計算す
ることを特徴とする請求項１記載の並列二重系電子連動
装置。 - 【請求項４】 使用系から待機系への入力データの受け
渡し時に、受け渡し周期毎にインクリメントするカウン
タ値を付加する手段、および出力データのチェック値に
上記カウンタ値を付加して比較する手段を備えたことを
特徴とする請求項１ないし３のいずれかに記載の並列二
重系電子連動装置。 - 【請求項５】 使用系から待機系への出力データのチェ
ック値の受け渡し時に、入力データのチェック値を付加
する手段、および待機系では、両系の出力データのチェ
ック値の比較に加えて、両系の入力データのチェック値
の比較を行う手段を備えたことを特徴とする請求項１な
いし４のいずれかに記載の並列二重系電子連動装置。 - 【請求項６】 使用系から待機系へのデータの受け渡し
において、ミラーメモリ上に待ち行列を設け、上記使用
系でエンキュー（待ち行列への登録）し、上記待機系で
デキュー（待ち行列からの読み出し）するようにしたこ
とを特徴とする請求項１ないし５のいずれかに記載の並
列２重系電子連動装置。 - 【請求項７】 使用系から待機系へのデータ受け渡し
時、データ書き込み後に上記使用系から上記待機系への
割り込みを発生させ、その割り込み発生を待機系におけ
るデータ読み出しタイミングとするようにしたことを特
徴とする請求項１ないし５のいずれかに記載の並列二重
系電子連動装置。 - 【請求項８】 使用系から待機系へのデータ受け渡し
時、データ書き込み後に上記使用系が書き込みステータ
スの更新を行い、上記待機系においては、一定周期毎に
上記書き込みステータスの監視を行うことにより読み出
しタイミングとするようにしたことを特徴とする請求項
１ないし５のいずれかに記載の並列二重系電子連動装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13201496A JP3208060B2 (ja) | 1996-05-27 | 1996-05-27 | 並列二重系電子連動装置 |
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