JP2000057175A - 半導体集積回路装置の自動配線方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ２つの機能ブロックの端子どうしを、中間の
機能ブロック内の回路部自体の配線との間に容量を生じ
させないで自動配線できるようにする。 【解決手段】 各機能ブロックのレイアウトデータをデ
ータベースに記憶し、中間の機能ブロックにおける配線
禁止領域を定める矩形データＣのマスクレイアウトレイ
アをデータベースに記憶しておく。ＣＰＵは、データー
ベースから各機能ブロックの配置情報、端子情報、配線
規則をそれぞれ読み出し、２つの機能ブロックの接続す
べき端子Ａ，Ａ’間、Ｂ，Ｂ’間を前記各情報・規則に
従って接続配線することが可能なすべての仮想配線の経
路を生成し、矩形データＣが指定する配線禁止領域の仮
想配線を除外し、除外が行われた残りの仮想配線の経路
から配線距離が最短になる経路を算出し、自動配線を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置において２つの機能ブロックの端子どうしをこれら両
機能ブロックの間の別の機能ブロックを介して自動配線
する方式に関する。本明細書において、「配線」や「接
続」という表現は、物理的な意味での配線や接続を意味
するものではなく、そのような物理的接続を行う前提と
なる「配線の設計のためのデータを取得する」という意
味で用いる。

【０００２】

【従来の技術】近年、機器の小型化、高機能化に伴って
機器に要求される多くの機能を１チップの半導体集積回
路で実現することが求められている。多くの機能を１チ
ップ化した半導体集積回路は、機器の高機能化に伴い高
速動作が求められるとともに、大規模化も進んでいる。
このような背景の中で、半導体集積回路を構成する機能
ブロックどうしの接続配線は、コンピュータ支援設計
（ＣＡＤ）システムを用いて自動的に行われるが、機能
ブロック間の信号伝搬時間と、機能ブロック間の配線領
域によるチップ面積の増加を大きく左右するため、半導
体集積回路を実現する上でひとつの重要な課題となって
いる。

【０００３】図２５は従来の半導体集積回路装置の自動
配線方式の構成を示すブロック図であり、１０１，１０
２，１０３はデータベース、１０４はＣＰＵ（中央処理
装置）、１０５はキーボードやマウスなどの外部入力装
置、１０６はデータバスである。なお、ＣＰＵによる制
御・演算等のためのプログラムを格納しているＲＯＭ
（リードオンリーメモリ）および制御・演算等を補助す
るとともにデータを格納するＲＡＭ（ランダムアクセス
メモリ）は図示を省略している。

【０００４】データベース１０１は機能ブロックの配置
情報を保管するもので、半導体集積回路を構成する各機
能ブロックが半導体集積回路上のどの位置に配置される
かといった情報をもつ。データベース１０２は端子情報
を保管するもので、各機能ブロックが有する各端子の位
置と各端子が他の機能ブロックのどの端子に接続配線さ
れるかといった情報と、接続配線すべき複数の配線の内
どの端子間の配線から接続配線するかといった優先順位
の情報をもつ。データベース１０３は配線規則を保管す
るもので、機能ブロック間を接続配線するためのＸ方向
に用いる配線層とＹ方向に用いる配線層を定義した情報
と、Ｘ方向およびＹ方向の配線層の幅および間隔を定義
した情報と、Ｘ方向の配線層とＹ方向の配線層を接続配
線するヴィアホールの大きさと各配線層とヴィアホール
との配置関係を定義した情報とからなる。本例におい
て、Ｘ方向の配線層は２層配線（２層目配線）で定義
し、Ｙ方向の配線層は３層配線（３層目配線）で定義す
る。

【０００５】ＣＰＵ１０４はデータバス１０６を介し
て、データベース１０１の配置情報と、データベース１
０２の端子情報と、データベース１０３の配線規則を読
み込み、機能ブロックの端子間を自動的に接続配線する
機能を有している。

【０００６】図２６は機能ブロック１２１，１２２，１
２３からなる半導体集積回路の模式図である。機能ブロ
ック１２１は端子Ａと端子Ｂを有し、機能ブロック１２
３は端子Ａ’と端子Ｂ’を有し、自動配線により端子Ａ
と端子Ａ’を接続配線し、端子Ｂと端子Ｂ’を接続配線
することとする。機能ブロック１２１側の端子Ａ，Ｂと
機能ブロック１２３側の端子Ａ’，Ｂ’とは上下関係が
逆になっている。なお、機能ブロック１２１，１２２，
１２３内での配線は一層配線で設計されている。

【０００７】ＣＰＵ１０４の動作は、外部入力装置１０
５からの入力に基づき開始される。ＣＰＵ１０４の機能
について、図２７を参照しながら説明する。図２７はＣ
ＰＵ１０４による処理を表すフローチャートである。外
部入力装置１０５の入力に基づきステップ１１１から順
に処理が開始される。ステップ１１１ではデータベース
１０１から各機能ブロックの配置情報を読み込む。ステ
ップ１１２ではデータベース１０２から端子情報を読み
込む。ステップ１１３ではデータベース１０３から配線
規則を読み込む。

【０００８】ステップ１１４〜１１６は、ステップ１１
１，１１２，１１３により読み込んだ情報・規則から各
端子を接続配線するステップであり、図２８、図２９を
参照しながら説明する。ステップ１１４では、前記ステ
ップ１１３で読み込んだ配線規則に従い、端子Ａと端子
Ａ’とが、また、端子Ｂと端子Ｂ’とが接続配線可能と
なるすべての経路を仮想配線として生成する。図２８は
このステップ１１４での仮想配線の模式図である。機能
ブロック１２１と機能ブロック１２３間において接続す
べき各端子Ａ，Ａ’，Ｂ，Ｂ’から各々Ｘ方向に２層配
線データを仮想的に生成する。次に前記ステップ１１３
で読み込んだデータベース１０３の配線規則に従い、仮
想的に生成した２層配線データと平行する方向に２層配
線データを仮想的に複数生成する。更に２層配線データ
と直交する方向にもデータベース１０３の配線規則に従
い、３層配線データを仮想的に複数生成する。図２８で
は、仮想の２層配線データが機能ブロック１２２の下面
側に横方向の破線で示され、仮想の３層破線データが上
面側に縦方向の実線で示されている。

【０００９】ステップ１１５では、前記ステップ１１４
で生成した仮想配線データから、前記ステップ１１２で
読み込んだ端子情報のうちの接続順位に従って最短距離
で接続配線する経路を算出する。本例では、端子Ａと端
子Ａ’との接続が第１位であり、端子Ｂと端子Ｂ’との
接続が第２位と定義されているものとする。まず前記ス
テップ１１４で仮想的に生成した配線経路より、端子Ａ
と端子Ａ’を最短距離で接続配線する配線経路を任意に
算出し決定する。次に端子Ａと端子Ａ’の接続配線に用
いられた配線経路を除き、端子Ｂと端子Ｂ’を最短距離
で接続配線する配線経路を任意に算出し決定する。

【００１０】ステップ１１６では、前記ステップ１１５
で算出した配線経路に従って、図２９の模式図に示すよ
うに、各々Ｘ方向に沿った２層配線データおよびＹ方向
に沿った３層配線データを生成するとともに、２層配線
と３層配線の交差箇所に前記ステップ１１３で読み込ん
だデータベース１０３の配線規則をもとにヴィアホール
データを生成する。図２９ではヴィアホールを黒点で示
してある。４つの端子Ａ，Ａ’，Ｂ，Ｂ’はともに２層
目に位置している。端子Ａからまず２層配線（破線）と
してＸ方向に経路が延び、ヴィアホールを介して３層配
線（実線）としてＹ方向に経路が延び、さらにヴィアホ
ールを介して２層配線（破線）としてＸ方向に経路が延
びて、端子Ａ’へと接続配線されている。同様に、端子
Ｂからまず２層配線（破線）としてＸ方向に経路が延
び、ヴィアホールを介して３層配線（実線）としてＹ方
向に経路が延び、さらにヴィアホールを介して２層配線
（破線）としてＸ方向に経路が延びて、端子Ｂ’へと接
続配線されている。端子Ｂと端子Ｂ’との配線経路中の
Ｙ方向部分は、端子Ａと端子Ａ’との配線経路中のＸ方
向部分に対して立体的に交差している。端子Ａ，Ａ’の
配線経路中のＹ方向部分をヴィアホールを介して３層配
線としてあるのは、図示しない他の配線とのショートを
回避するためである。

【００１１】この従来の自動配線方式では、図２９に示
すように機能ブロック１２２を間に挟んで配置された機
能ブロック１２１と機能ブロック１２３との接続配線が
機能ブロック１２２上で行われるため、接続配線を最短
距離で行うことができ、配線遅延を抑制できるととも
に、特に接続配線のみの領域を必要とせず面積の増加も
抑制した接続配線が可能となる。

【００１２】

【発明が解決しようとする課題】しかしながら、上記し
た従来の自動配線方式においては、機能ブロック１２１
と機能ブロック１２３とを接続配線する配線はその下層
を通過する機能ブロック１２２内の図示しない配線との
間に容量を生じてしまう。そのため機能ブロック１２１
と機能ブロック１２３とを接続配線する配線が遷移する
際に、その配線の下層にある機能ブロック１２２内の配
線がカップリングによるノイズの影響を受け誤動作を起
こしたり、機能ブロック１２２内の配線の容量が予想以
上に増加し信号遅延による誤動作を起こしたりしてしま
うという問題がある。

【００１３】本発明は上記従来の問題を解決するもの
で、機能ブロック内の回路部自体の配線との間に容量を
生じさせないで自動配線が行えるようにすることを目的
としている。

【００１４】

【課題を解決するための手段】中間に位置する機能ブロ
ック内において、上層を配線が通過するとした場合に信
号遅延や誤動作を起こすおそれのある領域については予
めわかっている。そこで、本発明にかかわる半導体集積
回路装置の自動配線方式においては、前記の配線禁止領
域を指定するための配線禁止情報を用意しておき、その
配線禁止情報を自動配線のフローに組み込むことによ
り、配線禁止領域を除く領域で自動配線を行う。これに
より、離れた機能ブロック端子間の接続配線は、機能ブ
ロック内の回路部自体の配線との間に信号遅延の原因と
なる容量を生じることがなく、また、カップリングによ
るノイズの影響による誤動作を生じることがない。

【００１５】

【発明の実施の形態】本発明にかかわる請求項１の半導
体集積回路装置の自動配線方式は、２つの機能ブロック
の端子どうしをこれら両機能ブロックの間の別の機能ブ
ロックを介して自動配線する方式であって、前記別の機
能ブロックにおける配線禁止領域を定める配線禁止情報
を設定しておき、自動配線中に現れる仮想配線のうち前
記配線禁止情報に基づいて配線禁止領域内の仮想配線を
除外し、残りの仮想配線データに基づいて自動配線を行
うように構成されている。これにより、離れた２つの機
能ブロックの端子どうし間を、機能ブロック内の回路部
自体の配線との間に容量を生じさせることなく自動配線
することができる。

【００１６】本発明にかかわる請求項２の半導体集積回
路装置の自動配線方式は、２つの機能ブロックの端子ど
うしをこれら両機能ブロックの間の別の機能ブロックを
介して自動配線する方式であって、前記別の機能ブロッ
クにおける配線禁止領域を定める矩形データを設定して
おき、自動配線中に現れる仮想配線のうち前記矩形デー
タに基づく配線禁止領域内の仮想配線を除外し、残りの
仮想配線データに基づいて自動配線を行うように構成さ
れている。中間の機能ブロックで上層を配線が通過する
とした場合に信号遅延や誤動作を起こすおそれのある領
域を配線禁止領域として定めるのに、矩形データを設定
しておけばよい。これにより、離れた２つの機能ブロッ
クの端子どうし間を、機能ブロック内の回路部自体の配
線との間に容量を生じさせることなく自動配線する。

【００１７】本発明にかかわる請求項３の半導体集積回
路装置の自動配線方式は、２つの機能ブロックの端子ど
うしをこれら両機能ブロックの間の別の機能ブロックを
介して自動配線する方式であって、前記別の機能ブロッ
クにおける配線禁止領域を定めるセルデータに対応した
セルデータ名を設定しておき、自動配線中に現れる仮想
配線のうち前記セルデータ名に基づく配線禁止領域内の
仮想配線を除外し、残りの仮想配線データに基づいて自
動配線を行うように構成されている。中間の機能ブロッ
クで上層を配線が通過するとした場合に信号遅延や誤動
作を起こすおそれのある領域を配線禁止領域として定め
るのに、その領域のセルデータに対応したセルデータ名
を設定しておけばよい。これにより、離れた２つの機能
ブロックの端子どうし間を、機能ブロック内の回路部自
体の配線との間に容量を生じさせることなく自動配線す
る。

【００１８】本発明にかかわる請求項４の半導体集積回
路装置の自動配線方式は、２つの機能ブロックの端子ど
うしをこれら両機能ブロックの間のＲＯＭまたはＲＡＭ
機能を有するメモリ機能ブロックを介して自動配線する
方式であって、前記メモリ機能ブロックにおけるメモリ
セルアレイ部の領域とこのメモリセルアレイ部内のビッ
ト線の方向とを設定しておき、自動配線中に現れる仮想
配線のうち前記メモリセルアレイ部内での前記ビット線
方向と平行な仮想配線を除外し、残りの仮想配線データ
に基づいて自動配線を行うように構成されている。中間
のメモリ機能ブロックで上層を配線が通過するとした場
合にビット線容量増大によって信号遅延や誤動作を起こ
すおそれのある信号線の領域を配線禁止領域として定め
るのに、メモリセルアレイ部の領域とこのメモリセルア
レイ部内のビット線の方向とを設定しておけばよい。こ
れにより、離れた２つの機能ブロックの端子どうし間
を、機能ブロック内の回路部自体の配線との間に容量を
生じさせることなく自動配線する。

【００１９】本発明にかかわる請求項５の半導体集積回
路装置の自動配線方式は、２つの機能ブロックの端子ど
うしをこれら両機能ブロックの間の別の機能ブロックを
介して自動配線する方式であって、前記別の機能ブロッ
クにおける配線禁止領域を定める信号線データに対応し
た信号線名を設定しておき、自動配線中に現れる仮想配
線のうち前記信号線名に基づく配線禁止領域内の仮想配
線を除外し、残りの仮想配線データに基づいて自動配線
を行うように構成されている。中間の機能ブロックで上
層を配線が通過するとした場合に信号遅延や誤動作を起
こすおそれのある領域を配線禁止領域として定めるの
に、その領域の信号線データに対応した信号線名を設定
しておけばよい。これにより、離れた２つの機能ブロッ
クの端子どうし間を、機能ブロック内の回路部自体の配
線との間に容量を生じさせることなく自動配線する。

【００２０】本発明にかかわる請求項６の半導体集積回
路装置の自動配線方式は、次のような構成となってい
る。２つの機能ブロックの端子どうしをこれら両機能ブ
ロックの間の別の機能ブロックを介して自動配線する方
式であって、各機能ブロックの配置情報を記憶する手段
と、前記２つの機能ブロックの端子位置および接続先の
端子についての端子情報を記憶する手段と、機能ブロッ
ク間を接続配線する配線層とそれとは異なる配線層を接
続配線するヴィアホールの配線規則を記憶する手段と、
前記別の機能ブロックにおける配線禁止領域を定める矩
形データを記憶する手段と、２つの機能ブロックの接続
すべき端子間を前記各情報・規則に従って接続配線する
ことが可能なすべての仮想配線の経路を生成する手段
と、前記の生成された仮想配線の経路から前記矩形デー
タが指定する配線禁止領域の仮想配線を除外する手段
と、前記の除外が行われた残りの仮想配線の経路から配
線距離が最短になる経路を算出する手段とを備えてい
る。中間の機能ブロックで上層を配線が通過するとした
場合に信号遅延や誤動作を起こすおそれのある領域を配
線禁止領域として定めるのに、矩形データを設定してお
けばよい。これにより、離れた２つの機能ブロックの端
子どうし間を、機能ブロック内の回路部自体の配線との
間に容量を生じさせることなく自動配線する。

【００２１】本発明にかかわる請求項７の半導体集積回
路装置の自動配線方式は、次のような構成となってい
る。２つの機能ブロックの端子どうしをこれら両機能ブ
ロックの間の別の機能ブロックを介して自動配線する方
式であって、各機能ブロックの配置情報を記憶する手段
と、前記２つの機能ブロックの端子位置および接続先の
端子についての端子情報を記憶する手段と、機能ブロッ
ク間を接続配線する配線層とそれとは異なる配線層を接
続配線するヴィアホールの配線規則を記憶する手段と、
前記別の機能ブロックにおける配線禁止領域を定めるセ
ルデータを指定するセルデータ名を記憶する手段と、２
つの機能ブロックの接続すべき端子間を前記各情報・規
則に従って接続配線することが可能なすべての仮想配線
の経路を生成する手段と、前記の生成された仮想配線の
経路から前記セルデータ名が指定するセルデータに対応
した配線禁止領域の仮想配線を除外する手段と、前記の
除外が行われた残りの仮想配線の経路から配線距離が最
短になる経路を算出する手段とを備えている。中間の機
能ブロックで上層を配線が通過するとした場合に信号遅
延や誤動作を起こすおそれのある領域を配線禁止領域と
して定めるのに、その領域のセルデータに対応したセル
データ名を設定しておけばよい。これにより、離れた２
つの機能ブロックの端子どうし間を、機能ブロック内の
回路部自体の配線との間に容量を生じさせることなく自
動配線する。

【００２２】本発明にかかわる請求項８の半導体集積回
路装置の自動配線方式は、次のような構成となってい
る。２つの機能ブロックの端子どうしをこれら両機能ブ
ロックの間のＲＯＭまたはＲＡＭ機能を有するメモリ機
能ブロックを介して自動配線する方式であって、各機能
ブロックの配置情報を記憶する手段と、前記２つの機能
ブロックの端子位置および接続先の端子についての端子
情報を記憶する手段と、機能ブロック間を接続配線する
配線層とそれとは異なる配線層を接続配線するヴィアホ
ールの配線規則を記憶する手段と、前記メモリ機能ブロ
ックにおけるメモリセルアレイ部の領域とメモリセルア
レイ部でのビット線方向とを記憶する手段と、２つの機
能ブロックの接続すべき端子間を前記各情報・規則に従
って接続配線することが可能なすべての仮想配線の経路
を生成する手段と、前記の生成された仮想配線の経路か
ら前記メモリセルアレイ部の領域内でビット線方向と平
行な仮想配線を除外する手段と、前記の除外が行われた
残りの仮想配線の経路から配線距離が最短になる経路を
算出する手段とを備えている。中間のメモリ機能ブロッ
クで上層を配線が通過するとした場合にビット線容量増
大によって信号遅延や誤動作を起こすおそれのある信号
線の領域を配線禁止領域として定めるのに、メモリセル
アレイ部の領域とこのメモリセルアレイ部内のビット線
の方向とを設定しておけばよい。これにより、離れた２
つの機能ブロックの端子どうし間を、機能ブロック内の
回路部自体の配線との間に容量を生じさせることなく自
動配線する。

【００２３】本発明にかかわる請求項９の半導体集積回
路装置の自動配線方式は、次のような構成となってい
る。２つの機能ブロックの端子どうしをこれら両機能ブ
ロックの間の別の機能ブロックを介して自動配線する方
式であって、各機能ブロックの配置情報を記憶する手段
と、前記２つの機能ブロックの端子位置および接続先の
端子についての端子情報を記憶する手段と、機能ブロッ
ク間を接続配線する配線層とそれとは異なる配線層を接
続配線するヴィアホールの配線規則を記憶する手段と、
前記別の機能ブロックにおける信号線のうちで配線禁止
領域に対応する信号線の信号線名を記憶する手段と、２
つの機能ブロックの接続すべき端子間を前記各情報・規
則に従って接続配線することが可能なすべての仮想配線
の経路を生成する手段と、前記の生成された仮想配線の
経路から前記信号線名が指定する信号線に対応した配線
禁止領域の仮想配線を除外する手段と、前記の除外が行
われた残りの仮想配線の経路から配線距離が最短になる
経路を算出する手段とを備えている。中間の機能ブロッ
クで上層を配線が通過するとした場合に信号遅延や誤動
作を起こすおそれのある領域を配線禁止領域として定め
るのに、その領域の信号線データに対応した信号線名を
設定しておけばよい。これにより、離れた２つの機能ブ
ロックの端子どうし間を、機能ブロック内の回路部自体
の配線との間に容量を生じさせることなく自動配線す
る。

【００２４】以下、本発明にかかわる半導体集積回路装
置の自動配線方式の具体的な実施の形態を図面に基づい
て詳細に説明する。

【００２５】（実施の形態１）図１は本発明の実施の形
態１の半導体集積回路装置の自動配線方式の構成を示す
ブロック図であり、符号の１１，１２，１０１，１０
２，１０３はデータベース、１０４はＣＰＵ（中央処理
装置）、１０５はキーボードやマウスなどの外部入力装
置、１０６はデータバスである。なお、ＣＰＵによる制
御・演算等のためのプログラムを格納しているＲＯＭ
（リードオンリーメモリ）および制御・演算等を補助す
るとともにデータを格納するＲＡＭ（ランダムアクセス
メモリ）は図示を省略している。前記した従来例の自動
配線方式の場合と同様に、データベース１０１は機能ブ
ロックの配置情報を保管するもので、半導体集積回路を
構成する各機能ブロックが半導体集積回路上のどの位置
に配置されるかといった情報をもつ。データベース１０
２は端子情報を保管するもので、各機能ブロックが有す
る各端子の位置と各端子が他の機能ブロックのどの端子
に接続配線されるかといった情報と、接続配線すべき複
数の配線の内どの端子間の配線から接続配線するかとい
った優先順位の情報をもつ。データベース１０３は配線
規則を保管するもので、機能ブロック間を接続配線する
ためのＸ方向に用いる配線層とＹ方向に用いる配線層を
定義した情報と、Ｘ方向およびＹ方向の配線層の幅およ
び間隔を定義した情報と、Ｘ方向の配線層とＹ方向の配
線層を接続配線するヴィアホールの大きさと各配線層と
ヴィアホールとの配置関係を定義した情報とからなる。
Ｘ方向の配線層は２層目配線で定義し、Ｙ方向の配線層
は３層目配線で定義する。データベース１１は、半導体
集積回路装置を構成する各機能ブロックのレイアウトデ
ータを保管するものである。データベース１２は、後述
する機能ブロック間の接続配線を禁止するマスクレイア
ウトレイア（配線禁止情報）を保管するものである。Ｃ
ＰＵ１０４はデータバス１０６を介して、データベース
１０１の配置情報と、データベース１０２の端子情報
と、データベース１０３の配線規則を読み込み、データ
ベース１１から各機能ブロックのレイアウトデータを読
み込み、データベース１２から矩形データＣのマスクレ
イアウトレイアを読み込み、後述するような配線禁止の
処理を行った上で、機能ブロックの端子間を自動的に接
続配線する機能を有している。

【００２６】図２は本実施の形態１における半導体集積
回路の模式図であり、前記従来例の図２６と同じ機能ブ
ロック１２１，１２２，１２３から構成され、端子およ
び配線定義についても図２６と同一であるが、機能ブロ
ック１２２の内部には機能ブロック間の接続配線が上層
を通過するとした場合に誤動作を起こすおそれのある回
路部を包含するために設けた矩形データＣのマスクレイ
アウトレイアにより配線禁止領域（ハッチング部分）を
新たに設定してある。

【００２７】本実施の形態１におけるＣＰＵ１０４の機
能について図３を参照しながら説明する。図３はＣＰＵ
１０４による処理を表すフローチャートである。前記従
来例の場合と同様に、外部入力装置１０５の入力に基づ
きステップ１１１から順に処理が開始される。ステップ
１１１ではデータベース１０１から各機能ブロックの配
置情報を読み込む。ステップ１１２ではデータベース１
０２から端子情報を読み込む。ステップ１１３ではデー
タベース１０３から配線規則を読み込む。ステップ１１
４では、前記ステップ１１３で読み込んだ配線規則に従
い、端子Ａと端子Ａ’とが、また、端子Ｂと端子Ｂ’と
が接続配線可能となるすべての経路を仮想配線として生
成する（図４参照）。

【００２８】ステップ１４ではデータベース１１より各
機能ブロックのレイアウトデータを読み込む。ステップ
１５ではデータベース１２から矩形データＣのマスクレ
イアウトレイアを読み込む。ステップ１６では前記ステ
ップ１４で読み込んだレイアウトデータと前記ステップ
１５で読み込んだマスクレイアウトレイアにより、半導
体集積回路上での配線禁止領域を定めた矩形データＣの
配置と領域を検出する。図４はステップ１６までの仮想
配線の模式図である。

【００２９】ステップ１７では、前記ステップ１１４で
仮想的に生成した配線経路からステップ１６により検出
した配線禁止領域に対応する矩形データＣが包含する部
分を配線経路から除外する。図５は除外した様子を示す
模式図である。図４においてＸ方向およびＹ方向の仮想
配線のうち矩形データＣで示す配線禁止領域内に表示さ
れている幾つかのＸ方向・Ｙ方向の仮想配線が図５にお
いては消去されている。

【００３０】ステップ１１５では、前記ステップ１１４
で生成した仮想配線データよりステップ１７で除外した
残りの仮想配線データから、前記ステップ１１２で読み
込んだ端子情報のうちの接続順位に従って最短距離で接
続配線する経路を算出する。本例では、端子Ａと端子
Ａ’との接続が第１位であり、端子Ｂと端子Ｂ’との接
続が第２位と定義されているものとする。まず前記の残
りの仮想配線データによる配線経路より、端子Ａと端子
Ａ’を最短距離で接続配線する配線経路を任意に算出し
決定する。次に端子Ａと端子Ａ’の接続配線に用いられ
た配線経路を除き、端子Ｂと端子Ｂ’を最短距離で接続
配線する配線経路を任意に算出し決定する。

【００３１】ステップ１８は前記ステップ１１５の結
果、接続配線経路が算出できたか、できなかったかを判
定するステップであり、できなかった場合は一旦処理を
ストップし、機能ブロック配置を変更するなどの処置を
行った後、再度ＳＴＡＲＴ（ステップ１１１）から処理
を行う必要がある。

【００３２】ステップ１１６では、前記ステップ１１５
で算出した配線経路に従って、図６の模式図に示すよう
に、各々Ｘ方向に沿った２層配線データおよびＹ方向に
沿った３層配線データを生成するとともに、２層配線と
３層配線の交差箇所に前記ステップ１１３で読み込んだ
データベース１０３の配線規則をもとにヴィアホールデ
ータ（黒点参照）を生成する。４つの端子Ａ，Ａ’，
Ｂ，Ｂ’はともに２層目に位置している。端子Ａからま
ず２層配線（破線）としてＸ方向に経路が延び、ヴィア
ホールを介して３層配線（実線）へと続くが、この３層
配線は矩形データＣで示す配線禁止領域（ハッチング部
分）を避けるようにしてＹ方向に経路が延び、さらにヴ
ィアホールを介して２層配線（破線）としてＸ方向に経
路が延びて、端子Ａ’へと接続配線されている。同様
に、端子Ｂからまず２層配線（破線）としてＸ方向に沿
って矩形データＣで示す配線禁止領域を避ける位置まで
経路が延び、ヴィアホールを介して３層配線（実線）と
してＹ方向に経路が延び、さらにヴィアホールを介して
２層配線（破線）としてＸ方向に経路が延びて、端子
Ｂ’へと接続配線されている。端子Ａと端子Ａ’との配
線経路中のＹ方向部分は、端子Ｂと端子Ｂ’との配線経
路中のＸ方向部分に対して立体的に交差している。端子
Ｂ，Ｂ’の配線経路中のＹ方向部分をヴィアホールを介
して３層配線としてあるのは、図示しない他の配線との
ショートを回避するためである。なお、機能ブロック１
２１側の端子Ａ，Ｂと機能ブロック１２３側の端子
Ａ’，Ｂ’とは上下関係が逆になっている。

【００３３】本実施の形態１によれば、機能ブロックの
内部に上層での接続配線を禁止する矩形データを入力
し、その矩形データによる配線禁止情報を自動配線方式
に新たに組み入れることにより、機能ブロックの内部に
おいて上層が配線経路になったとした場合に誤動作、性
能低下を起こすような回路部分を除外した状態で機能ブ
ロックどうしの接続配線が可能になるため、機能ブロッ
クの回路動作を考慮した自動接続配線が可能となる。

【００３４】（実施の形態２）図７は実施の形態２の半
導体集積回路装置の自動配線方式の構成を示すブロック
図であり、前記実施の形態１における図１の構成に対
し、データベース１２の代わりにデータベース２０を追
加した構成となっている。このデータベース２０は、機
能ブロックを構成するセルデータの中で、もしも機能ブ
ロック間の接続配線が上層を通過するとした場合に誤動
作を起こすおそれのある機能ブロック内の回路部に該当
するセルデータについての名称であるセルデータ名を保
管するものである。すなわち、セルデータ名の指定に基
づいて配線禁止領域のセルデータを判断できるようにな
っている。その他の構成は実施の形態１（図１）と同様
であるので、同一部分について同一符号を付すにとど
め、説明を省略する。

【００３５】図８は本実施の形態２における半導体集積
回路の模式図であり、前記実施の形態１の図２と同じ機
能ブロック１２１，１２２，１２３から構成され、端子
および配線の定義については図２と同一である。本実施
の形態２においては、機能ブロック１２２の内部には機
能ブロック間の接続配線が上層を通過するとした場合に
誤動作を起こすおそれのある回路部を包含するために設
けた矩形の配線禁止領域についてのセルデータの名称で
あるセルデータ名Ｄがポイントとなる。

【００３６】本実施の形態２におけるＣＰＵ１０４の機
能について図９を参照しながら説明する。図９はＣＰＵ
１０４による処理を表すフローチャートである。前記実
施の形態１の場合と同様に、外部入力装置１０５の入力
に基づきステップ１１１から順に処理が開始される。ス
テップ１１１でデータベース１０１から各機能ブロック
の配置情報を読み込み、ステップ１１２でデータベース
１０２から端子情報を読み込み、ステップ１１３でデー
タベース１０３から配線規則を読み込む。ステップ１１
４では、前記ステップ１１３で読み込んだ配線規則に従
い、端子Ａと端子Ａ’とが、また、端子Ｂと端子Ｂ’と
が接続配線可能となるすべての経路を仮想配線として生
成する（図１０参照）。

【００３７】ステップ１４ではデータベース１１より各
機能ブロックのレイアウトデータを読み込む。ステップ
２１ではデータベース２０からセルデータ名Ｄを読み込
む。ステップ２２では前記ステップ１４で読み込んだレ
イアウトデータとステップ２１で読み込んだセルデータ
名Ｄに基づいて半導体集積回路上での配線禁止領域のセ
ルデータの配置と領域を検出する。図１０はステップ２
１までの仮想配線の模式図である。

【００３８】ステップ２３では、前記ステップ１１４で
仮想的に生成した配線経路からステップ２２により検出
した配線禁止領域に対応するセルデータ名Ｄが指示する
セルデータに対応する部分を配線経路から除外する。図
１１は除外した様子を示す模式図である。図１０におい
てＸ方向およびＹ方向の仮想配線のうちセルデータ名Ｄ
で示す配線禁止領域内に表示されている幾つかのＸ方向
・Ｙ方向の仮想配線が図１１においては消去されてい
る。

【００３９】ステップ１１５では、前記ステップ１１４
で生成した仮想配線データよりステップ２３で除外した
残りの仮想配線データから、前記ステップ１１２で読み
込んだ端子情報のうちの接続順位に従って最短距離で接
続配線する経路を算出する。本例では、端子Ａと端子
Ａ’との接続が第１位であり、端子Ｂと端子Ｂ’との接
続が第２位と定義されているものとする。まず前記の残
りの仮想配線データによる配線経路より、端子Ａと端子
Ａ’を最短距離で接続配線する配線経路を任意に算出し
決定する。次に端子Ａと端子Ａ’の接続配線に用いられ
た配線経路を除き、端子Ｂと端子Ｂ’を最短距離で接続
配線する配線経路を任意に算出し決定する。

【００４０】ステップ１８では、前記ステップ１１５の
結果、接続配線経路が算出できたか、できなかったかを
判定する。できなかった場合は一旦処理をストップし、
機能ブロック配置を変更するなどの処置を行った後、再
度ＳＴＡＲＴ（ステップ１１１）から処理を行う必要が
ある。

【００４１】ステップ１１６では、前記ステップ１１５
で算出した配線経路に従って、図１２の模式図に示すよ
うに、各々Ｘ方向に沿った２層配線データおよびＹ方向
に沿った３層配線データを生成するとともに、２層配線
と３層配線の交差箇所に前記ステップ１１３で読み込ん
だデータベース１０３の配線規則をもとにヴィアホール
データ（黒点参照）を生成する。４つの端子Ａ，Ａ’，
Ｂ，Ｂ’はともに２層目に位置している。端子Ａからま
ず２層配線（破線）としてＸ方向に経路が延び、ヴィア
ホールを介して３層配線（実線）へと続くが、この３層
配線はセルデータ名Ｄで示した配線禁止領域（ハッチン
グ部分）を避けるようにしてＹ方向に経路が延び、さら
にヴィアホールを介して２層配線（破線）としてＸ方向
に経路が延びて、端子Ａ’へと接続配線されている。同
様に、端子Ｂからまず２層配線（破線）としてＸ方向に
沿って配線禁止領域を避ける位置まで経路が延び、ヴィ
アホールを介して３層配線（実線）としてＹ方向に経路
が延び、さらにヴィアホールを介して２層配線（破線）
としてＸ方向に経路が延びて、端子Ｂ’へと接続配線さ
れている。その他については実施の形態１と同様であ
る。

【００４２】本実施の形態２によれば、機能ブロックの
内部で上層での接続配線を禁止する回路部についてその
セルデータを指定するためのセルデータ名を入力し、そ
のセルデータ名による配線禁止情報を自動配線方式に新
たに組み入れることにより、機能ブロックの内部におい
て上層が配線経路になったとした場合に誤動作、性能低
下を起こすような回路部分を除外した状態で機能ブロッ
クどうしの接続配線が可能になるため、機能ブロックの
回路動作を考慮した自動接続配線が可能となる。

【００４３】（実施の形態３）図１３は実施の形態３の
半導体集積回路装置の自動配線方式の構成を示すブロッ
ク図であり、前記実施の形態１における図１の構成に対
し、データベース１１，１２を除去し、その代わりにデ
ータベース４０を追加した構成となっている。このデー
タベース４０は、機能ブロックのうち特にＲＯＭ、ＲＡ
Ｍといったメモリ機能ブロック情報を保管するもので、
メモリ機能ブロック１２４（図１４参照）の半導体集積
回路装置上での配置と領域の情報と、メモリ機能ブロッ
ク内部のメモリセルアレイ部の配置とビット線方向の情
報をもつものである。その他の構成は実施の形態１（図
１）と同様であるので、同一部分について同一符号を付
すにとどめ、説明を省略する。

【００４４】図１４はメモリ機能ブロック１２４と実施
の形態１の図２と同じ機能ブロック１２１，１２３とか
らなる半導体集積回路の模式図である。ＭＥＭは複数の
メモリセルがマトリクス状に配置されたメモリセルアレ
イ部であり、ビット線ＢＬがメモリセルアレイ部ＭＥＭ
の上層において、図示例の場合はＹ方向に横断してい
る。端子および配線の定義については図２と同一であ
り、説明を省略する。

【００４５】本実施の形態３におけるＣＰＵ１０４の機
能について図１５を参照しながら説明する。図１５はＣ
ＰＵ１０４による処理を表すフローチャートである。前
記実施の形態１の場合と同様に、外部入力装置１０５の
入力に基づきステップ１１１から順に処理が開始され
る。ステップ１１１でデータベース１０１から各機能ブ
ロックの配置情報を読み込み、ステップ１１２でデータ
ベース１０２から端子情報を読み込み、ステップ１１３
でデータベース１０３から配線規則を読み込む。ステッ
プ１１４では、前記ステップ１１３で読み込んだ配線規
則に従い、端子Ａと端子Ａ’とが、また、端子Ｂと端子
Ｂ’とが接続配線可能となるすべての経路を仮想配線と
して生成する（図１６参照）。

【００４６】ステップ４１では、データベース４０より
半導体集積回路装置におけるメモリ機能ブロック１２４
の配置の情報と、メモリ機能ブロック１２４内のメモリ
セルアレイ部ＭＥＭの配置と領域の情報およびビット線
ＢＬの方向を読み込む。ステップ４２では、前記ステッ
プ４１での情報をもとに図１４に示した半導体集積回路
上でのメモリセルアレイ部ＭＥＭの配置と領域およびビ
ット線ＢＬの方向を検出する。図１６はステップ４２ま
での仮想配線の模式図である。

【００４７】ステップ４３では、前記ステップ１１４で
仮想的に生成した配線経路からステップ４２により検出
した半導体集積回路上でのメモリセルアレイ部ＭＥＭの
領域においてビット線ＢＬの方向であるＹ方向と平行す
る配線経路を除外する。図１７は除外した様子を示す模
式図である。図１６においてＸ方向およびＹ方向の仮想
配線のうちメモリセルアレイ部ＭＥＭの領域内でビット
線ＢＬの方向（Ｙ方向）に沿って表示されている幾つか
のＹ方向の仮想配線が図１７においては消去されてい
る。

【００４８】ステップ１１５では、前記ステップ１１４
で生成した仮想配線データよりステップ４３で除外した
残りの仮想配線データから、前記ステップ１１２で読み
込んだ端子情報のうちの接続順位に従って最短距離で接
続配線する経路を算出する。本例では、端子Ａと端子
Ａ’との接続が第１位であり、端子Ｂと端子Ｂ’との接
続が第２位と定義されているものとする。まず前記の残
りの仮想配線データによる配線経路より、端子Ａと端子
Ａ’を最短距離で接続配線する配線経路を任意に算出し
決定する。次に端子Ａと端子Ａ’の接続配線に用いられ
た配線経路を除き、端子Ｂと端子Ｂ’を最短距離で接続
配線する配線経路を任意に算出し決定する。この場合
に、Ｘ方向に沿ってはメモリセルアレイ部ＭＥＭの領域
内を通ることができるが、Ｙ方向に沿ってはメモリセル
アレイ部ＭＥＭの領域内を通ることが禁止されている。

【００４９】ステップ１８では、前記ステップ１１５の
結果、接続配線経路が算出できたか、できなかったかを
判定する。できなかった場合は一旦処理をストップし、
機能ブロック配置を変更するなどの処置を行った後、再
度ＳＴＡＲＴ（ステップ１１１）から処理を行う必要が
ある。

【００５０】ステップ１１６では、前記ステップ１１５
で算出した配線経路に従って、図１８の模式図に示すよ
うに、各々Ｘ方向に沿った２層配線データおよびＹ方向
に沿った３層配線データを生成するとともに、２層配線
と３層配線の交差箇所に前記ステップ１１３で読み込ん
だデータベース１０３の配線規則をもとにヴィアホール
データ（黒点参照）を生成する。４つの端子Ａ，Ａ’，
Ｂ，Ｂ’はともに２層目に位置している。端子Ａからま
ず２層配線（破線）としてメモリセルアレイ部ＭＥＭの
領域内でＸ方向に経路が延び、ヴィアホールを介して３
層配線（実線）へと続くが、この３層配線はＹ方向に延
びるので、メモリセルアレイ部ＭＥＭである配線禁止領
域を避けるようにしてＹ方向に経路が延び、さらにヴィ
アホールを介して２層配線（破線）としてＸ方向に経路
が延びて、端子Ａ’へと接続配線されている。同様に、
端子Ｂからまず２層配線（破線）としてＸ方向に沿って
メモリセルアレイ部ＭＥＭである配線禁止領域を避ける
位置まで経路が延び、ヴィアホールを介して３層配線
（実線）としてＹ方向に経路が延び、このときメモリセ
ルアレイ部ＭＥＭである配線禁止領域を避けるようにし
てＹ方向に経路が延び、さらにヴィアホールを介して２
層配線（破線）としてＸ方向に経路が延びて、端子Ｂ’
へと接続配線されている。なお、端子Ｂと端子Ｂ’とを
結ぶ配線経路中で破線で示すＸ方向の配線部分はメモリ
セルアレイ部ＭＥＭの領域内を通ってもよい。それは、
ビット線ＢＬの方向がＹ方向となっているからである。
その他については実施の形態１と同様である。なお、ビ
ット線の方向がＸ方向となっている場合には、メモリセ
ルアレイ部ＭＥＭの全域が配線禁止領域となる。

【００５１】本実施の形態３によれば、メモリ機能ブロ
ック内のメモリセルアレイ部の配置と、そのメモリセル
アレイ部内のビット線の方向とを配線禁止情報として自
動配線方式に新たに組み入れることにより、機能ブロッ
ク間の接続配線がメモリの機能ブロック内のビット線上
を平行して通過することがない。そのためビット線容量
を増大させることなく自動配線でき、メモリ機能ブロッ
クの回路動作を考慮した自動接続配線が可能となる。

【００５２】（実施の形態４）図１９は実施の形態４の
半導体集積回路装置の自動配線方式の構成を示すブロッ
ク図であり、前記実施の形態１における図１の構成に対
し、レイアウトデータをもつデータベース１１はそのま
まとし、データベース１２を除去し、その代わりにデー
タベース５０を追加した構成となっている。このデータ
ベース５０は、もしも機能ブロック間の接続配線が上層
を通過するとした場合に誤動作を起こすおそれのある機
能ブロック内の信号線に対応した信号線名を保管するも
のである。その他の構成は実施の形態１（図１）と同様
であるので、同一部分について同一符号を付すにとど
め、説明を省略する。

【００５３】図２０は本実施の形態４における半導体集
積回路の模式図であり、前記実施の形態１の図２と同じ
機能ブロック１２１，１２２，１２３から構成されてい
る。信号線名Ｅ，Ｆによって指示されるそれぞれの信号
線は、もしも上層に機能ブロック間の接続配線が通過す
るとした場合に誤動作を起こすおそれのある信号線であ
り、機能ブロック１２２のマスクレイアウトデータ作成
時にマスクレイアウト上に信号線名Ｅ，Ｆをテキストデ
ータとして付加しておく。端子および配線の定義につい
ては図２と同一である。

【００５４】本実施の形態４におけるＣＰＵ１０４の機
能について図２１を参照しながら説明する。図２１はＣ
ＰＵ１０４による処理を表すフローチャートである。前
記実施の形態１の場合と同様に、外部入力装置１０５の
入力に基づきステップ１１１から順に処理が開始され
る。ステップ１１１でデータベース１０１から各機能ブ
ロックの配置情報を読み込み、ステップ１１２でデータ
ベース１０２から端子情報を読み込み、ステップ１１３
でデータベース１０３から配線規則を読み込む。ステッ
プ１１４では、前記ステップ１１３で読み込んだ配線規
則に従い、端子Ａと端子Ａ’とが、また、端子Ｂと端子
Ｂ’とが接続配線可能となるすべての経路を仮想配線と
して生成する（図２２参照）。

【００５５】ステップ１４ではデータベース１１より各
機能ブロックのレイアウトデータを読み込む。ステップ
５１ではデータベース５０より信号線名Ｅ，Ｆを読み込
む。ステップ５２では、前記ステップ１４で読み込んだ
レイアウトデータとステップ５１で読み込んだ信号線名
Ｅ，Ｆに基づいて半導体集積回路上での配線禁止領域の
信号線データの配置と領域を検出する。図２２はステッ
プ５２までの仮想配線の模式図である。信号線名Ｅ，Ｆ
で示す信号線データの領域と破線で示すＸ方向の仮想配
線とが重なっている。

【００５６】ステップ５３では、前記ステップ１１４で
仮想的に生成した配線経路からステップ５２により検出
した配線禁止領域に対応する信号線名Ｅ，Ｆが指示する
信号線データに対応する部分を配線経路から除外する。
図２３は除外した様子を示す模式図である。図２２にお
いてＸ方向およびＹ方向の仮想配線のうち信号線名Ｅ，
Ｆで示す配線禁止領域内に表示されている２つのＸ方向
の仮想配線が図２３においては消去されている。

【００５７】ステップ１１５では、前記ステップ１１４
で生成した仮想配線データよりステップ５３で除外した
残りの仮想配線データから、前記ステップ１１２で読み
込んだ端子情報のうちの接続順位に従って最短距離で接
続配線する経路を算出する。本例では、端子Ａと端子
Ａ’との接続が第１位であり、端子Ｂと端子Ｂ’との接
続が第２位と定義されているものとする。まず前記の残
りの仮想配線データによる配線経路より、端子Ａと端子
Ａ’を最短距離で接続配線する配線経路を任意に算出し
決定する。次に端子Ａと端子Ａ’の接続配線に用いられ
た配線経路を除き、端子Ｂと端子Ｂ’を最短距離で接続
配線する配線経路を任意に算出し決定する。

【００５８】ステップ１８では、前記ステップ１１５の
結果、接続配線経路が算出できたか、できなかったかを
判定する。できなかった場合は一旦処理をストップし、
機能ブロック配置を変更するなどの処置を行った後、再
度ＳＴＡＲＴ（ステップ１１１）から処理を行う必要が
ある。

【００５９】ステップ１１６では、前記ステップ１１５
で算出した配線経路に従って、図２４の模式図に示すよ
うに、各々Ｘ方向に沿った２層配線データおよびＹ方向
に沿った３層配線データを生成するとともに、２層配線
と３層配線の交差箇所に前記ステップ１１３で読み込ん
だデータベース１０３の配線規則をもとにヴィアホール
データ（黒点参照）を生成する。４つの端子Ａ，Ａ’，
Ｂ，Ｂ’はともに２層目に位置している。端子Ａからま
ず２層配線（破線）としてＸ方向に経路が延び、ヴィア
ホールを介して３層配線（実線）へと続くが、この３層
配線は信号線名Ｅ，Ｆで示した配線禁止領域を避けるよ
うにしてＹ方向に経路が延び、さらにヴィアホールを介
して２層配線（破線）としてＸ方向に経路が延びて、端
子Ａ’へと接続配線されている。同様に、端子Ｂからま
ず２層配線（破線）としてＸ方向に沿って配線禁止領域
を避ける位置まで経路が延び、ヴィアホールを介して３
層配線（実線）としてＹ方向に経路が延び、さらにヴィ
アホールを介して２層配線（破線）としてＸ方向に経路
が延びて、端子Ｂ’へと接続配線されている。その他に
ついては実施の形態１と同様である。なお、仮想配線か
ら除去すべき信号線としてはＹ方向に沿った信号線の場
合もあり得るし、Ｘ方向に沿った信号線とＹ方向に沿っ
た信号線の組み合わせの場合もあり得るし、さらにはＸ
方向とＹ方向とに屈折した信号線の場合もあり得る。そ
れぞれの場合に対応することができる。

【００６０】本実施の形態４によれば、機能ブロックの
内部で上層での接続配線を禁止する回路部についてその
信号線データを指定するための信号線名を、機能ブロッ
クのマスクレイアウトデータにテキストデータとして入
力し、その信号線名による配線禁止情報を自動配線方式
に新たに組み入れることにより、機能ブロックの内部に
おいて上層が配線経路となったとした場合に誤動作、性
能低下を起こすような信号線部を除外した状態で機能ブ
ロックどうしの接続配線が可能になるため、機能ブロッ
クの回路動作を考慮した自動接続配線が可能となる。

【００６１】以上、いくつかの実施の形態について説明
してきたが、それぞれの実施の形態の技術は論理的に矛
盾しない限りにおいて他のどの実施の形態ともハイブリ
ッドに組み合わせしてよいものとする。

【００６２】

【発明の効果】半導体集積回路装置の自動配線方式につ
いての請求項１の発明によれば、中間の機能ブロックで
配線が通過するとした場合に信号遅延や誤動作を起こす
おそれのある領域を配線禁止領域として定める配線禁止
情報を設定しておき、自動配線中に現れる仮想配線のう
ち前記配線禁止領域内の仮想配線を除外し、残りの仮想
配線データに基づいて自動配線を行うことにより、離れ
た２つの機能ブロックの端子どうし間を、機能ブロック
内の回路部自体の配線との間に容量を生じさせることな
く自動配線することができる。その結果として、端子間
の接続配線は、機能ブロック内の回路部自体の配線との
間に信号遅延の原因となる容量を生じることを避けるこ
とができ、また、カップリングによるノイズの影響によ
る誤動作を避けることができる。

【００６３】半導体集積回路装置の自動配線方式につい
ての請求項２または請求項６の発明によれば、中間の機
能ブロックで配線が通過するとした場合に信号遅延や誤
動作を起こすおそれのある領域を配線禁止領域として定
めるのに矩形データを設定しておき、自動配線中に現れ
る仮想配線のうち矩形データによって指示される配線禁
止領域内の仮想配線を除外し、残りの仮想配線データに
基づいて自動配線を行うことにより、離れた２つの機能
ブロックの端子どうし間を、機能ブロック内の回路部自
体の配線との間に信号遅延や誤動作の原因となる容量を
生じさせることなく、したがって中間の機能ブロックの
回路動作に配慮した状態で自動配線することができる。

【００６４】請求項３または請求項７の発明によれば、
中間の機能ブロックで配線が通過するとした場合に信号
遅延や誤動作を起こすおそれのある領域を配線禁止領域
として定めるのに、その配線禁止領域のセルデータに対
応したセルデータ名を設定しておき、自動配線中に現れ
る仮想配線のうちセルデータ名に基づく配線禁止領域内
の仮想配線を除外し、残りの仮想配線データに基づいて
自動配線を行うことにより、離れた２つの機能ブロック
の端子どうし間を、機能ブロック内の回路部自体の配線
との間に信号遅延や誤動作の原因となる容量を生じさせ
ることなく、したがって中間の機能ブロックの回路動作
に配慮した状態で自動配線することができる。

【００６５】請求項４または請求項８の発明によれば、
ＲＯＭまたはＲＡＭ機能を有するメモリ機能ブロックで
配線が通過するとした場合に信号遅延や誤動作を起こす
おそれのある領域を配線禁止領域として定めるのに、メ
モリセルアレイ部の領域とこのメモリセルアレイ部内の
ビット線の方向とを設定しておき、自動配線中に現れる
仮想配線のうちメモリセルアレイ部内でのビット線方向
と平行な仮想配線を除外し、残りの仮想配線データに基
づいて自動配線を行うことにより、離れた２つの機能ブ
ロックの端子どうし間を、メモリ機能ブロックでのメモ
リセルアレイ部に対して信号遅延や誤動作を起こすビッ
ト線容量の増大を生じさせることなく、したがって中間
のメモリ機能ブロックの書き込み・読み出し動作に配慮
した状態で自動配線することができる。

【００６６】請求項５または請求項９の発明によれば、
中間の機能ブロックで配線が通過するとした場合に信号
遅延や誤動作を起こすおそれのある領域を配線禁止領域
として定めるのに、信号線データに対応した信号線名を
設定しておき、自動配線中に現れる仮想配線のうち信号
線名に基づく配線禁止領域内の仮想配線を除外し、残り
の仮想配線データに基づいて自動配線を行うことによ
り、離れた２つの機能ブロックの端子どうし間を、機能
ブロック内の回路部自体の配線との間に信号遅延や誤動
作の原因となる容量を生じさせることなく、したがって
中間の機能ブロックの回路動作に配慮した状態で自動配
線することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体集積回
路装置の自動配線方式の構成を示すブロック図

【図２】 実施の形態１における半導体集積回路の模式
図

【図３】 実施の形態１の自動配線方式の動作を示すフ
ローチャート

【図４】 実施の形態１における仮想配線の模式図

【図５】 実施の形態１において配線禁止領域内の仮想
配線を消去した残りの仮想配線の模式図

【図６】 実施の形態１において自動配線が完了した状
態の配線の模式図

【図７】 本発明の実施の形態２における半導体集積回
路装置の自動配線方式の構成を示すブロック図

【図８】 実施の形態２における半導体集積回路の模式
図

【図９】 実施の形態２の自動配線方式の動作を示すフ
ローチャート

【図１０】 実施の形態２における仮想配線の模式図

【図１１】 実施の形態２において配線禁止領域内の仮
想配線を消去した残りの仮想配線の模式図

【図１２】 実施の形態２において自動配線が完了した
状態の配線の模式図

【図１３】 本発明の実施の形態３における半導体集積
回路装置の自動配線方式の構成を示すブロック図

【図１４】 実施の形態３における半導体集積回路の模
式図

【図１５】 実施の形態３の自動配線方式の動作を示す
フローチャート

【図１６】 実施の形態３における仮想配線の模式図

【図１７】 実施の形態３においてメモリセルアレイ部
の領域内でビット線の方向に沿った仮想配線を消去した
残りの仮想配線の模式図

【図１８】 実施の形態３において自動配線が完了した
状態の配線の模式図

【図１９】 本発明の実施の形態４における半導体集積
回路装置の自動配線方式の構成を示すブロック図

【図２０】 実施の形態４における半導体集積回路の模
式図

【図２１】 実施の形態４の自動配線方式の動作を示す
フローチャート

【図２２】 実施の形態４における仮想配線の模式図

【図２３】 実施の形態４において配線禁止領域内の仮
想配線を消去した残りの仮想配線の模式図

【図２４】 実施の形態４において自動配線が完了した
状態の配線の模式図

【図２５】 従来の技術における半導体集積回路装置の
自動配線方式の構成を示すブロック図

【図２６】 従来の技術における半導体集積回路の模式
図

【図２７】 従来の技術の自動配線方式の動作を示すフ
ローチャート

【図２８】 従来の技術における仮想配線の模式図

【図２９】 従来の技術において自動配線が完了した状
態の配線の模式図

【符号の説明】

１１ レイアウトデータのデータベース １２ 除外領域マスクレイアウトレイアのデータベース ２０ 除外領域セルデータ名のデータベース ４０ メモリ機能ブロック情報のデータベース ５０ 除外領域信号線名のデータベース １０１ 配置情報のデータベース １０２ 端子情報のデータベース １０３ 配線規則のデータベース １０４ ＣＰＵ １０５ 外部入力装置 １０６ データバス １２１ 機能ブロック １２２ 機能ブロック １２３ 機能ブロック １２４ メモリ機能ブロック Ａ，Ａ’接続配線すべき端子 Ｂ，Ｂ’接続配線すべき端子 Ｃ 矩形データ Ｄ セルデータ名 Ｅ，Ｆ 信号線名 ＭＥＭ メモリセルアレイ部 ＢＬ ビット線

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ２つの機能ブロックの端子どうしをこれ
   ら両機能ブロックの間の別の機能ブロックを介して自動
   配線する方式であって、前記別の機能ブロックにおける
   配線禁止領域を定める配線禁止情報を設定しておき、自
   動配線中に現れる仮想配線のうち前記配線禁止情報に基
   づいて配線禁止領域内の仮想配線を除外し、残りの仮想
   配線データに基づいて自動配線を行うように構成されて
   いる半導体集積回路装置の自動配線方式。
2. 【請求項２】 ２つの機能ブロックの端子どうしをこれ
   ら両機能ブロックの間の別の機能ブロックを介して自動
   配線する方式であって、前記別の機能ブロックにおける
   配線禁止領域を定める矩形データを設定しておき、自動
   配線中に現れる仮想配線のうち前記矩形データに基づく
   配線禁止領域内の仮想配線を除外し、残りの仮想配線デ
   ータに基づいて自動配線を行うように構成されている半
   導体集積回路装置の自動配線方式。
3. 【請求項３】 ２つの機能ブロックの端子どうしをこれ
   ら両機能ブロックの間の別の機能ブロックを介して自動
   配線する方式であって、前記別の機能ブロックにおける
   配線禁止領域を定めるセルデータに対応したセルデータ
   名を設定しておき、自動配線中に現れる仮想配線のうち
   前記セルデータ名に基づく配線禁止領域内の仮想配線を
   除外し、残りの仮想配線データに基づいて自動配線を行
   うように構成されている半導体集積回路装置の自動配線
   方式。
4. 【請求項４】 ２つの機能ブロックの端子どうしをこれ
   ら両機能ブロックの間のＲＯＭまたはＲＡＭ機能を有す
   るメモリ機能ブロックを介して自動配線する方式であっ
   て、前記メモリ機能ブロックにおけるメモリセルアレイ
   部の領域とこのメモリセルアレイ部内のビット線の方向
   とを設定しておき、自動配線中に現れる仮想配線のうち
   前記メモリセルアレイ部内での前記ビット線方向と平行
   な仮想配線を除外し、残りの仮想配線データに基づいて
   自動配線を行うように構成されている半導体集積回路装
   置の自動配線方式。
5. 【請求項５】 ２つの機能ブロックの端子どうしをこれ
   ら両機能ブロックの間の別の機能ブロックを介して自動
   配線する方式であって、前記別の機能ブロックにおける
   配線禁止領域を定める信号線データに対応した信号線名
   を設定しておき、自動配線中に現れる仮想配線のうち前
   記信号線名に基づく配線禁止領域内の仮想配線を除外
   し、残りの仮想配線データに基づいて自動配線を行うよ
   うに構成されている半導体集積回路装置の自動配線方
   式。
6. 【請求項６】 ２つの機能ブロックの端子どうしをこれ
   ら両機能ブロックの間の別の機能ブロックを介して自動
   配線する方式であって、 各機能ブロックの配置情報を記憶する手段と、 前記２つの機能ブロックの端子位置および接続先の端子
   についての端子情報を記憶する手段と、 機能ブロック間を接続配線する配線層とそれとは異なる
   配線層を接続配線するヴィアホールの配線規則を記憶す
   る手段と、 前記別の機能ブロックにおける配線禁止領域を定める矩
   形データを記憶する手段と、 ２つの機能ブロックの接続すべき端子間を前記各情報・
   規則に従って接続配線することが可能なすべての仮想配
   線の経路を生成する手段と、 前記の生成された仮想配線の経路から前記矩形データが
   指定する配線禁止領域の仮想配線を除外する手段と、 前記の除外が行われた残りの仮想配線の経路から配線距
   離が最短になる経路を算出する手段とを備えている半導
   体集積回路装置の自動配線方式。
7. 【請求項７】 ２つの機能ブロックの端子どうしをこれ
   ら両機能ブロックの間の別の機能ブロックを介して自動
   配線する方式であって、 各機能ブロックの配置情報を記憶する手段と、 前記２つの機能ブロックの端子位置および接続先の端子
   についての端子情報を記憶する手段と、 機能ブロック間を接続配線する配線層とそれとは異なる
   配線層を接続配線するヴィアホールの配線規則を記憶す
   る手段と、 前記別の機能ブロックにおける配線禁止領域を定めるセ
   ルデータを指定するセルデータ名を記憶する手段と、 ２つの機能ブロックの接続すべき端子間を前記各情報・
   規則に従って接続配線することが可能なすべての仮想配
   線の経路を生成する手段と、 前記の生成された仮想配線の経路から前記セルデータ名
   が指定するセルデータに対応した配線禁止領域の仮想配
   線を除外する手段と、 前記の除外が行われた残りの仮想配線の経路から配線距
   離が最短になる経路を算出する手段とを備えている半導
   体集積回路装置の自動配線方式。
8. 【請求項８】 ２つの機能ブロックの端子どうしをこれ
   ら両機能ブロックの間のＲＯＭまたはＲＡＭ機能を有す
   るメモリ機能ブロックを介して自動配線する方式であっ
   て、 各機能ブロックの配置情報を記憶する手段と、 前記２つの機能ブロックの端子位置および接続先の端子
   についての端子情報を記憶する手段と、 機能ブロック間を接続配線する配線層とそれとは異なる
   配線層を接続配線するヴィアホールの配線規則を記憶す
   る手段と、 前記メモリ機能ブロックにおけるメモリセルアレイ部の
   領域とメモリセルアレイ部でのビット線方向とを記憶す
   る手段と、 ２つの機能ブロックの接続すべき端子間を前記各情報・
   規則に従って接続配線することが可能なすべての仮想配
   線の経路を生成する手段と、 前記の生成された仮想配線の経路から前記メモリセルア
   レイ部の領域内でビット線方向と平行な仮想配線を除外
   する手段と、 前記の除外が行われた残りの仮想配線の経路から配線距
   離が最短になる経路を算出する手段とを備えている半導
   体集積回路装置の自動配線方式。
9. 【請求項９】 ２つの機能ブロックの端子どうしをこれ
   ら両機能ブロックの間の別の機能ブロックを介して自動
   配線する方式であって、 各機能ブロックの配置情報を記憶する手段と、 前記２つの機能ブロックの端子位置および接続先の端子
   についての端子情報を記憶する手段と、 機能ブロック間を接続配線する配線層とそれとは異なる
   配線層を接続配線するヴィアホールの配線規則を記憶す
   る手段と、 前記別の機能ブロックにおける信号線のうちで配線禁止
   領域に対応する信号線の信号線名を記憶する手段と、 ２つの機能ブロックの接続すべき端子間を前記各情報・
   規則に従って接続配線することが可能なすべての仮想配
   線の経路を生成する手段と、 前記の生成された仮想配線の経路から前記信号線名が指
   定する信号線に対応した配線禁止領域の仮想配線を除外
   する手段と、 前記の除外が行われた残りの仮想配線の経路から配線距
   離が最短になる経路を算出する手段とを備えている半導
   体集積回路装置の自動配線方式。