JP2943282B2 - 集積回路設計装置 - Google Patents
集積回路設計装置Info
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- JP2943282B2 JP2943282B2 JP2218697A JP21869790A JP2943282B2 JP 2943282 B2 JP2943282 B2 JP 2943282B2 JP 2218697 A JP2218697 A JP 2218697A JP 21869790 A JP21869790 A JP 21869790A JP 2943282 B2 JP2943282 B2 JP 2943282B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路設計装置に利用され、特に、階層
をもつ集積回路のレイアウト設計を自動的に行う集積回
路設計装置に関する。
をもつ集積回路のレイアウト設計を自動的に行う集積回
路設計装置に関する。
本発明は、トップダウン方式により集積回路のレイア
ウト設計を自動的に行う集積回路設計装置において、 下位階層のレイアウト時に、マクロ面積を増大しない
範囲で外部端子として仮に定めた仮端子と等電位に接続
された等電位端子を仮端子とは別の辺上に発生し、上位
階層レイアウト時にチップ面積最適化に従って仮端子ま
たは等電位端子のいずれかを外部端子として選択してマ
クロ間配線を行うようにすることにより、 チップ面積の最適化を確実に行えるようにしたもので
ある。
ウト設計を自動的に行う集積回路設計装置において、 下位階層のレイアウト時に、マクロ面積を増大しない
範囲で外部端子として仮に定めた仮端子と等電位に接続
された等電位端子を仮端子とは別の辺上に発生し、上位
階層レイアウト時にチップ面積最適化に従って仮端子ま
たは等電位端子のいずれかを外部端子として選択してマ
クロ間配線を行うようにすることにより、 チップ面積の最適化を確実に行えるようにしたもので
ある。
従来、集積回路のレイアウトを自動的に行う場合、第
６図に示すように、各要素間の接続は回路図等の論理情
報１をもとにして設計される。集積回路が大規模になる
と、工数の分散、管理の簡易化等の面より、機能別に分
割して回路設計を行うことが多い。このような集積回路
をレイアウトする場合、下位階層と上位階層とを分けて
レイアウト設計を行うが、このとき、インタフェースと
して下位階層の形状と外部端子情報が受け渡される。チ
ップ面積を縮小するためにはこの情報が最適化される必
要がある。
６図に示すように、各要素間の接続は回路図等の論理情
報１をもとにして設計される。集積回路が大規模になる
と、工数の分散、管理の簡易化等の面より、機能別に分
割して回路設計を行うことが多い。このような集積回路
をレイアウトする場合、下位階層と上位階層とを分けて
レイアウト設計を行うが、このとき、インタフェースと
して下位階層の形状と外部端子情報が受け渡される。チ
ップ面積を縮小するためにはこの情報が最適化される必
要がある。
この最適化手法として、第６図に示すように、まず下
位階層マクロの面積見積りをもとにフロアプラン手段11
により上位階層でフロアプランを行い、面積を最小とす
る場合の前記インタフェース情報を下位階層に与え、マ
クロレイアウト手段12により下位階層レイアウト時にで
きるだけそれに従ってレイアウトを行い、その結果を上
位階層へ渡しチップレイアウト手段13によりチップレイ
アウトを行い、レイアウトデータ２を出力するトップレ
イアウトがある。
位階層マクロの面積見積りをもとにフロアプラン手段11
により上位階層でフロアプランを行い、面積を最小とす
る場合の前記インタフェース情報を下位階層に与え、マ
クロレイアウト手段12により下位階層レイアウト時にで
きるだけそれに従ってレイアウトを行い、その結果を上
位階層へ渡しチップレイアウト手段13によりチップレイ
アウトを行い、レイアウトデータ２を出力するトップレ
イアウトがある。
なお、第６図において、フロアプラン手段11、マクロ
レイアウト手段12およびチップレイアウト手段13はプロ
セッサ（CPU）10内に含まれる。
レイアウト手段12およびチップレイアウト手段13はプロ
セッサ（CPU）10内に含まれる。
前述した従来の集積回路設計装置における、階層のあ
る半導体集積回路のトップダウンレイアウト方法は、イ
ンタフェース情報を階層間で受渡し合うことにより最適
化を図っているが、下位階層マクロ面積見積のフロアプ
ランの性能、上位階層と下位階層との実レイアウト設計
の分割等の要因により、最終的にチップ面積を最適化す
ることは難しい。これを図を用いて説明する。
る半導体集積回路のトップダウンレイアウト方法は、イ
ンタフェース情報を階層間で受渡し合うことにより最適
化を図っているが、下位階層マクロ面積見積のフロアプ
ランの性能、上位階層と下位階層との実レイアウト設計
の分割等の要因により、最終的にチップ面積を最適化す
ることは難しい。これを図を用いて説明する。
第７図および第８図は上位階層でフロアプランを行
い、その結果をもとに下位階層マクロレイアウト設計
後、上位階層をレイアウト設計した設計例（１）および
設計例（２）である。下位階層のマクロ（Ａ）21の外部
端子ａとマクロ（Ｂ）の外部端子ｂとは接続しており、
マクロ（Ａ）21の右、マクロ（Ｂ）22の下方向にマクロ
（Ｃ）23がある。この外部端子ａおよびｂの位置はフロ
アプランによって最適化されているとする。このフロア
プランの見積りが実レイアウトにかなり近く、下位階層
マクロのレイアウト設計結果が見積りと余り変わらない
場合は、第７図のように最適となることもある。
い、その結果をもとに下位階層マクロレイアウト設計
後、上位階層をレイアウト設計した設計例（１）および
設計例（２）である。下位階層のマクロ（Ａ）21の外部
端子ａとマクロ（Ｂ）の外部端子ｂとは接続しており、
マクロ（Ａ）21の右、マクロ（Ｂ）22の下方向にマクロ
（Ｃ）23がある。この外部端子ａおよびｂの位置はフロ
アプランによって最適化されているとする。このフロア
プランの見積りが実レイアウトにかなり近く、下位階層
マクロのレイアウト設計結果が見積りと余り変わらない
場合は、第７図のように最適となることもある。
しかし、フロアプランの見積りと実レイアウトとの
差、下位階層マクロの設計結果とフロアプランの見積り
の差等の要因により、各マクロの位置関係事態は変わら
ないが、実際のマクロ配置位置やマクロ間における外部
端子の相対的な位置関係がくずれ、それが予想以上にチ
ップ面積を増大する原因となることが多い。第８図はマ
クロ（Ｃ）23の下側のチャネルが見積時より膨らんだた
め、このマクロ（Ｃ）23が若干上方向に配置され、下位
階層のマクロ（Ａ）21の縦方向がフロアプラン時より大
きくなったため、外部端子ａの位置がずれ、マクロ
（Ａ）21とマクロ（Ｃ）23間のチャネル24の幅が増大し
た例である。
差、下位階層マクロの設計結果とフロアプランの見積り
の差等の要因により、各マクロの位置関係事態は変わら
ないが、実際のマクロ配置位置やマクロ間における外部
端子の相対的な位置関係がくずれ、それが予想以上にチ
ップ面積を増大する原因となることが多い。第８図はマ
クロ（Ｃ）23の下側のチャネルが見積時より膨らんだた
め、このマクロ（Ｃ）23が若干上方向に配置され、下位
階層のマクロ（Ａ）21の縦方向がフロアプラン時より大
きくなったため、外部端子ａの位置がずれ、マクロ
（Ａ）21とマクロ（Ｃ）23間のチャネル24の幅が増大し
た例である。
本発明の目的は、前記の欠点を除去することにより、
チップ面積の最適化を確実に行うことができる集積回路
設計装置を提供することにある。
チップ面積の最適化を確実に行うことができる集積回路
設計装置を提供することにある。
本発明は、上位階層でフロアプランを行うフロアプラ
ン手段と、その結果をもとに下位階層でマクロレイアウ
トを行うマクロレイアウト手段と、その結果をもとにチ
ップレイアウトを行うチップレイアウト手段とを備えた
集積回路設計装置にいて、前記フロアプラン手段は、マ
クロの一辺に外部端子の仮端子を発生する仮端子発生手
段を含み、前記マクロレイアウト手段は、前記仮端子と
は別の辺に前記仮端子と等電位に接続された等電位端子
を発生する等電位端子発生手段を含み、前記チップレイ
アウト手段は、チップ面積最適化に従って前記仮端子ま
たは前記等電位端子のいずれかを選択する外部端子選択
手段とを含むことを特徴とする。
ン手段と、その結果をもとに下位階層でマクロレイアウ
トを行うマクロレイアウト手段と、その結果をもとにチ
ップレイアウトを行うチップレイアウト手段とを備えた
集積回路設計装置にいて、前記フロアプラン手段は、マ
クロの一辺に外部端子の仮端子を発生する仮端子発生手
段を含み、前記マクロレイアウト手段は、前記仮端子と
は別の辺に前記仮端子と等電位に接続された等電位端子
を発生する等電位端子発生手段を含み、前記チップレイ
アウト手段は、チップ面積最適化に従って前記仮端子ま
たは前記等電位端子のいずれかを選択する外部端子選択
手段とを含むことを特徴とする。
フロアプラン手段は、上位階層のフロアプランを行う
際、仮端子発生手段により外部端子としての仮端子をマ
クロの一辺に発生する。マクロレイアウト手段は、等電
位発生手段により、例えば前記仮端子とは等電位に接続
され前記仮端子に近いマクロの別の辺上に等電位端子を
発生する。そして、チップレイアウト手段は、外部端子
選択手段によりチップ面積最適化に従って、外部端子と
して前記仮端子または前記等電位端子のいずれかを選択
して、マクロ間の配線を行う。
際、仮端子発生手段により外部端子としての仮端子をマ
クロの一辺に発生する。マクロレイアウト手段は、等電
位発生手段により、例えば前記仮端子とは等電位に接続
され前記仮端子に近いマクロの別の辺上に等電位端子を
発生する。そして、チップレイアウト手段は、外部端子
選択手段によりチップ面積最適化に従って、外部端子と
して前記仮端子または前記等電位端子のいずれかを選択
して、マクロ間の配線を行う。
従って、チップ面積最適化における外部端子の位置選
択の自由度が増し、確実にチップ面積最適化を行うこと
が可能となる。
択の自由度が増し、確実にチップ面積最適化を行うこと
が可能となる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック構成図であ
る。
る。
本実施例は、上位階層でフロアプランを行うフロアプ
ラン手段11と、その結果をもとに下位階層でマクロレイ
アウトを行うマクロレイアウト手段12と、その結果をも
とにチップレイアウトを行うチップレイアウト手段13と
を備えた集積回路設計装置において、 本発明の特徴とするところの、 フロアプラン手段11は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段11aを含み、マクロレイ
アウト手段12は、前記仮端子とは別の辺に前記仮端子と
等電位に接続された等電位端子を発生する等電位端子発
生手段12aを含み、チップレイアウト手段13は、チップ
面積最適化に従って前記仮端子または前記等電位端子の
いずれかを選択する外部端子選択手段13aとを含んでい
る。
ラン手段11と、その結果をもとに下位階層でマクロレイ
アウトを行うマクロレイアウト手段12と、その結果をも
とにチップレイアウトを行うチップレイアウト手段13と
を備えた集積回路設計装置において、 本発明の特徴とするところの、 フロアプラン手段11は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段11aを含み、マクロレイ
アウト手段12は、前記仮端子とは別の辺に前記仮端子と
等電位に接続された等電位端子を発生する等電位端子発
生手段12aを含み、チップレイアウト手段13は、チップ
面積最適化に従って前記仮端子または前記等電位端子の
いずれかを選択する外部端子選択手段13aとを含んでい
る。
なお、第１図において、１は論理情報および２はレイ
アウトデータであり、記憶装置に格納される。また、フ
ロアプラン手段11、マクロレイアウト手段12、およびチ
ップレイアウト手段13はプロセッサ（CPU）10内に含ま
れる。
アウトデータであり、記憶装置に格納される。また、フ
ロアプラン手段11、マクロレイアウト手段12、およびチ
ップレイアウト手段13はプロセッサ（CPU）10内に含ま
れる。
次に、本実施例の動作について第２図ないし第５図を
参照して説明する。ここで、第２図は本実施例の動作を
示す流れ図、第３図および第４図は配線途中を示す説明
図、ならびに第５図はその結果の設計例を示すブロック
構成図である。
参照して説明する。ここで、第２図は本実施例の動作を
示す流れ図、第３図および第４図は配線途中を示す説明
図、ならびに第５図はその結果の設計例を示すブロック
構成図である。
まず、論理情報１に従って配線処理を行う。このと
き、フロアプラン手段11は、この配線が外部端子に接続
するかどうか判別し（ステップS1）、外部端子発生辺を
決定する（ステップS2）。次に、仮端子発生手段11aに
より、その外部端子としての仮端子101の位置を求める
（ステップS3）。
き、フロアプラン手段11は、この配線が外部端子に接続
するかどうか判別し（ステップS1）、外部端子発生辺を
決定する（ステップS2）。次に、仮端子発生手段11aに
より、その外部端子としての仮端子101の位置を求める
（ステップS3）。
次に、処理マクロレイアウト手段12に移り、等電位端
子発生手段12aにより仮端子101の隣接辺のうち近い方を
求める。第３図の仮端子101はブロック105を含むマクロ
の外枠104の上辺にあるが、これは左右辺のうち右辺に
近いため、この場合、右辺が選択される。次に、この仮
端子101に接続する配線102を求め、前処理で選択した辺
にマッピングする。このマッピングした範囲103内で、
選択辺に対して垂直方向を主軸とする層の外部端子が発
生できる位置を層別に求める。具体的には、外部端子の
層番号が低いものから、選択辺が上下辺の場合は左か
ら、左右辺の場合は下から、既にある外部端子間隔を考
慮しながら発生できる位置を求め、配線102から配線で
きるか試行を行う。こうして求めたのが第４図の等電位
端子106と、仮端子101と等電位端子106をつなぐ配線107
である（ステップS4）。
子発生手段12aにより仮端子101の隣接辺のうち近い方を
求める。第３図の仮端子101はブロック105を含むマクロ
の外枠104の上辺にあるが、これは左右辺のうち右辺に
近いため、この場合、右辺が選択される。次に、この仮
端子101に接続する配線102を求め、前処理で選択した辺
にマッピングする。このマッピングした範囲103内で、
選択辺に対して垂直方向を主軸とする層の外部端子が発
生できる位置を層別に求める。具体的には、外部端子の
層番号が低いものから、選択辺が上下辺の場合は左か
ら、左右辺の場合は下から、既にある外部端子間隔を考
慮しながら発生できる位置を求め、配線102から配線で
きるか試行を行う。こうして求めたのが第４図の等電位
端子106と、仮端子101と等電位端子106をつなぐ配線107
である（ステップS4）。
次に、チップレイアウト手段13は、チップレイアウト
時に、外部端子選択手段13aにより、フロアプランあて
はめ、仮端子101または等電位端子106のいずれかをチッ
プ面積を最適化する観点から選びマクロ間配線を行う
（ステップS5）。
時に、外部端子選択手段13aにより、フロアプランあて
はめ、仮端子101または等電位端子106のいずれかをチッ
プ面積を最適化する観点から選びマクロ間配線を行う
（ステップS5）。
第５図は第８図の下位階層のマクロ（Ａ）21に本発明
を施した設計例である。この場合は、仮端子101の代わ
りに等電位端子106を外部端子ａとして選ぶことによ
り、マクロ（Ａ）21とマクロ（Ｂ）22間に配線108を合
理的に配線でき、チップ面積最適化が達成されている。
を施した設計例である。この場合は、仮端子101の代わ
りに等電位端子106を外部端子ａとして選ぶことによ
り、マクロ（Ａ）21とマクロ（Ｂ）22間に配線108を合
理的に配線でき、チップ面積最適化が達成されている。
なお、本実施例は、仮端子の等電位端子を隣接辺のう
ち該当仮端子の近い辺に等電位端子を１個発生させるだ
けであるが、上位階層レイアウト時にこの端子位置を導
いたフロアプランにあてはめるため、これで充分であ
る。
ち該当仮端子の近い辺に等電位端子を１個発生させるだ
けであるが、上位階層レイアウト時にこの端子位置を導
いたフロアプランにあてはめるため、これで充分であ
る。
以上説明したように、本発明は、階層をもつ集積回路
をトップダウン手法を用いてレイアウト設計を行う場
合、下位階層マクロの外部端子をフロアプラン時に求め
た位置だけではなく、その等電位端子を隣接辺に発生す
ることにより、上位階層レイアウト時にフロアプラン時
の見積りと若干の差があってもチップ面積を最適化する
方を選択でき、確実にチップ面積を最適化できる効果が
ある。また、上位階層のフロアプランをもとに下位階層
マクロの外部端子の等電位端子を発生し、それをもとの
フロアプランにあてはめていくため、再フロアプランの
必要がなく、レイアウト設計工数を削減できる効果もあ
る。
をトップダウン手法を用いてレイアウト設計を行う場
合、下位階層マクロの外部端子をフロアプラン時に求め
た位置だけではなく、その等電位端子を隣接辺に発生す
ることにより、上位階層レイアウト時にフロアプラン時
の見積りと若干の差があってもチップ面積を最適化する
方を選択でき、確実にチップ面積を最適化できる効果が
ある。また、上位階層のフロアプランをもとに下位階層
マクロの外部端子の等電位端子を発生し、それをもとの
フロアプランにあてはめていくため、再フロアプランの
必要がなく、レイアウト設計工数を削減できる効果もあ
る。
第１図は本発明の一実施例を示すブロック構成図。 第２図はその動作を示す流れ図。 第３図はその設計例における途中工程を示す説明図。 第４図はその設計例における途中工程を示す説明図。 第５図はその設計例を示すブロック構成図。 第６図は従来例を示すブロック構成図。 第７図はその設計例（１）を示すブロック構成図。 第８図はその設計例（２）を示すブロック構成図。 １…論理情報、２…レイアウトデータ、10…プロセッサ
（CPU）、11…フロアプラン手段、11a…仮端子発生手
段、12…マクロレイアウト手段、12a…等電位端子発生
手段、13…チップレイアウト手段、13a…外部端子選択
手段、21…マクロ（Ａ）、22…マクロ（Ｂ）、23…マク
ロ（Ｃ）、24……チャネル、101…仮端子、102、107、1
08…配線、103…範囲、104…マクロ外枠、105…ブロッ
ク、106…等電位端子、ａ、ｂ…外部端子、S1〜S5…ス
テップ。
（CPU）、11…フロアプラン手段、11a…仮端子発生手
段、12…マクロレイアウト手段、12a…等電位端子発生
手段、13…チップレイアウト手段、13a…外部端子選択
手段、21…マクロ（Ａ）、22…マクロ（Ｂ）、23…マク
ロ（Ｃ）、24……チャネル、101…仮端子、102、107、1
08…配線、103…範囲、104…マクロ外枠、105…ブロッ
ク、106…等電位端子、ａ、ｂ…外部端子、S1〜S5…ス
テップ。
Claims (2)
- 【請求項１】上位階層でフロアプランを行うフロアプラ
ン手段と、 その結果をもとに下位階層でマクロレイアウトを行うマ
クロレイアウト手段と、 その結果をもとにチップレイアウトを行うチップレイア
ウト手段 とを備えた集積回路設計装置において、 前記フロアプラン手段は、マクロの一辺に外部端子の仮
端子を発生する仮端子発生手段を含み、 前記マクロレイアウト手段は、前記仮端子とは別の辺に
前記仮端子と等電位に接続された等電位端子を発生する
等電位端子発生手段を含み、 前記チップレイアウト手段は、チップ面積最適化に従っ
て前記仮端子または前記等電位端子のいずれかを選択す
る外部端子選択手段とを含む ことを特徴とする集積回路設計装置。 - 【請求項２】前記等電位端子発生手段は、前記等電位端
子を前記仮端子に近いマクロの他の辺上に発生する手段
を含む請求項１記載の集積回路設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218697A JP2943282B2 (ja) | 1990-08-20 | 1990-08-20 | 集積回路設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218697A JP2943282B2 (ja) | 1990-08-20 | 1990-08-20 | 集積回路設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04101276A JPH04101276A (ja) | 1992-04-02 |
| JP2943282B2 true JP2943282B2 (ja) | 1999-08-30 |
Family
ID=16724001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218697A Expired - Lifetime JP2943282B2 (ja) | 1990-08-20 | 1990-08-20 | 集積回路設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943282B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008051926A (ja) * | 2006-08-23 | 2008-03-06 | Mitsubishi Pencil Co Ltd | 電気泳動表示装置 |
| JP5003148B2 (ja) * | 2006-12-27 | 2012-08-15 | 凸版印刷株式会社 | 封止フィルム及び表示装置 |
-
1990
- 1990-08-20 JP JP2218697A patent/JP2943282B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04101276A (ja) | 1992-04-02 |
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