JP2000047766A - パラレルデ―タ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 - Google Patents
パラレルデ―タ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置Info
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Abstract
(57)【要約】
【課題】 中距離のパラレルバスを使用するパラレルバ
スシステムにおける高速動作および信頼性を安価に向上
させることを可能にしたパラレルデータ伝送方法および
装置、パラレルバスシステムにおける衝突防止方法およ
び装置を提供する。 【解決手段】 ＣＰＵベース１０に接続されるパラレル
バス（システムバス）３０にマルチドロップバス４０−
１〜４０−Ｎを介して複数の増設ベース２０−１〜２０
−Ｎ（増設ベース＃１〜＃Ｎ）を接続するとともに、各
増設ベース２０−１〜２０−Ｎ内のパラレルバス３０上
に双方向バッファ２３−１〜２３−（Ｎ−１）を設け、
この双方向バッファ２３−１〜２３−（Ｎ−１）により
パラレルバス３０上におけるデータの多重反射を抑制
し、これにより中距離のパラレルバス３０を使用する場
合のパラレルバス３０の高速動作および信頼性を向上さ
せる。
スシステムにおける高速動作および信頼性を安価に向上
させることを可能にしたパラレルデータ伝送方法および
装置、パラレルバスシステムにおける衝突防止方法およ
び装置を提供する。 【解決手段】 ＣＰＵベース１０に接続されるパラレル
バス（システムバス）３０にマルチドロップバス４０−
１〜４０−Ｎを介して複数の増設ベース２０−１〜２０
−Ｎ（増設ベース＃１〜＃Ｎ）を接続するとともに、各
増設ベース２０−１〜２０−Ｎ内のパラレルバス３０上
に双方向バッファ２３−１〜２３−（Ｎ−１）を設け、
この双方向バッファ２３−１〜２３−（Ｎ−１）により
パラレルバス３０上におけるデータの多重反射を抑制
し、これにより中距離のパラレルバス３０を使用する場
合のパラレルバス３０の高速動作および信頼性を向上さ
せる。
Description
【０００１】
【発明の属する技術分野】この発明は、パラレルデータ
伝送方法および装置、パラレルバスシステムにおける衝
突防止方法および装置に関し、詳しくは、メインベース
に接続されるパラレルバスに複数の増設ベースを接続す
るととも、該増設ベース内のパラレルバス上に双方向バ
ッファを設け、該双方向バッファによりパラレルバス上
におけるデータの多重反射を防止したパラレルデータ伝
送方法および装置、パラレルバスシステムにおける衝突
防止方法および装置に関する。
伝送方法および装置、パラレルバスシステムにおける衝
突防止方法および装置に関し、詳しくは、メインベース
に接続されるパラレルバスに複数の増設ベースを接続す
るととも、該増設ベース内のパラレルバス上に双方向バ
ッファを設け、該双方向バッファによりパラレルバス上
におけるデータの多重反射を防止したパラレルデータ伝
送方法および装置、パラレルバスシステムにおける衝突
防止方法および装置に関する。
【０００２】
【従来の技術】従来、プログラマブルロジックコントロ
ーラ等においては、メインベースを構成するＣＰＵベー
スに対してパラレルバスを介して増設ベースを構成する
複数の増設ベースを増設可能に接続することにより拡張
性の高いシステムを構成する手法が知られている。
ーラ等においては、メインベースを構成するＣＰＵベー
スに対してパラレルバスを介して増設ベースを構成する
複数の増設ベースを増設可能に接続することにより拡張
性の高いシステムを構成する手法が知られている。
【０００３】図７は、従来のＣＰＵベースに対して複数
の増設ベースをパラレルバスを介して増設可能に接続す
ることにより構成したプログラマブルロジックコントロ
ーラシステムの一例を示すシステム構成図である。
の増設ベースをパラレルバスを介して増設可能に接続す
ることにより構成したプログラマブルロジックコントロ
ーラシステムの一例を示すシステム構成図である。
【０００４】図７において、このプログラマブルロジッ
クコントローラシステムは、ＣＰＵベース１０に接続さ
れるパラレルバス（システムバス）３０にマルチドロッ
プバス４０−１、４０−２、…、４０−Ｎを介して複数
の増設ベース２０−１、２０−２、…、２０−Ｎ（増設
ベース＃１〜＃Ｎ）を接続して構成される。
クコントローラシステムは、ＣＰＵベース１０に接続さ
れるパラレルバス（システムバス）３０にマルチドロッ
プバス４０−１、４０−２、…、４０−Ｎを介して複数
の増設ベース２０−１、２０−２、…、２０−Ｎ（増設
ベース＃１〜＃Ｎ）を接続して構成される。
【０００５】ここで、ＣＰＵベース１０は、このプログ
ラマブルロジックコントローラシステムのメインベース
を構成するもので、このＣＰＵベース１０には、ＣＰＵ
ユニット１１、Ｉ／Ｏユニット等が収容されている。
ラマブルロジックコントローラシステムのメインベース
を構成するもので、このＣＰＵベース１０には、ＣＰＵ
ユニット１１、Ｉ／Ｏユニット等が収容されている。
【０００６】また、増設ベース２０−１、２０−２、
…、２０−Ｎは、ＣＰＵベース１０に対して増設可能に
接続されるもので、それぞれ複数のＩ／Ｏユニット２１
−１〜２１−Ｎが収容されている。
…、２０−Ｎは、ＣＰＵベース１０に対して増設可能に
接続されるもので、それぞれ複数のＩ／Ｏユニット２１
−１〜２１−Ｎが収容されている。
【０００７】
【発明が解決しようとする課題】ところで、図７に示す
ような従来のマルチドロップ方式のプログラマブルロジ
ックコントローラシステムにおいて、例えば、中距離、
例えば１０ｍ程度のパラレルバス３０を用いてＣＰＵベ
ース１０と複数の増設ベース２０−１、２０−２、…、
２０−Ｎ（増設ベース＃１〜＃Ｎ）とを接続し、このパ
ラレルバス３０を高速で動作させると、各増設ベース２
０−１、２０−２、…、２０−Ｎにおける電気的な反射
によって、いわゆる多重反射を起こし、このためにパラ
レルバス３０の信頼性が著しく低下するという問題があ
った。
ような従来のマルチドロップ方式のプログラマブルロジ
ックコントローラシステムにおいて、例えば、中距離、
例えば１０ｍ程度のパラレルバス３０を用いてＣＰＵベ
ース１０と複数の増設ベース２０−１、２０−２、…、
２０−Ｎ（増設ベース＃１〜＃Ｎ）とを接続し、このパ
ラレルバス３０を高速で動作させると、各増設ベース２
０−１、２０−２、…、２０−Ｎにおける電気的な反射
によって、いわゆる多重反射を起こし、このためにパラ
レルバス３０の信頼性が著しく低下するという問題があ
った。
【０００８】この多重反射の問題を解決するために、各
増設ベース２０−１、２０−２、…、２０−Ｎでパラレ
ルバス３０の終端処理を行う構成も提案されているが、
この場合は、システム全体のコストが高くなるという別
の問題が生じた。
増設ベース２０−１、２０−２、…、２０−Ｎでパラレ
ルバス３０の終端処理を行う構成も提案されているが、
この場合は、システム全体のコストが高くなるという別
の問題が生じた。
【０００９】そこで、この発明は、中距離のパラレルバ
スを使用するパラレルバスシステムにおける高速動作お
よび信頼性を安価に向上させることを可能にしたパラレ
ルデータ伝送方法および装置を提供することを目的とす
る。
スを使用するパラレルバスシステムにおける高速動作お
よび信頼性を安価に向上させることを可能にしたパラレ
ルデータ伝送方法および装置を提供することを目的とす
る。
【００１０】また、この発明は、メインユニットから送
信されるメインベースと増設ベースとの間で伝送される
データの伝送方向を切り替えるためのバスリードイネー
ブル信号の伝送遅延に基づくデータの衝突を防止するよ
うにしたパラレルバスシステムにおける衝突防止方法お
よび装置を提供することを目的とする。
信されるメインベースと増設ベースとの間で伝送される
データの伝送方向を切り替えるためのバスリードイネー
ブル信号の伝送遅延に基づくデータの衝突を防止するよ
うにしたパラレルバスシステムにおける衝突防止方法お
よび装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、メインベースに接続される
パラレルバスに複数の増設ベースを接続し、上記メイン
ベースと上記増設ベースとの間で上記パラレルバスを介
してデータ伝送を行うパラレルデータ伝送方法におい
て、上記増設ベース内の上記パラレルバス上に双方向バ
ッファを設け、上記双方向バッファにより上記パラレル
バス上におけるデータの多重反射を防止したことを特徴
とする。
め、請求項１記載の発明は、メインベースに接続される
パラレルバスに複数の増設ベースを接続し、上記メイン
ベースと上記増設ベースとの間で上記パラレルバスを介
してデータ伝送を行うパラレルデータ伝送方法におい
て、上記増設ベース内の上記パラレルバス上に双方向バ
ッファを設け、上記双方向バッファにより上記パラレル
バス上におけるデータの多重反射を防止したことを特徴
とする。
【００１２】また、請求項２記載の発明は、メインベー
スに接続されるパラレルバスに複数の増設ベースを接続
したパラレルデータ伝送装置において、上記増設ベース
内に上記パラレルバス上におけるデータの多重反射を防
止する双方向バッファを設けたことを特徴とする。
スに接続されるパラレルバスに複数の増設ベースを接続
したパラレルデータ伝送装置において、上記増設ベース
内に上記パラレルバス上におけるデータの多重反射を防
止する双方向バッファを設けたことを特徴とする。
【００１３】また、請求項３記載の発明は、パラレルバ
スを介して複数の増設ベースが接続されるメインベース
において、上記メインベース内のパラレルバス上に上記
パラレルバス上におけるデータの多重反射を防止する双
方向バッファを設けたことを特徴とする。
スを介して複数の増設ベースが接続されるメインベース
において、上記メインベース内のパラレルバス上に上記
パラレルバス上におけるデータの多重反射を防止する双
方向バッファを設けたことを特徴とする。
【００１４】また、請求項４記載の発明は、メインベー
スに接続されるパラレルバスに接続される増設ベースに
おいて、上記増設ベース内の上記パラレルバス上に上記
パラレルバス上におけるデータの多重反射を防止する双
方向バッファを設けたことを特徴とする。
スに接続されるパラレルバスに接続される増設ベースに
おいて、上記増設ベース内の上記パラレルバス上に上記
パラレルバス上におけるデータの多重反射を防止する双
方向バッファを設けたことを特徴とする。
【００１５】従って、この発明によれば、ＣＰＵベース
１０に接続されるパラレルバス（システムバス）にマル
チドロップバスを介して複数の増設ベースを接続すると
ともに、各増設ベース内のパラレルバス上に双方向バッ
ファを設けて構成したので、この双方向バッファにより
パラレルバス上におけるデータの多重反射を抑制するこ
とができ、これにより中距離のパラレルバスを使用する
場合のパラレルバスの高速動作および信頼性を向上させ
ることができる。
１０に接続されるパラレルバス（システムバス）にマル
チドロップバスを介して複数の増設ベースを接続すると
ともに、各増設ベース内のパラレルバス上に双方向バッ
ファを設けて構成したので、この双方向バッファにより
パラレルバス上におけるデータの多重反射を抑制するこ
とができ、これにより中距離のパラレルバスを使用する
場合のパラレルバスの高速動作および信頼性を向上させ
ることができる。
【００１６】また、上記目的を達成するため、請求項５
記載の発明は、メインユニットを収容するメインベース
に接続されるパラレルバスを介してそれぞれ増設ユニッ
トを収容する複数の増設ベースを縦列接続し、上記メイ
ンユニットと上記増設ユニットとの間で上記パラレルバ
スを介して双方向にデータ伝送を行うパラレルバスシス
テムにおいて、上記メインベース若しくは増設ベース内
に上記メインユニットから送信されるバスリードイネー
ブル信号より上記メインベースと上記増設ベースとの間
で伝送されるデータの伝送方向を切り替えるイネーブル
可能な双方向バッファを設け、上記バスリードイネーブ
ル信号が変化するタイミングで上記メインユニットから
上記双方向バッファをディスネーブルするバスゲートコ
ントロール信号を送信し、上記パラレルバスを伝送する
データの衝突を防止したことを特徴とする。
記載の発明は、メインユニットを収容するメインベース
に接続されるパラレルバスを介してそれぞれ増設ユニッ
トを収容する複数の増設ベースを縦列接続し、上記メイ
ンユニットと上記増設ユニットとの間で上記パラレルバ
スを介して双方向にデータ伝送を行うパラレルバスシス
テムにおいて、上記メインベース若しくは増設ベース内
に上記メインユニットから送信されるバスリードイネー
ブル信号より上記メインベースと上記増設ベースとの間
で伝送されるデータの伝送方向を切り替えるイネーブル
可能な双方向バッファを設け、上記バスリードイネーブ
ル信号が変化するタイミングで上記メインユニットから
上記双方向バッファをディスネーブルするバスゲートコ
ントロール信号を送信し、上記パラレルバスを伝送する
データの衝突を防止したことを特徴とする。
【００１７】また、請求項６記載の発明は、メインユニ
ットを収容するメインベースに接続されるパラレルバス
を介してそれぞれ増設ユニットを収容する複数の増設ベ
ースを接続し、上記メインユニットと上記増設ユニット
との間で上記パラレルバスを介して双方向にデータ伝送
を行うパラレルバスシステムにおいて、上記増設ベース
内に収容された増設ユニットからデータを読み出す場合
に、下段の増設ベースからのデータをブロックし、上記
増設ユニットから読み出されたデータと上記下段の増設
ベースからのデータとの衝突を防止したことを特徴とす
る。
ットを収容するメインベースに接続されるパラレルバス
を介してそれぞれ増設ユニットを収容する複数の増設ベ
ースを接続し、上記メインユニットと上記増設ユニット
との間で上記パラレルバスを介して双方向にデータ伝送
を行うパラレルバスシステムにおいて、上記増設ベース
内に収容された増設ユニットからデータを読み出す場合
に、下段の増設ベースからのデータをブロックし、上記
増設ユニットから読み出されたデータと上記下段の増設
ベースからのデータとの衝突を防止したことを特徴とす
る。
【００１８】また、請求項７記載の発明は、パラレルバ
スを介して増設ユニットが収容される複数の増設ベース
を接続するメインベースに収容されるメインユニットに
おいて、上記メインベース内若しくは上記増設ベース内
に設けられるイネーブル可能な双方向バッファに対して
上記パラレルバス上を伝送するデータの伝送方向を切り
替えるバスリードイネーブル信号を発生するバスリード
イネーブル信号発生手段と、上記バスリードイネーブル
信号発生手段より発生された上記バスリードイネーブル
信号が変化するタイミングで上記双方向バッファに対し
て該双方向バッファをディスネーブルするバスゲートコ
ントロール信号を発生するバスゲートコントロール信号
発生手段と、を具備することを特徴とする。
スを介して増設ユニットが収容される複数の増設ベース
を接続するメインベースに収容されるメインユニットに
おいて、上記メインベース内若しくは上記増設ベース内
に設けられるイネーブル可能な双方向バッファに対して
上記パラレルバス上を伝送するデータの伝送方向を切り
替えるバスリードイネーブル信号を発生するバスリード
イネーブル信号発生手段と、上記バスリードイネーブル
信号発生手段より発生された上記バスリードイネーブル
信号が変化するタイミングで上記双方向バッファに対し
て該双方向バッファをディスネーブルするバスゲートコ
ントロール信号を発生するバスゲートコントロール信号
発生手段と、を具備することを特徴とする。
【００１９】また、請求項８記載の発明は、パラレルバ
スを介してメインユニットを収容するメインベースに接
続される増設ベースに収容される増設ユニットにおい
て、上記増設ベース内に設けられイネーブル可能な双方
向バッファに対して該増設ベースに収容される増設ユニ
ットからのデータ読み出し時に、下段の増設ベースから
のデータをブロックするユニット選択信号を発生するユ
ニット選択信号発生手段、を具備することを特徴とす
る。
スを介してメインユニットを収容するメインベースに接
続される増設ベースに収容される増設ユニットにおい
て、上記増設ベース内に設けられイネーブル可能な双方
向バッファに対して該増設ベースに収容される増設ユニ
ットからのデータ読み出し時に、下段の増設ベースから
のデータをブロックするユニット選択信号を発生するユ
ニット選択信号発生手段、を具備することを特徴とす
る。
【００２０】従って、この発明では、双方向バッファと
してイネーブル端子付きのバッファを用い、データの衝
突が発生するバスリードイネーブル信号が変化するタイ
ミングにおいて、バスゲートコントロール信号を用いて
双方向バッファをディスネーブルに制御し、データバス
をすべてハイインピーダンス（Ｈｉｇｈ−Ｚ）状態とし
てから双方向バッファのリード方向とライト方向の切替
を行うように構成したので、双方向バッファに加わるバ
スリードイネーブル信号が異なる状態が生じても、デー
タバス上におけるデータの衝突は発生せず、これにより
データの衝突が発生することなく増設ユニットに対する
アクセスが可能になる。
してイネーブル端子付きのバッファを用い、データの衝
突が発生するバスリードイネーブル信号が変化するタイ
ミングにおいて、バスゲートコントロール信号を用いて
双方向バッファをディスネーブルに制御し、データバス
をすべてハイインピーダンス（Ｈｉｇｈ−Ｚ）状態とし
てから双方向バッファのリード方向とライト方向の切替
を行うように構成したので、双方向バッファに加わるバ
スリードイネーブル信号が異なる状態が生じても、デー
タバス上におけるデータの衝突は発生せず、これにより
データの衝突が発生することなく増設ユニットに対する
アクセスが可能になる。
【００２１】
【発明の実施の形態】以下、この発明に係るパラレルデ
ータ伝送方法および装置、パラレルバスシステムにおけ
る衝突防止方法および装置の一実施の形態を添付図面を
参照して詳細に説明する。
ータ伝送方法および装置、パラレルバスシステムにおけ
る衝突防止方法および装置の一実施の形態を添付図面を
参照して詳細に説明する。
【００２２】図１は、この発明に係るパラレルデータ伝
送方法および装置、パラレルバスシステムにおける衝突
防止方法および装置を適用して構成したプログラマブル
ロジックコントローラシステムの一実施の形態を示すシ
ステム構成図である。
送方法および装置、パラレルバスシステムにおける衝突
防止方法および装置を適用して構成したプログラマブル
ロジックコントローラシステムの一実施の形態を示すシ
ステム構成図である。
【００２３】なお、図１において、図７に示した従来の
プログラマブルロジックコントローラシステムと同様の
機能を果たす部分には説明の便宜上図７で用いた符号と
同一の符号を付する。
プログラマブルロジックコントローラシステムと同様の
機能を果たす部分には説明の便宜上図７で用いた符号と
同一の符号を付する。
【００２４】図１に示すこの発明に係るプログラマブル
ロジックコントローラシステムにおいては、ＣＰＵベー
ス１０に接続されるパラレルバス（システムバス）３０
にマルチドロップバス４０−１〜４０−Ｎを介して複数
の増設ベース２０−１〜２０−Ｎ（増設ベース＃１〜＃
Ｎ）を接続するとともに、各増設ベース２０−１〜２０
−Ｎ内のパラレルバス３０上に双方向バッファ２３−１
〜２３−（Ｎ−１）を設け、この双方向バッファ２３−
１〜２３−（Ｎ−１）によりパラレルバス３０上におけ
るデータの多重反射を抑制し、これにより中距離のパラ
レルバス３０を使用する場合のパラレルバス３０の高速
動作および信頼性を向上させるように構成される。
ロジックコントローラシステムにおいては、ＣＰＵベー
ス１０に接続されるパラレルバス（システムバス）３０
にマルチドロップバス４０−１〜４０−Ｎを介して複数
の増設ベース２０−１〜２０−Ｎ（増設ベース＃１〜＃
Ｎ）を接続するとともに、各増設ベース２０−１〜２０
−Ｎ内のパラレルバス３０上に双方向バッファ２３−１
〜２３−（Ｎ−１）を設け、この双方向バッファ２３−
１〜２３−（Ｎ−１）によりパラレルバス３０上におけ
るデータの多重反射を抑制し、これにより中距離のパラ
レルバス３０を使用する場合のパラレルバス３０の高速
動作および信頼性を向上させるように構成される。
【００２５】すなわち、図１において、このプログラマ
ブルロジックコントローラシステムにおいては、図７に
示した従来のプログラマブルロジックコントローラシス
テムと同様に、ＣＰＵベース１０に接続されるパラレル
バス３０に対してマルチドロップバス４０−１、４０−
２、…、４０−Ｎを介して複数の増設ベース２０−１、
２０−２、…、２０−Ｎ（増設ベース＃１〜＃Ｎ）を接
続して構成される。
ブルロジックコントローラシステムにおいては、図７に
示した従来のプログラマブルロジックコントローラシス
テムと同様に、ＣＰＵベース１０に接続されるパラレル
バス３０に対してマルチドロップバス４０−１、４０−
２、…、４０−Ｎを介して複数の増設ベース２０−１、
２０−２、…、２０−Ｎ（増設ベース＃１〜＃Ｎ）を接
続して構成される。
【００２６】また、ＣＰＵベース１０には、このプログ
ラマブルロジックコントローラシステムのメインベース
を構成するもので、このＣＰＵベース１０には、ＣＰＵ
ユニット１１、Ｉ／Ｏユニット１２等が収容されてお
り、増設ベース２０−１、２０−２、…、２０−Ｎに
は、それぞれ複数のＩ／Ｏユニット２１−１〜２１−Ｎ
が収容されている。
ラマブルロジックコントローラシステムのメインベース
を構成するもので、このＣＰＵベース１０には、ＣＰＵ
ユニット１１、Ｉ／Ｏユニット１２等が収容されてお
り、増設ベース２０−１、２０−２、…、２０−Ｎに
は、それぞれ複数のＩ／Ｏユニット２１−１〜２１−Ｎ
が収容されている。
【００２７】しかし、この図１に示すプログラマブルロ
ジックコントローラシステムでは、図７に示した従来の
プログラマブルロジックコントローラシステムと異な
り、ＣＰＵベース１０内において、パラレルバス３０上
に双方向バッファ１３が設けられており、また、増設ベ
ース２０−１、２０−２、…、２０−Ｎにおいて、パラ
レルバス３０上にそれぞれ双方向バッファ２３−１、２
３−２、…２３−（Ｎ−１）が設けられるとともに、そ
のマルチドロップバス４０−１、４０−２、…、４０−
Ｎ上にそれぞれ双方向バッファ２２−１、２２−２、…
２２−Ｎが設けられる。
ジックコントローラシステムでは、図７に示した従来の
プログラマブルロジックコントローラシステムと異な
り、ＣＰＵベース１０内において、パラレルバス３０上
に双方向バッファ１３が設けられており、また、増設ベ
ース２０−１、２０−２、…、２０−Ｎにおいて、パラ
レルバス３０上にそれぞれ双方向バッファ２３−１、２
３−２、…２３−（Ｎ−１）が設けられるとともに、そ
のマルチドロップバス４０−１、４０−２、…、４０−
Ｎ上にそれぞれ双方向バッファ２２−１、２２−２、…
２２−Ｎが設けられる。
【００２８】そして、この図１に示すプログラマブルロ
ジックコントローラシステムにおいては、双方向バッフ
ァ２３−１、２３−２、…２３−（Ｎ−１）によりパラ
レルバス３０が、各増設ベース２０−１、２０−２、
…、２０−Ｎに対応して分離され、また、双方向バッフ
ァ２２−１、２２−２、…２２−Ｎによりパラレルバス
３０と各マルチドロップバス４０−１、４０−２、…、
４０−Ｎとが分離され、これによりディジィーチェーン
式のパラレルバスを構成している。
ジックコントローラシステムにおいては、双方向バッフ
ァ２３−１、２３−２、…２３−（Ｎ−１）によりパラ
レルバス３０が、各増設ベース２０−１、２０−２、
…、２０−Ｎに対応して分離され、また、双方向バッフ
ァ２２−１、２２−２、…２２−Ｎによりパラレルバス
３０と各マルチドロップバス４０−１、４０−２、…、
４０−Ｎとが分離され、これによりディジィーチェーン
式のパラレルバスを構成している。
【００２９】このような構成によると、双方向バッファ
１３および双方向バッファ２３−１、２３−２、…２３
−（Ｎ−１）によりパラレルバス３０上における各増設
ベース２０−１、２０−２、…、２０−Ｎでの多重反射
が抑制され、また、双方向バッファ２２−１、２２−
２、…２２−Ｎにより各増設ベース２０−１、２０−
２、…、２０−Ｎ内におけるパラレルバス３０へのデー
タの反射が抑制されることになる。
１３および双方向バッファ２３−１、２３−２、…２３
−（Ｎ−１）によりパラレルバス３０上における各増設
ベース２０−１、２０−２、…、２０−Ｎでの多重反射
が抑制され、また、双方向バッファ２２−１、２２−
２、…２２−Ｎにより各増設ベース２０−１、２０−
２、…、２０−Ｎ内におけるパラレルバス３０へのデー
タの反射が抑制されることになる。
【００３０】これにより、パラレルバス３０の信頼性が
向上し、双方向バッファ２３−１、２３−２、…２３−
（Ｎ−１）および双方向バッファ２２−１、２２−２、
…２２−Ｎでの遅延を考えても、従来のプログラマブル
ロジックコントローラシステムの７〜１０倍程度でパラ
レルバス３０上でのパラレルデータ転送が可能になる。
向上し、双方向バッファ２３−１、２３−２、…２３−
（Ｎ−１）および双方向バッファ２２−１、２２−２、
…２２−Ｎでの遅延を考えても、従来のプログラマブル
ロジックコントローラシステムの７〜１０倍程度でパラ
レルバス３０上でのパラレルデータ転送が可能になる。
【００３１】また、双方向バッファ１３および各双方向
バッファ２３−１、２３−２、…２３−（Ｎ−１）およ
び双方向バッファ２２−１、２２−２、…２２−Ｎとし
ては、安価なＣ−ＭＯＳロジックＩＣを用いることがで
きるので、この双方向バッファ１３および各双方向バッ
ファ２３−１、２３−２、…２３−（Ｎ−１）および双
方向バッファ２２−１、２２−２、…２２−Ｎの追加に
よるコストアップは最小限に抑えることが可能になる。
バッファ２３−１、２３−２、…２３−（Ｎ−１）およ
び双方向バッファ２２−１、２２−２、…２２−Ｎとし
ては、安価なＣ−ＭＯＳロジックＩＣを用いることがで
きるので、この双方向バッファ１３および各双方向バッ
ファ２３−１、２３−２、…２３−（Ｎ−１）および双
方向バッファ２２−１、２２−２、…２２−Ｎの追加に
よるコストアップは最小限に抑えることが可能になる。
【００３２】さて、図１に示したようなディジィーチェ
ーン式のパラレルバスを採用する場合において、ＣＰＵ
ベース１０のＣＰＵユニット１１が増設ベース２０−
１、２０−２、…、２０−Ｎに収容されるＩ／Ｏユニッ
ト２１−１〜２１−Ｎに対してデータのリード／ライト
を行う場合、双方向バッファ１３および各双方向バッフ
ァ２３−１、２３−２、…２３−（Ｎ−１）および双方
向バッファ２２−１、２２−２、…２２−Ｎの方向切替
には、ＣＰＵユニット１１が生成するバスリードイネー
ブル信号ＲＤが用いられる。
ーン式のパラレルバスを採用する場合において、ＣＰＵ
ベース１０のＣＰＵユニット１１が増設ベース２０−
１、２０−２、…、２０−Ｎに収容されるＩ／Ｏユニッ
ト２１−１〜２１−Ｎに対してデータのリード／ライト
を行う場合、双方向バッファ１３および各双方向バッフ
ァ２３−１、２３−２、…２３−（Ｎ−１）および双方
向バッファ２２−１、２２−２、…２２−Ｎの方向切替
には、ＣＰＵユニット１１が生成するバスリードイネー
ブル信号ＲＤが用いられる。
【００３３】しかし、ＣＰＵユニット１１が生成するバ
スリードイネーブル信号ＲＤを用いて、双方向バッファ
１３および各双方向バッファ２３−１、２３−２、…２
３−（Ｎ−１）および双方向バッファ２２−１、２２−
２、…２２−Ｎの方向切替を行う手法を採用する場合
に、パラレルバス３０の距離が伸びると、バスリードイ
ネーブル信号ＲＤの伝送遅延により、パラレルバス３０
をリード方向からライト方向に切り替える際にデータバ
ス上でデータの衝突が発生する。
スリードイネーブル信号ＲＤを用いて、双方向バッファ
１３および各双方向バッファ２３−１、２３−２、…２
３−（Ｎ−１）および双方向バッファ２２−１、２２−
２、…２２−Ｎの方向切替を行う手法を採用する場合
に、パラレルバス３０の距離が伸びると、バスリードイ
ネーブル信号ＲＤの伝送遅延により、パラレルバス３０
をリード方向からライト方向に切り替える際にデータバ
ス上でデータの衝突が発生する。
【００３４】図２は、バスリードイネーブル信号ＲＤの
伝送遅延により発生するデータの衝突を説明する図であ
る。
伝送遅延により発生するデータの衝突を説明する図であ
る。
【００３５】図２において、２３−Ａおよび２３−Ｂ
は、パラレルバス３０上に設けられる双方向バッファを
示しており、３０−１は、パラレルバス３０内のデータ
バス（ＤＡＴＡバス）を示し、３０−２は、パラレルバ
ス３０内のバスリードイネーブル信号ＲＤを伝送する制
御信号線を示す。
は、パラレルバス３０上に設けられる双方向バッファを
示しており、３０−１は、パラレルバス３０内のデータ
バス（ＤＡＴＡバス）を示し、３０−２は、パラレルバ
ス３０内のバスリードイネーブル信号ＲＤを伝送する制
御信号線を示す。
【００３６】ここで、パラレルバス３０内の制御信号線
３０−２によるバスリードイネーブル信号ＲＤの伝送遅
延により、双方向バッファ２３−Ａの端子Ｄｉｒに加え
られるバスリードイネーブル信号ＲＤがハイレベル（Ｈ
ｉｇｈ）からローレベル（Ｌｏｗ）に切り替わっている
のにも係らず双方向バッファ２３−Ｂの端子Ｄｉｒに加
えられるバスリードイネーブル信号ＲＤがハイレベル
（Ｈｉｇｈ）のままであるとする。
３０−２によるバスリードイネーブル信号ＲＤの伝送遅
延により、双方向バッファ２３−Ａの端子Ｄｉｒに加え
られるバスリードイネーブル信号ＲＤがハイレベル（Ｈ
ｉｇｈ）からローレベル（Ｌｏｗ）に切り替わっている
のにも係らず双方向バッファ２３−Ｂの端子Ｄｉｒに加
えられるバスリードイネーブル信号ＲＤがハイレベル
（Ｈｉｇｈ）のままであるとする。
【００３７】この場合、双方向バッファ２３−Ａおよび
双方向バッファ２３−Ｂのライト方向およびリード方法
は互いに逆方向になり、双方向バッファ２３−Ａと双方
向バッファ２３−Ｂとの間のデータバス３０−１上でデ
ータの衝突（Ｃｏｎｆｌｉｃｔ）が発生する。
双方向バッファ２３−Ｂのライト方向およびリード方法
は互いに逆方向になり、双方向バッファ２３−Ａと双方
向バッファ２３−Ｂとの間のデータバス３０−１上でデ
ータの衝突（Ｃｏｎｆｌｉｃｔ）が発生する。
【００３８】このようなデータの衝突が重なると、双方
向バッファ１３および各双方向バッファ２３−１、２３
−２、…２３−（Ｎ−１）および双方向バッファ２２−
１、２２−２、…２２−Ｎの構成するバッファＩＣの劣
化の原因となり、機器の信頼性が低下する。
向バッファ１３および各双方向バッファ２３−１、２３
−２、…２３−（Ｎ−１）および双方向バッファ２２−
１、２２−２、…２２−Ｎの構成するバッファＩＣの劣
化の原因となり、機器の信頼性が低下する。
【００３９】これを防止するために、バッファＩＣに抵
抗をシリアルに接続して、データの衝突による過電流を
抑える構成も提案されているが、この手法を採用する場
合は、部品点数の増加、信号遅延等によるバスのコスト
／性能に対する悪影響が問題になる。
抗をシリアルに接続して、データの衝突による過電流を
抑える構成も提案されているが、この手法を採用する場
合は、部品点数の増加、信号遅延等によるバスのコスト
／性能に対する悪影響が問題になる。
【００４０】そこで、次に示す実施の形態では、双方向
バッファ１３および各双方向バッファ２３−１、２３−
２、…２３−（Ｎ−１）および双方向バッファ２２−
１、２２−２、…２２−Ｎとしてイネーブル端子付きの
バッファを用い、データの衝突が発生するバスリードイ
ネーブル信号ＲＤが変化するタイミングにおいて、バス
ゲートコントロール信号ＲＤＺを用いて双方向バッファ
１３および各双方向バッファ２３−１、２３−２、…２
３−（Ｎ−１）および双方向バッファ２２−１、２２−
２、…２２−Ｎをディスネーブルに制御し、データバス
３０−１をすべてハイインピーダンス（Ｈｉｇｈ−Ｚ）
状態としてから双方向バッファ１３および各双方向バッ
ファ２３−１、２３−２、…２３−（Ｎ−１）および双
方向バッファ２２−１、２２−２、…２２−Ｎのリード
方向とライト方向の切替を行うように構成される。
バッファ１３および各双方向バッファ２３−１、２３−
２、…２３−（Ｎ−１）および双方向バッファ２２−
１、２２−２、…２２−Ｎとしてイネーブル端子付きの
バッファを用い、データの衝突が発生するバスリードイ
ネーブル信号ＲＤが変化するタイミングにおいて、バス
ゲートコントロール信号ＲＤＺを用いて双方向バッファ
１３および各双方向バッファ２３−１、２３−２、…２
３−（Ｎ−１）および双方向バッファ２２−１、２２−
２、…２２−Ｎをディスネーブルに制御し、データバス
３０−１をすべてハイインピーダンス（Ｈｉｇｈ−Ｚ）
状態としてから双方向バッファ１３および各双方向バッ
ファ２３−１、２３−２、…２３−（Ｎ−１）および双
方向バッファ２２−１、２２−２、…２２−Ｎのリード
方向とライト方向の切替を行うように構成される。
【００４１】図３は、バスリードイネーブル信号ＲＤが
変化するタイミングでバスゲートコントロール信号ＲＤ
Ｚを用いて双方向バッファをディスネーブルに制御する
ようにした構成を示すブロック図である。
変化するタイミングでバスゲートコントロール信号ＲＤ
Ｚを用いて双方向バッファをディスネーブルに制御する
ようにした構成を示すブロック図である。
【００４２】図３において、２３−Ａおよび２３−Ｂ
は、パラレルバス３０上に設けられるそれぞれイネーブ
ル端子Ｅｎを有する双方向バッファを示しており、３０
−１は、パラレルバス３０内のデータバス（ＤＡＴＡバ
ス）を示し、３０−２は、パラレルバス３０内のバスリ
ードイネーブル信号ＲＤを伝送する制御信号線を示し、
３０−３は、パラレルバス３０内のバスゲートコントロ
ール信号ＲＤＺを伝送する制御信号線を示す。
は、パラレルバス３０上に設けられるそれぞれイネーブ
ル端子Ｅｎを有する双方向バッファを示しており、３０
−１は、パラレルバス３０内のデータバス（ＤＡＴＡバ
ス）を示し、３０−２は、パラレルバス３０内のバスリ
ードイネーブル信号ＲＤを伝送する制御信号線を示し、
３０−３は、パラレルバス３０内のバスゲートコントロ
ール信号ＲＤＺを伝送する制御信号線を示す。
【００４３】ここで、ＣＰＵベース１０のＣＰＵユニッ
ト１１は、バスリードイネーブル信号ＲＤが変化するタ
イミングでバスゲートコントロール信号ＲＤＺを所定時
間ハイレベル（Ｈｉｇｈ）に制御する。これにより、双
方向バッファ２３−Ａおよび双方向バッファ２３−Ｂは
ディスネーブルに制御され、これにより、データバス３
０−１はすべてハイインピーダンス（Ｈｉｇｈ−Ｚ）状
態となるので、双方向バッファ２３−Ａおよび双方向バ
ッファ２３−Ｂの端子Ｄｉｒに加わるバスリードイネー
ブル信号ＲＤが異なる状態が生じても、この状態でデー
タバス３０−１上におけるデータの衝突は発生しない。
ト１１は、バスリードイネーブル信号ＲＤが変化するタ
イミングでバスゲートコントロール信号ＲＤＺを所定時
間ハイレベル（Ｈｉｇｈ）に制御する。これにより、双
方向バッファ２３−Ａおよび双方向バッファ２３−Ｂは
ディスネーブルに制御され、これにより、データバス３
０−１はすべてハイインピーダンス（Ｈｉｇｈ−Ｚ）状
態となるので、双方向バッファ２３−Ａおよび双方向バ
ッファ２３−Ｂの端子Ｄｉｒに加わるバスリードイネー
ブル信号ＲＤが異なる状態が生じても、この状態でデー
タバス３０−１上におけるデータの衝突は発生しない。
【００４４】図４は、図３に示す構成においてバスリー
ドイネーブル信号ＲＤが変化するタイミングでバスゲー
トコントロール信号ＲＤＺを用いて双方向バッファをデ
ィスネーブルに制御する状態を示すタイミングチャート
である。
ドイネーブル信号ＲＤが変化するタイミングでバスゲー
トコントロール信号ＲＤＺを用いて双方向バッファをデ
ィスネーブルに制御する状態を示すタイミングチャート
である。
【００４５】図４（ａ）に示すように、バスリードイネ
ーブル信号ＲＤが変化するタイミングにおいて、図４
（ｂ）に示すように、バスゲートコントロール信号ＲＤ
Ｚは、ハイレベル（Ｈｉｇｈ）になるので、図４（ｃ）
に示すように、このバスゲートコントロール信号ＲＤＺ
がハイレベルとなっている間、データバス３０−１はハ
イインピーダンス（Ｈｉｇｈ−Ｚ）状態となるので、双
方向バッファ２３−Ａおよび双方向バッファ２３−Ｂの
端子Ｄｉｒに加わるバスリードイネーブル信号ＲＤが異
なる状態が生じても、この状態でデータバス３０−１上
におけるデータの衝突は発生しない。
ーブル信号ＲＤが変化するタイミングにおいて、図４
（ｂ）に示すように、バスゲートコントロール信号ＲＤ
Ｚは、ハイレベル（Ｈｉｇｈ）になるので、図４（ｃ）
に示すように、このバスゲートコントロール信号ＲＤＺ
がハイレベルとなっている間、データバス３０−１はハ
イインピーダンス（Ｈｉｇｈ−Ｚ）状態となるので、双
方向バッファ２３−Ａおよび双方向バッファ２３−Ｂの
端子Ｄｉｒに加わるバスリードイネーブル信号ＲＤが異
なる状態が生じても、この状態でデータバス３０−１上
におけるデータの衝突は発生しない。
【００４６】図５は、図４に示す構成を採用したプログ
ラマブルロジックコントローラシステムの具体的構成を
示す回路図である。
ラマブルロジックコントローラシステムの具体的構成を
示す回路図である。
【００４７】図５において、このプログラマブルロジッ
クコントローラシステムは、ＣＰＵユニット１０１、Ｉ
／Ｏユニット１０２、Ｉ／Ｏユニット１０３を収容する
ＣＰＵベース１００にＩ／Ｏユニット２０１、Ｉ／Ｏユ
ニット２０２を収容する増設ベース２００をバスケーブ
ル３００−１、３００−２で接続して構成される。
クコントローラシステムは、ＣＰＵユニット１０１、Ｉ
／Ｏユニット１０２、Ｉ／Ｏユニット１０３を収容する
ＣＰＵベース１００にＩ／Ｏユニット２０１、Ｉ／Ｏユ
ニット２０２を収容する増設ベース２００をバスケーブ
ル３００−１、３００−２で接続して構成される。
【００４８】ここで、ＣＰＵベース１００に収容される
ＣＰＵユニット１０１は、ＣＰＵベース１００に対して
インターフェースをなすＡＳＩＣ１０１−１を有してお
り、Ｉ／Ｏユニット１０２は、ＣＰＵベース１００に対
してインターフェースをなすＡＳＩＣ１０２−１を有し
ており、Ｉ／Ｏユニット１０３は、ＣＰＵベース１００
に対してインターフェースをなすＡＳＩＣ１０３−１を
有している。
ＣＰＵユニット１０１は、ＣＰＵベース１００に対して
インターフェースをなすＡＳＩＣ１０１−１を有してお
り、Ｉ／Ｏユニット１０２は、ＣＰＵベース１００に対
してインターフェースをなすＡＳＩＣ１０２−１を有し
ており、Ｉ／Ｏユニット１０３は、ＣＰＵベース１００
に対してインターフェースをなすＡＳＩＣ１０３−１を
有している。
【００４９】また、増設ベース２００に収容されるＩ／
Ｏユニット２０１は、増設ベース２００に対してインタ
ーフェースをなすＡＳＩＣ２０１−１を有しており、Ｉ
／Ｏユニット２０２は、増設ベース２００に対してイン
ターフェースをなすＡＳＩＣ２０２−１を有している。
Ｏユニット２０１は、増設ベース２００に対してインタ
ーフェースをなすＡＳＩＣ２０１−１を有しており、Ｉ
／Ｏユニット２０２は、増設ベース２００に対してイン
ターフェースをなすＡＳＩＣ２０２−１を有している。
【００５０】さて、図５において、アドレスデータバス
信号ＡＤは、ＣＰＵベース１００と増設ベース２００と
の間で相互に伝送される信号で、マスタ−スレーブ間の
アドレスおよびデータを示す信号である。
信号ＡＤは、ＣＰＵベース１００と増設ベース２００と
の間で相互に伝送される信号で、マスタ−スレーブ間の
アドレスおよびデータを示す信号である。
【００５１】また、バスリードイネーブル信号ＲＤは、
ＣＰＵベース１００のＣＰＵユニット１０１から出力さ
れる信号で、増設ベース２００のＩ／Ｏユニット２０１
および２０２のリードイネイブルとデータバスの方向切
り替えに用いる信号である。
ＣＰＵベース１００のＣＰＵユニット１０１から出力さ
れる信号で、増設ベース２００のＩ／Ｏユニット２０１
および２０２のリードイネイブルとデータバスの方向切
り替えに用いる信号である。
【００５２】また、バスライトイネーブル信号ＷＲは、
ＣＰＵベース１００のＣＰＵユニット１０１から出力さ
れる信号で、増設ベース２００のＩ／Ｏユニット２０１
および２０２のライトイネーブルに用いる信号である。
ＣＰＵベース１００のＣＰＵユニット１０１から出力さ
れる信号で、増設ベース２００のＩ／Ｏユニット２０１
および２０２のライトイネーブルに用いる信号である。
【００５３】また、バスゲートコントロール信号ＲＤＺ
は、ＣＰＵベース１００のＣＰＵユニット１０１から出
力される信号で、データバスの方向切り替え時にデータ
の衝突を防止するために用いる信号またはＣＰＵベース
１００の高速アクセス時に、増設ベース２００に対して
アドレスデータバス信号ＡＤとバスアドレスストローブ
信号ＡＳを出力させないために用いる信号である。
は、ＣＰＵベース１００のＣＰＵユニット１０１から出
力される信号で、データバスの方向切り替え時にデータ
の衝突を防止するために用いる信号またはＣＰＵベース
１００の高速アクセス時に、増設ベース２００に対して
アドレスデータバス信号ＡＤとバスアドレスストローブ
信号ＡＳを出力させないために用いる信号である。
【００５４】また、ユニット選択信号ＳＥＬは、ＣＰＵ
ベース１００のＩ／Ｏユニット２０１または２０２若し
くは増設ベース２００のＩ／Ｏユニット２０１または２
０２のリード時にＣＰＵベース１００のＩ／Ｏユニット
２０１または２０２若しくは増設ベース２００のＩ／Ｏ
ユニット２０１または２０２から出力される信号で、自
ラックに対するリード時における下段のベースからの信
号をブロックするために用いる信号である。
ベース１００のＩ／Ｏユニット２０１または２０２若し
くは増設ベース２００のＩ／Ｏユニット２０１または２
０２のリード時にＣＰＵベース１００のＩ／Ｏユニット
２０１または２０２若しくは増設ベース２００のＩ／Ｏ
ユニット２０１または２０２から出力される信号で、自
ラックに対するリード時における下段のベースからの信
号をブロックするために用いる信号である。
【００５５】さて、図５において、ＣＰＵベース１００
は、一方向バッファ１１１、オア回路１１２、双方向バ
ッファ１１３を具備して構成される。
は、一方向バッファ１１１、オア回路１１２、双方向バ
ッファ１１３を具備して構成される。
【００５６】ここで、一方向バッファ１１１は、ＣＰＵ
ユニット１０１のＡＳＩＣ１０１−１から出力されるバ
スゲートコントロール信号ＲＤＺ、ＣＰＵユニット１０
１のＡＳＩＣ１０１−１若しくはＩ／Ｏユニット１０２
のＡＳＩＣ１０２−１から出力されるバスライトイネー
ブル信号ＷＲ、ＣＰＵユニット１０１のＡＳＩＣ１０１
−１若しくはＩ／Ｏユニット１０２のＡＳＩＣ１０２−
１から出力されるバスリードイネーブル信号ＲＤが入力
され、その出力をバスケーブル３００−２に送出する。
ユニット１０１のＡＳＩＣ１０１−１から出力されるバ
スゲートコントロール信号ＲＤＺ、ＣＰＵユニット１０
１のＡＳＩＣ１０１−１若しくはＩ／Ｏユニット１０２
のＡＳＩＣ１０２−１から出力されるバスライトイネー
ブル信号ＷＲ、ＣＰＵユニット１０１のＡＳＩＣ１０１
−１若しくはＩ／Ｏユニット１０２のＡＳＩＣ１０２−
１から出力されるバスリードイネーブル信号ＲＤが入力
され、その出力をバスケーブル３００−２に送出する。
【００５７】また、双方向バッファ１１３は、ＣＰＵユ
ニット１０１のＡＳＩＣ１０１−１から出力されるバス
ゲートコントロール信号ＲＤＺおよびＩ／Ｏユニット１
０２のＡＳＩＣ１０２−１若しくはＩ／Ｏユニット１０
３のＡＳＩＣ１０３−１から出力されるユニット選択信
号ＳＥＬがオア回路１１２を介して端子Ｇに印加される
とともにＣＰＵユニット１０１のＡＳＩＣ１０１−１若
しくはＩ／Ｏユニット１０２のＡＳＩＣ１０２−１から
出力されるバスリードイネーブル信号ＲＤが端子Ｄに印
加され、ＣＰＵユニット１０１のＡＳＩＣ１０１−１若
しくはＩ／Ｏユニット１０２のＡＳＩＣ１０２−１若し
くはＩ／Ｏユニット１０３のＡＳＩＣ１０３−１から出
力されるアドレスデータバス信号ＡＤが入力されるとと
もにバスケーブル３００−１の信号が入力される。
ニット１０１のＡＳＩＣ１０１−１から出力されるバス
ゲートコントロール信号ＲＤＺおよびＩ／Ｏユニット１
０２のＡＳＩＣ１０２−１若しくはＩ／Ｏユニット１０
３のＡＳＩＣ１０３−１から出力されるユニット選択信
号ＳＥＬがオア回路１１２を介して端子Ｇに印加される
とともにＣＰＵユニット１０１のＡＳＩＣ１０１−１若
しくはＩ／Ｏユニット１０２のＡＳＩＣ１０２−１から
出力されるバスリードイネーブル信号ＲＤが端子Ｄに印
加され、ＣＰＵユニット１０１のＡＳＩＣ１０１−１若
しくはＩ／Ｏユニット１０２のＡＳＩＣ１０２−１若し
くはＩ／Ｏユニット１０３のＡＳＩＣ１０３−１から出
力されるアドレスデータバス信号ＡＤが入力されるとと
もにバスケーブル３００−１の信号が入力される。
【００５８】また、増設ベース２００は、一方向バッフ
ァ２１１、双方向バッファ２１２、一方向バッファ２１
３、オア回路２１４、双方向バッファ２１５を具備して
構成される。
ァ２１１、双方向バッファ２１２、一方向バッファ２１
３、オア回路２１４、双方向バッファ２１５を具備して
構成される。
【００５９】ここで、一方向バッファ２１１は、バスケ
ーブル３００−２の信号が入力され、バスリードイネー
ブル信号ＲＤおよびバスライトイネーブル信号ＷＲをＩ
／Ｏユニット２０１のＡＳＩＣ２０１−１およびＩ／Ｏ
ユニット２０２のＡＳＩＣ２０１−２に出力する。
ーブル３００−２の信号が入力され、バスリードイネー
ブル信号ＲＤおよびバスライトイネーブル信号ＷＲをＩ
／Ｏユニット２０１のＡＳＩＣ２０１−１およびＩ／Ｏ
ユニット２０２のＡＳＩＣ２０１−２に出力する。
【００６０】また、双方向バッファ２１２は、端子Ｇに
一方向バッファ２１１から出力されるバスゲートコント
ロール信号ＲＤＺが印加されるとともに、端子ＤにＩ／
Ｏユニット２０１のＡＳＩＣ２０１−１若しくはＩ／Ｏ
ユニット２０２のＡＳＩＣ２０１−２から出力されるバ
スリードイネーブル信号ＲＤが印加され、バスケーブル
３００−１の信号若しくはＩ／Ｏユニット２０１のＡＳ
ＩＣ２０１−１若しくはＩ／Ｏユニット２０２のＡＳＩ
Ｃ２０１−２から出力されるアドレスデータバス信号Ａ
Ｄが入力される。
一方向バッファ２１１から出力されるバスゲートコント
ロール信号ＲＤＺが印加されるとともに、端子ＤにＩ／
Ｏユニット２０１のＡＳＩＣ２０１−１若しくはＩ／Ｏ
ユニット２０２のＡＳＩＣ２０１−２から出力されるバ
スリードイネーブル信号ＲＤが印加され、バスケーブル
３００−１の信号若しくはＩ／Ｏユニット２０１のＡＳ
ＩＣ２０１−１若しくはＩ／Ｏユニット２０２のＡＳＩ
Ｃ２０１−２から出力されるアドレスデータバス信号Ａ
Ｄが入力される。
【００６１】また、一方向バッファ２１３は、バスケー
ブル３００−２の信号を入力し、その出力を図示しない
他の増設ベースに送出する。
ブル３００−２の信号を入力し、その出力を図示しない
他の増設ベースに送出する。
【００６２】また、双方向バッファ２１５は、端子Ｇに
一方向バッファ２１１から出力されるバスゲートコント
ロール信号ＲＤＺ若しくはＩ／Ｏユニット２０１のＡＳ
ＩＣ２０１−１若しくはＩ／Ｏユニット２０２のＡＳＩ
Ｃ２０１−２から出力されるユニット選択信号ＳＥＬが
オア回路２１４を介して印加され、端子Ｄに一方向バッ
ファ２１１から出力されるバスリードイネーブル信号Ｒ
Ｄが印加され、バスケーブル３００−１の信号若しくは
図示しない他の増設ベースからのアドレスデータバス信
号ＡＤが入力される。
一方向バッファ２１１から出力されるバスゲートコント
ロール信号ＲＤＺ若しくはＩ／Ｏユニット２０１のＡＳ
ＩＣ２０１−１若しくはＩ／Ｏユニット２０２のＡＳＩ
Ｃ２０１−２から出力されるユニット選択信号ＳＥＬが
オア回路２１４を介して印加され、端子Ｄに一方向バッ
ファ２１１から出力されるバスリードイネーブル信号Ｒ
Ｄが印加され、バスケーブル３００−１の信号若しくは
図示しない他の増設ベースからのアドレスデータバス信
号ＡＤが入力される。
【００６３】ここで、ＣＰＵベース１００の双方向バッ
ファ１１３は、図３に示した双方向バッファ２３−Ａに
対応し、増設ユニット２００の双方向バッファ２１５
は、図３に示した双方向バッファ２３−Ｂに対応する。
ファ１１３は、図３に示した双方向バッファ２３−Ａに
対応し、増設ユニット２００の双方向バッファ２１５
は、図３に示した双方向バッファ２３−Ｂに対応する。
【００６４】すなわち、双方向バッファ１１３および双
方向バッファ２１５は、それぞれバス方向切替端子Ｄお
よびイネーブル端子Ｇを有しており、ＣＰＵユニット１
０１のＡＳＩＣ１０１−１から出力されるバスリードイ
ネーブル信号ＲＤがそれぞれのバス方向切替端子Ｄに印
加され、ＣＰＵユニット１０１のＡＳＩＣ１０１−１か
ら出力されるバスゲートコントロール信号ＲＤＺがそれ
ぞれのイネーブル端子Ｇに印加されている。
方向バッファ２１５は、それぞれバス方向切替端子Ｄお
よびイネーブル端子Ｇを有しており、ＣＰＵユニット１
０１のＡＳＩＣ１０１−１から出力されるバスリードイ
ネーブル信号ＲＤがそれぞれのバス方向切替端子Ｄに印
加され、ＣＰＵユニット１０１のＡＳＩＣ１０１−１か
ら出力されるバスゲートコントロール信号ＲＤＺがそれ
ぞれのイネーブル端子Ｇに印加されている。
【００６５】そして、ＣＰＵユニット１０１のＡＳＩＣ
１０１−１は、図４に示したように、バスリードイネー
ブル信号ＲＤが変化するタイミングでバスゲートコント
ロール信号ＲＤＺを所定時間ハイレベル（Ｈｉｇｈ）に
制御する。これにより、双方向バッファ１１３および双
方向バッファ２１２はディスネーブルに制御され、これ
により、バスライン３００−１はハイインピーダンス
（Ｈｉｇｈ−Ｚ）状態となり、バスリードイネーブル信
号ＲＤの伝送遅延により双方向バッファ１１３および双
方向バッファ２１２の端子Ｄに加わるバスリードイネー
ブル信号ＲＤが異なる状態が生じても、この状態でバス
ライン３００−１上におけるデータの衝突は発生しな
い。
１０１−１は、図４に示したように、バスリードイネー
ブル信号ＲＤが変化するタイミングでバスゲートコント
ロール信号ＲＤＺを所定時間ハイレベル（Ｈｉｇｈ）に
制御する。これにより、双方向バッファ１１３および双
方向バッファ２１２はディスネーブルに制御され、これ
により、バスライン３００−１はハイインピーダンス
（Ｈｉｇｈ−Ｚ）状態となり、バスリードイネーブル信
号ＲＤの伝送遅延により双方向バッファ１１３および双
方向バッファ２１２の端子Ｄに加わるバスリードイネー
ブル信号ＲＤが異なる状態が生じても、この状態でバス
ライン３００−１上におけるデータの衝突は発生しな
い。
【００６６】また、図５に示す構成においては、増設ユ
ニット２００の双方向バッファ２１２のイネーブル端子
Ｇに、増設ユニット２００に収容されるＩ／Ｏユニット
２０１または２０２からそのデータリード時に発生され
るユニット選択信号ＳＥＬが印加されており、これによ
り増設ユニット２００に収容されるＩ／Ｏユニット２０
１または２０２のリード時には、図示しない下段の増設
ベースからのデータをブロックし、Ｉ／Ｏユニット２０
１または２０２からのリードデータと下段のベースから
のデータが衝突しないように構成されている。
ニット２００の双方向バッファ２１２のイネーブル端子
Ｇに、増設ユニット２００に収容されるＩ／Ｏユニット
２０１または２０２からそのデータリード時に発生され
るユニット選択信号ＳＥＬが印加されており、これによ
り増設ユニット２００に収容されるＩ／Ｏユニット２０
１または２０２のリード時には、図示しない下段の増設
ベースからのデータをブロックし、Ｉ／Ｏユニット２０
１または２０２からのリードデータと下段のベースから
のデータが衝突しないように構成されている。
【００６７】すなわち、増設ユニット２００に収容され
るＩ／Ｏユニット２０１または２０２からのデータリー
ド時においては、このＩ／Ｏユニット２０１または２０
２からのリードデータと下段の増設ユニットからのデー
タが衝突しないように、増設ユニット２００に収容され
るＩ／Ｏユニット２０１または２０２が選択され、この
Ｉ／Ｏユニット２０１または２０２からデータをリード
する場合は、Ｉ／Ｏユニット２０１または２０２のそれ
ぞれのＡＳＩＣは、ユニット選択信号ＳＥＬをハイレベ
ル（Ｈｉｇｈ）にし、これにより双方向バッファ２１２
の方向切り替えを行う。
るＩ／Ｏユニット２０１または２０２からのデータリー
ド時においては、このＩ／Ｏユニット２０１または２０
２からのリードデータと下段の増設ユニットからのデー
タが衝突しないように、増設ユニット２００に収容され
るＩ／Ｏユニット２０１または２０２が選択され、この
Ｉ／Ｏユニット２０１または２０２からデータをリード
する場合は、Ｉ／Ｏユニット２０１または２０２のそれ
ぞれのＡＳＩＣは、ユニット選択信号ＳＥＬをハイレベ
ル（Ｈｉｇｈ）にし、これにより双方向バッファ２１２
の方向切り替えを行う。
【００６８】この双方向バッファ２１２に印加されるバ
スリードイネーブル信号ＲＤ、バスゲートコントロール
信号ＲＤＺ、ユニット選択信号ＳＥＬと双方向バッファ
２１２の動作との関係を示すと以下のようになる。
スリードイネーブル信号ＲＤ、バスゲートコントロール
信号ＲＤＺ、ユニット選択信号ＳＥＬと双方向バッファ
２１２の動作との関係を示すと以下のようになる。
【００６９】１）増設ベース向けのアドレス／ライトデ
ータ ＤＬ＝Ｌ、 ＲＤＺ＝Ｌ、 ＳＥＬ＝Ｌ この場合は上位ベースから下位ベースに対してアドレス
／ライトデータが流れる。
ータ ＤＬ＝Ｌ、 ＲＤＺ＝Ｌ、 ＳＥＬ＝Ｌ この場合は上位ベースから下位ベースに対してアドレス
／ライトデータが流れる。
【００７０】２）下位ベースからのリードデータ ＤＬ＝Ｈ、 ＲＤＺ＝Ｌ、 ＳＥＬ＝Ｌ この場合は下位ベースからのリードデータが上位ベース
に対して流れる。
に対して流れる。
【００７１】３）自ベースからのリードデータ ＤＬ＝Ｈ、 ＲＤＺ＝Ｌ、 ＳＥＬ＝Ｈ この場合は下位ベースからのリードデータは遮断され、
自ベースからのリードデータが上位ベースに対して流れ
る。
自ベースからのリードデータが上位ベースに対して流れ
る。
【００７２】４）方向切り替え時 ＲＤＺ＝Ｈ この場合は、バスラインはハイインピーダンスとなり、
プルダウンによりローレベルとなる。
プルダウンによりローレベルとなる。
【００７３】上記動作を図で示すと図６のようになる。
【００７４】上述したように、この発明では、ＣＰＵベ
ース１０に接続されるパラレルバス（システムバス）３
０にマルチドロップバス４０−１〜４０−Ｎを介して複
数の増設ベース２０−１〜２０−Ｎ（増設ベース＃１〜
＃Ｎ）を接続するとともに、各増設ベース２０−１〜２
０−Ｎ内のパラレルバス３０上に双方向バッファ２３−
１〜２３−（Ｎ−１）を設けて構成したので、この双方
向バッファ２３−１〜２３−（Ｎ−１）によりパラレル
バス３０上におけるデータの多重反射を抑制することが
でき、これにより中距離のパラレルバス３０を使用する
場合のパラレルバス３０の高速動作および信頼性を向上
させることができる。
ース１０に接続されるパラレルバス（システムバス）３
０にマルチドロップバス４０−１〜４０−Ｎを介して複
数の増設ベース２０−１〜２０−Ｎ（増設ベース＃１〜
＃Ｎ）を接続するとともに、各増設ベース２０−１〜２
０−Ｎ内のパラレルバス３０上に双方向バッファ２３−
１〜２３−（Ｎ−１）を設けて構成したので、この双方
向バッファ２３−１〜２３−（Ｎ−１）によりパラレル
バス３０上におけるデータの多重反射を抑制することが
でき、これにより中距離のパラレルバス３０を使用する
場合のパラレルバス３０の高速動作および信頼性を向上
させることができる。
【００７５】
【発明の効果】以上説明したように、この発明によれ
ば、ＣＰＵベース１０に接続されるパラレルバス（シス
テムバス）にマルチドロップバスを介して複数の増設ベ
ースを接続するとともに、各増設ベース内のパラレルバ
ス上に双方向バッファを設けて構成したので、この双方
向バッファによりパラレルバス上におけるデータの多重
反射を抑制することができ、これにより中距離のパラレ
ルバスを使用する場合のパラレルバスの高速動作および
信頼性を向上させることができる。
ば、ＣＰＵベース１０に接続されるパラレルバス（シス
テムバス）にマルチドロップバスを介して複数の増設ベ
ースを接続するとともに、各増設ベース内のパラレルバ
ス上に双方向バッファを設けて構成したので、この双方
向バッファによりパラレルバス上におけるデータの多重
反射を抑制することができ、これにより中距離のパラレ
ルバスを使用する場合のパラレルバスの高速動作および
信頼性を向上させることができる。
【００７６】また、この発明によれば、双方向バッファ
としてイネーブル端子付きのバッファを用い、データの
衝突が発生するバスリードイネーブル信号が変化するタ
イミングにおいて、バスゲートコントロール信号を用い
て双方向バッファをディスネーブルに制御し、データバ
スをすべてハイインピーダンス（Ｈｉｇｈ−Ｚ）状態と
してから双方向バッファのリード方向とライト方向の切
替を行うように構成したので、双方向バッファに加わる
バスリードイネーブル信号が異なる状態が生じても、デ
ータバス上におけるデータの衝突は発生せず、これによ
りデータの衝突が発生することなく増設ユニットに対す
るアクセスが可能になるという効果を奏する。
としてイネーブル端子付きのバッファを用い、データの
衝突が発生するバスリードイネーブル信号が変化するタ
イミングにおいて、バスゲートコントロール信号を用い
て双方向バッファをディスネーブルに制御し、データバ
スをすべてハイインピーダンス（Ｈｉｇｈ−Ｚ）状態と
してから双方向バッファのリード方向とライト方向の切
替を行うように構成したので、双方向バッファに加わる
バスリードイネーブル信号が異なる状態が生じても、デ
ータバス上におけるデータの衝突は発生せず、これによ
りデータの衝突が発生することなく増設ユニットに対す
るアクセスが可能になるという効果を奏する。
【図１】この発明に係るパラレルデータ伝送方法および
装置、パラレルバスシステムにおける衝突防止方法およ
び装置を適用して構成したプログラマブルロジックコン
トローラシステムの一実施の形態を示すシステム構成
図。
装置、パラレルバスシステムにおける衝突防止方法およ
び装置を適用して構成したプログラマブルロジックコン
トローラシステムの一実施の形態を示すシステム構成
図。
【図２】バスリードイネーブル信号ＲＤの伝送遅延によ
り発生するデータの衝突を説明する図。
り発生するデータの衝突を説明する図。
【図３】バスリードイネーブル信号ＲＤが変化するタイ
ミングでバスゲートコントロール信号ＲＤＺを用いて双
方向バッファをディスネーブルに制御するようにした構
成を示すブロック図。
ミングでバスゲートコントロール信号ＲＤＺを用いて双
方向バッファをディスネーブルに制御するようにした構
成を示すブロック図。
【図４】図３に示す構成においてバスリードイネーブル
信号ＲＤが変化するタイミングでバスゲートコントロー
ル信号ＲＤＺを用いて双方向バッファをディスネーブル
に制御する状態を示すタイミングチャート。
信号ＲＤが変化するタイミングでバスゲートコントロー
ル信号ＲＤＺを用いて双方向バッファをディスネーブル
に制御する状態を示すタイミングチャート。
【図５】図４に示す構成を採用したプログラマブルロジ
ックコントローラシステムの具体的構成を示す回路図。
ックコントローラシステムの具体的構成を示す回路図。
【図６】図５に示す増設ユニット内のＩ／Ｏユニットに
接続される双方向バッファの制御によるデータの流れを
示す図。
接続される双方向バッファの制御によるデータの流れを
示す図。
【図７】従来のＣＰＵベースに対して複数の増設ベース
をパラレルバスを介して増設可能に接続することにより
構成したプログラマブルロジックコントローラシステム
の一例を示すシステム構成図。
をパラレルバスを介して増設可能に接続することにより
構成したプログラマブルロジックコントローラシステム
の一例を示すシステム構成図。
１０ ＣＰＵベース １１ ＣＰＵユニット １２ Ｉ／Ｏユニット ２１−１〜２１−Ｎ Ｉ／Ｏユニット ２０−１、２０−２、…、２０−Ｎ 増設ベース（増
設ベース＃１〜＃Ｎ） ２２−１、２２−２、…２２−Ｎ 双方向バッファ ２３−１、２３−２、…２３−（Ｎ−１） 双方向バ
ッファ ２３−Ａ、２３−Ｂ 双方向バッファ ３０ パラレルバス ３０−１ データバス（ＤＡＴＡバス） ３０−２、３０−３ 制御信号線 ４０−１、４０−２、…、４０−Ｎ マルチドロップ
バス １００ ＣＰＵベース １０１ ＣＰＵユニット １０１−１ ＡＳＩＣ １０２ Ｉ／Ｏユニット １０２−１ ＡＳＩＣ １０３ Ｉ／Ｏユニット １０３−１ ＡＳＩＣ １１１ 一方向バッファ １０２ オア回路 １１３ 双方向バッファ ２００ 増設ベース ２０１ Ｉ／Ｏユニット ２０１−１ ＡＳＩＣ ２０２ Ｉ／Ｏユニット ２０１−１ ＡＳＩＣ ２１１ 一方向バッファ ２１２ 双方向バッファ ２１３ 一方向バッファ ２１４ オア回路 ２１５ 双方向バッファ
設ベース＃１〜＃Ｎ） ２２−１、２２−２、…２２−Ｎ 双方向バッファ ２３−１、２３−２、…２３−（Ｎ−１） 双方向バ
ッファ ２３−Ａ、２３−Ｂ 双方向バッファ ３０ パラレルバス ３０−１ データバス（ＤＡＴＡバス） ３０−２、３０−３ 制御信号線 ４０−１、４０−２、…、４０−Ｎ マルチドロップ
バス １００ ＣＰＵベース １０１ ＣＰＵユニット １０１−１ ＡＳＩＣ １０２ Ｉ／Ｏユニット １０２−１ ＡＳＩＣ １０３ Ｉ／Ｏユニット １０３−１ ＡＳＩＣ １１１ 一方向バッファ １０２ オア回路 １１３ 双方向バッファ ２００ 増設ベース ２０１ Ｉ／Ｏユニット ２０１−１ ＡＳＩＣ ２０２ Ｉ／Ｏユニット ２０１−１ ＡＳＩＣ ２１１ 一方向バッファ ２１２ 双方向バッファ ２１３ 一方向バッファ ２１４ オア回路 ２１５ 双方向バッファ
Claims (8)
- 【請求項１】 メインベースに接続されるパラレルバス
に複数の増設ベースを接続し、上記メインベースと上記
増設ベースとの間で上記パラレルバスを介してデータ伝
送を行うパラレルデータ伝送方法において、 上記増設ベース内の上記パラレルバス上に双方向バッフ
ァを設け、 上記双方向バッファにより上記パラレルバス上における
データの多重反射を防止したことを特徴とするパラレル
データ伝送方法。 - 【請求項２】 メインベースに接続されるパラレルバス
に複数の増設ベースを接続したパラレルデータ伝送装置
において、 上記増設ベース内に上記パラレルバス上におけるデータ
の多重反射を防止する双方向バッファを設けたことを特
徴とするパラレルデータ伝送装置。 - 【請求項３】 パラレルバスを介して複数の増設ベース
が接続されるメインベースにおいて、 上記メインベース内のパラレルバス上に上記パラレルバ
ス上におけるデータの多重反射を防止する双方向バッフ
ァを設けたことを特徴とするメインベース。 - 【請求項４】 メインベースに接続されるパラレルバス
に接続される増設ベースにおいて、 上記増設ベース内の上記パラレルバス上に上記パラレル
バス上におけるデータの多重反射を防止する双方向バッ
ファを設けたことを特徴とする増設ベース。 - 【請求項５】 メインユニットを収容するメインベース
に接続されるパラレルバスを介してそれぞれ増設ユニッ
トを収容する複数の増設ベースを縦列接続し、上記メイ
ンユニットと上記増設ユニットとの間で上記パラレルバ
スを介して双方向にデータ伝送を行うパラレルバスシス
テムにおいて、 上記メインベース若しくは増設ベース内に上記メインユ
ニットから送信されるバスリードイネーブル信号より上
記メインベースと上記増設ベースとの間で伝送されるデ
ータの伝送方向を切り替えるイネーブル可能な双方向バ
ッファを設け、 上記バスリードイネーブル信号が変化するタイミングで
上記メインユニットから上記双方向バッファをディスネ
ーブルするバスゲートコントロール信号を送信し、 上記パラレルバスを伝送するデータの衝突を防止したこ
とを特徴とするパラレルバスシステムにおける衝突防止
方法。 - 【請求項６】 メインユニットを収容するメインベース
に接続されるパラレルバスを介してそれぞれ増設ユニッ
トを収容する複数の増設ベースを接続し、上記メインユ
ニットと上記増設ユニットとの間で上記パラレルバスを
介して双方向にデータ伝送を行うパラレルバスシステム
において、 上記増設ベース内に収容された増設ユニットからデータ
を読み出す場合に、下段の増設ベースからのデータをブ
ロックし、 上記増設ユニットから読み出されたデータと上記下段の
増設ベースからのデータとの衝突を防止したことを特徴
とするパラレルバスシステムにおける衝突防止方法。 - 【請求項７】 パラレルバスを介して増設ユニットが収
容される複数の増設ベースを接続するメインベースに収
容されるメインユニットにおいて、 上記メインベース内若しくは上記増設ベース内に設けら
れるイネーブル可能な双方向バッファに対して上記パラ
レルバス上を伝送するデータの伝送方向を切り替えるバ
スリードイネーブル信号を発生するバスリードイネーブ
ル信号発生手段と、 上記バスリードイネーブル信号発生手段より発生された
上記バスリードイネーブル信号が変化するタイミングで
上記双方向バッファに対して該双方向バッファをディス
ネーブルするバスゲートコントロール信号を発生するバ
スゲートコントロール信号発生手段と、 を具備することを特徴とするパラレルバスシステムにお
けるメインユニット。 - 【請求項８】 パラレルバスを介してメインユニットを
収容するメインベースに接続される増設ベースに収容さ
れる増設ユニットにおいて、 上記増設ベース内に設けられイネーブル可能な双方向バ
ッファに対して該増設ベースに収容される増設ユニット
からのデータ読み出し時に、下段の増設ベースからのデ
ータをブロックするユニット選択信号を発生するユニッ
ト選択信号発生手段、 を具備することを特徴とするパラレルバスシステムにお
ける増設ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11832499A JP3962969B2 (ja) | 1998-05-29 | 1999-04-26 | パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-149562 | 1998-05-29 | ||
| JP14956298 | 1998-05-29 | ||
| JP14990698 | 1998-05-29 | ||
| JP10-149906 | 1998-05-29 | ||
| JP11832499A JP3962969B2 (ja) | 1998-05-29 | 1999-04-26 | パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000047766A true JP2000047766A (ja) | 2000-02-18 |
| JP3962969B2 JP3962969B2 (ja) | 2007-08-22 |
Family
ID=27313554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11832499A Expired - Lifetime JP3962969B2 (ja) | 1998-05-29 | 1999-04-26 | パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3962969B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102346454A (zh) * | 2010-07-23 | 2012-02-08 | 三菱电机株式会社 | 可编程控制器以及总线变换器 |
| JP2012243299A (ja) * | 2011-05-17 | 2012-12-10 | Trendon Touch Technology Corp | マトリクス走査装置に適合可能な駆動システム |
| JP2021022040A (ja) * | 2019-07-25 | 2021-02-18 | シャープ株式会社 | 通信制御システムおよび情報処理装置 |
-
1999
- 1999-04-26 JP JP11832499A patent/JP3962969B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102346454A (zh) * | 2010-07-23 | 2012-02-08 | 三菱电机株式会社 | 可编程控制器以及总线变换器 |
| JP2012027728A (ja) * | 2010-07-23 | 2012-02-09 | Mitsubishi Electric Corp | プログラマブルコントローラおよびバス変換器 |
| JP2012243299A (ja) * | 2011-05-17 | 2012-12-10 | Trendon Touch Technology Corp | マトリクス走査装置に適合可能な駆動システム |
| JP2021022040A (ja) * | 2019-07-25 | 2021-02-18 | シャープ株式会社 | 通信制御システムおよび情報処理装置 |
| JP7265953B2 (ja) | 2019-07-25 | 2023-04-27 | シャープ株式会社 | 通信制御システムおよび情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3962969B2 (ja) | 2007-08-22 |
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