JP2000047766A - Method and device for parallel data transmission, and method and device for collision prevention in parallel bus system - Google Patents
Method and device for parallel data transmission, and method and device for collision prevention in parallel bus systemInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、パラレルデータ
伝送方法および装置、パラレルバスシステムにおける衝
突防止方法および装置に関し、詳しくは、メインベース
に接続されるパラレルバスに複数の増設ベースを接続す
るととも、該増設ベース内のパラレルバス上に双方向バ
ッファを設け、該双方向バッファによりパラレルバス上
におけるデータの多重反射を防止したパラレルデータ伝
送方法および装置、パラレルバスシステムにおける衝突
防止方法および装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and apparatus for parallel data transmission and a method and apparatus for preventing collision in a parallel bus system, and more particularly, to connecting a plurality of extension bases to a parallel bus connected to a main base. The present invention relates to a parallel data transmission method and apparatus in which a bidirectional buffer is provided on a parallel bus in the extension base and multiple reflection of data on the parallel bus is prevented by the bidirectional buffer, and a collision prevention method and apparatus in a parallel bus system.
【0002】[0002]
【従来の技術】従来、プログラマブルロジックコントロ
ーラ等においては、メインベースを構成するCPUベー
スに対してパラレルバスを介して増設ベースを構成する
複数の増設ベースを増設可能に接続することにより拡張
性の高いシステムを構成する手法が知られている。2. Description of the Related Art Conventionally, in a programmable logic controller or the like, a plurality of extension bases constituting an extension base are connected to a CPU base constituting a main base via a parallel bus so as to be extendable. Techniques for configuring a system are known.
【0003】図7は、従来のCPUベースに対して複数
の増設ベースをパラレルバスを介して増設可能に接続す
ることにより構成したプログラマブルロジックコントロ
ーラシステムの一例を示すシステム構成図である。FIG. 7 is a system configuration diagram showing an example of a programmable logic controller system configured by connecting a plurality of extension bases to a conventional CPU base via a parallel bus so as to be extendable.
【0004】図7において、このプログラマブルロジッ
クコントローラシステムは、CPUベース10に接続さ
れるパラレルバス(システムバス)30にマルチドロッ
プバス40−1、40−2、…、40−Nを介して複数
の増設ベース20−1、20−2、…、20−N(増設
ベース#1〜#N)を接続して構成される。In FIG. 7, a programmable logic controller system includes a plurality of parallel buses (system buses) 30 connected to a CPU base 10 via multi-drop buses 40-1, 40-2,. , 20-N (additional bases # 1 to #N) are connected.
【0005】ここで、CPUベース10は、このプログ
ラマブルロジックコントローラシステムのメインベース
を構成するもので、このCPUベース10には、CPU
ユニット11、I/Oユニット等が収容されている。Here, a CPU base 10 constitutes a main base of the programmable logic controller system, and the CPU base 10 includes a CPU.
A unit 11, an I / O unit, and the like are accommodated.
【0006】また、増設ベース20−1、20−2、
…、20−Nは、CPUベース10に対して増設可能に
接続されるもので、それぞれ複数のI/Oユニット21
−1〜21−Nが収容されている。Further, the extension bases 20-1, 20-2,
, 20-N are connected to the CPU base 10 so as to be extendable, and each of the plurality of I / O units 21-N.
-1 to 21-N are accommodated.
【0007】[0007]
【発明が解決しようとする課題】ところで、図7に示す
ような従来のマルチドロップ方式のプログラマブルロジ
ックコントローラシステムにおいて、例えば、中距離、
例えば10m程度のパラレルバス30を用いてCPUベ
ース10と複数の増設ベース20−1、20−2、…、
20−N(増設ベース#1〜#N)とを接続し、このパ
ラレルバス30を高速で動作させると、各増設ベース2
0−1、20−2、…、20−Nにおける電気的な反射
によって、いわゆる多重反射を起こし、このためにパラ
レルバス30の信頼性が著しく低下するという問題があ
った。By the way, in a conventional multi-drop programmable logic controller system as shown in FIG.
For example, the CPU base 10 and a plurality of extension bases 20-1, 20-2,.
20-N (extension bases # 1 to #N) and operating this parallel bus 30 at high speed,
.., 20-N causes so-called multiple reflections, which causes a problem that the reliability of the parallel bus 30 is significantly reduced.
【0008】この多重反射の問題を解決するために、各
増設ベース20−1、20−2、…、20−Nでパラレ
ルバス30の終端処理を行う構成も提案されているが、
この場合は、システム全体のコストが高くなるという別
の問題が生じた。In order to solve the problem of the multiple reflection, there has been proposed a configuration for terminating the parallel bus 30 in each of the extension bases 20-1, 20-2,..., 20-N.
In this case, another problem that the cost of the whole system becomes high occurs.
【0009】そこで、この発明は、中距離のパラレルバ
スを使用するパラレルバスシステムにおける高速動作お
よび信頼性を安価に向上させることを可能にしたパラレ
ルデータ伝送方法および装置を提供することを目的とす
る。Accordingly, an object of the present invention is to provide a parallel data transmission method and apparatus capable of improving high-speed operation and reliability at a low cost in a parallel bus system using a medium-distance parallel bus. .
【0010】また、この発明は、メインユニットから送
信されるメインベースと増設ベースとの間で伝送される
データの伝送方向を切り替えるためのバスリードイネー
ブル信号の伝送遅延に基づくデータの衝突を防止するよ
うにしたパラレルバスシステムにおける衝突防止方法お
よび装置を提供することを目的とする。Further, the present invention prevents data collision based on a transmission delay of a bus read enable signal for switching a transmission direction of data transmitted between a main base and an extension base transmitted from a main unit. An object of the present invention is to provide a method and an apparatus for preventing collision in a parallel bus system as described above.
【0011】[0011]
【課題を解決するための手段】上記目的を達成するた
め、請求項1記載の発明は、メインベースに接続される
パラレルバスに複数の増設ベースを接続し、上記メイン
ベースと上記増設ベースとの間で上記パラレルバスを介
してデータ伝送を行うパラレルデータ伝送方法におい
て、上記増設ベース内の上記パラレルバス上に双方向バ
ッファを設け、上記双方向バッファにより上記パラレル
バス上におけるデータの多重反射を防止したことを特徴
とする。To achieve the above object, according to the first aspect of the present invention, a plurality of extension bases are connected to a parallel bus connected to a main base, and a plurality of extension bases are connected to the main base. In the parallel data transmission method for transmitting data via the parallel bus between the parallel buses, a bidirectional buffer is provided on the parallel bus in the extension base, and multiple reflection of data on the parallel bus is prevented by the bidirectional buffer. It is characterized by having done.
【0012】また、請求項2記載の発明は、メインベー
スに接続されるパラレルバスに複数の増設ベースを接続
したパラレルデータ伝送装置において、上記増設ベース
内に上記パラレルバス上におけるデータの多重反射を防
止する双方向バッファを設けたことを特徴とする。According to a second aspect of the present invention, in a parallel data transmission apparatus in which a plurality of extension bases are connected to a parallel bus connected to a main base, multiple reflections of data on the parallel bus are provided in the extension bases. It is characterized in that a bidirectional buffer is provided for prevention.
【0013】また、請求項3記載の発明は、パラレルバ
スを介して複数の増設ベースが接続されるメインベース
において、上記メインベース内のパラレルバス上に上記
パラレルバス上におけるデータの多重反射を防止する双
方向バッファを設けたことを特徴とする。According to a third aspect of the present invention, in a main base to which a plurality of extension bases are connected via a parallel bus, multiple reflection of data on the parallel bus is prevented on the parallel bus in the main base. Characterized in that a bidirectional buffer is provided.
【0014】また、請求項4記載の発明は、メインベー
スに接続されるパラレルバスに接続される増設ベースに
おいて、上記増設ベース内の上記パラレルバス上に上記
パラレルバス上におけるデータの多重反射を防止する双
方向バッファを設けたことを特徴とする。According to a fourth aspect of the present invention, in the extension base connected to the parallel bus connected to the main base, multiple reflection of data on the parallel bus is prevented on the parallel bus in the extension base. Characterized in that a bidirectional buffer is provided.
【0015】従って、この発明によれば、CPUベース
10に接続されるパラレルバス(システムバス)にマル
チドロップバスを介して複数の増設ベースを接続すると
ともに、各増設ベース内のパラレルバス上に双方向バッ
ファを設けて構成したので、この双方向バッファにより
パラレルバス上におけるデータの多重反射を抑制するこ
とができ、これにより中距離のパラレルバスを使用する
場合のパラレルバスの高速動作および信頼性を向上させ
ることができる。Therefore, according to the present invention, a plurality of extension bases are connected to the parallel bus (system bus) connected to the CPU base 10 via the multi-drop bus, and both extension bases are provided on the parallel bus in each extension base. Since the bidirectional buffer is provided, the multiple reflection of data on the parallel bus can be suppressed by the bidirectional buffer, thereby improving the high-speed operation and reliability of the parallel bus when using a medium-distance parallel bus. Can be improved.
【0016】また、上記目的を達成するため、請求項5
記載の発明は、メインユニットを収容するメインベース
に接続されるパラレルバスを介してそれぞれ増設ユニッ
トを収容する複数の増設ベースを縦列接続し、上記メイ
ンユニットと上記増設ユニットとの間で上記パラレルバ
スを介して双方向にデータ伝送を行うパラレルバスシス
テムにおいて、上記メインベース若しくは増設ベース内
に上記メインユニットから送信されるバスリードイネー
ブル信号より上記メインベースと上記増設ベースとの間
で伝送されるデータの伝送方向を切り替えるイネーブル
可能な双方向バッファを設け、上記バスリードイネーブ
ル信号が変化するタイミングで上記メインユニットから
上記双方向バッファをディスネーブルするバスゲートコ
ントロール信号を送信し、上記パラレルバスを伝送する
データの衝突を防止したことを特徴とする。According to another aspect of the present invention, there is provided a semiconductor device comprising:
According to the invention described above, a plurality of extension bases each accommodating an extension unit are connected in cascade via a parallel bus connected to a main base accommodating a main unit, and the parallel bus is connected between the main unit and the extension unit. In the parallel bus system which performs bidirectional data transmission via the main base or the extension base, data transmitted between the main base and the extension base from a bus read enable signal transmitted from the main unit in the main base or the extension base And a bus gate control signal for disabling the bidirectional buffer is transmitted from the main unit at a timing when the bus read enable signal changes, and the parallel bus is transmitted. Prevent data collision Characterized in that it was.
【0017】また、請求項6記載の発明は、メインユニ
ットを収容するメインベースに接続されるパラレルバス
を介してそれぞれ増設ユニットを収容する複数の増設ベ
ースを接続し、上記メインユニットと上記増設ユニット
との間で上記パラレルバスを介して双方向にデータ伝送
を行うパラレルバスシステムにおいて、上記増設ベース
内に収容された増設ユニットからデータを読み出す場合
に、下段の増設ベースからのデータをブロックし、上記
増設ユニットから読み出されたデータと上記下段の増設
ベースからのデータとの衝突を防止したことを特徴とす
る。According to a sixth aspect of the present invention, a plurality of extension bases each accommodating an extension unit are connected via a parallel bus connected to a main base accommodating the main unit, and the main unit and the extension unit are connected. In a parallel bus system that performs bidirectional data transmission via the parallel bus between and when reading data from an extension unit accommodated in the extension base, data from the lower extension base is blocked, A collision between data read from the extension unit and data from the lower extension base is prevented.
【0018】また、請求項7記載の発明は、パラレルバ
スを介して増設ユニットが収容される複数の増設ベース
を接続するメインベースに収容されるメインユニットに
おいて、上記メインベース内若しくは上記増設ベース内
に設けられるイネーブル可能な双方向バッファに対して
上記パラレルバス上を伝送するデータの伝送方向を切り
替えるバスリードイネーブル信号を発生するバスリード
イネーブル信号発生手段と、上記バスリードイネーブル
信号発生手段より発生された上記バスリードイネーブル
信号が変化するタイミングで上記双方向バッファに対し
て該双方向バッファをディスネーブルするバスゲートコ
ントロール信号を発生するバスゲートコントロール信号
発生手段と、を具備することを特徴とする。According to a seventh aspect of the present invention, in the main unit accommodated in a main base connecting a plurality of extension bases accommodating an extension unit via a parallel bus, the main unit or the extension base is provided. A bus read enable signal generating means for generating a bus read enable signal for switching a transmission direction of data transmitted on the parallel bus with respect to the enableable bidirectional buffer provided in the bus, and a bus read enable signal generating means. And a bus gate control signal generating means for generating a bus gate control signal for disabling the bidirectional buffer with respect to the bidirectional buffer at a timing when the bus read enable signal changes.
【0019】また、請求項8記載の発明は、パラレルバ
スを介してメインユニットを収容するメインベースに接
続される増設ベースに収容される増設ユニットにおい
て、上記増設ベース内に設けられイネーブル可能な双方
向バッファに対して該増設ベースに収容される増設ユニ
ットからのデータ読み出し時に、下段の増設ベースから
のデータをブロックするユニット選択信号を発生するユ
ニット選択信号発生手段、を具備することを特徴とす
る。According to a further aspect of the present invention, there is provided an extension unit accommodated in an extension base connected to a main base accommodating a main unit via a parallel bus. A unit selection signal generating means for generating a unit selection signal for blocking data from the lower extension base when reading data from the extension unit accommodated in the extension base for the direction buffer. .
【0020】従って、この発明では、双方向バッファと
してイネーブル端子付きのバッファを用い、データの衝
突が発生するバスリードイネーブル信号が変化するタイ
ミングにおいて、バスゲートコントロール信号を用いて
双方向バッファをディスネーブルに制御し、データバス
をすべてハイインピーダンス(High−Z)状態とし
てから双方向バッファのリード方向とライト方向の切替
を行うように構成したので、双方向バッファに加わるバ
スリードイネーブル信号が異なる状態が生じても、デー
タバス上におけるデータの衝突は発生せず、これにより
データの衝突が発生することなく増設ユニットに対する
アクセスが可能になる。Therefore, according to the present invention, a buffer having an enable terminal is used as a bidirectional buffer, and the bidirectional buffer is disabled using the bus gate control signal at the timing when the bus read enable signal causing data collision changes. And the switching between the read direction and the write direction of the bidirectional buffer is performed after the data buses are all set to the high impedance (High-Z) state, so that the state in which the bus read enable signal applied to the bidirectional buffer is different. Even if it occurs, data collision does not occur on the data bus, thereby enabling access to the extension unit without data collision.
【0021】[0021]
【発明の実施の形態】以下、この発明に係るパラレルデ
ータ伝送方法および装置、パラレルバスシステムにおけ
る衝突防止方法および装置の一実施の形態を添付図面を
参照して詳細に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a parallel data transmission method and apparatus according to the present invention;
【0022】図1は、この発明に係るパラレルデータ伝
送方法および装置、パラレルバスシステムにおける衝突
防止方法および装置を適用して構成したプログラマブル
ロジックコントローラシステムの一実施の形態を示すシ
ステム構成図である。FIG. 1 is a system configuration diagram showing an embodiment of a programmable logic controller system configured by applying a parallel data transmission method and apparatus and a collision prevention method and apparatus in a parallel bus system according to the present invention.
【0023】なお、図1において、図7に示した従来の
プログラマブルロジックコントローラシステムと同様の
機能を果たす部分には説明の便宜上図7で用いた符号と
同一の符号を付する。In FIG. 1, portions that perform the same functions as those of the conventional programmable logic controller system shown in FIG. 7 are denoted by the same reference numerals as those used in FIG. 7 for convenience of explanation.
【0024】図1に示すこの発明に係るプログラマブル
ロジックコントローラシステムにおいては、CPUベー
ス10に接続されるパラレルバス(システムバス)30
にマルチドロップバス40−1〜40−Nを介して複数
の増設ベース20−1〜20−N(増設ベース#1〜#
N)を接続するとともに、各増設ベース20−1〜20
−N内のパラレルバス30上に双方向バッファ23−1
〜23−(N−1)を設け、この双方向バッファ23−
1〜23−(N−1)によりパラレルバス30上におけ
るデータの多重反射を抑制し、これにより中距離のパラ
レルバス30を使用する場合のパラレルバス30の高速
動作および信頼性を向上させるように構成される。In the programmable logic controller system according to the present invention shown in FIG. 1, a parallel bus (system bus) 30 connected to the CPU base 10 is provided.
Via the multi-drop buses 40-1 to 40-N, a plurality of extension bases 20-1 to 20-N (extension bases # 1 to ##).
N), and each of the extension bases 20-1 to 20-20.
-N on the parallel bus 30 in the
To 23- (N-1).
1 to 23- (N-1) suppress multiple reflection of data on the parallel bus 30, thereby improving the high-speed operation and the reliability of the parallel bus 30 when the medium-distance parallel bus 30 is used. Be composed.
【0025】すなわち、図1において、このプログラマ
ブルロジックコントローラシステムにおいては、図7に
示した従来のプログラマブルロジックコントローラシス
テムと同様に、CPUベース10に接続されるパラレル
バス30に対してマルチドロップバス40−1、40−
2、…、40−Nを介して複数の増設ベース20−1、
20−2、…、20−N(増設ベース#1〜#N)を接
続して構成される。That is, in FIG. 1, in the programmable logic controller system, the multi-drop bus 40- is connected to the parallel bus 30 connected to the CPU base 10 similarly to the conventional programmable logic controller system shown in FIG. 1, 40-
2, a plurality of extension bases 20-1 through 40-N,
, 20-N (additional bases # 1 to #N) are connected.
【0026】また、CPUベース10には、このプログ
ラマブルロジックコントローラシステムのメインベース
を構成するもので、このCPUベース10には、CPU
ユニット11、I/Oユニット12等が収容されてお
り、増設ベース20−1、20−2、…、20−Nに
は、それぞれ複数のI/Oユニット21−1〜21−N
が収容されている。The CPU base 10 constitutes a main base of the programmable logic controller system.
The unit 11, the I / O unit 12, and the like are accommodated, and the extension bases 20-1, 20-2,..., 20-N have a plurality of I / O units 21-1 to 21-N, respectively.
Is housed.
【0027】しかし、この図1に示すプログラマブルロ
ジックコントローラシステムでは、図7に示した従来の
プログラマブルロジックコントローラシステムと異な
り、CPUベース10内において、パラレルバス30上
に双方向バッファ13が設けられており、また、増設ベ
ース20−1、20−2、…、20−Nにおいて、パラ
レルバス30上にそれぞれ双方向バッファ23−1、2
3−2、…23−(N−1)が設けられるとともに、そ
のマルチドロップバス40−1、40−2、…、40−
N上にそれぞれ双方向バッファ22−1、22−2、…
22−Nが設けられる。However, in the programmable logic controller system shown in FIG. 1, unlike the conventional programmable logic controller system shown in FIG. 7, the bidirectional buffer 13 is provided on the parallel bus 30 in the CPU base 10. , 20-N, the bidirectional buffers 23-1 and 23-2 on the parallel bus 30 respectively.
3-2,... 23- (N-1) are provided, and the multi-drop buses 40-1, 40-2,.
, N on the bidirectional buffers 22-1, 22-2,.
22-N are provided.
【0028】そして、この図1に示すプログラマブルロ
ジックコントローラシステムにおいては、双方向バッフ
ァ23−1、23−2、…23−(N−1)によりパラ
レルバス30が、各増設ベース20−1、20−2、
…、20−Nに対応して分離され、また、双方向バッフ
ァ22−1、22−2、…22−Nによりパラレルバス
30と各マルチドロップバス40−1、40−2、…、
40−Nとが分離され、これによりディジィーチェーン
式のパラレルバスを構成している。In the programmable logic controller system shown in FIG. 1, the parallel bus 30 is connected to the extension bases 20-1 and 20 by the bidirectional buffers 23-1, 23-2,..., 23- (N-1). -2,
, 20-N, and the parallel bus 30 and the multi-drop buses 40-1, 40-2,... By the bidirectional buffers 22-1, 22-2,.
40-N, thereby forming a daisy-chain parallel bus.
【0029】このような構成によると、双方向バッファ
13および双方向バッファ23−1、23−2、…23
−(N−1)によりパラレルバス30上における各増設
ベース20−1、20−2、…、20−Nでの多重反射
が抑制され、また、双方向バッファ22−1、22−
2、…22−Nにより各増設ベース20−1、20−
2、…、20−N内におけるパラレルバス30へのデー
タの反射が抑制されることになる。According to such a configuration, the bidirectional buffer 13 and the bidirectional buffers 23-1, 23-2,.
.., 20-N on the parallel bus 30 is suppressed, and the bidirectional buffers 22-1, 22-
2, ... 22-N, each extension base 20-1, 20-
2,..., 20-N, the reflection of data to the parallel bus 30 is suppressed.
【0030】これにより、パラレルバス30の信頼性が
向上し、双方向バッファ23−1、23−2、…23−
(N−1)および双方向バッファ22−1、22−2、
…22−Nでの遅延を考えても、従来のプログラマブル
ロジックコントローラシステムの7〜10倍程度でパラ
レルバス30上でのパラレルデータ転送が可能になる。Thereby, the reliability of the parallel bus 30 is improved, and the bidirectional buffers 23-1, 23-2,.
(N-1) and the bidirectional buffers 22-1, 22-2,
.. 22-N, the parallel data transfer on the parallel bus 30 becomes possible at about 7 to 10 times that of the conventional programmable logic controller system.
【0031】また、双方向バッファ13および各双方向
バッファ23−1、23−2、…23−(N−1)およ
び双方向バッファ22−1、22−2、…22−Nとし
ては、安価なC−MOSロジックICを用いることがで
きるので、この双方向バッファ13および各双方向バッ
ファ23−1、23−2、…23−(N−1)および双
方向バッファ22−1、22−2、…22−Nの追加に
よるコストアップは最小限に抑えることが可能になる。The bidirectional buffers 13 and the bidirectional buffers 23-1, 23-2,... 23- (N-1) and the bidirectional buffers 22-1, 22-2,. ., 23- (N-1) and the bidirectional buffers 22-1, 22-2. ,..., 22-N can be minimized.
【0032】さて、図1に示したようなディジィーチェ
ーン式のパラレルバスを採用する場合において、CPU
ベース10のCPUユニット11が増設ベース20−
1、20−2、…、20−Nに収容されるI/Oユニッ
ト21−1〜21−Nに対してデータのリード/ライト
を行う場合、双方向バッファ13および各双方向バッフ
ァ23−1、23−2、…23−(N−1)および双方
向バッファ22−1、22−2、…22−Nの方向切替
には、CPUユニット11が生成するバスリードイネー
ブル信号RDが用いられる。Now, in the case of employing a daisy chain type parallel bus as shown in FIG.
The CPU unit 11 of the base 10 is an extension base 20-
, 20-N, when reading / writing data from / to the I / O units 21-1 to 21-N, the bidirectional buffer 13 and the bidirectional buffers 23-1 , 23-2, ..., 23- (N-1) and the bidirectional buffers 22-1, 22-2, ..., 22-N, use a bus read enable signal RD generated by the CPU unit 11.
【0033】しかし、CPUユニット11が生成するバ
スリードイネーブル信号RDを用いて、双方向バッファ
13および各双方向バッファ23−1、23−2、…2
3−(N−1)および双方向バッファ22−1、22−
2、…22−Nの方向切替を行う手法を採用する場合
に、パラレルバス30の距離が伸びると、バスリードイ
ネーブル信号RDの伝送遅延により、パラレルバス30
をリード方向からライト方向に切り替える際にデータバ
ス上でデータの衝突が発生する。However, using the bus read enable signal RD generated by the CPU unit 11, the bidirectional buffer 13 and the bidirectional buffers 23-1, 23-2,.
3- (N-1) and bidirectional buffers 22-1, 22-
2,... When the method of switching the direction of 22-N is adopted, if the distance of the parallel bus 30 is increased, the transmission delay of the bus read enable signal RD causes a delay in the parallel bus 30.
When data is switched from the read direction to the write direction, data collision occurs on the data bus.
【0034】図2は、バスリードイネーブル信号RDの
伝送遅延により発生するデータの衝突を説明する図であ
る。FIG. 2 is a diagram for explaining data collision caused by transmission delay of the bus read enable signal RD.
【0035】図2において、23−Aおよび23−B
は、パラレルバス30上に設けられる双方向バッファを
示しており、30−1は、パラレルバス30内のデータ
バス(DATAバス)を示し、30−2は、パラレルバ
ス30内のバスリードイネーブル信号RDを伝送する制
御信号線を示す。In FIG. 2, 23-A and 23-B
Denotes a bidirectional buffer provided on the parallel bus 30, 30-1 denotes a data bus (DATA bus) in the parallel bus 30, and 30-2 denotes a bus read enable signal in the parallel bus 30. 5 shows a control signal line for transmitting RD.
【0036】ここで、パラレルバス30内の制御信号線
30−2によるバスリードイネーブル信号RDの伝送遅
延により、双方向バッファ23−Aの端子Dirに加え
られるバスリードイネーブル信号RDがハイレベル(H
igh)からローレベル(Low)に切り替わっている
のにも係らず双方向バッファ23−Bの端子Dirに加
えられるバスリードイネーブル信号RDがハイレベル
(High)のままであるとする。Here, due to the transmission delay of the bus read enable signal RD by the control signal line 30-2 in the parallel bus 30, the bus read enable signal RD applied to the terminal Dir of the bidirectional buffer 23-A becomes high level (H
It is assumed that the bus read enable signal RD applied to the terminal Dir of the bidirectional buffer 23-B remains at the high level (High) despite the switching from the (high) to the low level (Low).
【0037】この場合、双方向バッファ23−Aおよび
双方向バッファ23−Bのライト方向およびリード方法
は互いに逆方向になり、双方向バッファ23−Aと双方
向バッファ23−Bとの間のデータバス30−1上でデ
ータの衝突(Conflict)が発生する。In this case, the write direction and the read method of the bidirectional buffer 23-A and the bidirectional buffer 23-B are opposite to each other, and the data between the bidirectional buffer 23-A and the bidirectional buffer 23-B are exchanged. A data collision occurs on the bus 30-1.
【0038】このようなデータの衝突が重なると、双方
向バッファ13および各双方向バッファ23−1、23
−2、…23−(N−1)および双方向バッファ22−
1、22−2、…22−Nの構成するバッファICの劣
化の原因となり、機器の信頼性が低下する。When such data collisions overlap, the bidirectional buffer 13 and each of the bidirectional buffers 23-1, 23-2
-2,... 23- (N-1) and bidirectional buffer 22-
, 22-2,..., 22-N may cause deterioration of the buffer IC, thereby reducing the reliability of the device.
【0039】これを防止するために、バッファICに抵
抗をシリアルに接続して、データの衝突による過電流を
抑える構成も提案されているが、この手法を採用する場
合は、部品点数の増加、信号遅延等によるバスのコスト
/性能に対する悪影響が問題になる。In order to prevent this, a configuration has been proposed in which a resistor is serially connected to the buffer IC to suppress overcurrent due to data collision. However, when this method is adopted, the number of parts increases, An adverse effect on the cost / performance of the bus due to signal delay or the like becomes a problem.
【0040】そこで、次に示す実施の形態では、双方向
バッファ13および各双方向バッファ23−1、23−
2、…23−(N−1)および双方向バッファ22−
1、22−2、…22−Nとしてイネーブル端子付きの
バッファを用い、データの衝突が発生するバスリードイ
ネーブル信号RDが変化するタイミングにおいて、バス
ゲートコントロール信号RDZを用いて双方向バッファ
13および各双方向バッファ23−1、23−2、…2
3−(N−1)および双方向バッファ22−1、22−
2、…22−Nをディスネーブルに制御し、データバス
30−1をすべてハイインピーダンス(High−Z)
状態としてから双方向バッファ13および各双方向バッ
ファ23−1、23−2、…23−(N−1)および双
方向バッファ22−1、22−2、…22−Nのリード
方向とライト方向の切替を行うように構成される。Therefore, in the following embodiment, the bidirectional buffer 13 and each of the bidirectional buffers 23-1, 23-
2, ... 23- (N-1) and bidirectional buffer 22-
, 22-2,..., 22-N are used, and at the timing when the bus read enable signal RD at which data collision occurs changes using the bus gate control signal RDZ, Bidirectional buffers 23-1, 23-2,... 2
3- (N-1) and bidirectional buffers 22-1, 22-
2,... 22-N are disabled, and all data buses 30-1 are high impedance (High-Z).
From the state, the read direction and write direction of the bidirectional buffer 13 and the bidirectional buffers 23-1, 23-2,..., 23- (N-1) and the bidirectional buffers 22-1, 22-2,. Is configured to be switched.
【0041】図3は、バスリードイネーブル信号RDが
変化するタイミングでバスゲートコントロール信号RD
Zを用いて双方向バッファをディスネーブルに制御する
ようにした構成を示すブロック図である。FIG. 3 shows a bus gate control signal RD at the timing when the bus read enable signal RD changes.
FIG. 9 is a block diagram showing a configuration in which a bidirectional buffer is disabled using Z.
【0042】図3において、23−Aおよび23−B
は、パラレルバス30上に設けられるそれぞれイネーブ
ル端子Enを有する双方向バッファを示しており、30
−1は、パラレルバス30内のデータバス(DATAバ
ス)を示し、30−2は、パラレルバス30内のバスリ
ードイネーブル信号RDを伝送する制御信号線を示し、
30−3は、パラレルバス30内のバスゲートコントロ
ール信号RDZを伝送する制御信号線を示す。In FIG. 3, 23-A and 23-B
Denotes a bidirectional buffer provided on the parallel bus 30 and having an enable terminal En.
-1 indicates a data bus (DATA bus) in the parallel bus 30, 30-2 indicates a control signal line for transmitting a bus read enable signal RD in the parallel bus 30,
Reference numeral 30-3 denotes a control signal line for transmitting the bus gate control signal RDZ in the parallel bus 30.
【0043】ここで、CPUベース10のCPUユニッ
ト11は、バスリードイネーブル信号RDが変化するタ
イミングでバスゲートコントロール信号RDZを所定時
間ハイレベル(High)に制御する。これにより、双
方向バッファ23−Aおよび双方向バッファ23−Bは
ディスネーブルに制御され、これにより、データバス3
0−1はすべてハイインピーダンス(High−Z)状
態となるので、双方向バッファ23−Aおよび双方向バ
ッファ23−Bの端子Dirに加わるバスリードイネー
ブル信号RDが異なる状態が生じても、この状態でデー
タバス30−1上におけるデータの衝突は発生しない。Here, the CPU unit 11 of the CPU base 10 controls the bus gate control signal RDZ to a high level (High) for a predetermined time when the bus read enable signal RD changes. As a result, the bidirectional buffer 23-A and the bidirectional buffer 23-B are disabled and the data bus 3
0-1 are all in a high impedance (High-Z) state. Therefore, even if the bus read enable signal RD applied to the terminal Dir of the bidirectional buffer 23-A and the bidirectional buffer 23-B is different, this state occurs. Therefore, no data collision occurs on the data bus 30-1.
【0044】図4は、図3に示す構成においてバスリー
ドイネーブル信号RDが変化するタイミングでバスゲー
トコントロール信号RDZを用いて双方向バッファをデ
ィスネーブルに制御する状態を示すタイミングチャート
である。FIG. 4 is a timing chart showing a state in which the bidirectional buffer is disabled using the bus gate control signal RDZ at the timing when the bus read enable signal RD changes in the configuration shown in FIG.
【0045】図4(a)に示すように、バスリードイネ
ーブル信号RDが変化するタイミングにおいて、図4
(b)に示すように、バスゲートコントロール信号RD
Zは、ハイレベル(High)になるので、図4(c)
に示すように、このバスゲートコントロール信号RDZ
がハイレベルとなっている間、データバス30−1はハ
イインピーダンス(High−Z)状態となるので、双
方向バッファ23−Aおよび双方向バッファ23−Bの
端子Dirに加わるバスリードイネーブル信号RDが異
なる状態が生じても、この状態でデータバス30−1上
におけるデータの衝突は発生しない。As shown in FIG. 4A, at the timing when the bus read enable signal RD changes,
As shown in (b), the bus gate control signal RD
Since Z becomes a high level (High), FIG.
As shown in FIG.
Is high level, the data bus 30-1 is in a high impedance (High-Z) state, so that the bus read enable signal RD applied to the terminals Dir of the bidirectional buffers 23-A and 23-B. Does not occur, data collision does not occur on the data bus 30-1 in this state.
【0046】図5は、図4に示す構成を採用したプログ
ラマブルロジックコントローラシステムの具体的構成を
示す回路図である。FIG. 5 is a circuit diagram showing a specific configuration of a programmable logic controller system employing the configuration shown in FIG.
【0047】図5において、このプログラマブルロジッ
クコントローラシステムは、CPUユニット101、I
/Oユニット102、I/Oユニット103を収容する
CPUベース100にI/Oユニット201、I/Oユ
ニット202を収容する増設ベース200をバスケーブ
ル300−1、300−2で接続して構成される。Referring to FIG. 5, the programmable logic controller system includes a CPU unit 101,
The I / O unit 102 and the I / O unit 103 are configured by connecting an extension base 200 that accommodates the I / O unit 201 and the I / O unit 202 to the CPU base 100 that accommodates the I / O unit 103 by bus cables 300-1 and 300-2. You.
【0048】ここで、CPUベース100に収容される
CPUユニット101は、CPUベース100に対して
インターフェースをなすASIC101−1を有してお
り、I/Oユニット102は、CPUベース100に対
してインターフェースをなすASIC102−1を有し
ており、I/Oユニット103は、CPUベース100
に対してインターフェースをなすASIC103−1を
有している。Here, the CPU unit 101 accommodated in the CPU base 100 has an ASIC 101-1 that interfaces with the CPU base 100, and the I / O unit 102 has an interface with the CPU base 100. The I / O unit 103 includes a CPU base 100.
ASIC 103-1 that interfaces with the ASIC 103-1.
【0049】また、増設ベース200に収容されるI/
Oユニット201は、増設ベース200に対してインタ
ーフェースをなすASIC201−1を有しており、I
/Oユニット202は、増設ベース200に対してイン
ターフェースをなすASIC202−1を有している。The I / O accommodated in the extension base 200
The O unit 201 has an ASIC 201-1 that interfaces with the extension base 200.
The / O unit 202 has an ASIC 202-1 that interfaces with the extension base 200.
【0050】さて、図5において、アドレスデータバス
信号ADは、CPUベース100と増設ベース200と
の間で相互に伝送される信号で、マスタ−スレーブ間の
アドレスおよびデータを示す信号である。In FIG. 5, an address data bus signal AD is a signal which is transmitted between the CPU base 100 and the extension base 200 and indicates a master-slave address and data.
【0051】また、バスリードイネーブル信号RDは、
CPUベース100のCPUユニット101から出力さ
れる信号で、増設ベース200のI/Oユニット201
および202のリードイネイブルとデータバスの方向切
り替えに用いる信号である。The bus read enable signal RD is
A signal output from the CPU unit 101 of the CPU base 100 is used for the I / O unit 201 of the extension base 200.
And 202 are signals used for read enable and data bus direction switching.
【0052】また、バスライトイネーブル信号WRは、
CPUベース100のCPUユニット101から出力さ
れる信号で、増設ベース200のI/Oユニット201
および202のライトイネーブルに用いる信号である。The bus write enable signal WR is
A signal output from the CPU unit 101 of the CPU base 100 is used for the I / O unit 201 of the extension base 200.
And 202 are signals used for write enable.
【0053】また、バスゲートコントロール信号RDZ
は、CPUベース100のCPUユニット101から出
力される信号で、データバスの方向切り替え時にデータ
の衝突を防止するために用いる信号またはCPUベース
100の高速アクセス時に、増設ベース200に対して
アドレスデータバス信号ADとバスアドレスストローブ
信号ASを出力させないために用いる信号である。The bus gate control signal RDZ
Is a signal output from the CPU unit 101 of the CPU base 100, a signal used to prevent data collision when switching the direction of the data bus, or an address data bus to the extension base 200 when the CPU base 100 is accessed at high speed. This signal is used to prevent the signal AD and the bus address strobe signal AS from being output.
【0054】また、ユニット選択信号SELは、CPU
ベース100のI/Oユニット201または202若し
くは増設ベース200のI/Oユニット201または2
02のリード時にCPUベース100のI/Oユニット
201または202若しくは増設ベース200のI/O
ユニット201または202から出力される信号で、自
ラックに対するリード時における下段のベースからの信
号をブロックするために用いる信号である。The unit selection signal SEL is supplied to the CPU
I / O unit 201 or 202 of base 100 or I / O unit 201 or 2 of extension base 200
02, the I / O unit 201 or 202 of the CPU base 100 or the I / O of the extension base 200
This signal is output from the unit 201 or 202, and is used to block a signal from the lower base when reading from the own rack.
【0055】さて、図5において、CPUベース100
は、一方向バッファ111、オア回路112、双方向バ
ッファ113を具備して構成される。Now, referring to FIG.
Is configured to include a one-way buffer 111, an OR circuit 112, and a bidirectional buffer 113.
【0056】ここで、一方向バッファ111は、CPU
ユニット101のASIC101−1から出力されるバ
スゲートコントロール信号RDZ、CPUユニット10
1のASIC101−1若しくはI/Oユニット102
のASIC102−1から出力されるバスライトイネー
ブル信号WR、CPUユニット101のASIC101
−1若しくはI/Oユニット102のASIC102−
1から出力されるバスリードイネーブル信号RDが入力
され、その出力をバスケーブル300−2に送出する。Here, the one-way buffer 111 has a CPU
A bus gate control signal RDZ output from the ASIC 101-1 of the unit 101;
ASIC 101-1 or I / O unit 102
Bus write enable signal WR output from the ASIC 102-1 of the CPU unit 101;
-1 or ASIC 102 of I / O unit 102
The bus read enable signal RD output from 1 is input, and the output is sent to the bus cable 300-2.
【0057】また、双方向バッファ113は、CPUユ
ニット101のASIC101−1から出力されるバス
ゲートコントロール信号RDZおよびI/Oユニット1
02のASIC102−1若しくはI/Oユニット10
3のASIC103−1から出力されるユニット選択信
号SELがオア回路112を介して端子Gに印加される
とともにCPUユニット101のASIC101−1若
しくはI/Oユニット102のASIC102−1から
出力されるバスリードイネーブル信号RDが端子Dに印
加され、CPUユニット101のASIC101−1若
しくはI/Oユニット102のASIC102−1若し
くはI/Oユニット103のASIC103−1から出
力されるアドレスデータバス信号ADが入力されるとと
もにバスケーブル300−1の信号が入力される。The bidirectional buffer 113 stores the bus gate control signal RDZ output from the ASIC 101-1 of the CPU unit 101 and the I / O unit 1
02 ASIC 102-1 or I / O unit 10
3 is applied to the terminal G via the OR circuit 112 and the ASIC 101-1 of the CPU unit 101 or the bus read output from the ASIC 102-1 of the I / O unit 102. An enable signal RD is applied to a terminal D, and an address data bus signal AD output from the ASIC 101-1 of the CPU unit 101, the ASIC 102-1 of the I / O unit 102, or the ASIC 103-1 of the I / O unit 103 is input. At the same time, the signal of the bus cable 300-1 is input.
【0058】また、増設ベース200は、一方向バッフ
ァ211、双方向バッファ212、一方向バッファ21
3、オア回路214、双方向バッファ215を具備して
構成される。The extension base 200 includes a one-way buffer 211, a two-way buffer 212, and a one-way buffer 21.
3, an OR circuit 214 and a bidirectional buffer 215.
【0059】ここで、一方向バッファ211は、バスケ
ーブル300−2の信号が入力され、バスリードイネー
ブル信号RDおよびバスライトイネーブル信号WRをI
/Oユニット201のASIC201−1およびI/O
ユニット202のASIC201−2に出力する。Here, the one-way buffer 211 receives the signal of the bus cable 300-2 and converts the bus read enable signal RD and the bus write enable signal WR to the I signal.
201-1 and I / O of I / O unit 201
Output to the ASIC 201-2 of the unit 202.
【0060】また、双方向バッファ212は、端子Gに
一方向バッファ211から出力されるバスゲートコント
ロール信号RDZが印加されるとともに、端子DにI/
Oユニット201のASIC201−1若しくはI/O
ユニット202のASIC201−2から出力されるバ
スリードイネーブル信号RDが印加され、バスケーブル
300−1の信号若しくはI/Oユニット201のAS
IC201−1若しくはI/Oユニット202のASI
C201−2から出力されるアドレスデータバス信号A
Dが入力される。The bidirectional buffer 212 has a terminal G to which the bus gate control signal RDZ output from the one-way buffer 211 is applied and a terminal D
ASIC 201-1 or I / O of O unit 201
The bus read enable signal RD output from the ASIC 201-2 of the unit 202 is applied, and the signal of the bus cable 300-1 or the AS of the I / O unit 201 is applied.
ASI of IC 201-1 or I / O unit 202
Address data bus signal A output from C201-2
D is input.
【0061】また、一方向バッファ213は、バスケー
ブル300−2の信号を入力し、その出力を図示しない
他の増設ベースに送出する。The one-way buffer 213 receives a signal from the bus cable 300-2 and sends its output to another extension base (not shown).
【0062】また、双方向バッファ215は、端子Gに
一方向バッファ211から出力されるバスゲートコント
ロール信号RDZ若しくはI/Oユニット201のAS
IC201−1若しくはI/Oユニット202のASI
C201−2から出力されるユニット選択信号SELが
オア回路214を介して印加され、端子Dに一方向バッ
ファ211から出力されるバスリードイネーブル信号R
Dが印加され、バスケーブル300−1の信号若しくは
図示しない他の増設ベースからのアドレスデータバス信
号ADが入力される。The bidirectional buffer 215 is connected to the terminal G by the bus gate control signal RDZ output from the one-way buffer 211 or by the AS of the I / O unit 201.
ASI of IC 201-1 or I / O unit 202
The unit selection signal SEL output from the C201-2 is applied via the OR circuit 214, and the bus read enable signal R output from the one-way buffer 211 is applied to the terminal D.
D is applied, and a signal of the bus cable 300-1 or an address data bus signal AD from another extension base (not shown) is input.
【0063】ここで、CPUベース100の双方向バッ
ファ113は、図3に示した双方向バッファ23−Aに
対応し、増設ユニット200の双方向バッファ215
は、図3に示した双方向バッファ23−Bに対応する。Here, the bidirectional buffer 113 of the CPU base 100 corresponds to the bidirectional buffer 23 -A shown in FIG.
Corresponds to the bidirectional buffer 23-B shown in FIG.
【0064】すなわち、双方向バッファ113および双
方向バッファ215は、それぞれバス方向切替端子Dお
よびイネーブル端子Gを有しており、CPUユニット1
01のASIC101−1から出力されるバスリードイ
ネーブル信号RDがそれぞれのバス方向切替端子Dに印
加され、CPUユニット101のASIC101−1か
ら出力されるバスゲートコントロール信号RDZがそれ
ぞれのイネーブル端子Gに印加されている。That is, the bidirectional buffer 113 and the bidirectional buffer 215 have a bus direction switching terminal D and an enable terminal G, respectively.
01 is applied to each bus direction switching terminal D, and the bus gate control signal RDZ output from the ASIC 101-1 of the CPU unit 101 is applied to each enable terminal G. Have been.
【0065】そして、CPUユニット101のASIC
101−1は、図4に示したように、バスリードイネー
ブル信号RDが変化するタイミングでバスゲートコント
ロール信号RDZを所定時間ハイレベル(High)に
制御する。これにより、双方向バッファ113および双
方向バッファ212はディスネーブルに制御され、これ
により、バスライン300−1はハイインピーダンス
(High−Z)状態となり、バスリードイネーブル信
号RDの伝送遅延により双方向バッファ113および双
方向バッファ212の端子Dに加わるバスリードイネー
ブル信号RDが異なる状態が生じても、この状態でバス
ライン300−1上におけるデータの衝突は発生しな
い。The ASIC of the CPU unit 101
101-1 controls the bus gate control signal RDZ to a high level (High) for a predetermined time at the timing when the bus read enable signal RD changes, as shown in FIG. As a result, the bidirectional buffer 113 and the bidirectional buffer 212 are controlled to be disabled, whereby the bus line 300-1 enters a high impedance (High-Z) state, and the transmission delay of the bus read enable signal RD causes the bidirectional buffer to be deactivated. Even if the bus read enable signal RD applied to the terminal 113 of the bidirectional buffer 113 differs from the state of the bus read enable signal RD, data collision does not occur on the bus line 300-1 in this state.
【0066】また、図5に示す構成においては、増設ユ
ニット200の双方向バッファ212のイネーブル端子
Gに、増設ユニット200に収容されるI/Oユニット
201または202からそのデータリード時に発生され
るユニット選択信号SELが印加されており、これによ
り増設ユニット200に収容されるI/Oユニット20
1または202のリード時には、図示しない下段の増設
ベースからのデータをブロックし、I/Oユニット20
1または202からのリードデータと下段のベースから
のデータが衝突しないように構成されている。In the configuration shown in FIG. 5, the I / O unit 201 or 202 accommodated in the extension unit 200 is connected to the enable terminal G of the bi-directional buffer 212 of the extension unit 200 and the unit generated when the data is read. The selection signal SEL is applied, so that the I / O unit 20 accommodated in the extension unit 200
When reading 1 or 202, data from the lower extension base (not shown) is blocked and the I / O unit 20
It is configured such that the read data from 1 or 202 does not collide with the data from the lower base.
【0067】すなわち、増設ユニット200に収容され
るI/Oユニット201または202からのデータリー
ド時においては、このI/Oユニット201または20
2からのリードデータと下段の増設ユニットからのデー
タが衝突しないように、増設ユニット200に収容され
るI/Oユニット201または202が選択され、この
I/Oユニット201または202からデータをリード
する場合は、I/Oユニット201または202のそれ
ぞれのASICは、ユニット選択信号SELをハイレベ
ル(High)にし、これにより双方向バッファ212
の方向切り替えを行う。That is, when data is read from the I / O unit 201 or 202 accommodated in the extension unit 200, this I / O unit 201 or 20
The I / O unit 201 or 202 accommodated in the extension unit 200 is selected and data is read from the I / O unit 201 or 202 so that the read data from the extension unit 2 does not collide with the data from the lower extension unit. In this case, the ASIC of each of the I / O units 201 or 202 sets the unit selection signal SEL to a high level (High), and thereby the bidirectional buffer 212
The direction is switched.
【0068】この双方向バッファ212に印加されるバ
スリードイネーブル信号RD、バスゲートコントロール
信号RDZ、ユニット選択信号SELと双方向バッファ
212の動作との関係を示すと以下のようになる。The relationship between the bus read enable signal RD, bus gate control signal RDZ, unit selection signal SEL applied to the bidirectional buffer 212 and the operation of the bidirectional buffer 212 is as follows.
【0069】1)増設ベース向けのアドレス/ライトデ
ータ DL=L、 RDZ=L、 SEL=L この場合は上位ベースから下位ベースに対してアドレス
/ライトデータが流れる。1) Address / write data for extension base DL = L, RDZ = L, SEL = L In this case, address / write data flows from the upper base to the lower base.
【0070】2)下位ベースからのリードデータ DL=H、 RDZ=L、 SEL=L この場合は下位ベースからのリードデータが上位ベース
に対して流れる。2) Read data from the lower base DL = H, RDZ = L, SEL = L In this case, read data from the lower base flows to the upper base.
【0071】3)自ベースからのリードデータ DL=H、 RDZ=L、 SEL=H この場合は下位ベースからのリードデータは遮断され、
自ベースからのリードデータが上位ベースに対して流れ
る。3) Read data from own base DL = H, RDZ = L, SEL = H In this case, read data from the lower base is cut off,
Read data from the own base flows to the upper base.
【0072】4)方向切り替え時 RDZ=H この場合は、バスラインはハイインピーダンスとなり、
プルダウンによりローレベルとなる。4) At the time of direction switching RDZ = H In this case, the bus line becomes high impedance,
It becomes low level by pull-down.
【0073】上記動作を図で示すと図6のようになる。The above operation is shown in FIG.
【0074】上述したように、この発明では、CPUベ
ース10に接続されるパラレルバス(システムバス)3
0にマルチドロップバス40−1〜40−Nを介して複
数の増設ベース20−1〜20−N(増設ベース#1〜
#N)を接続するとともに、各増設ベース20−1〜2
0−N内のパラレルバス30上に双方向バッファ23−
1〜23−(N−1)を設けて構成したので、この双方
向バッファ23−1〜23−(N−1)によりパラレル
バス30上におけるデータの多重反射を抑制することが
でき、これにより中距離のパラレルバス30を使用する
場合のパラレルバス30の高速動作および信頼性を向上
させることができる。As described above, in the present invention, the parallel bus (system bus) 3 connected to the CPU base 10
0 through a plurality of extension bases 20-1 to 20-N (extension bases # 1 to
#N) and connect each extension base 20-1 to 20-2.
0-N, a bidirectional buffer 23-
1 to 23- (N-1), the multiple reflection of data on the parallel bus 30 can be suppressed by the bidirectional buffers 23-1 to 23- (N-1). The high-speed operation and the reliability of the parallel bus 30 when the middle-distance parallel bus 30 is used can be improved.
【0075】[0075]
【発明の効果】以上説明したように、この発明によれ
ば、CPUベース10に接続されるパラレルバス(シス
テムバス)にマルチドロップバスを介して複数の増設ベ
ースを接続するとともに、各増設ベース内のパラレルバ
ス上に双方向バッファを設けて構成したので、この双方
向バッファによりパラレルバス上におけるデータの多重
反射を抑制することができ、これにより中距離のパラレ
ルバスを使用する場合のパラレルバスの高速動作および
信頼性を向上させることができる。As described above, according to the present invention, a plurality of extension bases are connected to a parallel bus (system bus) connected to the CPU base 10 via a multi-drop bus, and a plurality of extension bases are connected to each other. Since a bidirectional buffer is provided on the parallel bus, multiple reflection of data on the parallel bus can be suppressed by the bidirectional buffer. High-speed operation and reliability can be improved.
【0076】また、この発明によれば、双方向バッファ
としてイネーブル端子付きのバッファを用い、データの
衝突が発生するバスリードイネーブル信号が変化するタ
イミングにおいて、バスゲートコントロール信号を用い
て双方向バッファをディスネーブルに制御し、データバ
スをすべてハイインピーダンス(High−Z)状態と
してから双方向バッファのリード方向とライト方向の切
替を行うように構成したので、双方向バッファに加わる
バスリードイネーブル信号が異なる状態が生じても、デ
ータバス上におけるデータの衝突は発生せず、これによ
りデータの衝突が発生することなく増設ユニットに対す
るアクセスが可能になるという効果を奏する。Further, according to the present invention, a buffer with an enable terminal is used as a bidirectional buffer, and at the timing when the bus read enable signal at which data collision occurs changes, the bidirectional buffer is used by using the bus gate control signal. Since the control is disabled and the data buses are all switched to a high impedance (High-Z) state, the read direction and the write direction of the bidirectional buffer are switched, the bus read enable signal applied to the bidirectional buffer is different. Even if the state occurs, data collision does not occur on the data bus, thereby providing an effect that it is possible to access the extension unit without data collision.
【図1】この発明に係るパラレルデータ伝送方法および
装置、パラレルバスシステムにおける衝突防止方法およ
び装置を適用して構成したプログラマブルロジックコン
トローラシステムの一実施の形態を示すシステム構成
図。FIG. 1 is a system configuration diagram showing an embodiment of a programmable logic controller system configured by applying a parallel data transmission method and device and a collision prevention method and device in a parallel bus system according to the present invention.
【図2】バスリードイネーブル信号RDの伝送遅延によ
り発生するデータの衝突を説明する図。FIG. 2 is a diagram illustrating data collision caused by a transmission delay of a bus read enable signal RD.
【図3】バスリードイネーブル信号RDが変化するタイ
ミングでバスゲートコントロール信号RDZを用いて双
方向バッファをディスネーブルに制御するようにした構
成を示すブロック図。FIG. 3 is a block diagram showing a configuration in which a bus gate control signal RDZ is used to disable a bidirectional buffer at a timing when a bus read enable signal RD changes.
【図4】図3に示す構成においてバスリードイネーブル
信号RDが変化するタイミングでバスゲートコントロー
ル信号RDZを用いて双方向バッファをディスネーブル
に制御する状態を示すタイミングチャート。4 is a timing chart showing a state in which a bidirectional buffer is disabled using a bus gate control signal RDZ at a timing when a bus read enable signal RD changes in the configuration shown in FIG. 3;
【図5】図4に示す構成を採用したプログラマブルロジ
ックコントローラシステムの具体的構成を示す回路図。FIG. 5 is a circuit diagram showing a specific configuration of a programmable logic controller system employing the configuration shown in FIG. 4;
【図6】図5に示す増設ユニット内のI/Oユニットに
接続される双方向バッファの制御によるデータの流れを
示す図。FIG. 6 is a diagram showing a data flow by controlling a bidirectional buffer connected to an I / O unit in the extension unit shown in FIG. 5;
【図7】従来のCPUベースに対して複数の増設ベース
をパラレルバスを介して増設可能に接続することにより
構成したプログラマブルロジックコントローラシステム
の一例を示すシステム構成図。FIG. 7 is a system configuration diagram showing an example of a programmable logic controller system in which a plurality of extension bases are connected to a conventional CPU base so as to be extendable via a parallel bus.
10 CPUベース 11 CPUユニット 12 I/Oユニット 21−1〜21−N I/Oユニット 20−1、20−2、…、20−N 増設ベース(増
設ベース#1〜#N) 22−1、22−2、…22−N 双方向バッファ 23−1、23−2、…23−(N−1) 双方向バ
ッファ 23−A、23−B 双方向バッファ 30 パラレルバス 30−1 データバス(DATAバス) 30−2、30−3 制御信号線 40−1、40−2、…、40−N マルチドロップ
バス 100 CPUベース 101 CPUユニット 101−1 ASIC 102 I/Oユニット 102−1 ASIC 103 I/Oユニット 103−1 ASIC 111 一方向バッファ 102 オア回路 113 双方向バッファ 200 増設ベース 201 I/Oユニット 201−1 ASIC 202 I/Oユニット 201−1 ASIC 211 一方向バッファ 212 双方向バッファ 213 一方向バッファ 214 オア回路 215 双方向バッファReference Signs List 10 CPU base 11 CPU unit 12 I / O unit 21-1 to 21-N I / O unit 20-1, 20-2, ..., 20-N Extension base (extension base # 1 to #N) 22-1, 22-2,..., 22-N bidirectional buffer 23-1, 23-2,..., 23- (N-1) bidirectional buffer 23-A, 23-B bidirectional buffer 30 parallel bus 30-1 data bus (DATA) Bus) 30-2, 30-3 Control signal lines 40-1, 40-2, ..., 40-N Multi-drop bus 100 CPU base 101 CPU unit 101-1 ASIC 102 I / O unit 102-1 ASIC 103 I / O unit 103-1 ASIC 111 One-way buffer 102 OR circuit 113 Bidirectional buffer 200 Extension base 201 I / O unit 201 1 ASIC 202 I / O unit 201-1 ASIC 211 one-way buffer 212 bidirectional buffer 213 one-way buffer 214 OR circuit 215 bidirectional buffer
Claims (8)
に複数の増設ベースを接続し、上記メインベースと上記
増設ベースとの間で上記パラレルバスを介してデータ伝
送を行うパラレルデータ伝送方法において、 上記増設ベース内の上記パラレルバス上に双方向バッフ
ァを設け、 上記双方向バッファにより上記パラレルバス上における
データの多重反射を防止したことを特徴とするパラレル
データ伝送方法。1. A parallel data transmission method for connecting a plurality of extension bases to a parallel bus connected to a main base and performing data transmission between the main base and the extension base via the parallel bus. A parallel data transmission method, wherein a bidirectional buffer is provided on the parallel bus in an extension base, and multiple reflection of data on the parallel bus is prevented by the bidirectional buffer.
に複数の増設ベースを接続したパラレルデータ伝送装置
において、 上記増設ベース内に上記パラレルバス上におけるデータ
の多重反射を防止する双方向バッファを設けたことを特
徴とするパラレルデータ伝送装置。2. A parallel data transmission apparatus in which a plurality of extension bases are connected to a parallel bus connected to a main base, wherein a bidirectional buffer for preventing multiple reflection of data on the parallel bus is provided in the extension base. A parallel data transmission device, characterized in that:
が接続されるメインベースにおいて、 上記メインベース内のパラレルバス上に上記パラレルバ
ス上におけるデータの多重反射を防止する双方向バッフ
ァを設けたことを特徴とするメインベース。3. A main base to which a plurality of extension bases are connected via a parallel bus, wherein a bidirectional buffer for preventing multiple reflection of data on the parallel bus is provided on the parallel bus in the main base. Main base characterized by.
に接続される増設ベースにおいて、 上記増設ベース内の上記パラレルバス上に上記パラレル
バス上におけるデータの多重反射を防止する双方向バッ
ファを設けたことを特徴とする増設ベース。4. An extension base connected to a parallel bus connected to a main base, wherein a bidirectional buffer for preventing multiple reflection of data on the parallel bus is provided on the parallel bus in the extension base. Extension base characterized by.
に接続されるパラレルバスを介してそれぞれ増設ユニッ
トを収容する複数の増設ベースを縦列接続し、上記メイ
ンユニットと上記増設ユニットとの間で上記パラレルバ
スを介して双方向にデータ伝送を行うパラレルバスシス
テムにおいて、 上記メインベース若しくは増設ベース内に上記メインユ
ニットから送信されるバスリードイネーブル信号より上
記メインベースと上記増設ベースとの間で伝送されるデ
ータの伝送方向を切り替えるイネーブル可能な双方向バ
ッファを設け、 上記バスリードイネーブル信号が変化するタイミングで
上記メインユニットから上記双方向バッファをディスネ
ーブルするバスゲートコントロール信号を送信し、 上記パラレルバスを伝送するデータの衝突を防止したこ
とを特徴とするパラレルバスシステムにおける衝突防止
方法。5. A plurality of extension bases each accommodating an extension unit are connected in cascade via a parallel bus connected to a main base accommodating a main unit, and the parallel bus is connected between the main unit and the extension unit. In a parallel bus system that performs bidirectional data transmission via a bus, data transmitted between the main base and the extension base from a bus read enable signal transmitted from the main unit to the main base or the extension base An enable bidirectional buffer for switching the transmission direction of the bus, a bus gate control signal for disabling the bidirectional buffer is transmitted from the main unit at a timing when the bus read enable signal changes, and the parallel bus is transmitted. Prevent data collision A method for preventing collision in a parallel bus system, wherein the method is stopped.
に接続されるパラレルバスを介してそれぞれ増設ユニッ
トを収容する複数の増設ベースを接続し、上記メインユ
ニットと上記増設ユニットとの間で上記パラレルバスを
介して双方向にデータ伝送を行うパラレルバスシステム
において、 上記増設ベース内に収容された増設ユニットからデータ
を読み出す場合に、下段の増設ベースからのデータをブ
ロックし、 上記増設ユニットから読み出されたデータと上記下段の
増設ベースからのデータとの衝突を防止したことを特徴
とするパラレルバスシステムにおける衝突防止方法。6. A plurality of extension bases each accommodating an extension unit are connected via a parallel bus connected to a main base accommodating a main unit, and the parallel bus is connected between the main unit and the extension unit. In a parallel bus system that performs bidirectional data transmission through the extension base, when reading data from the extension unit accommodated in the extension base, data from the lower extension base is blocked, and data is read from the extension unit. A collision prevention method in a parallel bus system, wherein collision between data and data from the lower extension base is prevented.
容される複数の増設ベースを接続するメインベースに収
容されるメインユニットにおいて、 上記メインベース内若しくは上記増設ベース内に設けら
れるイネーブル可能な双方向バッファに対して上記パラ
レルバス上を伝送するデータの伝送方向を切り替えるバ
スリードイネーブル信号を発生するバスリードイネーブ
ル信号発生手段と、 上記バスリードイネーブル信号発生手段より発生された
上記バスリードイネーブル信号が変化するタイミングで
上記双方向バッファに対して該双方向バッファをディス
ネーブルするバスゲートコントロール信号を発生するバ
スゲートコントロール信号発生手段と、 を具備することを特徴とするパラレルバスシステムにお
けるメインユニット。7. A main unit accommodated in a main base that connects a plurality of extension bases accommodating an extension unit via a parallel bus, wherein the enableable bi-directional device is provided in the main base or the extension base. Bus read enable signal generating means for generating a bus read enable signal for switching a transmission direction of data transmitted on the parallel bus to the buffer; and the bus read enable signal generated by the bus read enable signal generating means changes. And a bus gate control signal generating means for generating a bus gate control signal for disabling the bidirectional buffer with respect to the bidirectional buffer at a timing when the main unit is in the parallel bus system.
収容するメインベースに接続される増設ベースに収容さ
れる増設ユニットにおいて、 上記増設ベース内に設けられイネーブル可能な双方向バ
ッファに対して該増設ベースに収容される増設ユニット
からのデータ読み出し時に、下段の増設ベースからのデ
ータをブロックするユニット選択信号を発生するユニッ
ト選択信号発生手段、 を具備することを特徴とするパラレルバスシステムにお
ける増設ユニット。8. An extension unit accommodated in an extension base connected to a main base accommodating a main unit via a parallel bus, wherein said extension base is provided in said extension base and is capable of being enabled. And a unit selection signal generating means for generating a unit selection signal for blocking data from the lower extension base when reading data from the extension unit accommodated in the parallel bus system.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102346454A (en) * | 2010-07-23 | 2012-02-08 | 三菱电机株式会社 | Programmable controller and bus converter |
JP2012243299A (en) * | 2011-05-17 | 2012-12-10 | Trendon Touch Technology Corp | Drive system adaptable to matrix scanning device |
JP2021022040A (en) * | 2019-07-25 | 2021-02-18 | シャープ株式会社 | Communication control system and information processor |
-
1999
- 1999-04-26 JP JP11832499A patent/JP3962969B2/en not_active Expired - Lifetime
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CN102346454A (en) * | 2010-07-23 | 2012-02-08 | 三菱电机株式会社 | Programmable controller and bus converter |
JP2012027728A (en) * | 2010-07-23 | 2012-02-09 | Mitsubishi Electric Corp | Programmable controller and bus converter |
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