JP3962969B2 - パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 - Google Patents
パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 Download PDFInfo
- Publication number
- JP3962969B2 JP3962969B2 JP11832499A JP11832499A JP3962969B2 JP 3962969 B2 JP3962969 B2 JP 3962969B2 JP 11832499 A JP11832499 A JP 11832499A JP 11832499 A JP11832499 A JP 11832499A JP 3962969 B2 JP3962969 B2 JP 3962969B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- base
- unit
- extension
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Programmable Controllers (AREA)
Description
【発明の属する技術分野】
この発明は、パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置に関し、詳しくは、メインベースに接続されるパラレルバスに複数の増設ベースを接続するととも、該増設ベース内のパラレルバス上に双方向バッファを設け、該双方向バッファによりパラレルバス上におけるデータの多重反射を防止したパラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置に関する。
【0002】
【従来の技術】
従来、プログラマブルロジックコントローラ等においては、メインベースを構成するCPUベースに対してパラレルバスを介して増設ベースを構成する複数の増設ベースを増設可能に接続することにより拡張性の高いシステムを構成する手法が知られている。
【0003】
図7は、従来のCPUベースに対して複数の増設ベースをパラレルバスを介して増設可能に接続することにより構成したプログラマブルロジックコントローラシステムの一例を示すシステム構成図である。
【0004】
図7において、このプログラマブルロジックコントローラシステムは、CPUベース10に接続されるパラレルバス(システムバス)30にマルチドロップバス40−1、40−2、…、40−Nを介して複数の増設ベース20−1、20−2、…、20−N(増設ベース#1〜#N)を接続して構成される。
【0005】
ここで、CPUベース10は、このプログラマブルロジックコントローラシステムのメインベースを構成するもので、このCPUベース10には、CPUユニット11、I/Oユニット等が収容されている。
【0006】
また、増設ベース20−1、20−2、…、20−Nは、CPUベース10に対して増設可能に接続されるもので、それぞれ複数のI/Oユニット21−1〜21−Nが収容されている。
【0007】
【発明が解決しようとする課題】
ところで、図7に示すような従来のマルチドロップ方式のプログラマブルロジックコントローラシステムにおいて、例えば、中距離、例えば10m程度のパラレルバス30を用いてCPUベース10と複数の増設ベース20−1、20−2、…、20−N(増設ベース#1〜#N)とを接続し、このパラレルバス30を高速で動作させると、各増設ベース20−1、20−2、…、20−Nにおける電気的な反射によって、いわゆる多重反射を起こし、このためにパラレルバス30の信頼性が著しく低下するという問題があった。
【0008】
この多重反射の問題を解決するために、各増設ベース20−1、20−2、…、20−Nでパラレルバス30の終端処理を行う構成も提案されているが、この場合は、システム全体のコストが高くなるという別の問題が生じた。
【0009】
そこで、この発明は、中距離のパラレルバスを使用するパラレルバスシステムにおける高速動作および信頼性を安価に向上させることを可能にしたパラレルデータ伝送方法および装置を提供することを目的とする。
【0010】
また、この発明は、メインユニットから送信されるメインベースと増設ベースとの間で伝送されるデータの伝送方向を切り替えるためのバスリードイネーブル信号の伝送遅延に基づくデータの衝突を防止するようにしたパラレルバスシステムにおける衝突防止方法および装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成させるため、請求項1記載の発明は、メインユニットを収容するメインベースに接続されるパラレルバスに対してマルチドロップバスを介してそれぞれ増設ユニットを収容する複数の増設ベースを縦列接続し、上記メインユニットと上記増設ユニットとの間で上記パラレルバスを介して双方向にデータ伝送を行うパラレルバスシステムにおいて、上記増設ベース内であって、上記パラレルバスと上記マルチドロップバスとの接続点と下段の増設ベースとの間のパラレルバス上に設けられる第1の双方向バッファと、上記増設ベース内であって、上記接続点と上記増設ユニットとの間のマルチドロップバス上に設けられる第2の双方向バッファと、を設け、上記メインユニットから送信されるバスリードイネーブル信号とバスゲートコントロール信号とにより上記第1の双方向バッファ及び上記第2の双方向バッファのリード方向とライト方向の切替を制御し、上記パラレルバス上における各増設ベースでの多重反射および各増設ベース内における上記パラレルバスへのデータの反射を抑制することを特徴とする。
【0015】
従って、この発明によれば、CPUベース10に接続されるパラレルバス(システムバス)にマルチドロップバスを介して複数の増設ベースを接続するとともに、各増設ベース内のパラレルバス上に双方向バッファを設けて構成したので、この双方向バッファによりパラレルバス上におけるデータの多重反射を抑制することができ、これにより中距離のパラレルバスを使用する場合のパラレルバスの高速動作および信頼性を向上させることができる。
【0018】
また、請求項2記載の発明は、パラレルバスに対してマルチドロップバスを介して増設ユニットが収容される複数の増設ベースを接続するメインベースに収容されるメインユニットにおいて、上記増設ベース内であって、上記パラレルバスと上記マルチドロップバスとの接続点と次段の増設ベースとの間のパラレルバス上に設けられる第1の双方向バッファ、及び上記増設ベース内であって、上記接続点と上記増設ユニットとの間のマルチドロップバス上に設けられる第2の双方向バッファのリード方向とライト方向の切替を、自身から出力されるバスリードイネーブル信号とバスゲートコントロール信号とで制御し、上記パラレルバス上における各増設ベースでの多重反射および各増設ベース内における上記パラレルバスへのデータの反射を抑制することを特徴とする。
【0020】
従って、この発明では、双方向バッファとしてイネーブル端子付きのバッファを用い、データの衝突が発生するバスリードイネーブル信号が変化するタイミングにおいて、バスゲートコントロール信号を用いて双方向バッファをディスネーブルに制御し、データバスをすべてハイインピーダンス(High−Z)状態としてから双方向バッファのリード方向とライト方向の切替を行うように構成したので、双方向バッファに加わるバスリードイネーブル信号が異なる状態が生じても、データバス上におけるデータの衝突は発生せず、これによりデータの衝突が発生することなく増設ユニットに対するアクセスが可能になる。
【0021】
【発明の実施の形態】
以下、この発明に係るパラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置の一実施の形態を添付図面を参照して詳細に説明する。
【0022】
図1は、この発明に係るパラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置を適用して構成したプログラマブルロジックコントローラシステムの一実施の形態を示すシステム構成図である。
【0023】
なお、図1において、図7に示した従来のプログラマブルロジックコントローラシステムと同様の機能を果たす部分には説明の便宜上図7で用いた符号と同一の符号を付する。
【0024】
図1に示すこの発明に係るプログラマブルロジックコントローラシステムにおいては、CPUベース10に接続されるパラレルバス(システムバス)30にマルチドロップバス40−1〜40−Nを介して複数の増設ベース20−1〜20−N(増設ベース#1〜#N)を接続するとともに、各増設ベース20−1〜20−N内のパラレルバス30上に双方向バッファ23−1〜23−(N−1)を設け、この双方向バッファ23−1〜23−(N−1)によりパラレルバス30上におけるデータの多重反射を抑制し、これにより中距離のパラレルバス30を使用する場合のパラレルバス30の高速動作および信頼性を向上させるように構成される。
【0025】
すなわち、図1において、このプログラマブルロジックコントローラシステムにおいては、図7に示した従来のプログラマブルロジックコントローラシステムと同様に、CPUベース10に接続されるパラレルバス30に対してマルチドロップバス40−1、40−2、…、40−Nを介して複数の増設ベース20−1、20−2、…、20−N(増設ベース#1〜#N)を接続して構成される。
【0026】
また、CPUベース10には、このプログラマブルロジックコントローラシステムのメインベースを構成するもので、このCPUベース10には、CPUユニット11、I/Oユニット12等が収容されており、増設ベース20−1、20−2、…、20−Nには、それぞれ複数のI/Oユニット21−1〜21−Nが収容されている。
【0027】
しかし、この図1に示すプログラマブルロジックコントローラシステムでは、図7に示した従来のプログラマブルロジックコントローラシステムと異なり、CPUベース10内において、パラレルバス30上に双方向バッファ13が設けられており、また、増設ベース20−1、20−2、…、20−Nにおいて、パラレルバス30上にそれぞれ双方向バッファ23−1、23−2、…23−(N−1)が設けられるとともに、そのマルチドロップバス40−1、40−2、…、40−N上にそれぞれ双方向バッファ22−1、22−2、…22−Nが設けられる。
【0028】
そして、この図1に示すプログラマブルロジックコントローラシステムにおいては、双方向バッファ23−1、23−2、…23−(N−1)によりパラレルバス30が、各増設ベース20−1、20−2、…、20−Nに対応して分離され、また、双方向バッファ22−1、22−2、…22−Nによりパラレルバス30と各マルチドロップバス40−1、40−2、…、40−Nとが分離され、これによりディジィーチェーン式のパラレルバスを構成している。
【0029】
このような構成によると、双方向バッファ13および双方向バッファ23−1、23−2、…23−(N−1)によりパラレルバス30上における各増設ベース20−1、20−2、…、20−Nでの多重反射が抑制され、また、双方向バッファ22−1、22−2、…22−Nにより各増設ベース20−1、20−2、…、20−N内におけるパラレルバス30へのデータの反射が抑制されることになる。
【0030】
これにより、パラレルバス30の信頼性が向上し、双方向バッファ23−1、23−2、…23−(N−1)および双方向バッファ22−1、22−2、…22−Nでの遅延を考えても、従来のプログラマブルロジックコントローラシステムの7〜10倍程度でパラレルバス30上でのパラレルデータ転送が可能になる。
【0031】
また、双方向バッファ13および各双方向バッファ23−1、23−2、…23−(N−1)および双方向バッファ22−1、22−2、…22−Nとしては、安価なC−MOSロジックICを用いることができるので、この双方向バッファ13および各双方向バッファ23−1、23−2、…23−(N−1)および双方向バッファ22−1、22−2、…22−Nの追加によるコストアップは最小限に抑えることが可能になる。
【0032】
さて、図1に示したようなディジィーチェーン式のパラレルバスを採用する場合において、CPUベース10のCPUユニット11が増設ベース20−1、20−2、…、20−Nに収容されるI/Oユニット21−1〜21−Nに対してデータのリード/ライトを行う場合、双方向バッファ13および各双方向バッファ23−1、23−2、…23−(N−1)および双方向バッファ22−1、22−2、…22−Nの方向切替には、CPUユニット11が生成するバスリードイネーブル信号RDが用いられる。
【0033】
しかし、CPUユニット11が生成するバスリードイネーブル信号RDを用いて、双方向バッファ13および各双方向バッファ23−1、23−2、…23−(N−1)および双方向バッファ22−1、22−2、…22−Nの方向切替を行う手法を採用する場合に、パラレルバス30の距離が伸びると、バスリードイネーブル信号RDの伝送遅延により、パラレルバス30をリード方向からライト方向に切り替える際にデータバス上でデータの衝突が発生する。
【0034】
図2は、バスリードイネーブル信号RDの伝送遅延により発生するデータの衝突を説明する図である。
【0035】
図2において、23−Aおよび23−Bは、パラレルバス30上に設けられる双方向バッファを示しており、30−1は、パラレルバス30内のデータバス(DATAバス)を示し、30−2は、パラレルバス30内のバスリードイネーブル信号RDを伝送する制御信号線を示す。
【0036】
ここで、パラレルバス30内の制御信号線30−2によるバスリードイネーブル信号RDの伝送遅延により、双方向バッファ23−Aの端子Dirに加えられるバスリードイネーブル信号RDがハイレベル(High)からローレベル(Low)に切り替わっているのにも係らず双方向バッファ23−Bの端子Dirに加えられるバスリードイネーブル信号RDがハイレベル(High)のままであるとする。
【0037】
この場合、双方向バッファ23−Aおよび双方向バッファ23−Bのライト方向およびリード方法は互いに逆方向になり、双方向バッファ23−Aと双方向バッファ23−Bとの間のデータバス30−1上でデータの衝突(Conflict)が発生する。
【0038】
このようなデータの衝突が重なると、双方向バッファ13および各双方向バッファ23−1、23−2、…23−(N−1)および双方向バッファ22−1、22−2、…22−Nの構成するバッファICの劣化の原因となり、機器の信頼性が低下する。
【0039】
これを防止するために、バッファICに抵抗をシリアルに接続して、データの衝突による過電流を抑える構成も提案されているが、この手法を採用する場合は、部品点数の増加、信号遅延等によるバスのコスト/性能に対する悪影響が問題になる。
【0040】
そこで、次に示す実施の形態では、双方向バッファ13および各双方向バッファ23−1、23−2、…23−(N−1)および双方向バッファ22−1、22−2、…22−Nとしてイネーブル端子付きのバッファを用い、データの衝突が発生するバスリードイネーブル信号RDが変化するタイミングにおいて、バスゲートコントロール信号RDZを用いて双方向バッファ13および各双方向バッファ23−1、23−2、…23−(N−1)および双方向バッファ22−1、22−2、…22−Nをディスネーブルに制御し、データバス30−1をすべてハイインピーダンス(High−Z)状態としてから双方向バッファ13および各双方向バッファ23−1、23−2、…23−(N−1)および双方向バッファ22−1、22−2、…22−Nのリード方向とライト方向の切替を行うように構成される。
【0041】
図3は、バスリードイネーブル信号RDが変化するタイミングでバスゲートコントロール信号RDZを用いて双方向バッファをディスネーブルに制御するようにした構成を示すブロック図である。
【0042】
図3において、23−Aおよび23−Bは、パラレルバス30上に設けられるそれぞれイネーブル端子Enを有する双方向バッファを示しており、30−1は、パラレルバス30内のデータバス(DATAバス)を示し、30−2は、パラレルバス30内のバスリードイネーブル信号RDを伝送する制御信号線を示し、30−3は、パラレルバス30内のバスゲートコントロール信号RDZを伝送する制御信号線を示す。
【0043】
ここで、CPUベース10のCPUユニット11は、バスリードイネーブル信号RDが変化するタイミングでバスゲートコントロール信号RDZを所定時間ハイレベル(High)に制御する。これにより、双方向バッファ23−Aおよび双方向バッファ23−Bはディスネーブルに制御され、これにより、データバス30−1はすべてハイインピーダンス(High−Z)状態となるので、双方向バッファ23−Aおよび双方向バッファ23−Bの端子Dirに加わるバスリードイネーブル信号RDが異なる状態が生じても、この状態でデータバス30−1上におけるデータの衝突は発生しない。
【0044】
図4は、図3に示す構成においてバスリードイネーブル信号RDが変化するタイミングでバスゲートコントロール信号RDZを用いて双方向バッファをディスネーブルに制御する状態を示すタイミングチャートである。
【0045】
図4(a)に示すように、バスリードイネーブル信号RDが変化するタイミングにおいて、図4(b)に示すように、バスゲートコントロール信号RDZは、ハイレベル(High)になるので、図4(c)に示すように、このバスゲートコントロール信号RDZがハイレベルとなっている間、データバス30−1はハイインピーダンス(High−Z)状態となるので、双方向バッファ23−Aおよび双方向バッファ23−Bの端子Dirに加わるバスリードイネーブル信号RDが異なる状態が生じても、この状態でデータバス30−1上におけるデータの衝突は発生しない。
【0046】
図5は、図4に示す構成を採用したプログラマブルロジックコントローラシステムの具体的構成を示す回路図である。
【0047】
図5において、このプログラマブルロジックコントローラシステムは、CPUユニット101、I/Oユニット102、I/Oユニット103を収容するCPUベース100にI/Oユニット201、I/Oユニット202を収容する増設ベース200をバスケーブル300−1、300−2で接続して構成される。
【0048】
ここで、CPUベース100に収容されるCPUユニット101は、CPUベース100に対してインターフェースをなすASIC101−1を有しており、I/Oユニット102は、CPUベース100に対してインターフェースをなすASIC102−1を有しており、I/Oユニット103は、CPUベース100に対してインターフェースをなすASIC103−1を有している。
【0049】
また、増設ベース200に収容されるI/Oユニット201は、増設ベース200に対してインターフェースをなすASIC201−1を有しており、I/Oユニット202は、増設ベース200に対してインターフェースをなすASIC202−1を有している。
【0050】
さて、図5において、アドレスデータバス信号ADは、CPUベース100と増設ベース200との間で相互に伝送される信号で、マスタ−スレーブ間のアドレスおよびデータを示す信号である。
【0051】
また、バスリードイネーブル信号RDは、CPUベース100のCPUユニット101から出力される信号で、増設ベース200のI/Oユニット201および202のリードイネイブルとデータバスの方向切り替えに用いる信号である。
【0052】
また、バスライトイネーブル信号WRは、CPUベース100のCPUユニット101から出力される信号で、増設ベース200のI/Oユニット201および202のライトイネーブルに用いる信号である。
【0053】
また、バスゲートコントロール信号RDZは、CPUベース100のCPUユニット101から出力される信号で、データバスの方向切り替え時にデータの衝突を防止するために用いる信号またはCPUベース100の高速アクセス時に、増設ベース200に対してアドレスデータバス信号ADとバスアドレスストローブ信号ASを出力させないために用いる信号である。
【0054】
また、ユニット選択信号SELは、CPUベース100のI/Oユニット201または202若しくは増設ベース200のI/Oユニット201または202のリード時にCPUベース100のI/Oユニット201または202若しくは増設ベース200のI/Oユニット201または202から出力される信号で、自ラックに対するリード時における下段のベースからの信号をブロックするために用いる信号である。
【0055】
さて、図5において、CPUベース100は、一方向バッファ111、オア回路112、双方向バッファ113を具備して構成される。
【0056】
ここで、一方向バッファ111は、CPUユニット101のASIC101−1から出力されるバスゲートコントロール信号RDZ、CPUユニット101のASIC101−1若しくはI/Oユニット102のASIC102−1から出力されるバスライトイネーブル信号WR、CPUユニット101のASIC101−1若しくはI/Oユニット102のASIC102−1から出力されるバスリードイネーブル信号RDが入力され、その出力をバスケーブル300−2に送出する。
【0057】
また、双方向バッファ113は、CPUユニット101のASIC101−1から出力されるバスゲートコントロール信号RDZおよびI/Oユニット102のASIC102−1若しくはI/Oユニット103のASIC103−1から出力されるユニット選択信号SELがオア回路112を介して端子Gに印加されるとともにCPUユニット101のASIC101−1若しくはI/Oユニット102のASIC102−1から出力されるバスリードイネーブル信号RDが端子Dに印加され、CPUユニット101のASIC101−1若しくはI/Oユニット102のASIC102−1若しくはI/Oユニット103のASIC103−1から出力されるアドレスデータバス信号ADが入力されるとともにバスケーブル300−1の信号が入力される。
【0058】
また、増設ベース200は、一方向バッファ211、双方向バッファ212、一方向バッファ213、オア回路214、双方向バッファ215を具備して構成される。
【0059】
ここで、一方向バッファ211は、バスケーブル300−2の信号が入力され、バスリードイネーブル信号RDおよびバスライトイネーブル信号WRをI/Oユニット201のASIC201−1およびI/Oユニット202のASIC201−2に出力する。
【0060】
また、双方向バッファ212は、端子Gに一方向バッファ211から出力されるバスゲートコントロール信号RDZが印加されるとともに、端子DにI/Oユニット201のASIC201−1若しくはI/Oユニット202のASIC201−2から出力されるバスリードイネーブル信号RDが印加され、バスケーブル300−1の信号若しくはI/Oユニット201のASIC201−1若しくはI/Oユニット202のASIC201−2から出力されるアドレスデータバス信号ADが入力される。
【0061】
また、一方向バッファ213は、バスケーブル300−2の信号を入力し、その出力を図示しない他の増設ベースに送出する。
【0062】
また、双方向バッファ215は、端子Gに一方向バッファ211から出力されるバスゲートコントロール信号RDZ若しくはI/Oユニット201のASIC201−1若しくはI/Oユニット202のASIC201−2から出力されるユニット選択信号SELがオア回路214を介して印加され、端子Dに一方向バッファ211から出力されるバスリードイネーブル信号RDが印加され、バスケーブル300−1の信号若しくは図示しない他の増設ベースからのアドレスデータバス信号ADが入力される。
【0063】
ここで、CPUベース100の双方向バッファ113は、図3に示した双方向バッファ23−Aに対応し、増設ユニット200の双方向バッファ215は、図3に示した双方向バッファ23−Bに対応する。
【0064】
すなわち、双方向バッファ113および双方向バッファ215は、それぞれバス方向切替端子Dおよびイネーブル端子Gを有しており、CPUユニット101のASIC101−1から出力されるバスリードイネーブル信号RDがそれぞれのバス方向切替端子Dに印加され、CPUユニット101のASIC101−1から出力されるバスゲートコントロール信号RDZがそれぞれのイネーブル端子Gに印加されている。
【0065】
そして、CPUユニット101のASIC101−1は、図4に示したように、バスリードイネーブル信号RDが変化するタイミングでバスゲートコントロール信号RDZを所定時間ハイレベル(High)に制御する。これにより、双方向バッファ113および双方向バッファ212はディスネーブルに制御され、これにより、バスライン300−1はハイインピーダンス(High−Z)状態となり、バスリードイネーブル信号RDの伝送遅延により双方向バッファ113および双方向バッファ212の端子Dに加わるバスリードイネーブル信号RDが異なる状態が生じても、この状態でバスライン300−1上におけるデータの衝突は発生しない。
【0066】
また、図5に示す構成においては、増設ユニット200の双方向バッファ212のイネーブル端子Gに、増設ユニット200に収容されるI/Oユニット201または202からそのデータリード時に発生されるユニット選択信号SELが印加されており、これにより増設ユニット200に収容されるI/Oユニット201または202のリード時には、図示しない下段の増設ベースからのデータをブロックし、I/Oユニット201または202からのリードデータと下段のベースからのデータが衝突しないように構成されている。
【0067】
すなわち、増設ユニット200に収容されるI/Oユニット201または202からのデータリード時においては、このI/Oユニット201または202からのリードデータと下段の増設ユニットからのデータが衝突しないように、増設ユニット200に収容されるI/Oユニット201または202が選択され、このI/Oユニット201または202からデータをリードする場合は、I/Oユニット201または202のそれぞれのASICは、ユニット選択信号SELをハイレベル(High)にし、これにより双方向バッファ212の方向切り替えを行う。
【0068】
この双方向バッファ212に印加されるバスリードイネーブル信号RD、バスゲートコントロール信号RDZ、ユニット選択信号SELと双方向バッファ212の動作との関係を示すと以下のようになる。
【0069】
1)増設ベース向けのアドレス/ライトデータ
DL=L、 RDZ=L、 SEL=L
この場合は上位ベースから下位ベースに対してアドレス/ライトデータが流れる。
【0070】
2)下位ベースからのリードデータ
DL=H、 RDZ=L、 SEL=L
この場合は下位ベースからのリードデータが上位ベースに対して流れる。
【0071】
3)自ベースからのリードデータ
DL=H、 RDZ=L、 SEL=H
この場合は下位ベースからのリードデータは遮断され、自ベースからのリードデータが上位ベースに対して流れる。
【0072】
4)方向切り替え時
RDZ=H
この場合は、バスラインはハイインピーダンスとなり、プルダウンによりローレベルとなる。
【0073】
上記動作を図で示すと図6のようになる。
【0074】
上述したように、この発明では、CPUベース10に接続されるパラレルバス(システムバス)30にマルチドロップバス40−1〜40−Nを介して複数の増設ベース20−1〜20−N(増設ベース#1〜#N)を接続するとともに、各増設ベース20−1〜20−N内のパラレルバス30上に双方向バッファ23−1〜23−(N−1)を設けて構成したので、この双方向バッファ23−1〜23−(N−1)によりパラレルバス30上におけるデータの多重反射を抑制することができ、これにより中距離のパラレルバス30を使用する場合のパラレルバス30の高速動作および信頼性を向上させることができる。
【0075】
【発明の効果】
以上説明したように、この発明によれば、CPUベース10に接続されるパラレルバス(システムバス)にマルチドロップバスを介して複数の増設ベースを接続するとともに、各増設ベース内のパラレルバス上に双方向バッファを設けて構成したので、この双方向バッファによりパラレルバス上におけるデータの多重反射を抑制することができ、これにより中距離のパラレルバスを使用する場合のパラレルバスの高速動作および信頼性を向上させることができる。
【0076】
また、この発明によれば、双方向バッファとしてイネーブル端子付きのバッファを用い、データの衝突が発生するバスリードイネーブル信号が変化するタイミングにおいて、バスゲートコントロール信号を用いて双方向バッファをディスネーブルに制御し、データバスをすべてハイインピーダンス(High−Z)状態としてから双方向バッファのリード方向とライト方向の切替を行うように構成したので、双方向バッファに加わるバスリードイネーブル信号が異なる状態が生じても、データバス上におけるデータの衝突は発生せず、これによりデータの衝突が発生することなく増設ユニットに対するアクセスが可能になるという効果を奏する。
【図面の簡単な説明】
【図1】この発明に係るパラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置を適用して構成したプログラマブルロジックコントローラシステムの一実施の形態を示すシステム構成図。
【図2】バスリードイネーブル信号RDの伝送遅延により発生するデータの衝突を説明する図。
【図3】バスリードイネーブル信号RDが変化するタイミングでバスゲートコントロール信号RDZを用いて双方向バッファをディスネーブルに制御するようにした構成を示すブロック図。
【図4】図3に示す構成においてバスリードイネーブル信号RDが変化するタイミングでバスゲートコントロール信号RDZを用いて双方向バッファをディスネーブルに制御する状態を示すタイミングチャート。
【図5】図4に示す構成を採用したプログラマブルロジックコントローラシステムの具体的構成を示す回路図。
【図6】図5に示す増設ユニット内のI/Oユニットに接続される双方向バッファの制御によるデータの流れを示す図。
【図7】従来のCPUベースに対して複数の増設ベースをパラレルバスを介して増設可能に接続することにより構成したプログラマブルロジックコントローラシステムの一例を示すシステム構成図。
【符号の説明】
10 CPUベース
11 CPUユニット
12 I/Oユニット
21−1〜21−N I/Oユニット
20−1、20−2、…、20−N 増設ベース(増設ベース#1〜#N)
22−1、22−2、…22−N 双方向バッファ
23−1、23−2、…23−(N−1) 双方向バッファ
23−A、23−B 双方向バッファ
30 パラレルバス
30−1 データバス(DATAバス)
30−2、30−3 制御信号線
40−1、40−2、…、40−N マルチドロップバス
100 CPUベース
101 CPUユニット
101−1 ASIC
102 I/Oユニット
102−1 ASIC
103 I/Oユニット
103−1 ASIC
111 一方向バッファ
102 オア回路
113 双方向バッファ
200 増設ベース
201 I/Oユニット
201−1 ASIC
202 I/Oユニット
201−1 ASIC
211 一方向バッファ
212 双方向バッファ
213 一方向バッファ
214 オア回路
215 双方向バッファ
Claims (2)
- メインユニットを収容するメインベースに接続されるパラレルバスに対してマルチドロップバスを介してそれぞれ増設ユニットを収容する複数の増設ベースを縦列接続し、上記メインユニットと上記増設ユニットとの間で上記パラレルバスを介して双方向にデータ伝送を行うパラレルバスシステムにおいて、
上記増設ベース内であって、上記パラレルバスと上記マルチドロップバスとの接続点と下段の増設ベースとの間のパラレルバス上に設けられる第1の双方向バッファと、
上記増設ベース内であって、上記接続点と上記増設ユニットとの間のマルチドロップバス上に設けられる第2の双方向バッファと、を設け、
上記メインユニットから送信されるバスリードイネーブル信号とバスゲートコントロール信号とにより上記第1の双方向バッファ及び上記第2の双方向バッファのリード方向とライト方向の切替を制御し、
上記パラレルバス上における各増設ベースでの多重反射および各増設ベース内における上記パラレルバスへのデータの反射を抑制する
ことを特徴とするパラレルバスシステムにおける衝突防止方法。 - パラレルバスに対してマルチドロップバスを介して増設ユニットが収容される複数の増設ベースを接続するメインベースに収容されるメインユニットにおいて、
上記増設ベース内であって、上記パラレルバスと上記マルチドロップバスとの接続点と次段の増設ベースとの間のパラレルバス上に設けられる第1の双方向バッファ、及び上記増設ベース内であって、上記接続点と上記増設ユニットとの間のマルチドロップバス上に設けられる第2の双方向バッファのリード方向とライト方向の切替を、自身から出力されるバスリードイネーブル信号とバスゲートコントロール信号とで制御し、
上記パラレルバス上における各増設ベースでの多重反射および各増設ベース内における上記パラレルバスへのデータの反射を抑制する
ことを特徴とするメインユニット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11832499A JP3962969B2 (ja) | 1998-05-29 | 1999-04-26 | パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-149562 | 1998-05-29 | ||
JP14990698 | 1998-05-29 | ||
JP14956298 | 1998-05-29 | ||
JP10-149906 | 1998-05-29 | ||
JP11832499A JP3962969B2 (ja) | 1998-05-29 | 1999-04-26 | パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000047766A JP2000047766A (ja) | 2000-02-18 |
JP3962969B2 true JP3962969B2 (ja) | 2007-08-22 |
Family
ID=27313554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11832499A Expired - Lifetime JP3962969B2 (ja) | 1998-05-29 | 1999-04-26 | パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3962969B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5473817B2 (ja) * | 2010-07-23 | 2014-04-16 | 三菱電機株式会社 | プログラマブルコントローラおよびバス変換器 |
US9423906B2 (en) * | 2011-05-17 | 2016-08-23 | Ching-Yang Chang | Drive system adaptable to a matrix scanning device |
JP7265953B2 (ja) * | 2019-07-25 | 2023-04-27 | シャープ株式会社 | 通信制御システムおよび情報処理装置 |
-
1999
- 1999-04-26 JP JP11832499A patent/JP3962969B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000047766A (ja) | 2000-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6101565A (en) | System for multisized bus coupling in a packet-switched computer system | |
US7953074B2 (en) | Apparatus and method for port polarity initialization in a shared I/O device | |
JP4024875B2 (ja) | 異なるデータ・レートで動作するネットワーク・ポートに関して、共用メモリへのアクセスを調停する方法および装置 | |
JP3241045B2 (ja) | マルチポート共有メモリインタフェースおよび関連の方法 | |
KR100800989B1 (ko) | 중재 패킷 프로토콜을 구비한 메모리 중재 시스템 및 방법 | |
EP0993680B1 (en) | Method and apparatus in a packet routing switch for controlling access at different data rates to a shared memory | |
US7342816B2 (en) | Daisy chainable memory chip | |
US5450578A (en) | Method and apparatus for automatically routing around faults within an interconnect system | |
US7545664B2 (en) | Memory system having self timed daisy chained memory chips | |
US5802333A (en) | Network inter-product stacking mechanism in which stacked products appear to the network as a single device | |
US7480201B2 (en) | Daisy chainable memory chip | |
US7546410B2 (en) | Self timed memory chip having an apportionable data bus | |
US7345900B2 (en) | Daisy chained memory system | |
US7345901B2 (en) | Computer system having daisy chained self timed memory chips | |
US20080028123A1 (en) | Computer System Having Daisy Chained Memory Chips | |
US7620763B2 (en) | Memory chip having an apportionable data bus | |
JP2003528512A (ja) | 分散制御および状態レジスタならびに関連する信号ルーティング手段を有する集積回路 | |
US7627711B2 (en) | Memory controller for daisy chained memory chips | |
JP3962969B2 (ja) | パラレルデータ伝送方法および装置、パラレルバスシステムにおける衝突防止方法および装置 | |
US7844769B2 (en) | Computer system having an apportionable data bus and daisy chained memory chips | |
US7490186B2 (en) | Memory system having an apportionable data bus and daisy chained memory chips | |
JP2991023B2 (ja) | データ送信装置、データ送受信装置及びシステム | |
US7577811B2 (en) | Memory controller for daisy chained self timed memory chips | |
US7660942B2 (en) | Daisy chainable self timed memory chip | |
US7660940B2 (en) | Carrier having daisy chain of self timed memory chips |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040624 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070207 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070406 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070427 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070510 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100601 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130601 Year of fee payment: 6 |
|
EXPY | Cancellation because of completion of term |