CN109348730B - 存储器控制器、存储器控制方法以及半导体存储装置 - Google Patents

Abstract

存储器控制器利用同一总线信号线向多个存储器装置的每一个传送指令、地址和数据，并在信号线中配置信号，使得利用多个存储器装置公共的存储器公共信号线来传送用于识别总线信号线中的指令、地址和数据的识别信号。存储器控制器在以识别信号表示数据并利用总线信号线向第1存储器装置转送数据时，对第1存储器装置中断数据的转送，并以识别信号表示指令来发行针对第2存储器装置的指令，以识别信号表示地址来发行针对第2存储器装置的地址。

Description

存储器控制器、存储器控制方法以及半导体存储装置

技术领域

本发明涉及在半导体元件间传送信号的信号传送技术。

背景技术

近年来，利用闪速存储器的存储产品的市场有扩大倾向，伴随于此，对存储产品的大容量以及高性能化的需要也在提高。为了使存储产品大容量化，提高芯片、LSI、ASIC、CPU等各种器件对基板的安装密度很重要。

例如，若能使存储器控制器小型化，则就能提高基板上的器件的安装密度。存储器控制器等硅芯片会被封入到给定尺寸的封装。由于封装的物理尺寸依赖于引脚数量，所以为了使存储器控制器小型化，削减其信号线的数量是有效的。

在专利文献1中，公开了一种用于抑制信号线以及芯片的引脚数量等的增加并且确保必要的存储器频带的技术。在专利文献1的摘要中，记载了“对多个存储器，按每个存储器独立地连接数据总线。此外，对多个存储器，按每个存储器独立地连接选择信号线。指令信号线在多个存储器之间被共有地连接。在输出了针对多个存储器之中的至少两个存储器的来自总线主控器的访问请求的情况下，控制部进行指令控制，使得与该访问请求相应的指令不会在指令信号线中被重复发行”。通过该技术，能够减少信号线的数量以及芯片的引脚数量，实现器件的小型和产品的高密度安装。

在先技术文献

专利文献

专利文献1：JP特开2012-226491号公报

发明内容

发明想要解决的课题

但是，专利文献1记载的技术不能应用于以公共的信号线来传送半导体存储器元件的地址/指令信号和数据信号的接口(以下称为“多路复用接口”)。理由是因为，在多路复用接口中，由于以相同的信号线来传送数据信号、地址信号和指令信号，因此无法采用如下这样的结构：针对多个存储器分别独立地设置数据总线和选择信号线，而对多个存储器公共地设置指令信号线。

本发明的目的在于，提供一种能够抑制使用多路复用接口的存储器控制器的性能降低并且削减信号线数量的技术。

用于解决课题的手段

根据本发明的一个实施方式的存储器控制器是对多个存储器装置进行控制的存储器控制器。存储器控制器利用同一总线信号线向多个存储器装置的每一个传送指令、地址和数据，并在信号线中配置信号，使得利用多个存储器装置公共的存储器公共信号线来传送用于识别总线信号线中的指令、地址和数据的识别信号。存储器控制器在以识别信号表示数据并利用总线信号线向第1存储器装置转送数据时，对第1存储器装置中断数据的转送，并以识别信号表示指令来发行针对第2存储器装置的指令，以识别信号表示地址来发行针对第2存储器装置的地址。

发明效果

根据本发明，在利用同一总线信号线传送指令、地址、和数据的信号传送构成中，通过在信号线中配置信号，使得利用多个存储器装置公共的存储器公共信号线来传送总线信号线中的识别信号，从而能够削减信号线的数量，并且通过无论哪一个存储器装置处于数据转送中都将其中断并发行针对其他存储器装置的指令以及地址，从而能够抑制数据转送的性能劣化。

附图说明

图1是表示本实施方式的半导体存储装置的一例的图。

图2是表示实施例1涉及的半导体存储装置的构成例的图。

图3是表示为了与实施例1进行比较而按每个总线单独地设置识别信号的情况下的写入时的存储器控制器的动作例的序列图。

图4是表示实施例1中的写入时的存储器控制器的动作例的序列图。

图5是实施例1涉及的半导体存储装置的总线的控制流程图的例子。

图6是用于说明实施例1涉及的存储器控制器200的内部动作的图。

图7是表示实施例2涉及的半导体存储装置的构成例的图。

图8是表示实施例3涉及的半导体存储装置的构成例的图。

图9是表示实施例4涉及的半导体存储装置的构成例的图。

具体实施方式

首先，说明本实施方式。

图1是表示本实施方式的半导体存储装置的一例的图。参照图1，在基板10上安装有存储器控制器20以及多个存储器装置30。存储器控制器20与多个存储器装置30连接。存储器装置30可以是存储器元件，也可以是多个存储器元件的集合体。

存储器控制器20是使用了利用同一总线信号线11、12传送指令、地址和数据的多路复用接口(Multiplex interface)的存储器控制器。

存储器控制器20利用同一总线信号线11、12以时分方式向多个存储器装置30的每一个传送指令、地址和数据，并在信号线中配置信号，使得利用多个存储器装置公共的存储器公共信号线21以时分方式传送用于识别总线信号线11、12中的指令、地址和数据的识别信号。

存储器控制器20在用存储器公共信号线21的识别信号表示数据并利用总线信号线11向第1存储器装置(例如存储器装置#0)转送数据时，对第1存储器装置中断数据的转送，并用识别信号表示指令来发行针对第2存储器装置(例如存储器装置#1)的指令，用识别信号表示地址来发行针对第2存储器装置的地址。

这样，在使用了多路复用接口的存储器控制器20中，通过在信号线中配置信号使得利用多个存储器装置30公共的存储器公共信号线21以时分方式传送用于识别总线信号线11、12中的指令、地址和数据的识别信号，从而削减信号线的数量。并且，通过无论哪一个存储器装置30处于数据转送中都将其中断并发行针对其他存储器装置30的指令以及地址，从而能够抑制数据转送的性能劣化。

此时，存储器控制器20在对第1存储器装置30中断数据的转送，并用识别信号表示指令来发行针对第2存储器装置30的指令，用识别信号表示地址来发行针对第2存储器装置30的地址之后，对第1存储器装置30重新开始数据的转送，并对第2存储器装置30开始数据的转送。由此，能够对第1存储器装置30和第2存储器装置30并行地进行数据转送，所以能够良好地抑制数据转送的性能劣化。

关于存储器控制器20，作为其内部构成的一例，可以针对每个存储器装置30具有：以期望的定时发送指令以及地址的指令地址控制电路；和以期望的定时收发数据的数据收发控制电路，并且针对多个存储器装置30公共地具有：对多个指令地址控制电路间的识别信号的输出定时进行调停的调停电路；和将来自多个指令地址控制电路的识别信号合成到存储器公共信号线21的OR电路即选择器电路。

此外，存储器控制器20也可以在第1存储器装置30进行数据转送的期间，监视有无对其他存储器装置30的指令发行请求。在该情况下，存储器控制器20若探测到指令发行请求，则中断第1存储器装置30的数据转送，并发行对成为指令发行请求的对象的存储器装置30的指令即可。由此，在第1存储器装置30处于数据转送的过程中监视其他存储器装置30的指令发行请求，若探测到指令发行请求，则中断第1存储器装置30的数据转送并发行指令，因此能够以无浪费的监视来监视指令发行请求，只要有指令发行请求便能够迅速地探测并发行指令。

此外，作为一例，识别信号包含：表示总线信号线11、12上的地址是能够锁存的地址锁存使能信号；表示总线信号线11、12上的指令是能够锁存的指令锁存使能信号；和表示将地址或者指令锁存的定时的写使能信号。

此外，也可以将多个存储器装置30群组化成分别包含多个存储器装置30的多个群组。在该情况下，使得存储器控制器20输出每个存储器装置30的总线信号线11、12和群组中包含的多个存储器装置30公共的每个群组的存储器公共信号线21即可。即使在存储器装置30的个数较多而若将存储器公共信号线21与全部存储器装置30公共连接则存储器公共信号线21的负载电容过大而致使传送速度降低的情况下，根据本构成，由于能够将存储器装置30群组化并按每个群组设置存储器公共信号线21，因此也能够减小存储器公共信号线21的负载电容。将该构成例作为实施例2在后面叙述。

此外，存储器控制器20的存储器公共信号线21也可以采用经由一对多的切换开关电路(未图示)与多个存储器装置连接的构成。在该情况下，存储器控制器20还输出与识别信号的发送目的地联动地对切换开关电路进行切换的开关控制信号即可。即使在存储器装置30的个数较多从而若将存储器公共信号线21与全部存储器装置30公共连接则存储器公共信号线21的负载电容过大而致使传送速度降低的情况下，根据本构成，通过设置切换开关电路，也能够将存储器控制器20的存储器公共信号线21设为一对一连接，能够减小负载电容。将该构成例作为实施例3在后面叙述。

此外，多个存储器装置30也可以分别具有多个存储器元件(未图示)、和将总线信号线11、12以及存储器公共信号线21与多个存储器元件中的任一个择一地连接的切换开关电路(未图示)。在该情况下，存储器控制器20的总线信号线11、12以及存储器公共信号线21经由切换开关电路与多个存储器元件连接。并且，存储器控制器还输出与选择为数据转送的对象的存储器元件联动地对切换开关电路进行切换的开关控制信号。由此，即使在存储器元件的个数较多从而若将存储器公共信号线21与全部存储器装置30公共连接则存储器公共信号线的负载电容过大而致使传送速度降低的情况下，根据本构成，通过设置分别与多个存储器元件连接的多个切换开关电路，也能够减小存储器控制器的存储器公共信号线的负载电容。将该构成例作为实施例4在后面叙述。

以下，使用附图说明更加具体的实施例。

实施例1

图2是表示实施例1涉及的半导体存储装置的构成例的图。

在基板100上，安装有存储器控制器(芯片、ASIC、LSI、CPU等半导体器件)200和多个半导体存储器元件300。

在本实施例的半导体存储装置中，作为存储器控制器与存储器元件之间的传送方式，采用了多路复用接口。多路复用接口是使用同一信号线来传送地址/指令信号和数据信号的接口。由于不必为了地址/指令信号而设置专用引脚，因此具有能够减少信号数量这样的优点。不过，由于利用同一信号线来传送地址/指令信号和数据信号，因此需要用于识别在该信号线中流动的信号的控制信号(识别信号121)。识别信号121例如在半导体存储器元件300为NAND闪速存储器的情况下，是地址锁存使能信号ALE、指令锁存使能信号CLE、以及写使能信号WE#。

在多个半导体存储器元件300的每一个中存在存储器总线的数据信号101、102。例如ALE、CLE、WE#信号等识别信号121在多个半导体存储器元件300中被共有化。

在存储器控制器200中，具有用于将分别对数据信号101、102的数据总线进行控制用的识别信号统一成多个数据总线所共有的识别信号121的调停电路(判优器)220，通过调停电路220对OR电路(选择器电路)230进行控制，从而生成识别信号121。调停电路220对OR电路230进行控制，使得选择针对要输出识别信号的半导体存储器元件300的识别信号。

在本实施例中，通过由多个半导体存储器元件300对识别信号121进行共有化，从而削减存储器控制器200的引脚数量和基板100上的信号线的根数。但是，例如，若在与半导体存储器元件300连接的总线针对各半导体存储器元件300的每一个存在的构成(图2的例子中是Bus#0和Bus#1的两总线构成)中将识别信号121简单地共有化，则尽管物理上存在两个总线，也只会发挥一个总线的量的吞吐量性能。性能会伴随信号线的共有化而降低。

因此，在本实施例中，除了由多个总线共有识别信号121以外，还在存储器控制器200中追加指令发行控制电路部211、212，使得在Bus#0进行数据转送的过程中能够进行Bus#1的地址/指令的发行。通过具备这样的构成，从而能够维持两总线的量的性能。

图3是表示为了与实施例1进行比较而按每个总线单独地设置识别信号的情况下的写入时的存储器控制器的动作例的序列图。图4是表示实施例1中的写入时的存储器控制器的动作例的序列图。

图3、图4都例示了半导体存储器元件300为NAND闪速存储器元件的情况。其中，半导体存储器元件300并不限定为NAND闪速存储器元件，也可以是ReRAM(Resistance RandomAccess Memory，电阻型随机存取存储器)、MRAM(Magneto resistive RAM，磁阻随机存储器)、PCM(Phase Change Memory，相变存储器)等各种存储器元件中的任意一种。

如图3所示，在按每个总线单独地设置识别信号的情况下，针对各半导体存储器元件300，所有的信号分别独立地连接。在图3的例子中，与总线Bus#0和总线Bus#1连接了各自独立的、芯片选择信号CE#、数据信号DQ、选通信号DQS、地址锁存使能信号ALE、指令锁存使能信号CLE、以及写使能信号WE#。因此，Bus#0和Bus#1能够彼此与对方的总线的状态没有关系地独立地进行数据转送。即，在图3的构成中，能够得到基于一个总线的数据转送能力的2倍的数据转送能力。

在本实施例中，由Bus#0和Bus#1共有ALE、CLE、以及WE#这样的识别信号121，因此如图4所示，存储器控制器200发行地址/指令信号时，仅能使Bus#0、#1中的任意一方的总线动作。另一方面，在数据转送过程中，Bus#0和Bus#1所共有的识别信号121被固定，因此能够同时执行Bus#0的数据转送和Bus#1的数据转送。因此，在本实施例中，通过比数据转送优先地址/指令信号，从而尽可能地在产生数据转送的请求的情况下，尽可能早地开始该数据转送。

如图4所示，例如，若在Bus#0的数据转送过程中产生了发行Bus#1的地址/指令信号的请求(以下称为“地址/指令发行请求”)，则存储器控制器200将Bus#0的芯片选择信号CE111(CE#0)切换为非选择，停止数据信号101(数据信号DQ以及选通信号DQS)，由此中断数据转送。

若数据转送被中断，则能够使用识别信号121，因此存储器控制器200能够发行Bus#1的地址/指令信号。存储器控制器200如果发行了Bus#1的地址/指令信号，那么之后继续开始Bus#1的数据转送。由于开始Bus#1的数据转送后也能够进行已经中断了数据转送的Bus#0的数据转送，因此存储器控制器200重新开始Bus#0的数据转送。这是因为，在数据转送过程中，Bus#0和Bus#1所共有的识别信号121被固定，因此能够同时执行Bus#0的数据转送和Bus#1的数据转送。

图5是实施例1涉及的半导体存储装置的总线的控制流程图的例。

在进行任一个总线(Bus#x)的数据转送时，存储器控制器200首先为了Bus#x而确保多个总线所共有的识别信号(步骤S101)，并发行地址/指令信号(步骤S102)。之后，存储器控制器200开始Bus#x的数据转送(步骤S103)。

在数据转送过程中，存储器控制器200直到数据转送的结束为止持续地确认是否产生了其他总线的地址/指令发行请求(步骤S104)。

若在Bus#x的数据转送过程中产生了其他总线(Bus#y)的地址/指令发行请求(存在步骤S104)，则存储器控制器200中断Bus#x的数据转送(步骤S105)，并发行地址/指令信号(步骤S106)。

之后，存储器控制器200重新开始已经中断的Bus#x的数据转送(步骤S107)，并判断数据转送是否结束(步骤S108)。

在数据转送过程中，若未产生Bus#y总线的地址/指令发行请求(步骤S104“否”)，则存储器控制器200判断Bus#x的数据转送是否结束(步骤S108)。

若数据转送未结束(步骤S108“否”)，则存储器控制器200返回到步骤S103。若数据转送结束(步骤S108“是”)，则存储器控制器200结束处理。

图6是用于说明实施例1涉及的存储器控制器200的内部动作的图。图6例示了共有识别信号121的Bus#0和Bus#1的两总线构成。

针对在任一个总线(这里作为一例是Bus#0)的数据转送过程中，产生了另一个总线(这里作为一例是Bus#1)的数据转送的请求时的存储器控制器200的动作进行说明。

(1)在Bus#0的数据发送控制电路201进行基于Bus#0的数据转送过程中，(2)Bus#1的指令发行控制电路部212向调停电路220和Bus#0的数据发送控制电路201发行Bus#1的地址/指令发行请求。

若接收到地址/指令发行请求，则(3)Bus#0的数据发送控制电路201为了中断数据转送而停止Bus#0的芯片选择信号111和数据信号101。这里，芯片选择信号111是片选信号CS以及芯片使能信号CE#等。这里被停止的数据信号101也包含选通信号(DQS以及DQS#)。

之后，(4)Bus#0的数据发送控制电路201向Bus#1的指令发行控制电路部211发送地址/指令信号的发行的许可(以下称为“地址/指令发行许可”)，并且(5)Bus#0的调停电路220向Bus#1的指令发行控制电路211发送发行许可信号。

接收到来自数据发送控制电路201的(4)的地址/指令发行许可的信号和来自调停电路220的(5)的发行许可信号的Bus#1的指令发行控制电路部212，(6)发行地址/指令信号。

之后，(7)Bus#1的指令发行控制电路部212向Bus#0的数据发送控制电路201发送地址/指令信号的发行完成的通知。进而，(8)Bus#1的数据发送控制电路202开始Bus#1的数据转送。

此外，接收到(7)中地址/指令的发行完成通知的Bus#0的数据发送控制电路201，(9)重新开始数据转送。

通过图6所示的动作，虽然暂时地发生了短时间的数据转送的中断，但是之后两个总线能够同时进行数据转送。

以下，计算数据转送的中断时间。这里例示向NAND闪速存储器进行数据写入的情况。

在向NAND闪速存储器进行数据写入的情况下，地址/指令信号的发行所需要的时间是120ns。另一方面，数据转送所需要的时间是80us，繁忙时间是2500us。因此，若用于发行地址/指令信号的数据转送的中断所引起的时间增加量为0.005％以下，则性能的降低较小，能够维持大致两个总线的量的性能。因此，在本实施例中，能够在维持多个总线的总计性能的同时，削减存储器控制器200的引脚数量以及基板100上的布线的根数。

另外，在本实施例中，主要以对使用多路复用接口的NAND闪速存储器进行控制的存储器控制器为例进行了说明，但是本发明并不限定于此。应用于本实施例的技术能够广泛应用于以同一信号线来传送地址/指令信号和数据信号，并对使用了具有用于识别地址、指令以及数据的信号的接口的多个存储器总线进行控制的存储器控制器及其信号传送***。

实施例2

图7是表示实施例2涉及的半导体存储装置的构成例的图。

在实施例2中，存储器控制器200与实施例1相比控制更多的半导体存储器元件300。实施例2在如下这一点上与实施例1相同，即，在存储器控制器200和半导体存储器元件300之间由多个总线共有同一识别信号。

但是，若全部半导体存储器元件300共有一个识别信号，则识别信号对信号线的负载电容变大，识别信号的波形变钝，传送速度会降低。因此，在实施例2中，将多个半导体存储器元件300分成多个群组，使属于相同群组的半导体存储器元件300共有识别信号。属于各群组的半导体存储器元件300的个数是即使那么多的半导体存储器元件300共有一个识别信号，负载电容也处于容许范围内的个数。在图7的例子中，两个半导体存储器元件300属于一个群组。由此，能够防止因识别信号的负载电容增大而导致传送速度降低，并且能够通过识别信号的共有而减少存储器控制器的引脚数量。

参照图7，半导体存储器元件300被分为群组A、B···。实施例2的存储器控制器200是内置有多个图2所示的实施例1的存储器控制器的内部电路的构成。内部电路具有：数据发送控制电路201、202、指令发行控制电路部211、212、调停电路220、以及选择器电路230。实施例1的存储器控制器的内部电路的个数与群组数是相同数量，存储器控制器的内部电路的每一个与各群组对应。

各内部电路中包含的数据发送控制电路201、202、指令发行控制电路部211、212、调停电路220、以及选择器电路230各自的动作与实施例1相同。

如以上所说明的那样，在实施例2中，在存储器控制器200和多个半导体存储器元件300之间进行数据转送的信号传送***中，与实施例1不同，将多个半导体存储器元件300群组化，由属于相同群组的半导体存储器元件300对同一识别信号进行共有化。由此，即使半导体存储器元件300的个数较多，也能够将识别信号对信号线的负载电容抑制在容许范围内而抑制信号的传送速度的降低，并且能够削减存储器控制器200的引脚数量。

实施例3

图8是表示实施例3涉及的半导体存储装置的构成例的图。

实施例3也与实施例2同样，存储器控制器200与实施例1相比控制更多的半导体存储器元件300。此外，实施例3在如下这一点上与实施例1相同，即，在存储器控制器200和半导体存储器元件300之间由多个总线共有同一识别信号。

若全部半导体存储器元件300共有一个识别信号，则识别信号对信号线的负载电容变大，识别信号的波形变钝，传送速度会降低。因此，在实施例3中，在存储器控制器200和半导体存储器元件300之间设置开关电路400，利用开关电路400对连接来自存储器控制器200的识别信号121的半导体存储器元件300进行切换。由此，可以在识别信号的信号线不连接多个半导体存储器元件300，因此能够抑制负载电容所引起的传送速度的降低。

参照图8，在基板100上安装有存储器控制器200、多个半导体存储器元件300和开关电路400。开关电路400是利用控制信号131切换选择的一对多的选择器电路。作为开关电路400的例子，具有总线开关电路、模拟开关电路、数字开关电路等。来自存储器控制器200的识别信号121与开关电路400的端子为一个的一侧的端子连接。开关电路400的端子为多个的一侧的多个端子与多个半导体存储器元件300连接。

能够在多个半导体存储器元件300将识别信号121共有化从而减少存储器控制器200的引脚数量，并且能够防止传送速度由于识别信号121的信号线的负载电容而降低。

参照图8，实施例3的存储器控制器200是与图2所示的实施例1的存储器控制器200相同的构成。但是，在实施例3中，调停电路220与实施例1同样地对OR电路230进行控制，并且与该控制联动地生成用于对OR电路230所输出的识别信号121的连接目的地进行切换的控制信号131。

实施例4

图9是表示实施例4涉及的半导体存储装置的构成例的图。

实施例4也与实施例2、3同样地，存储器控制器200与实施例1相比控制更多的半导体存储器元件300。此外，实施例4在如下这一点上与与实施例1相同，即，在存储器控制器200和半导体存储器元件300之间由多个总线共有同一识别信号。

但是，若全部半导体存储器元件300共有一个识别信号，则识别信号对信号线的负载电容变大，识别信号的波形变钝，传送速度会降低。因此，在实施例4中，取代图2所示的半导体存储器元件300而设置存储器装置500。存储器装置500具有多个半导体存储器元件300、301···和开关电路400。

Bus#0和Bus#1的存储器装置500是相同构成，例如，在Bus#0中，开关电路400将来自存储器控制器200的数据信号101、芯片选择信号111、以及识别信号121与任一个半导体存储器元件300、301择一地连接。用于控制开关电路400的选择切换的控制信号131从存储器控制器200提供。

实施例4的存储器控制器200中包含的数据发送控制电路201、202、指令发行控制电路部211、212、调停电路220、以及选择器电路230各自的动作与实施例1相同。

但是，指令发行控制电路部211、212控制针对相对应的存储器装置500中包含的多个半导体存储器元件300、301的指令信号的发行。并且，此时，指令发行控制电路211、212与从多个半导体存储器元件300、301之中选择为数据转送的对象的半导体存储器元件300、301联动地生成用于控制开关电路400的选择切换的控制信号131。

通过以上的构成，在实施例4中，能够抑制与识别信号的信号线连接的元件数量使得负载电容成为容许范围，因此能够减少存储器控制器200的引脚数量，并且能够抑制负载电容所导致的传送速度的降低。

参照图9，在基板100上安装有存储器控制器200、多个半导体存储器元件300、301、和多个开关电路400。由一个开关电路400和多个半导体存储器元件300、301构成一个存储器装置500，存储器控制器200按每个存储器装置500来设置存储器总线。存储器控制器200根据控制信号131，将识别信号121的连接目的地决定为任意一个半导体存储器元件300、301。

在实施例4中使用开关电路400的理由是因为，能够与一个存储器总线连接多级的半导体存储器元件300、301。若没有开关电路400，则需要与一个信号线连接多个半导体存储器元件300、301，对信号线的负载电容变大，无法进行高速的数据转送，有可能导致吞吐量(性能)的降低。

在实施例4中，经由开关电路400连接的信号线之中，用于识别地址/指令信号和数据信号的识别信号121由多个总线共有。换言之，也可以说多个开关电路400共有识别信号121。由此，在使用开关电路400将多个半导体存储器元件300、301多级连接的信号传送***中，也能够通过共有化来削减识别信号121，并且削减存储器控制器200的引脚数量。

以上，参照附图说明了各种的实施方式以及实施例，但是这些是用于说明本发明的例示，并没有意图将本发明的范围仅限定于这些实施方式或实施例。本领域技术人员能够不脱离本发明的要旨地以各种方式实施本发明。

附图标记说明

10…基板，100…基板，101…数据信号，102…数据信号，11…总线信号线，111…芯片选择信号，112…芯片选择信号，121…识别信号，131…控制信号，2…总线，20…存储器控制器，200…存储器控制器，201…数据发送控制电路，202…数据发送控制电路，21…存储器公共信号线，211…指令发行控制电路部，212…指令发行控制电路部，220…调停电路，230…OR电路(选择器电路)，30…存储器装置，300…半导体存储器元件，400…开关电路，500…存储器装置。

Claims (9)

1.一种存储器控制器，对多个存储器装置进行控制，其特征在于，

利用同一总线信号线向多个存储器装置的每一个传送指令、地址和数据，并在信号线中配置信号，使得利用多个存储器装置公共的存储器公共信号线来传送用于识别所述总线信号线中的指令、地址和数据的识别信号，

在以所述识别信号表示数据并利用所述总线信号线向第1存储器装置转送数据时，对所述第1存储器装置中断数据的转送，并以所述识别信号表示指令来发行针对第2存储器装置的指令，以所述识别信号表示地址来发行针对所述第2存储器装置的地址，

所述存储器控制器在对所述第1存储器装置中断数据的转送，并以所述识别信号表示指令来发行针对所述第2存储器装置的指令，以所述识别信号表示地址来发行针对所述第2存储器装置的地址之后，对所述第1存储器装置重新开始数据的转送，对所述第2存储器装置开始数据的转送。

2.根据权利要求1所述的存储器控制器，其中，

针对每个所述存储器装置具有：

指令地址控制电路，其以期望的定时发送指令以及地址；和

数据收发控制电路，其以期望的定时收发数据，

针对所述多个存储器装置公共地具有：

调停电路，其对多个所述指令地址控制电路间的识别信号的输出定时进行调停；和

选择器电路，其是将来自多个所述指令地址控制电路的识别信号合成于所述存储器公共信号线的OR电路。

3.根据权利要求1所述的存储器控制器，其中，

在所述第1存储器装置进行数据转送的期间，监视有无针对其他存储器装置的指令发行请求，若探测到所述指令发行请求，则中断所述第1存储器装置的数据转送，发行针对成为所述指令发行请求的对象的存储器装置的指令。

4.根据权利要求1所述的存储器控制器，其中，

所述识别信号包含：

地址锁存使能信号，其表示所述总线信号线上的所述地址能够锁存；

指令锁存使能信号，其表示所述总线信号线上的所述指令能够锁存；和

写使能信号，其表示锁存所述地址或者所述指令的定时。

5.根据权利要求1所述的存储器控制器，其中，

所述多个存储器装置被分组为分别包含多个存储器装置的多个群组，

所述存储器控制器输出每个所述存储器装置的总线信号线、和所述群组中包含的多个存储器装置公共的每个所述群组的存储器公共信号线。

6.根据权利要求1所述的存储器控制器，其中，

所述存储器控制器的所述存储器公共信号线经由一对多的切换开关电路与所述多个存储器装置连接，

所述存储器控制器进一步与所述识别信号的发送目的地联动地输出对所述切换开关电路进行切换的开关控制信号。

7.根据权利要求1所述的存储器控制器，其中，

所述多个存储器装置分别具有：

多个存储器元件；和

切换开关电路，其将所述总线信号线以及所述存储器公共信号线与多个存储器元件中的任意一个择一地连接，

所述存储器控制器的所述总线信号线以及所述存储器公共信号线经由所述切换开关电路与所述多个存储器元件连接，

所述存储器控制器进一步与被选择为数据转送的对象的存储器元件联动地输出对所述切换开关电路进行切换的开关控制信号。

8.一种存储器控制方法，是对多个存储器装置进行控制的存储器控制器的存储器控制方法，其中，

利用同一总线信号线向多个存储器装置的每一个传送指令、地址和数据，并在信号线中配置信号，使得利用多个存储器装置公共的存储器公共信号线来传送用于识别所述总线信号线中的指令、地址和数据的识别信号，

在以所述识别信号表示数据并利用所述总线信号线向第1存储器装置转送数据时，对所述第1存储器装置中断数据的转送，

以所述识别信号表示指令来发行针对第2存储器装置的指令，

以所述识别信号表示地址来发行针对所述第2存储器装置的地址，

所述存储器控制器在对所述第1存储器装置中断数据的转送，并以所述识别信号表示指令来发行针对所述第2存储器装置的指令，以所述识别信号表示地址来发行针对所述第2存储器装置的地址之后，对所述第1存储器装置重新开始数据的转送，对所述第2存储器装置开始数据的转送。

9.一种半导体存储装置，具有：

多个存储器装置；和

存储器控制器，其对所述多个存储器装置进行控制，

所述存储器控制器利用同一总线信号线向多个存储器装置的每一个传送指令、地址和数据，并在信号线中配置信号，使得利用多个存储器装置公共的存储器公共信号线来传送用于识别所述总线信号线中的指令、地址和数据的识别信号，

在以所述识别信号表示数据并利用所述总线信号线向第1存储器装置转送数据时，对所述第1存储器装置中断数据的转送，并以所述识别信号表示指令来发行针对第2存储器装置的指令，以所述识别信号表示地址来发行针对所述第2存储器装置的地址，

所述存储器控制器在对所述第1存储器装置中断数据的转送，并以所述识别信号表示指令来发行针对所述第2存储器装置的指令，以所述识别信号表示地址来发行针对所述第2存储器装置的地址之后，对所述第1存储器装置重新开始数据的转送，对所述第2存储器装置开始数据的转送。

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