JP2000036523A - マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法 - Google Patents
マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 本発明はウェハ上に形成される複数のチップ
の検査を効率的に行う上で好適な半導体ウェハに関し、
半導体ウェハに対して多数の理論チップ数を確保し、チ
ップの入出力部に損傷が生ずるのを防止することを目的
とする。 【解決手段】 半導体ウェハ12上に複数のチップ12
と共にテスト回路14および出力パッド16を設ける。
テスト回路14が備える複数の入力パッドをテスト配線
18を介して全てのチップ12の対応する端子に接続す
る。チップ12と出力パッド16とをテスト配線20に
より接続する。テスト回路14および出力パッド16を
用いて全てのチップ12を対象とするテスト(マルチテ
スト)を実行する。テスト回路14および出力パッド1
6は、半導体ウェハ10の周縁部に設ける。
の検査を効率的に行う上で好適な半導体ウェハに関し、
半導体ウェハに対して多数の理論チップ数を確保し、チ
ップの入出力部に損傷が生ずるのを防止することを目的
とする。 【解決手段】 半導体ウェハ12上に複数のチップ12
と共にテスト回路14および出力パッド16を設ける。
テスト回路14が備える複数の入力パッドをテスト配線
18を介して全てのチップ12の対応する端子に接続す
る。チップ12と出力パッド16とをテスト配線20に
より接続する。テスト回路14および出力パッド16を
用いて全てのチップ12を対象とするテスト(マルチテ
スト)を実行する。テスト回路14および出力パッド1
6は、半導体ウェハ10の周縁部に設ける。
Description
【0001】
【発明の属する技術分野】本発明は、マルチテスト回路
を備える半導体ウェハおよびマルチテスト工程を含む半
導体装置の製造方法に係り、特に、ウェハ上に形成され
る複数のチップの検査を効率的に行う上で好適なマルチ
テスト回路を備える半導体ウェハおよびマルチテスト工
程を含む半導体装置の製造方法に関する。
を備える半導体ウェハおよびマルチテスト工程を含む半
導体装置の製造方法に係り、特に、ウェハ上に形成され
る複数のチップの検査を効率的に行う上で好適なマルチ
テスト回路を備える半導体ウェハおよびマルチテスト工
程を含む半導体装置の製造方法に関する。
【0002】
【従来の技術】半導体装置の製造過程では、ウェハ上に
チップが形成された時点でチップの検査が行われる。従
来、このようなウェハ検査では、個々のチップの入出力
パッドに検査針を接触させて、一個ずつ、或いは、4個
ずつチップの機能を検査する手法が一般に採られてい
た。
チップが形成された時点でチップの検査が行われる。従
来、このようなウェハ検査では、個々のチップの入出力
パッドに検査針を接触させて、一個ずつ、或いは、4個
ずつチップの機能を検査する手法が一般に採られてい
た。
【0003】
【発明が解決しようとする課題】しかし、上記従来のウ
ェハ検査方法においては、チップの入出力パッドと検査
針との接触が適正でない場合に、その入出力パッドに対
して何回も検査針が立てられることがある。この場合、
ウェハ検査の実行に伴ってチップの入出力パッドに損傷
が生ずることがある。また、従来のウェハ検査方法のよ
うに、チップを1つずつまたは4つずつ検査する手法で
は、全てのチップを検査するために多大な時間が必要と
なる。この点、従来のウェハ検査方法は、半導体装置の
コスト低減の妨げとなっていた。
ェハ検査方法においては、チップの入出力パッドと検査
針との接触が適正でない場合に、その入出力パッドに対
して何回も検査針が立てられることがある。この場合、
ウェハ検査の実行に伴ってチップの入出力パッドに損傷
が生ずることがある。また、従来のウェハ検査方法のよ
うに、チップを1つずつまたは4つずつ検査する手法で
は、全てのチップを検査するために多大な時間が必要と
なる。この点、従来のウェハ検査方法は、半導体装置の
コスト低減の妨げとなっていた。
【0004】本発明は、上記のような課題を解決するた
めになされたもので、半導体ウェハに対して多数の理論
チップ数を確保しつつ、チップの入出力パッドに損傷を
与えることなく、ウェハ上に形成される複数のチップを
効率的に検査することのできるマルチテスト回路を備え
る半導体ウェハを提供することを第1の目的とする。ま
た、本発明は、半導体ウェハに対して多数の理論チップ
数を確保しつつ、チップの入出力パッドに損傷を与える
ことなく、ウェハ上に形成される複数のチップを効率的
に検査するうえで有効なマルチテスト工程を含む半導体
装置の製造方法を提供することを第2の目的とする。
めになされたもので、半導体ウェハに対して多数の理論
チップ数を確保しつつ、チップの入出力パッドに損傷を
与えることなく、ウェハ上に形成される複数のチップを
効率的に検査することのできるマルチテスト回路を備え
る半導体ウェハを提供することを第1の目的とする。ま
た、本発明は、半導体ウェハに対して多数の理論チップ
数を確保しつつ、チップの入出力パッドに損傷を与える
ことなく、ウェハ上に形成される複数のチップを効率的
に検査するうえで有効なマルチテスト工程を含む半導体
装置の製造方法を提供することを第2の目的とする。
【0005】
【課題を解決するための手段】本発明の請求項1に係る
マルチテスト回路を備える半導体ウェハは、複数のチッ
プと、前記複数のチップをテストするためのマルチテス
ト回路とを備える半導体ウェハであって、前記マルチテ
スト回路は、前記複数のチップの端子に接続される入力
パッドを含むテスト回路と、前記複数のチップの出力端
子のそれぞれに接続される複数の出力パッドとを備え、
前記テスト回路および前記出力パッドは、ウェハの周縁
部分に設けられていることを特徴とするものである。
マルチテスト回路を備える半導体ウェハは、複数のチッ
プと、前記複数のチップをテストするためのマルチテス
ト回路とを備える半導体ウェハであって、前記マルチテ
スト回路は、前記複数のチップの端子に接続される入力
パッドを含むテスト回路と、前記複数のチップの出力端
子のそれぞれに接続される複数の出力パッドとを備え、
前記テスト回路および前記出力パッドは、ウェハの周縁
部分に設けられていることを特徴とするものである。
【0006】本発明の請求項2に係るマルチテスト回路
を備える半導体ウェハは、前記複数のチップの間に確保
されるスクライブライン領域に、前記テスト回路と前記
複数のチップとを接続するテスト配線を備えることを特
徴とするものである。
を備える半導体ウェハは、前記複数のチップの間に確保
されるスクライブライン領域に、前記テスト回路と前記
複数のチップとを接続するテスト配線を備えることを特
徴とするものである。
【0007】本発明の請求項3に係るマルチテスト回路
を備える半導体ウェハは、前記複数のチップの間に確保
されるスクライブライン領域に、前記テスト回路と前記
複数のチップとを接続するために用いられる外部テスト
配線との接続を得るための接続パッドを備えることを特
徴とするものである。
を備える半導体ウェハは、前記複数のチップの間に確保
されるスクライブライン領域に、前記テスト回路と前記
複数のチップとを接続するために用いられる外部テスト
配線との接続を得るための接続パッドを備えることを特
徴とするものである。
【0008】本発明の請求項4に係るマルチテスト回路
を備える半導体ウェハは、前記チップの機能を確保する
ために必要な配線の上層部に、前記テスト回路と前記複
数のチップとを接続する上層部テスト配線を備えること
を特徴とするものである。
を備える半導体ウェハは、前記チップの機能を確保する
ために必要な配線の上層部に、前記テスト回路と前記複
数のチップとを接続する上層部テスト配線を備えること
を特徴とするものである。
【0009】本発明の請求項5に係るマルチテスト回路
を備える半導体ウェハは、前記複数のチップのテストに
必要なタイミング信号を発生するタイミングジェネレー
タと、前記複数のチップのテストに必要な信号パターン
を発生するアルゴリズムパターンジェネレータと、を備
えることを特徴とするものである。
を備える半導体ウェハは、前記複数のチップのテストに
必要なタイミング信号を発生するタイミングジェネレー
タと、前記複数のチップのテストに必要な信号パターン
を発生するアルゴリズムパターンジェネレータと、を備
えることを特徴とするものである。
【0010】本発明の請求項6に係るマルチテスト回路
を備える半導体ウェハは、前記複数のチップに供給され
る信号の発信周波数を、基準発信周波数にロックするP
LL回路を備えることを特徴とするものである。
を備える半導体ウェハは、前記複数のチップに供給され
る信号の発信周波数を、基準発信周波数にロックするP
LL回路を備えることを特徴とするものである。
【0011】本発明の請求項7に係るマルチテスト工程
を含む半導体装置の製造方法は、半導体ウェハ上に複数
のチップを形成するチップ形成工程と、半導体ウェハの
周縁部に、前記複数のチップの端子に接続される入力パ
ッドを含むテスト回路と、前記複数のチップの出力端子
のそれぞれに接続される複数の出力パッドとを形成する
マルチテスト回路形成工程と、前記テスト回路および出
力パッドを用いて前記複数のチップをテストするマルチ
テスト工程と、前記テスト工程後に前記複数のチップを
分割する分割工程と、を備えることを特徴とするもので
ある。
を含む半導体装置の製造方法は、半導体ウェハ上に複数
のチップを形成するチップ形成工程と、半導体ウェハの
周縁部に、前記複数のチップの端子に接続される入力パ
ッドを含むテスト回路と、前記複数のチップの出力端子
のそれぞれに接続される複数の出力パッドとを形成する
マルチテスト回路形成工程と、前記テスト回路および出
力パッドを用いて前記複数のチップをテストするマルチ
テスト工程と、前記テスト工程後に前記複数のチップを
分割する分割工程と、を備えることを特徴とするもので
ある。
【0012】本発明の請求項8に係るマルチテスト工程
を含む半導体装置の製造方法は、前記マルチテスト回路
形成工程が、前記複数のチップの間に確保されるスクラ
イブライン領域に、前記テスト回路と前記複数のチップ
とを接続するテスト配線を形成するテスト配線形成工程
を備えることを特徴とするものである。
を含む半導体装置の製造方法は、前記マルチテスト回路
形成工程が、前記複数のチップの間に確保されるスクラ
イブライン領域に、前記テスト回路と前記複数のチップ
とを接続するテスト配線を形成するテスト配線形成工程
を備えることを特徴とするものである。
【0013】本発明の請求項9に係るマルチテスト工程
を含む半導体装置の製造方法は、前記マルチテスト回路
形成工程が、前記複数のチップの間に確保されるスクラ
イブライン領域に、前記テスト回路と前記複数のチップ
とを接続するために用いられる外部テスト配線との接続
を得るための接続パッドを形成する接続パッド形成工程
を備え、前記マルチテスト工程が、前記外部テスト配線
を備えるテストボードまたはテストフィルムを、前記外
部テスト配線と前記接続パッドとが導通するように半導
体ウェハ上に配置する配線配置工程を備えることを特徴
とするものである。
を含む半導体装置の製造方法は、前記マルチテスト回路
形成工程が、前記複数のチップの間に確保されるスクラ
イブライン領域に、前記テスト回路と前記複数のチップ
とを接続するために用いられる外部テスト配線との接続
を得るための接続パッドを形成する接続パッド形成工程
を備え、前記マルチテスト工程が、前記外部テスト配線
を備えるテストボードまたはテストフィルムを、前記外
部テスト配線と前記接続パッドとが導通するように半導
体ウェハ上に配置する配線配置工程を備えることを特徴
とするものである。
【0014】本発明の請求項10に係るマルチテスト工
程を含む半導体装置の製造方法は、前記マルチテスト工
程に先立って前記複数のチップの機能を確保するために
必要な配線の上層部に、前記テスト回路と前記複数のチ
ップとを接続する上層部テスト配線を形成する上層部テ
スト配線形成工程と、前記マルチテスト工程の後に前記
上層部テスト配線を除去する上層部テスト配線除去工程
と、を備えることを特徴とするものである。
程を含む半導体装置の製造方法は、前記マルチテスト工
程に先立って前記複数のチップの機能を確保するために
必要な配線の上層部に、前記テスト回路と前記複数のチ
ップとを接続する上層部テスト配線を形成する上層部テ
スト配線形成工程と、前記マルチテスト工程の後に前記
上層部テスト配線を除去する上層部テスト配線除去工程
と、を備えることを特徴とするものである。
【0015】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【0016】実施の形態1.図1は、本発明の実施の形
態1の半導体ウェハ10の平面図を示す。図1に示す如
く、半導体ウェハ10上には複数のチップ12が形成さ
れている。チップ12は、それぞれ独立した機能を実現
する半導体装置である。以下、チップ12がDRAMで
ある場合について説明する。
態1の半導体ウェハ10の平面図を示す。図1に示す如
く、半導体ウェハ10上には複数のチップ12が形成さ
れている。チップ12は、それぞれ独立した機能を実現
する半導体装置である。以下、チップ12がDRAMで
ある場合について説明する。
【0017】半導体ウェハ10上には、その周縁部に、
一つのテスト回路14、および、複数の出力パッド16
が設けられている。出力パッド16は、個々のチップ1
2に対応して設けられている。半導体ウェハ10上に
は、更に、テスト回路14と全てのチップ12とを接続
する複数のテスト配線18、および、チップ12と出力
パッド16とを接続する複数のテスト配線20が形成さ
れている。隣接するチップ12の間には、それらの分割
に用いられるスクライブライン領域22が確保されてい
る。上記のテスト配線18は、そのスクライブライン領
域22に形成されている。
一つのテスト回路14、および、複数の出力パッド16
が設けられている。出力パッド16は、個々のチップ1
2に対応して設けられている。半導体ウェハ10上に
は、更に、テスト回路14と全てのチップ12とを接続
する複数のテスト配線18、および、チップ12と出力
パッド16とを接続する複数のテスト配線20が形成さ
れている。隣接するチップ12の間には、それらの分割
に用いられるスクライブライン領域22が確保されてい
る。上記のテスト配線18は、そのスクライブライン領
域22に形成されている。
【0018】図2は、テスト回路14の拡大図を示す。
図2に示す如く、テスト回路14には、複数の入力パッ
ド24が設けられている。本実施形態において、チップ
12(DRAM)は、それぞれ、電源端子VCC、接地
端子GND、アドレス入力端子A1〜An、ロウアドレ
スストローブ端子RAS、コラムアドレスストローブ端
子CAS、ライトイネーブル端子WE、アウトプットイ
ネーブル端子OE、データ端子DQ1〜DQn等の端子
を備えている。テスト回路14の入力パッド24は、そ
れらの端子のそれぞれに対応して設けられている。
図2に示す如く、テスト回路14には、複数の入力パッ
ド24が設けられている。本実施形態において、チップ
12(DRAM)は、それぞれ、電源端子VCC、接地
端子GND、アドレス入力端子A1〜An、ロウアドレ
スストローブ端子RAS、コラムアドレスストローブ端
子CAS、ライトイネーブル端子WE、アウトプットイ
ネーブル端子OE、データ端子DQ1〜DQn等の端子
を備えている。テスト回路14の入力パッド24は、そ
れらの端子のそれぞれに対応して設けられている。
【0019】次に、図3および図4を参照して、半導体
ウェハ10の断面構造について説明する。図3は、半導
体ウェハ10と対比される半導体ウェハ26の断面図を
示す。図3に示す半導体ウェハ26は、その表面に複数
のチップ12のみを備える一般的な構造を有している。
DRAMにおいては、一般に、その機能を実現するため
に2層の配線構造が用いられる。このため、半導体ウェ
ハ26上には、第1メタル配線28と、その上層部に設
けられる第2メタル配線30とが形成されている。これ
らの配線は、スルーホール32等を介して必要な箇所に
導通されている。第1メタル配線28,第2メタル配線
およびスルーホール32は、個々のチップ12に対応し
て設けられている。これらの配線は、ガラスコート34
等により覆われている。
ウェハ10の断面構造について説明する。図3は、半導
体ウェハ10と対比される半導体ウェハ26の断面図を
示す。図3に示す半導体ウェハ26は、その表面に複数
のチップ12のみを備える一般的な構造を有している。
DRAMにおいては、一般に、その機能を実現するため
に2層の配線構造が用いられる。このため、半導体ウェ
ハ26上には、第1メタル配線28と、その上層部に設
けられる第2メタル配線30とが形成されている。これ
らの配線は、スルーホール32等を介して必要な箇所に
導通されている。第1メタル配線28,第2メタル配線
およびスルーホール32は、個々のチップ12に対応し
て設けられている。これらの配線は、ガラスコート34
等により覆われている。
【0020】半導体ウェハ26上に形成される複数のチ
ップ12は、スクライブライン領域22で分割された
後、それぞれ独立して機能するように設けられている。
従って、チップ12の機能を実現するうえでは、スクラ
イブライン領域22に配線を施す必要がない。このた
め、図3に示す如く、半導体ウェハ26のスクライブラ
イン領域22には、何ら配線が施されていない。
ップ12は、スクライブライン領域22で分割された
後、それぞれ独立して機能するように設けられている。
従って、チップ12の機能を実現するうえでは、スクラ
イブライン領域22に配線を施す必要がない。このた
め、図3に示す如く、半導体ウェハ26のスクライブラ
イン領域22には、何ら配線が施されていない。
【0021】図4は、本実施形態の半導体ウェハ10の
断面図を示す。図4に示す如く、半導体ウェハ10は、
第1メタル配線36、第2メタル配線38、および、ス
ルーホール32を備えている。第2配線38およびスル
ーホール32は、個々のチップ12に対応して設けられ
ている。一方、第1メタル配線36は、スクライブライ
ン領域22を挟んで配置される複数のチップ12に対し
て共通に設けられている。すなわち、第1メタル配線3
6は、個々のチップ12の機能を確保するうえで必要な
機能配線部40と、スクライブライン領域22を横断し
て設けられるテスト配線部42とを備えている。テスト
配線部42は、チップ12の端子(VCC,GND,R
AS,CAS等)のそれぞれに対応して設けられてい
る。
断面図を示す。図4に示す如く、半導体ウェハ10は、
第1メタル配線36、第2メタル配線38、および、ス
ルーホール32を備えている。第2配線38およびスル
ーホール32は、個々のチップ12に対応して設けられ
ている。一方、第1メタル配線36は、スクライブライ
ン領域22を挟んで配置される複数のチップ12に対し
て共通に設けられている。すなわち、第1メタル配線3
6は、個々のチップ12の機能を確保するうえで必要な
機能配線部40と、スクライブライン領域22を横断し
て設けられるテスト配線部42とを備えている。テスト
配線部42は、チップ12の端子(VCC,GND,R
AS,CAS等)のそれぞれに対応して設けられてい
る。
【0022】スクライブライン領域22には、更に、ス
クライブライン領域22を縦断する複数の第2メタル配
線44が設けられている。第2メタル配線44は、それ
ぞれ、スルーホール46等を介して適当な第1メタル配
線36(テスト配線部42)に導通している。第2メタ
ル配線44は、それぞれ、それらの端部においてテスト
回路14が備える入力パッド24(図2参照)の一つに
導通している。各チップ12の入力端子は、上述したテ
スト配線部42、第2メタル配線44、および、スルー
ホール46を介して、対応する入力パッド24と導通し
ている。本実施形態において、図1に示すテスト配線1
8は、これらテスト配線部42、第2メタル配線44、
および、スルーホール46により構成されている。
クライブライン領域22を縦断する複数の第2メタル配
線44が設けられている。第2メタル配線44は、それ
ぞれ、スルーホール46等を介して適当な第1メタル配
線36(テスト配線部42)に導通している。第2メタ
ル配線44は、それぞれ、それらの端部においてテスト
回路14が備える入力パッド24(図2参照)の一つに
導通している。各チップ12の入力端子は、上述したテ
スト配線部42、第2メタル配線44、および、スルー
ホール46を介して、対応する入力パッド24と導通し
ている。本実施形態において、図1に示すテスト配線1
8は、これらテスト配線部42、第2メタル配線44、
および、スルーホール46により構成されている。
【0023】上述の如く、本実施形態の半導体ウェハ1
0は、全てのチップ12の端子と導通する複数の入力パ
ッド24を備えている。従って、半導体ウェハ10によ
れば、テストパッド24に対して適当なテストパターン
信号を入力することで、全てのチップ12を、同時にテ
スト動作させることができる。また、本実施形態におい
て、個々の出力パッド16には、対応するチップ12か
ら、テスト動作に伴うテスト結果が出力される。このた
め、出力パッド16から得られる情報によれば、チップ
12の良否を判断することができる。
0は、全てのチップ12の端子と導通する複数の入力パ
ッド24を備えている。従って、半導体ウェハ10によ
れば、テストパッド24に対して適当なテストパターン
信号を入力することで、全てのチップ12を、同時にテ
スト動作させることができる。また、本実施形態におい
て、個々の出力パッド16には、対応するチップ12か
ら、テスト動作に伴うテスト結果が出力される。このた
め、出力パッド16から得られる情報によれば、チップ
12の良否を判断することができる。
【0024】従って、本実施形態の半導体ウェハ10に
よれば、全ての出力パッド24と、テスト回路14の入
力パッド24とにおいて外部機器との接続を確保するこ
とにより、その表面に形成されている全てのチップ12
の検査(以下、マルチテストと称す)を、効率的に行う
ことができる。この場合、チップ12の出力端子と外部
機器とを直接接触させる必要がないため、ウェハ検査の
実行に伴うチップ12の損傷を確実に防止することがで
きる。
よれば、全ての出力パッド24と、テスト回路14の入
力パッド24とにおいて外部機器との接続を確保するこ
とにより、その表面に形成されている全てのチップ12
の検査(以下、マルチテストと称す)を、効率的に行う
ことができる。この場合、チップ12の出力端子と外部
機器とを直接接触させる必要がないため、ウェハ検査の
実行に伴うチップ12の損傷を確実に防止することがで
きる。
【0025】更に、本実施形態においては、テスト回路
14および出力パッド16が、半導体ウェハ10の周縁
部に、より具体的には、半導体ウェハ10の領域のうち
チップ12の形成が困難な領域に形成されている。ま
た、本実施形態において、テスト配線18は、半導体ウ
ェハ10上に確保すべきスクライブライン領域22を利
用して設けられている。このため、本実施形態の半導体
ウェハ10によれば、確保できる理論チップ数を大きく
減少させることなく、上述した優れた効果を得ることが
できる。
14および出力パッド16が、半導体ウェハ10の周縁
部に、より具体的には、半導体ウェハ10の領域のうち
チップ12の形成が困難な領域に形成されている。ま
た、本実施形態において、テスト配線18は、半導体ウ
ェハ10上に確保すべきスクライブライン領域22を利
用して設けられている。このため、本実施形態の半導体
ウェハ10によれば、確保できる理論チップ数を大きく
減少させることなく、上述した優れた効果を得ることが
できる。
【0026】本発明の半導体ウェハ10を用いる半導体
装置の製造過程では、(1)半導体ウェハ10上に複数の
チップ12を形成する「チップ形成工程」、(2)半導体
ウェハ10上にテスト回路14、出力パッド16、およ
び、テスト配線18を形成する「マルチテスト回路形成
工程」、(3)テスト回路14および出力パッド16を用
いてマルチテストを実行する「マルチテスト工程」、お
よび、(4)マルチテストの実行後にスクライブライン領
域22に沿ってチップ12を分割する「分割工程」等の
処理が実行される。
装置の製造過程では、(1)半導体ウェハ10上に複数の
チップ12を形成する「チップ形成工程」、(2)半導体
ウェハ10上にテスト回路14、出力パッド16、およ
び、テスト配線18を形成する「マルチテスト回路形成
工程」、(3)テスト回路14および出力パッド16を用
いてマルチテストを実行する「マルチテスト工程」、お
よび、(4)マルチテストの実行後にスクライブライン領
域22に沿ってチップ12を分割する「分割工程」等の
処理が実行される。
【0027】上述した半導体装置の製造方法によれば、
半導体ウェハ10に対して多数の理論チップ数を確保す
ることができ、かつ、チップ12の検査を効率良く実行
することができるため、半導体装置の生産性を高めるこ
とができる。
半導体ウェハ10に対して多数の理論チップ数を確保す
ることができ、かつ、チップ12の検査を効率良く実行
することができるため、半導体装置の生産性を高めるこ
とができる。
【0028】実施の形態2.次に、図5および図6を参
照して、本発明の実施の形態2について説明する。図5
は、本発明の実施の形態2の半導体ウェハ50の平面図
を示す。図5に示す如く、本実施形態の半導体ウェハ5
0は、チップ12と導通する接続パッド52を備えてい
る。これらの接続パッド52は、チップ12が備える各
端子に導通するように、スクライブライン領域22に設
けられている。また、半導体ウェハ50は、テスト回路
14と導通する接続パッド54、および、出力パッド1
6と導通する接続パッド56を備えている。テスト回路
14に対応する接続パッド52は、入力パッド24(図
2参照)のそれぞれに導通している。
照して、本発明の実施の形態2について説明する。図5
は、本発明の実施の形態2の半導体ウェハ50の平面図
を示す。図5に示す如く、本実施形態の半導体ウェハ5
0は、チップ12と導通する接続パッド52を備えてい
る。これらの接続パッド52は、チップ12が備える各
端子に導通するように、スクライブライン領域22に設
けられている。また、半導体ウェハ50は、テスト回路
14と導通する接続パッド54、および、出力パッド1
6と導通する接続パッド56を備えている。テスト回路
14に対応する接続パッド52は、入力パッド24(図
2参照)のそれぞれに導通している。
【0029】図6は、本実施形態の半導体ウェハ50の
マルチテストに用いられるテストボード58を示す。テ
ストボード58には、複数の外部テスト配線60、62
が形成されている。図6に示す外部テスト配線60は、
半導体ウェハ50のスクライブライン領域22に対応す
る位置に設けられている。外部テスト配線60の端部に
は、テスト回路14と導通する接続パッド54との接続
を得るための検査針64が設けられている。また、外部
テスト配線60の所定部位には、チップ12と導通する
接続パッド52との導通を得るための検査針64が設け
られている。
マルチテストに用いられるテストボード58を示す。テ
ストボード58には、複数の外部テスト配線60、62
が形成されている。図6に示す外部テスト配線60は、
半導体ウェハ50のスクライブライン領域22に対応す
る位置に設けられている。外部テスト配線60の端部に
は、テスト回路14と導通する接続パッド54との接続
を得るための検査針64が設けられている。また、外部
テスト配線60の所定部位には、チップ12と導通する
接続パッド52との導通を得るための検査針64が設け
られている。
【0030】更に、図6に示す外部テスト配線62の両
端には、それぞれ、チップ12と導通する接続パッド5
2との接続を得るための検査針68、および、出力パッ
ド16との導通を得るための検査針70が設けられてい
る。上述したテストボード58を適正に半導体ウェハ5
0に重ねると、検査針64〜70を接触パッド52,5
4,56に接触させることができる。この場合、実施の
形態1の半導体ウェハ10が備えるのと同様のマルチテ
スト回路を得ることができる。このため、本実施形態の
半導体ウェハ50およびテストボード58によれば、実
施の形態1の場合と同様に、多数の理論チップ数を確保
しつつ、全てのチップ12を対象とするマルチテストを
効率良く実行することができる。
端には、それぞれ、チップ12と導通する接続パッド5
2との接続を得るための検査針68、および、出力パッ
ド16との導通を得るための検査針70が設けられてい
る。上述したテストボード58を適正に半導体ウェハ5
0に重ねると、検査針64〜70を接触パッド52,5
4,56に接触させることができる。この場合、実施の
形態1の半導体ウェハ10が備えるのと同様のマルチテ
スト回路を得ることができる。このため、本実施形態の
半導体ウェハ50およびテストボード58によれば、実
施の形態1の場合と同様に、多数の理論チップ数を確保
しつつ、全てのチップ12を対象とするマルチテストを
効率良く実行することができる。
【0031】上述の如く、本実施形態においては、半導
体ウェハ50上にテスト配線を形成する必要がない。こ
のため、本実施形態の半導体ウェハ50は、実施の形態
1の半導体ウェハ10に比して効率良く製造することが
できる。また、本実施形態において、テストボード58
の検査針66,68と接触する接続パッド52は、スク
ライブライン領域22に設けられている。すなわち、接
続パッド52は、半導体装置の製造過程で除去される要
素である。
体ウェハ50上にテスト配線を形成する必要がない。こ
のため、本実施形態の半導体ウェハ50は、実施の形態
1の半導体ウェハ10に比して効率良く製造することが
できる。また、本実施形態において、テストボード58
の検査針66,68と接触する接続パッド52は、スク
ライブライン領域22に設けられている。すなわち、接
続パッド52は、半導体装置の製造過程で除去される要
素である。
【0032】換言すると、本実施形態の半導体ウェハ5
0において、接続パッド52に生ずる損傷は、チップ1
2の損傷として残存することがない。このため、本実施
形態の構造によれば、実施の形態1の場合と同様に、マ
ルチテストの実行に伴うチップ12の損傷を確実に防止
することができる。
0において、接続パッド52に生ずる損傷は、チップ1
2の損傷として残存することがない。このため、本実施
形態の構造によれば、実施の形態1の場合と同様に、マ
ルチテストの実行に伴うチップ12の損傷を確実に防止
することができる。
【0033】本発明の半導体ウェハ50を用いる半導体
装置の製造過程では、(1)半導体ウェハ10上に複数の
チップ12を形成する「チップ形成工程」、(2)半導体
ウェハ10上にテスト回路14、出力パッド16、およ
び、接続パッド52〜56を形成する「マルチテスト回
路形成工程」、(3)外部テスト配線60,62を備える
テストボード58を、外部テスト配線60,62と接続
パッド52〜56とが導通するように半導体ウェハ50
上に配置し、更に、テスト回路14および出力パッド1
6を用いてマルチテストを実行する「マルチテスト工
程」、および、(4)マルチテストの実行後にスクライブ
ライン領域22に沿ってチップ12を分割する「分割工
程」等の処理が実行される。
装置の製造過程では、(1)半導体ウェハ10上に複数の
チップ12を形成する「チップ形成工程」、(2)半導体
ウェハ10上にテスト回路14、出力パッド16、およ
び、接続パッド52〜56を形成する「マルチテスト回
路形成工程」、(3)外部テスト配線60,62を備える
テストボード58を、外部テスト配線60,62と接続
パッド52〜56とが導通するように半導体ウェハ50
上に配置し、更に、テスト回路14および出力パッド1
6を用いてマルチテストを実行する「マルチテスト工
程」、および、(4)マルチテストの実行後にスクライブ
ライン領域22に沿ってチップ12を分割する「分割工
程」等の処理が実行される。
【0034】上述した半導体装置の製造方法によれば、
半導体ウェハ50に対して多数の理論チップ数を確保す
ることができ、かつ、チップ12の検査を効率良く実行
することができるため、半導体装置の生産性を高めるこ
とができる。ところで、上記の実施形態においては、外
部テスト配線60,62をテストボード58に設け、テ
ストボード58と半導体ウェハ50とを重ねてマルチテ
ストを実行することとしているが、本発明はこれに限定
されるものではなく、外部テスト配線60,62をテス
トフィルムに設けて、そのテストフィルムを半導体ウェ
ハ50に貼付してマルチテストを行うこととしてもよ
い。
半導体ウェハ50に対して多数の理論チップ数を確保す
ることができ、かつ、チップ12の検査を効率良く実行
することができるため、半導体装置の生産性を高めるこ
とができる。ところで、上記の実施形態においては、外
部テスト配線60,62をテストボード58に設け、テ
ストボード58と半導体ウェハ50とを重ねてマルチテ
ストを実行することとしているが、本発明はこれに限定
されるものではなく、外部テスト配線60,62をテス
トフィルムに設けて、そのテストフィルムを半導体ウェ
ハ50に貼付してマルチテストを行うこととしてもよ
い。
【0035】実施の形態3.次に、図7乃至図9を参照
して、本発明の実施の形態3について説明する。図7
は、本発明の実施の形態3の半導体ウェハ80の平面図
を示す。図7に示す如く、半導体ウェハ80は、テスト
回路14と全てのチップ12とを接続する複数の上層部
テスト配線82を備えている。上層部テスト配線82
は、チップ12と重なるように、すなわち、ダイシング
ライン領域84を利用しない位置に設けられている。
して、本発明の実施の形態3について説明する。図7
は、本発明の実施の形態3の半導体ウェハ80の平面図
を示す。図7に示す如く、半導体ウェハ80は、テスト
回路14と全てのチップ12とを接続する複数の上層部
テスト配線82を備えている。上層部テスト配線82
は、チップ12と重なるように、すなわち、ダイシング
ライン領域84を利用しない位置に設けられている。
【0036】本実施形態の半導体ウェハ80のように、
上層部テスト配線82が、ダイシングライン領域84を
利用することなく形成される場合は、実施の形態1およ
び2の場合に比して、ダイシングライン領域84の幅を
狭くすることができる。このため、本実施形態の半導体
ウェハ80によれば、実施の形態1または2の半導体ウ
ェハ10,50に比して、更に多くの理論チップ数を確
保することができる。
上層部テスト配線82が、ダイシングライン領域84を
利用することなく形成される場合は、実施の形態1およ
び2の場合に比して、ダイシングライン領域84の幅を
狭くすることができる。このため、本実施形態の半導体
ウェハ80によれば、実施の形態1または2の半導体ウ
ェハ10,50に比して、更に多くの理論チップ数を確
保することができる。
【0037】図8は、半導体ウェハ80上に形成される
チップ12の要部を拡大して表した図を示す。図8に示
す如く、チップ12は、メモリセル部86および周辺回
路部88を備えている。メモリセル部86において、ス
トレージノード90やセルプレート92の上層部には第
1メタル配線94が形成されている。また、第1メタル
配線94の上層部には第2メタル配線96が形成されて
いる。同様に、周辺回路部88には、N領域98やP領
域100の上部に、第1メタル配線94および第2メタ
ル配線96が形成されている。これら第1メタル配線9
4および第2メタル配線96は、チップ12の機能、す
なわち、DRAMの機能を実現するうえで必要な配線で
ある。
チップ12の要部を拡大して表した図を示す。図8に示
す如く、チップ12は、メモリセル部86および周辺回
路部88を備えている。メモリセル部86において、ス
トレージノード90やセルプレート92の上層部には第
1メタル配線94が形成されている。また、第1メタル
配線94の上層部には第2メタル配線96が形成されて
いる。同様に、周辺回路部88には、N領域98やP領
域100の上部に、第1メタル配線94および第2メタ
ル配線96が形成されている。これら第1メタル配線9
4および第2メタル配線96は、チップ12の機能、す
なわち、DRAMの機能を実現するうえで必要な配線で
ある。
【0038】図8に示す如く、第2メタル配線96の上
層部には、周辺回路部88で第2メタル配線96と導通
する第3メタル配線98が形成されている。第3メタル
配線98は、チップ12の各端子(VCC,GND,R
AS,CAS等)に対応して設けられている。上記図7
に示す上層部テスト配線82は、図8に示す第3メタル
配線98により構成されている。本実施形態において
は、第3位メタル配線98(上層部テスト配線82)に
より、テスト回路14の入力パッド24が全てのチップ
12と適当に接続されている。
層部には、周辺回路部88で第2メタル配線96と導通
する第3メタル配線98が形成されている。第3メタル
配線98は、チップ12の各端子(VCC,GND,R
AS,CAS等)に対応して設けられている。上記図7
に示す上層部テスト配線82は、図8に示す第3メタル
配線98により構成されている。本実施形態において
は、第3位メタル配線98(上層部テスト配線82)に
より、テスト回路14の入力パッド24が全てのチップ
12と適当に接続されている。
【0039】図9は、本実施形態の半導体ウェハ80を
用いる半導体装置の製造方法で実行される一連の処理の
フローチャートを示す。図9に示すステップ100の処
理は、半導体ウェハ80上に第1および第2メタル配線
94,96を形成した後に実行される。
用いる半導体装置の製造方法で実行される一連の処理の
フローチャートを示す。図9に示すステップ100の処
理は、半導体ウェハ80上に第1および第2メタル配線
94,96を形成した後に実行される。
【0040】ステップ100では、半導体ウェハ80上
に、上記の如く上層部テスト配線82として機能する第
3メタル配線82が形成される。本ステップ100の処
理が実行されると、テスト回路14の入力パッド24と
全てのチップ12の端子とが導通し、かつ、全てのチッ
プ12が対応する出力パッド16に導通する状態が実現
される。
に、上記の如く上層部テスト配線82として機能する第
3メタル配線82が形成される。本ステップ100の処
理が実行されると、テスト回路14の入力パッド24と
全てのチップ12の端子とが導通し、かつ、全てのチッ
プ12が対応する出力パッド16に導通する状態が実現
される。
【0041】ステップ102では、テスト回路14およ
び出力パッド16を用いたウェハ検査、すなわち、全て
のチップ12を対象としたマルチテストが実行される。
本ステップ102の処理によれば、全てのチップ12を
対象とするマルチテストを効率良く行うことができる。
び出力パッド16を用いたウェハ検査、すなわち、全て
のチップ12を対象としたマルチテストが実行される。
本ステップ102の処理によれば、全てのチップ12を
対象とするマルチテストを効率良く行うことができる。
【0042】ステップ104では、半導体ウェハ80上
から、第3メタル配線(上層部テスト配線82)を除去
する処理が実行される。本ステップ104の処理が実行
されることにより、チップ12の上層部から、チップ1
2の機能に必要のない配線が除去される。
から、第3メタル配線(上層部テスト配線82)を除去
する処理が実行される。本ステップ104の処理が実行
されることにより、チップ12の上層部から、チップ1
2の機能に必要のない配線が除去される。
【0043】ステップ106では、第1および第2メタ
ル配線94,96の上層部に、それらの被覆に必要なガ
ラスコート等を形成する処理が実行される。以後、スク
ライブライン領域84に沿ってチップ12を分割する等
の処理が実行されることにより、半導体装置が製造され
る。
ル配線94,96の上層部に、それらの被覆に必要なガ
ラスコート等を形成する処理が実行される。以後、スク
ライブライン領域84に沿ってチップ12を分割する等
の処理が実行されることにより、半導体装置が製造され
る。
【0044】上述の如く、本実施形態の半導体ウェハ8
0、および、本実施形態の半導体装置の製造方法によれ
ば、半導体ウェハ80に対して多数の理論チップ数を確
保し、半導体装置の製造過程で効率良く全てのチップ1
2の検査を実行することができる。また、本実施形態の
半導体装置の製造方法によれば、マルチテストの後に上
層部テスト配線82が除去されるため、半導体装置の完
成時に、不要な配線が残存するのを回避することができ
る。このため、本実施形態の半導体装置の製造方法によ
れば、高い生産性の下に安定した品質を有する半導体装
置を製造することができる。
0、および、本実施形態の半導体装置の製造方法によれ
ば、半導体ウェハ80に対して多数の理論チップ数を確
保し、半導体装置の製造過程で効率良く全てのチップ1
2の検査を実行することができる。また、本実施形態の
半導体装置の製造方法によれば、マルチテストの後に上
層部テスト配線82が除去されるため、半導体装置の完
成時に、不要な配線が残存するのを回避することができ
る。このため、本実施形態の半導体装置の製造方法によ
れば、高い生産性の下に安定した品質を有する半導体装
置を製造することができる。
【0045】実施の形態4.次に、図10を参照して、
本発明の実施の形態4について説明する。図10は、本
発明の実施の形態4の半導体ウェハ110の平面図を示
す。本実施形態の半導体ウェハ110は、実施の形態1
の半導体ウェハ10と同様に、複数のチップ12、単一
のテスト回路14、複数の出力パッド16、および、複
数のテスト配線18を備えている。本実施形態の半導体
ウェハ110は、図10に示す如く、それらに加えてタ
ーゲットジェネレータ/アルゴリズムパターンジェネレ
ータ(TG/ALPG)112を備えている点に特徴を
有している。
本発明の実施の形態4について説明する。図10は、本
発明の実施の形態4の半導体ウェハ110の平面図を示
す。本実施形態の半導体ウェハ110は、実施の形態1
の半導体ウェハ10と同様に、複数のチップ12、単一
のテスト回路14、複数の出力パッド16、および、複
数のテスト配線18を備えている。本実施形態の半導体
ウェハ110は、図10に示す如く、それらに加えてタ
ーゲットジェネレータ/アルゴリズムパターンジェネレ
ータ(TG/ALPG)112を備えている点に特徴を
有している。
【0046】TG/ALPG112は、テスト回路14
の所定の入力パッド24と導通している。TG/ALP
G112は、外部機器からテスト回路14に供給される
所定の信号を受けて、テスト周期の決定や波形整形の実
現のためのタイミングエッジ、或いは、出力比較のタイ
ミングを指定するストローブ等を発生する機能、すなわ
ち、タイミングジェネレータとしての機能を有してい
る。また、TG/ALPG112は、ウェハ状態でのチ
ップ12のテストに必要な信号パターンを発生する機
能、すなわち、アルゴリズムパターンジェネレータとし
ての機能を有している。
の所定の入力パッド24と導通している。TG/ALP
G112は、外部機器からテスト回路14に供給される
所定の信号を受けて、テスト周期の決定や波形整形の実
現のためのタイミングエッジ、或いは、出力比較のタイ
ミングを指定するストローブ等を発生する機能、すなわ
ち、タイミングジェネレータとしての機能を有してい
る。また、TG/ALPG112は、ウェハ状態でのチ
ップ12のテストに必要な信号パターンを発生する機
能、すなわち、アルゴリズムパターンジェネレータとし
ての機能を有している。
【0047】本実施形態において、TG/ALPG11
2は、外部機器からテスト回路14に所定の信号が供給
された場合に、その信号を受けてマルチテストの実行に
必要なタイミングエッジおよびストローブ、更には、所
定パターンの信号を発生する。TG/ALPG112で
発生されるこれらの信号は、テスト回路14が備える所
定の入力パッド24に供給され、その後、テスト配線1
8を介して全てのチップ12に供給される。従って、本
実施形態の半導体ウェハ110によれば、テスト回路1
4に対して簡単な信号を供給するだけで、全てのチップ
12を対象とするマルチテストを効率的に実行すること
ができる。
2は、外部機器からテスト回路14に所定の信号が供給
された場合に、その信号を受けてマルチテストの実行に
必要なタイミングエッジおよびストローブ、更には、所
定パターンの信号を発生する。TG/ALPG112で
発生されるこれらの信号は、テスト回路14が備える所
定の入力パッド24に供給され、その後、テスト配線1
8を介して全てのチップ12に供給される。従って、本
実施形態の半導体ウェハ110によれば、テスト回路1
4に対して簡単な信号を供給するだけで、全てのチップ
12を対象とするマルチテストを効率的に実行すること
ができる。
【0048】実施の形態5.次に、図11を参照して、
本発明の実施の形態5について説明する。図11は、本
発明の実施の形態5の半導体ウェハ120の平面図を示
す。本実施形態の半導体ウェハ120は、実施の形態4
の半導体ウェハ110が備える構成要素に加えてフェイ
ズロックループ回路(PLL回路)122を備えている
点に特徴を有している。
本発明の実施の形態5について説明する。図11は、本
発明の実施の形態5の半導体ウェハ120の平面図を示
す。本実施形態の半導体ウェハ120は、実施の形態4
の半導体ウェハ110が備える構成要素に加えてフェイ
ズロックループ回路(PLL回路)122を備えている
点に特徴を有している。
【0049】PLL回路122は、TG/ALPG11
2と導通している。PLL回路122には、外部機器に
より発生される基準クロック信号、或いは、TG/AL
PG112が自ら発生する基準クロック信号が供給され
る。また、PLL回路122には、TG/ALPG11
2からテスト回路14に出力される信号が供給される。
PLL回路122は、それらの信号を受けて、TG/A
LPG112から出力される信号の発振周波数が、基準
クロックの発信周波数、すなわち、基準発振周波数に一
致するように発振周波数を制御する。
2と導通している。PLL回路122には、外部機器に
より発生される基準クロック信号、或いは、TG/AL
PG112が自ら発生する基準クロック信号が供給され
る。また、PLL回路122には、TG/ALPG11
2からテスト回路14に出力される信号が供給される。
PLL回路122は、それらの信号を受けて、TG/A
LPG112から出力される信号の発振周波数が、基準
クロックの発信周波数、すなわち、基準発振周波数に一
致するように発振周波数を制御する。
【0050】PLL回路122が上記の如く機能する
と、テスト回路14を介して全てのチップ12に供給さ
れるテストパターン信号のスキューを、すなわち、その
テストパターン信号の発振周波数が基準発振周波数から
ずれるのを確実に防止することができる。このため、本
実施形態の半導体ウェハ120によれば、外部機器から
テスト回路14に簡単な信号を供給するだけで、全ての
チップ12を対象とするマルチテストを、容易に、か
つ、精度良く行うことができる。
と、テスト回路14を介して全てのチップ12に供給さ
れるテストパターン信号のスキューを、すなわち、その
テストパターン信号の発振周波数が基準発振周波数から
ずれるのを確実に防止することができる。このため、本
実施形態の半導体ウェハ120によれば、外部機器から
テスト回路14に簡単な信号を供給するだけで、全ての
チップ12を対象とするマルチテストを、容易に、か
つ、精度良く行うことができる。
【0051】ところで、上述した第1乃至第5の実施形
態においては、半導体ウェハ10,50,80,11
0,120上に、DRAMとして機能するチップ12を
形成することとしているが、本発明はこれに限定される
ものではなく、半導体ウェハ上に他の機能を実現するチ
ップを形成することとしてもよい。
態においては、半導体ウェハ10,50,80,11
0,120上に、DRAMとして機能するチップ12を
形成することとしているが、本発明はこれに限定される
ものではなく、半導体ウェハ上に他の機能を実現するチ
ップを形成することとしてもよい。
【0052】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項1
記載の発明によれば、半導体ウェハの周縁部に形成され
ているテスト回路に検査針を立てることにより、複数の
チップの入力端子に対して所望の信号を供給することが
できる。また、半導体ウェハの周縁部に形成されている
出力パッドに検査針を立てることにより、複数のチップ
の出力信号を得ることができる。このため、本発明によ
れば、チップに損傷を与えることなく効率的に複数のチ
ップの検査を行うことができる。
ているので、以下に示すような効果を奏する。請求項1
記載の発明によれば、半導体ウェハの周縁部に形成され
ているテスト回路に検査針を立てることにより、複数の
チップの入力端子に対して所望の信号を供給することが
できる。また、半導体ウェハの周縁部に形成されている
出力パッドに検査針を立てることにより、複数のチップ
の出力信号を得ることができる。このため、本発明によ
れば、チップに損傷を与えることなく効率的に複数のチ
ップの検査を行うことができる。
【0053】請求項2記載の発明によれば、テスト回路
とチップとの導通に必要なテスト配線がスクライブライ
ン領域を利用して形成されるため、ウェハ上の面積を有
効に利用することができる。このため、本発明によれ
ば、マルチテスト回路を構成することによる理論チップ
数の減少を小さく抑えることができる。
とチップとの導通に必要なテスト配線がスクライブライ
ン領域を利用して形成されるため、ウェハ上の面積を有
効に利用することができる。このため、本発明によれ
ば、マルチテスト回路を構成することによる理論チップ
数の減少を小さく抑えることができる。
【0054】請求項3記載の発明によれば、テスト回路
とチップとの導通を外部テスト配線を用いて確保する場
合に、その外部テスト配線とチップとの導通を、スクラ
イブライン領域に設けられた接続パッドに検査針等を立
てることで確保することができる。このため、本発明に
よれば、外部テスト配線を用いつつ、チップの損傷を防
止することができる。
とチップとの導通を外部テスト配線を用いて確保する場
合に、その外部テスト配線とチップとの導通を、スクラ
イブライン領域に設けられた接続パッドに検査針等を立
てることで確保することができる。このため、本発明に
よれば、外部テスト配線を用いつつ、チップの損傷を防
止することができる。
【0055】請求項4記載の発明によれば、チップの機
能に必要な配線の上層部にテスト配線を設けることによ
り、テスト回路とチップとの接続を得ることができる。
この場合、ダイシングライン領域にテスト配線を設ける
スペースを確保する必要がないため、マルチテスト回路
をウェハ上に形成することに伴う理論チップ数の減少を
最小限に抑制することができる。
能に必要な配線の上層部にテスト配線を設けることによ
り、テスト回路とチップとの接続を得ることができる。
この場合、ダイシングライン領域にテスト配線を設ける
スペースを確保する必要がないため、マルチテスト回路
をウェハ上に形成することに伴う理論チップ数の減少を
最小限に抑制することができる。
【0056】請求項5記載の発明によれば、半導体ウェ
ハ上にタイミングジェネレータおよびアルゴリズムパタ
ーンジェネレータが形成されているため、その半導体ウ
ェハ上のチップの検査に必要なテストパターンを半導体
ウェハ上で生成することができる。このため、本発明に
よれば、外部機器から半導体ウェハに簡単な信号を供給
するだけで、複数のチップの検査を効率良く行うことが
できる。
ハ上にタイミングジェネレータおよびアルゴリズムパタ
ーンジェネレータが形成されているため、その半導体ウ
ェハ上のチップの検査に必要なテストパターンを半導体
ウェハ上で生成することができる。このため、本発明に
よれば、外部機器から半導体ウェハに簡単な信号を供給
するだけで、複数のチップの検査を効率良く行うことが
できる。
【0057】請求項6記載の発明によれば、半導体ウェ
ハ上にPLL回路が形成されているため、半導体ウェハ
上で発生されてチップに供給される信号が基準信号の発
信周波数からずれるのを、すなわち、チップに供給され
る信号にスキューが生ずるのを有効に防止することがで
きる。
ハ上にPLL回路が形成されているため、半導体ウェハ
上で発生されてチップに供給される信号が基準信号の発
信周波数からずれるのを、すなわち、チップに供給され
る信号にスキューが生ずるのを有効に防止することがで
きる。
【0058】請求項7記載の発明によれば、半導体ウェ
ハの周縁部にテスト回路と出力パッドとを形成した後、
それらを用いて複数のチップの検査を行うことができ
る。上記の手法によれば、一枚の半導体ウェハに対して
多数の理論チップ数を確保し、かつ、複数のチップの検
査を効率良く行うことができる。このため、本発明によ
れば、半導体装置の生産性の向上を図ることができる。
ハの周縁部にテスト回路と出力パッドとを形成した後、
それらを用いて複数のチップの検査を行うことができ
る。上記の手法によれば、一枚の半導体ウェハに対して
多数の理論チップ数を確保し、かつ、複数のチップの検
査を効率良く行うことができる。このため、本発明によ
れば、半導体装置の生産性の向上を図ることができる。
【0059】請求項8記載の発明によれば、スクライブ
ライン領域にテスト配線を形成することによりマルチテ
ストに必要な導通を得ることができる。このため、本発
明によれば、半導体ウェハに対して多数の理論チップ数
を確保し、半導体装置に高い生産性を付与することがで
きる。
ライン領域にテスト配線を形成することによりマルチテ
ストに必要な導通を得ることができる。このため、本発
明によれば、半導体ウェハに対して多数の理論チップ数
を確保し、半導体装置に高い生産性を付与することがで
きる。
【0060】請求項9記載の発明によれば、スクライブ
ライン領域に接続パッドを設けると共に、その接続パッ
ドと外部テスト配線とを用いてマルチテストを行うこと
ができる。この場合、半導体ウェハ上にテスト配線を設
ける必要がないことから、半導体装置の生産性を更に高
めることができる。
ライン領域に接続パッドを設けると共に、その接続パッ
ドと外部テスト配線とを用いてマルチテストを行うこと
ができる。この場合、半導体ウェハ上にテスト配線を設
ける必要がないことから、半導体装置の生産性を更に高
めることができる。
【0061】請求項10記載の発明によれば、チップの
機能を実現するために必要な配線の上層部に形成される
上層部テスト配線を利用してマルチテストを行うことが
できる。そして、マルチテストの実行後にその上層部テ
スト配線を除去することで、製品において不要な配線が
残存するのを避けることができる。上記の製造方法によ
れば、何ら不都合を伴うことなく半導体ウェハに対して
多くの理論チップ数を確保し、半導体装置の生産性を高
めることができる。
機能を実現するために必要な配線の上層部に形成される
上層部テスト配線を利用してマルチテストを行うことが
できる。そして、マルチテストの実行後にその上層部テ
スト配線を除去することで、製品において不要な配線が
残存するのを避けることができる。上記の製造方法によ
れば、何ら不都合を伴うことなく半導体ウェハに対して
多くの理論チップ数を確保し、半導体装置の生産性を高
めることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の半導体ウェハの平面
図である。
図である。
【図2】 図1に示す半導体ウェハ上に形成されるテス
ト回路の拡大図である。
ト回路の拡大図である。
【図3】 図1に半導体ウェハと対比される半導体ウェ
ハの要部の断面図である。
ハの要部の断面図である。
【図4】 図1に半導体ウェハの要部の断面図である。
【図5】 本発明の実施の形態2の半導体ウェハの平面
図である。
図である。
【図6】 本発明の実施の形態2の半導体ウェハを対象
とするマルチテストに用いられるテストボードの平面図
である。
とするマルチテストに用いられるテストボードの平面図
である。
【図7】 本発明の実施の形態3の半導体ウェハの平面
図である。
図である。
【図8】 図7に示す半導体ウェハ上に形成されるチッ
プの要部を拡大して表した図である。
プの要部を拡大して表した図である。
【図9】 図7に示す半導体ウェハを用いる半導体装置
の製造方法において実行される一連の処理のフローチャ
ートである。
の製造方法において実行される一連の処理のフローチャ
ートである。
【図10】 本発明の実施の形態4の半導体ウェハの平
面図である。
面図である。
【図11】 本発明の実施の形態5の半導体ウェハの平
面図である。
面図である。
10,50,80,110,120 半導体ウェハ、
12 チップ、14 テスト回路、 16 出力パ
ッド、 18,20 テスト配線、22;84 スク
ライブライン領域、 24 入力パッド、 36
第1メタル配線、 38,44 第2メタル配線、
42 テスト配線部、 46 スルーホール、
52,54,56 接続パッド、 58 テストボー
ド、 60 外部テスト配線、 64,66,6
8,70 検査針、 82 上層部テスト配線、
98 第3メタル配線、 112 タイミングジェネ
レータ/アルゴリズムパターンジェネレータ(TG/A
LPG)、 122 フェイズロックループ回路(P
LL回路)。
12 チップ、14 テスト回路、 16 出力パ
ッド、 18,20 テスト配線、22;84 スク
ライブライン領域、 24 入力パッド、 36
第1メタル配線、 38,44 第2メタル配線、
42 テスト配線部、 46 スルーホール、
52,54,56 接続パッド、 58 テストボー
ド、 60 外部テスト配線、 64,66,6
8,70 検査針、 82 上層部テスト配線、
98 第3メタル配線、 112 タイミングジェネ
レータ/アルゴリズムパターンジェネレータ(TG/A
LPG)、 122 フェイズロックループ回路(P
LL回路)。
Claims (10)
- 【請求項1】 複数のチップと、前記複数のチップをテ
ストするためのマルチテスト回路とを備える半導体ウェ
ハであって、 前記マルチテスト回路は、前記複数のチップの端子に接
続される入力パッドを含むテスト回路と、 前記複数のチップの出力端子のそれぞれに接続される複
数の出力パッドとを備え、 前記テスト回路および前記出力パッドは、ウェハの周縁
部分に設けられていることを特徴とするマルチテスト回
路を備える半導体ウェハ。 - 【請求項2】 前記複数のチップの間に確保されるスク
ライブライン領域に、前記テスト回路と前記複数のチッ
プとを接続するテスト配線を備えることを特徴とする請
求項1記載のマルチテスト回路を備える半導体ウェハ。 - 【請求項3】 前記複数のチップの間に確保されるスク
ライブライン領域に、前記テスト回路と前記複数のチッ
プとを接続するために用いられる外部テスト配線との接
続を得るための接続パッドを備えることを特徴とする請
求項1記載のマルチテスト回路を備える半導体ウェハ。 - 【請求項4】 前記チップの機能を確保するために必要
な配線の上層部に、前記テスト回路と前記複数のチップ
とを接続する上層部テスト配線を備えることを特徴とす
る請求項1記載のマルチテスト回路を備える半導体ウェ
ハ。 - 【請求項5】 前記複数のチップのテストに必要なタイ
ミング信号を発生するタイミングジェネレータと、 前記複数のチップのテストに必要な信号パターンを発生
するアルゴリズムパターンジェネレータと、 を備えることを特徴とする請求項1乃至4の何れか1項
記載のマルチテスト回路を備える半導体ウェハ。 - 【請求項6】 前記複数のチップに供給される信号の発
信周波数を、基準発信周波数にロックするPLL回路を
備えることを特徴とする請求項5記載のマルチテスト回
路を備える半導体ウェハ。 - 【請求項7】 半導体ウェハ上に複数のチップを形成す
るチップ形成工程と、 半導体ウェハの周縁部に、前記複数のチップの端子に接
続される入力パッドを含むテスト回路と、前記複数のチ
ップの出力端子のそれぞれに接続される複数の出力パッ
ドとを形成するマルチテスト回路形成工程と、 前記テスト回路および出力パッドを用いて前記複数のチ
ップをテストするマルチテスト工程と、 前記テスト工程後に前記複数のチップを分割する分割工
程と、 を備えることを特徴とするマルチテスト工程を含む半導
体装置の製造方法。 - 【請求項8】 前記マルチテスト回路形成工程は、前記
複数のチップの間に確保されるスクライブライン領域
に、前記テスト回路と前記複数のチップとを接続するテ
スト配線を形成するテスト配線形成工程を備えることを
特徴とする請求項7記載のマルチテスト工程を含む半導
体装置の製造方法。 - 【請求項9】 前記マルチテスト回路形成工程は、前記
複数のチップの間に確保されるスクライブライン領域
に、前記テスト回路と前記複数のチップとを接続するた
めに用いられる外部テスト配線との接続を得るための接
続パッドを形成する接続パッド形成工程を備え、 前記マルチテスト工程は、前記外部テスト配線を備える
テストボードまたはテストフィルムを、前記外部テスト
配線と前記接続パッドとが導通するように半導体ウェハ
上に配置する配線配置工程を備えることを特徴とする請
求項7記載のマルチテスト工程を含む半導体装置の製造
方法。 - 【請求項10】 前記マルチテスト工程に先立って前記
複数のチップの機能を確保するために必要な配線の上層
部に、前記テスト回路と前記複数のチップとを接続する
上層部テスト配線を形成する上層部テスト配線形成工程
と、 前記マルチテスト工程の後に前記上層部テスト配線を除
去する上層部テスト配線除去工程と、 を備えることを特徴とする請求項7記載のマルチテスト
工程を含む半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10203918A JP2000036523A (ja) | 1998-07-17 | 1998-07-17 | マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法 |
US09/215,200 US6340823B1 (en) | 1998-07-17 | 1998-12-18 | Semiconductor wafer having a multi-test circuit, and method for manufacturing a semiconductor device including multi-test process |
KR10-1999-0008946A KR100380515B1 (ko) | 1998-07-17 | 1999-03-17 | 멀티 테스트 회로를 구비하는 반도체 웨이퍼 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10203918A JP2000036523A (ja) | 1998-07-17 | 1998-07-17 | マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000036523A true JP2000036523A (ja) | 2000-02-02 |
Family
ID=16481858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10203918A Withdrawn JP2000036523A (ja) | 1998-07-17 | 1998-07-17 | マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6340823B1 (ja) |
JP (1) | JP2000036523A (ja) |
KR (1) | KR100380515B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8045408B2 (en) | 2008-02-14 | 2011-10-25 | Hynix Semiconductor Inc. | Semiconductor integrated circuit with multi test |
US8471588B2 (en) | 2009-11-09 | 2013-06-25 | Kabushiki Kaisha Toshiba | Semiconductor wafer device and method for testing the same |
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---|---|---|---|---|
JP3972089B2 (ja) * | 2000-11-30 | 2007-09-05 | 株式会社ルネサステクノロジ | 半導体メモリのテスト用ボードおよびテスト方法並びに製造方法 |
US7412639B2 (en) * | 2002-05-24 | 2008-08-12 | Verigy (Singapore) Pte. Ltd. | System and method for testing circuitry on a wafer |
US6842022B2 (en) | 2002-09-20 | 2005-01-11 | Agilent Technologies, Inc. | System and method for heterogeneous multi-site testing |
US6680484B1 (en) * | 2002-10-22 | 2004-01-20 | Texas Instruments Incorporated | Space efficient interconnect test multi-structure |
KR100892669B1 (ko) * | 2007-09-04 | 2009-04-15 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그의 멀티 테스트 방법 |
US9607926B2 (en) * | 2013-12-12 | 2017-03-28 | Texas Instruments Incorporated | Probe pad design to reduce saw defects |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0475358A (ja) | 1990-07-18 | 1992-03-10 | Hitachi Ltd | 半導体ウェーハ |
JPH0590362A (ja) | 1991-09-26 | 1993-04-09 | Hitoshi Nishimura | 半導体ウエハの検査構造 |
JPH0621188A (ja) | 1991-12-13 | 1994-01-28 | Yamaha Corp | 半導体ウェハ |
JPH05275504A (ja) | 1992-01-16 | 1993-10-22 | Toshiba Corp | プローブカード |
US5457400A (en) * | 1992-04-10 | 1995-10-10 | Micron Technology, Inc. | Semiconductor array having built-in test circuit for wafer level testing |
JPH07297244A (ja) | 1994-04-28 | 1995-11-10 | Kawasaki Steel Corp | 半導体ウエハ |
JP2768310B2 (ja) | 1995-04-28 | 1998-06-25 | 日本電気株式会社 | 半導体ウェハ測定治具 |
US5898186A (en) * | 1996-09-13 | 1999-04-27 | Micron Technology, Inc. | Reduced terminal testing system |
-
1998
- 1998-07-17 JP JP10203918A patent/JP2000036523A/ja not_active Withdrawn
- 1998-12-18 US US09/215,200 patent/US6340823B1/en not_active Expired - Fee Related
-
1999
- 1999-03-17 KR KR10-1999-0008946A patent/KR100380515B1/ko not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8400846B2 (en) | 2007-09-04 | 2013-03-19 | SK Hynix Inc. | Semiconductor integrated circuit with multi test |
US8045408B2 (en) | 2008-02-14 | 2011-10-25 | Hynix Semiconductor Inc. | Semiconductor integrated circuit with multi test |
US8471588B2 (en) | 2009-11-09 | 2013-06-25 | Kabushiki Kaisha Toshiba | Semiconductor wafer device and method for testing the same |
Also Published As
Publication number | Publication date |
---|---|
KR20000011209A (ko) | 2000-02-25 |
US6340823B1 (en) | 2002-01-22 |
KR100380515B1 (ko) | 2003-04-14 |
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