JP2000036523A - マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法 - Google Patents
マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 本発明はウェハ上に形成される複数のチップ
の検査を効率的に行う上で好適な半導体ウェハに関し、
半導体ウェハに対して多数の理論チップ数を確保し、チ
ップの入出力部に損傷が生ずるのを防止することを目的
とする。 【解決手段】 半導体ウェハ１２上に複数のチップ１２
と共にテスト回路１４および出力パッド１６を設ける。
テスト回路１４が備える複数の入力パッドをテスト配線
１８を介して全てのチップ１２の対応する端子に接続す
る。チップ１２と出力パッド１６とをテスト配線２０に
より接続する。テスト回路１４および出力パッド１６を
用いて全てのチップ１２を対象とするテスト（マルチテ
スト）を実行する。テスト回路１４および出力パッド１
６は、半導体ウェハ１０の周縁部に設ける。
の検査を効率的に行う上で好適な半導体ウェハに関し、
半導体ウェハに対して多数の理論チップ数を確保し、チ
ップの入出力部に損傷が生ずるのを防止することを目的
とする。 【解決手段】 半導体ウェハ１２上に複数のチップ１２
と共にテスト回路１４および出力パッド１６を設ける。
テスト回路１４が備える複数の入力パッドをテスト配線
１８を介して全てのチップ１２の対応する端子に接続す
る。チップ１２と出力パッド１６とをテスト配線２０に
より接続する。テスト回路１４および出力パッド１６を
用いて全てのチップ１２を対象とするテスト（マルチテ
スト）を実行する。テスト回路１４および出力パッド１
６は、半導体ウェハ１０の周縁部に設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチテスト回路
を備える半導体ウェハおよびマルチテスト工程を含む半
導体装置の製造方法に係り、特に、ウェハ上に形成され
る複数のチップの検査を効率的に行う上で好適なマルチ
テスト回路を備える半導体ウェハおよびマルチテスト工
程を含む半導体装置の製造方法に関する。
を備える半導体ウェハおよびマルチテスト工程を含む半
導体装置の製造方法に係り、特に、ウェハ上に形成され
る複数のチップの検査を効率的に行う上で好適なマルチ
テスト回路を備える半導体ウェハおよびマルチテスト工
程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の製造過程では、ウェハ上に
チップが形成された時点でチップの検査が行われる。従
来、このようなウェハ検査では、個々のチップの入出力
パッドに検査針を接触させて、一個ずつ、或いは、４個
ずつチップの機能を検査する手法が一般に採られてい
た。
チップが形成された時点でチップの検査が行われる。従
来、このようなウェハ検査では、個々のチップの入出力
パッドに検査針を接触させて、一個ずつ、或いは、４個
ずつチップの機能を検査する手法が一般に採られてい
た。
【０００３】
【発明が解決しようとする課題】しかし、上記従来のウ
ェハ検査方法においては、チップの入出力パッドと検査
針との接触が適正でない場合に、その入出力パッドに対
して何回も検査針が立てられることがある。この場合、
ウェハ検査の実行に伴ってチップの入出力パッドに損傷
が生ずることがある。また、従来のウェハ検査方法のよ
うに、チップを１つずつまたは４つずつ検査する手法で
は、全てのチップを検査するために多大な時間が必要と
なる。この点、従来のウェハ検査方法は、半導体装置の
コスト低減の妨げとなっていた。
ェハ検査方法においては、チップの入出力パッドと検査
針との接触が適正でない場合に、その入出力パッドに対
して何回も検査針が立てられることがある。この場合、
ウェハ検査の実行に伴ってチップの入出力パッドに損傷
が生ずることがある。また、従来のウェハ検査方法のよ
うに、チップを１つずつまたは４つずつ検査する手法で
は、全てのチップを検査するために多大な時間が必要と
なる。この点、従来のウェハ検査方法は、半導体装置の
コスト低減の妨げとなっていた。
【０００４】本発明は、上記のような課題を解決するた
めになされたもので、半導体ウェハに対して多数の理論
チップ数を確保しつつ、チップの入出力パッドに損傷を
与えることなく、ウェハ上に形成される複数のチップを
効率的に検査することのできるマルチテスト回路を備え
る半導体ウェハを提供することを第１の目的とする。ま
た、本発明は、半導体ウェハに対して多数の理論チップ
数を確保しつつ、チップの入出力パッドに損傷を与える
ことなく、ウェハ上に形成される複数のチップを効率的
に検査するうえで有効なマルチテスト工程を含む半導体
装置の製造方法を提供することを第２の目的とする。
めになされたもので、半導体ウェハに対して多数の理論
チップ数を確保しつつ、チップの入出力パッドに損傷を
与えることなく、ウェハ上に形成される複数のチップを
効率的に検査することのできるマルチテスト回路を備え
る半導体ウェハを提供することを第１の目的とする。ま
た、本発明は、半導体ウェハに対して多数の理論チップ
数を確保しつつ、チップの入出力パッドに損傷を与える
ことなく、ウェハ上に形成される複数のチップを効率的
に検査するうえで有効なマルチテスト工程を含む半導体
装置の製造方法を提供することを第２の目的とする。
【０００５】
【課題を解決するための手段】本発明の請求項１に係る
マルチテスト回路を備える半導体ウェハは、複数のチッ
プと、前記複数のチップをテストするためのマルチテス
ト回路とを備える半導体ウェハであって、前記マルチテ
スト回路は、前記複数のチップの端子に接続される入力
パッドを含むテスト回路と、前記複数のチップの出力端
子のそれぞれに接続される複数の出力パッドとを備え、
前記テスト回路および前記出力パッドは、ウェハの周縁
部分に設けられていることを特徴とするものである。
マルチテスト回路を備える半導体ウェハは、複数のチッ
プと、前記複数のチップをテストするためのマルチテス
ト回路とを備える半導体ウェハであって、前記マルチテ
スト回路は、前記複数のチップの端子に接続される入力
パッドを含むテスト回路と、前記複数のチップの出力端
子のそれぞれに接続される複数の出力パッドとを備え、
前記テスト回路および前記出力パッドは、ウェハの周縁
部分に設けられていることを特徴とするものである。
【０００６】本発明の請求項２に係るマルチテスト回路
を備える半導体ウェハは、前記複数のチップの間に確保
されるスクライブライン領域に、前記テスト回路と前記
複数のチップとを接続するテスト配線を備えることを特
徴とするものである。
を備える半導体ウェハは、前記複数のチップの間に確保
されるスクライブライン領域に、前記テスト回路と前記
複数のチップとを接続するテスト配線を備えることを特
徴とするものである。
【０００７】本発明の請求項３に係るマルチテスト回路
を備える半導体ウェハは、前記複数のチップの間に確保
されるスクライブライン領域に、前記テスト回路と前記
複数のチップとを接続するために用いられる外部テスト
配線との接続を得るための接続パッドを備えることを特
徴とするものである。
を備える半導体ウェハは、前記複数のチップの間に確保
されるスクライブライン領域に、前記テスト回路と前記
複数のチップとを接続するために用いられる外部テスト
配線との接続を得るための接続パッドを備えることを特
徴とするものである。
【０００８】本発明の請求項４に係るマルチテスト回路
を備える半導体ウェハは、前記チップの機能を確保する
ために必要な配線の上層部に、前記テスト回路と前記複
数のチップとを接続する上層部テスト配線を備えること
を特徴とするものである。
を備える半導体ウェハは、前記チップの機能を確保する
ために必要な配線の上層部に、前記テスト回路と前記複
数のチップとを接続する上層部テスト配線を備えること
を特徴とするものである。
【０００９】本発明の請求項５に係るマルチテスト回路
を備える半導体ウェハは、前記複数のチップのテストに
必要なタイミング信号を発生するタイミングジェネレー
タと、前記複数のチップのテストに必要な信号パターン
を発生するアルゴリズムパターンジェネレータと、を備
えることを特徴とするものである。
を備える半導体ウェハは、前記複数のチップのテストに
必要なタイミング信号を発生するタイミングジェネレー
タと、前記複数のチップのテストに必要な信号パターン
を発生するアルゴリズムパターンジェネレータと、を備
えることを特徴とするものである。
【００１０】本発明の請求項６に係るマルチテスト回路
を備える半導体ウェハは、前記複数のチップに供給され
る信号の発信周波数を、基準発信周波数にロックするＰ
ＬＬ回路を備えることを特徴とするものである。
を備える半導体ウェハは、前記複数のチップに供給され
る信号の発信周波数を、基準発信周波数にロックするＰ
ＬＬ回路を備えることを特徴とするものである。
【００１１】本発明の請求項７に係るマルチテスト工程
を含む半導体装置の製造方法は、半導体ウェハ上に複数
のチップを形成するチップ形成工程と、半導体ウェハの
周縁部に、前記複数のチップの端子に接続される入力パ
ッドを含むテスト回路と、前記複数のチップの出力端子
のそれぞれに接続される複数の出力パッドとを形成する
マルチテスト回路形成工程と、前記テスト回路および出
力パッドを用いて前記複数のチップをテストするマルチ
テスト工程と、前記テスト工程後に前記複数のチップを
分割する分割工程と、を備えることを特徴とするもので
ある。
を含む半導体装置の製造方法は、半導体ウェハ上に複数
のチップを形成するチップ形成工程と、半導体ウェハの
周縁部に、前記複数のチップの端子に接続される入力パ
ッドを含むテスト回路と、前記複数のチップの出力端子
のそれぞれに接続される複数の出力パッドとを形成する
マルチテスト回路形成工程と、前記テスト回路および出
力パッドを用いて前記複数のチップをテストするマルチ
テスト工程と、前記テスト工程後に前記複数のチップを
分割する分割工程と、を備えることを特徴とするもので
ある。
【００１２】本発明の請求項８に係るマルチテスト工程
を含む半導体装置の製造方法は、前記マルチテスト回路
形成工程が、前記複数のチップの間に確保されるスクラ
イブライン領域に、前記テスト回路と前記複数のチップ
とを接続するテスト配線を形成するテスト配線形成工程
を備えることを特徴とするものである。
を含む半導体装置の製造方法は、前記マルチテスト回路
形成工程が、前記複数のチップの間に確保されるスクラ
イブライン領域に、前記テスト回路と前記複数のチップ
とを接続するテスト配線を形成するテスト配線形成工程
を備えることを特徴とするものである。
【００１３】本発明の請求項９に係るマルチテスト工程
を含む半導体装置の製造方法は、前記マルチテスト回路
形成工程が、前記複数のチップの間に確保されるスクラ
イブライン領域に、前記テスト回路と前記複数のチップ
とを接続するために用いられる外部テスト配線との接続
を得るための接続パッドを形成する接続パッド形成工程
を備え、前記マルチテスト工程が、前記外部テスト配線
を備えるテストボードまたはテストフィルムを、前記外
部テスト配線と前記接続パッドとが導通するように半導
体ウェハ上に配置する配線配置工程を備えることを特徴
とするものである。
を含む半導体装置の製造方法は、前記マルチテスト回路
形成工程が、前記複数のチップの間に確保されるスクラ
イブライン領域に、前記テスト回路と前記複数のチップ
とを接続するために用いられる外部テスト配線との接続
を得るための接続パッドを形成する接続パッド形成工程
を備え、前記マルチテスト工程が、前記外部テスト配線
を備えるテストボードまたはテストフィルムを、前記外
部テスト配線と前記接続パッドとが導通するように半導
体ウェハ上に配置する配線配置工程を備えることを特徴
とするものである。
【００１４】本発明の請求項１０に係るマルチテスト工
程を含む半導体装置の製造方法は、前記マルチテスト工
程に先立って前記複数のチップの機能を確保するために
必要な配線の上層部に、前記テスト回路と前記複数のチ
ップとを接続する上層部テスト配線を形成する上層部テ
スト配線形成工程と、前記マルチテスト工程の後に前記
上層部テスト配線を除去する上層部テスト配線除去工程
と、を備えることを特徴とするものである。
程を含む半導体装置の製造方法は、前記マルチテスト工
程に先立って前記複数のチップの機能を確保するために
必要な配線の上層部に、前記テスト回路と前記複数のチ
ップとを接続する上層部テスト配線を形成する上層部テ
スト配線形成工程と、前記マルチテスト工程の後に前記
上層部テスト配線を除去する上層部テスト配線除去工程
と、を備えることを特徴とするものである。
【００１５】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
実施の形態について説明する。尚、各図において共通す
る要素には、同一の符号を付して重複する説明を省略す
る。
【００１６】実施の形態１．図１は、本発明の実施の形
態１の半導体ウェハ１０の平面図を示す。図１に示す如
く、半導体ウェハ１０上には複数のチップ１２が形成さ
れている。チップ１２は、それぞれ独立した機能を実現
する半導体装置である。以下、チップ１２がＤＲＡＭで
ある場合について説明する。
態１の半導体ウェハ１０の平面図を示す。図１に示す如
く、半導体ウェハ１０上には複数のチップ１２が形成さ
れている。チップ１２は、それぞれ独立した機能を実現
する半導体装置である。以下、チップ１２がＤＲＡＭで
ある場合について説明する。
【００１７】半導体ウェハ１０上には、その周縁部に、
一つのテスト回路１４、および、複数の出力パッド１６
が設けられている。出力パッド１６は、個々のチップ１
２に対応して設けられている。半導体ウェハ１０上に
は、更に、テスト回路１４と全てのチップ１２とを接続
する複数のテスト配線１８、および、チップ１２と出力
パッド１６とを接続する複数のテスト配線２０が形成さ
れている。隣接するチップ１２の間には、それらの分割
に用いられるスクライブライン領域２２が確保されてい
る。上記のテスト配線１８は、そのスクライブライン領
域２２に形成されている。
一つのテスト回路１４、および、複数の出力パッド１６
が設けられている。出力パッド１６は、個々のチップ１
２に対応して設けられている。半導体ウェハ１０上に
は、更に、テスト回路１４と全てのチップ１２とを接続
する複数のテスト配線１８、および、チップ１２と出力
パッド１６とを接続する複数のテスト配線２０が形成さ
れている。隣接するチップ１２の間には、それらの分割
に用いられるスクライブライン領域２２が確保されてい
る。上記のテスト配線１８は、そのスクライブライン領
域２２に形成されている。
【００１８】図２は、テスト回路１４の拡大図を示す。
図２に示す如く、テスト回路１４には、複数の入力パッ
ド２４が設けられている。本実施形態において、チップ
１２（ＤＲＡＭ）は、それぞれ、電源端子ＶＣＣ、接地
端子ＧＮＤ、アドレス入力端子Ａ１〜Ａｎ、ロウアドレ
スストローブ端子ＲＡＳ、コラムアドレスストローブ端
子ＣＡＳ、ライトイネーブル端子ＷＥ、アウトプットイ
ネーブル端子ＯＥ、データ端子ＤＱ１〜ＤＱｎ等の端子
を備えている。テスト回路１４の入力パッド２４は、そ
れらの端子のそれぞれに対応して設けられている。
図２に示す如く、テスト回路１４には、複数の入力パッ
ド２４が設けられている。本実施形態において、チップ
１２（ＤＲＡＭ）は、それぞれ、電源端子ＶＣＣ、接地
端子ＧＮＤ、アドレス入力端子Ａ１〜Ａｎ、ロウアドレ
スストローブ端子ＲＡＳ、コラムアドレスストローブ端
子ＣＡＳ、ライトイネーブル端子ＷＥ、アウトプットイ
ネーブル端子ＯＥ、データ端子ＤＱ１〜ＤＱｎ等の端子
を備えている。テスト回路１４の入力パッド２４は、そ
れらの端子のそれぞれに対応して設けられている。
【００１９】次に、図３および図４を参照して、半導体
ウェハ１０の断面構造について説明する。図３は、半導
体ウェハ１０と対比される半導体ウェハ２６の断面図を
示す。図３に示す半導体ウェハ２６は、その表面に複数
のチップ１２のみを備える一般的な構造を有している。
ＤＲＡＭにおいては、一般に、その機能を実現するため
に２層の配線構造が用いられる。このため、半導体ウェ
ハ２６上には、第１メタル配線２８と、その上層部に設
けられる第２メタル配線３０とが形成されている。これ
らの配線は、スルーホール３２等を介して必要な箇所に
導通されている。第１メタル配線２８，第２メタル配線
およびスルーホール３２は、個々のチップ１２に対応し
て設けられている。これらの配線は、ガラスコート３４
等により覆われている。
ウェハ１０の断面構造について説明する。図３は、半導
体ウェハ１０と対比される半導体ウェハ２６の断面図を
示す。図３に示す半導体ウェハ２６は、その表面に複数
のチップ１２のみを備える一般的な構造を有している。
ＤＲＡＭにおいては、一般に、その機能を実現するため
に２層の配線構造が用いられる。このため、半導体ウェ
ハ２６上には、第１メタル配線２８と、その上層部に設
けられる第２メタル配線３０とが形成されている。これ
らの配線は、スルーホール３２等を介して必要な箇所に
導通されている。第１メタル配線２８，第２メタル配線
およびスルーホール３２は、個々のチップ１２に対応し
て設けられている。これらの配線は、ガラスコート３４
等により覆われている。
【００２０】半導体ウェハ２６上に形成される複数のチ
ップ１２は、スクライブライン領域２２で分割された
後、それぞれ独立して機能するように設けられている。
従って、チップ１２の機能を実現するうえでは、スクラ
イブライン領域２２に配線を施す必要がない。このた
め、図３に示す如く、半導体ウェハ２６のスクライブラ
イン領域２２には、何ら配線が施されていない。
ップ１２は、スクライブライン領域２２で分割された
後、それぞれ独立して機能するように設けられている。
従って、チップ１２の機能を実現するうえでは、スクラ
イブライン領域２２に配線を施す必要がない。このた
め、図３に示す如く、半導体ウェハ２６のスクライブラ
イン領域２２には、何ら配線が施されていない。
【００２１】図４は、本実施形態の半導体ウェハ１０の
断面図を示す。図４に示す如く、半導体ウェハ１０は、
第１メタル配線３６、第２メタル配線３８、および、ス
ルーホール３２を備えている。第２配線３８およびスル
ーホール３２は、個々のチップ１２に対応して設けられ
ている。一方、第１メタル配線３６は、スクライブライ
ン領域２２を挟んで配置される複数のチップ１２に対し
て共通に設けられている。すなわち、第１メタル配線３
６は、個々のチップ１２の機能を確保するうえで必要な
機能配線部４０と、スクライブライン領域２２を横断し
て設けられるテスト配線部４２とを備えている。テスト
配線部４２は、チップ１２の端子（ＶＣＣ，ＧＮＤ，Ｒ
ＡＳ，ＣＡＳ等）のそれぞれに対応して設けられてい
る。
断面図を示す。図４に示す如く、半導体ウェハ１０は、
第１メタル配線３６、第２メタル配線３８、および、ス
ルーホール３２を備えている。第２配線３８およびスル
ーホール３２は、個々のチップ１２に対応して設けられ
ている。一方、第１メタル配線３６は、スクライブライ
ン領域２２を挟んで配置される複数のチップ１２に対し
て共通に設けられている。すなわち、第１メタル配線３
６は、個々のチップ１２の機能を確保するうえで必要な
機能配線部４０と、スクライブライン領域２２を横断し
て設けられるテスト配線部４２とを備えている。テスト
配線部４２は、チップ１２の端子（ＶＣＣ，ＧＮＤ，Ｒ
ＡＳ，ＣＡＳ等）のそれぞれに対応して設けられてい
る。
【００２２】スクライブライン領域２２には、更に、ス
クライブライン領域２２を縦断する複数の第２メタル配
線４４が設けられている。第２メタル配線４４は、それ
ぞれ、スルーホール４６等を介して適当な第１メタル配
線３６（テスト配線部４２）に導通している。第２メタ
ル配線４４は、それぞれ、それらの端部においてテスト
回路１４が備える入力パッド２４（図２参照）の一つに
導通している。各チップ１２の入力端子は、上述したテ
スト配線部４２、第２メタル配線４４、および、スルー
ホール４６を介して、対応する入力パッド２４と導通し
ている。本実施形態において、図１に示すテスト配線１
８は、これらテスト配線部４２、第２メタル配線４４、
および、スルーホール４６により構成されている。
クライブライン領域２２を縦断する複数の第２メタル配
線４４が設けられている。第２メタル配線４４は、それ
ぞれ、スルーホール４６等を介して適当な第１メタル配
線３６（テスト配線部４２）に導通している。第２メタ
ル配線４４は、それぞれ、それらの端部においてテスト
回路１４が備える入力パッド２４（図２参照）の一つに
導通している。各チップ１２の入力端子は、上述したテ
スト配線部４２、第２メタル配線４４、および、スルー
ホール４６を介して、対応する入力パッド２４と導通し
ている。本実施形態において、図１に示すテスト配線１
８は、これらテスト配線部４２、第２メタル配線４４、
および、スルーホール４６により構成されている。
【００２３】上述の如く、本実施形態の半導体ウェハ１
０は、全てのチップ１２の端子と導通する複数の入力パ
ッド２４を備えている。従って、半導体ウェハ１０によ
れば、テストパッド２４に対して適当なテストパターン
信号を入力することで、全てのチップ１２を、同時にテ
スト動作させることができる。また、本実施形態におい
て、個々の出力パッド１６には、対応するチップ１２か
ら、テスト動作に伴うテスト結果が出力される。このた
め、出力パッド１６から得られる情報によれば、チップ
１２の良否を判断することができる。
０は、全てのチップ１２の端子と導通する複数の入力パ
ッド２４を備えている。従って、半導体ウェハ１０によ
れば、テストパッド２４に対して適当なテストパターン
信号を入力することで、全てのチップ１２を、同時にテ
スト動作させることができる。また、本実施形態におい
て、個々の出力パッド１６には、対応するチップ１２か
ら、テスト動作に伴うテスト結果が出力される。このた
め、出力パッド１６から得られる情報によれば、チップ
１２の良否を判断することができる。
【００２４】従って、本実施形態の半導体ウェハ１０に
よれば、全ての出力パッド２４と、テスト回路１４の入
力パッド２４とにおいて外部機器との接続を確保するこ
とにより、その表面に形成されている全てのチップ１２
の検査（以下、マルチテストと称す）を、効率的に行う
ことができる。この場合、チップ１２の出力端子と外部
機器とを直接接触させる必要がないため、ウェハ検査の
実行に伴うチップ１２の損傷を確実に防止することがで
きる。
よれば、全ての出力パッド２４と、テスト回路１４の入
力パッド２４とにおいて外部機器との接続を確保するこ
とにより、その表面に形成されている全てのチップ１２
の検査（以下、マルチテストと称す）を、効率的に行う
ことができる。この場合、チップ１２の出力端子と外部
機器とを直接接触させる必要がないため、ウェハ検査の
実行に伴うチップ１２の損傷を確実に防止することがで
きる。
【００２５】更に、本実施形態においては、テスト回路
１４および出力パッド１６が、半導体ウェハ１０の周縁
部に、より具体的には、半導体ウェハ１０の領域のうち
チップ１２の形成が困難な領域に形成されている。ま
た、本実施形態において、テスト配線１８は、半導体ウ
ェハ１０上に確保すべきスクライブライン領域２２を利
用して設けられている。このため、本実施形態の半導体
ウェハ１０によれば、確保できる理論チップ数を大きく
減少させることなく、上述した優れた効果を得ることが
できる。
１４および出力パッド１６が、半導体ウェハ１０の周縁
部に、より具体的には、半導体ウェハ１０の領域のうち
チップ１２の形成が困難な領域に形成されている。ま
た、本実施形態において、テスト配線１８は、半導体ウ
ェハ１０上に確保すべきスクライブライン領域２２を利
用して設けられている。このため、本実施形態の半導体
ウェハ１０によれば、確保できる理論チップ数を大きく
減少させることなく、上述した優れた効果を得ることが
できる。
【００２６】本発明の半導体ウェハ１０を用いる半導体
装置の製造過程では、(1)半導体ウェハ１０上に複数の
チップ１２を形成する「チップ形成工程」、(2)半導体
ウェハ１０上にテスト回路１４、出力パッド１６、およ
び、テスト配線１８を形成する「マルチテスト回路形成
工程」、(3)テスト回路１４および出力パッド１６を用
いてマルチテストを実行する「マルチテスト工程」、お
よび、(4)マルチテストの実行後にスクライブライン領
域２２に沿ってチップ１２を分割する「分割工程」等の
処理が実行される。
装置の製造過程では、(1)半導体ウェハ１０上に複数の
チップ１２を形成する「チップ形成工程」、(2)半導体
ウェハ１０上にテスト回路１４、出力パッド１６、およ
び、テスト配線１８を形成する「マルチテスト回路形成
工程」、(3)テスト回路１４および出力パッド１６を用
いてマルチテストを実行する「マルチテスト工程」、お
よび、(4)マルチテストの実行後にスクライブライン領
域２２に沿ってチップ１２を分割する「分割工程」等の
処理が実行される。
【００２７】上述した半導体装置の製造方法によれば、
半導体ウェハ１０に対して多数の理論チップ数を確保す
ることができ、かつ、チップ１２の検査を効率良く実行
することができるため、半導体装置の生産性を高めるこ
とができる。
半導体ウェハ１０に対して多数の理論チップ数を確保す
ることができ、かつ、チップ１２の検査を効率良く実行
することができるため、半導体装置の生産性を高めるこ
とができる。
【００２８】実施の形態２．次に、図５および図６を参
照して、本発明の実施の形態２について説明する。図５
は、本発明の実施の形態２の半導体ウェハ５０の平面図
を示す。図５に示す如く、本実施形態の半導体ウェハ５
０は、チップ１２と導通する接続パッド５２を備えてい
る。これらの接続パッド５２は、チップ１２が備える各
端子に導通するように、スクライブライン領域２２に設
けられている。また、半導体ウェハ５０は、テスト回路
１４と導通する接続パッド５４、および、出力パッド１
６と導通する接続パッド５６を備えている。テスト回路
１４に対応する接続パッド５２は、入力パッド２４（図
２参照）のそれぞれに導通している。
照して、本発明の実施の形態２について説明する。図５
は、本発明の実施の形態２の半導体ウェハ５０の平面図
を示す。図５に示す如く、本実施形態の半導体ウェハ５
０は、チップ１２と導通する接続パッド５２を備えてい
る。これらの接続パッド５２は、チップ１２が備える各
端子に導通するように、スクライブライン領域２２に設
けられている。また、半導体ウェハ５０は、テスト回路
１４と導通する接続パッド５４、および、出力パッド１
６と導通する接続パッド５６を備えている。テスト回路
１４に対応する接続パッド５２は、入力パッド２４（図
２参照）のそれぞれに導通している。
【００２９】図６は、本実施形態の半導体ウェハ５０の
マルチテストに用いられるテストボード５８を示す。テ
ストボード５８には、複数の外部テスト配線６０、６２
が形成されている。図６に示す外部テスト配線６０は、
半導体ウェハ５０のスクライブライン領域２２に対応す
る位置に設けられている。外部テスト配線６０の端部に
は、テスト回路１４と導通する接続パッド５４との接続
を得るための検査針６４が設けられている。また、外部
テスト配線６０の所定部位には、チップ１２と導通する
接続パッド５２との導通を得るための検査針６４が設け
られている。
マルチテストに用いられるテストボード５８を示す。テ
ストボード５８には、複数の外部テスト配線６０、６２
が形成されている。図６に示す外部テスト配線６０は、
半導体ウェハ５０のスクライブライン領域２２に対応す
る位置に設けられている。外部テスト配線６０の端部に
は、テスト回路１４と導通する接続パッド５４との接続
を得るための検査針６４が設けられている。また、外部
テスト配線６０の所定部位には、チップ１２と導通する
接続パッド５２との導通を得るための検査針６４が設け
られている。
【００３０】更に、図６に示す外部テスト配線６２の両
端には、それぞれ、チップ１２と導通する接続パッド５
２との接続を得るための検査針６８、および、出力パッ
ド１６との導通を得るための検査針７０が設けられてい
る。上述したテストボード５８を適正に半導体ウェハ５
０に重ねると、検査針６４〜７０を接触パッド５２，５
４，５６に接触させることができる。この場合、実施の
形態１の半導体ウェハ１０が備えるのと同様のマルチテ
スト回路を得ることができる。このため、本実施形態の
半導体ウェハ５０およびテストボード５８によれば、実
施の形態１の場合と同様に、多数の理論チップ数を確保
しつつ、全てのチップ１２を対象とするマルチテストを
効率良く実行することができる。
端には、それぞれ、チップ１２と導通する接続パッド５
２との接続を得るための検査針６８、および、出力パッ
ド１６との導通を得るための検査針７０が設けられてい
る。上述したテストボード５８を適正に半導体ウェハ５
０に重ねると、検査針６４〜７０を接触パッド５２，５
４，５６に接触させることができる。この場合、実施の
形態１の半導体ウェハ１０が備えるのと同様のマルチテ
スト回路を得ることができる。このため、本実施形態の
半導体ウェハ５０およびテストボード５８によれば、実
施の形態１の場合と同様に、多数の理論チップ数を確保
しつつ、全てのチップ１２を対象とするマルチテストを
効率良く実行することができる。
【００３１】上述の如く、本実施形態においては、半導
体ウェハ５０上にテスト配線を形成する必要がない。こ
のため、本実施形態の半導体ウェハ５０は、実施の形態
１の半導体ウェハ１０に比して効率良く製造することが
できる。また、本実施形態において、テストボード５８
の検査針６６，６８と接触する接続パッド５２は、スク
ライブライン領域２２に設けられている。すなわち、接
続パッド５２は、半導体装置の製造過程で除去される要
素である。
体ウェハ５０上にテスト配線を形成する必要がない。こ
のため、本実施形態の半導体ウェハ５０は、実施の形態
１の半導体ウェハ１０に比して効率良く製造することが
できる。また、本実施形態において、テストボード５８
の検査針６６，６８と接触する接続パッド５２は、スク
ライブライン領域２２に設けられている。すなわち、接
続パッド５２は、半導体装置の製造過程で除去される要
素である。
【００３２】換言すると、本実施形態の半導体ウェハ５
０において、接続パッド５２に生ずる損傷は、チップ１
２の損傷として残存することがない。このため、本実施
形態の構造によれば、実施の形態１の場合と同様に、マ
ルチテストの実行に伴うチップ１２の損傷を確実に防止
することができる。
０において、接続パッド５２に生ずる損傷は、チップ１
２の損傷として残存することがない。このため、本実施
形態の構造によれば、実施の形態１の場合と同様に、マ
ルチテストの実行に伴うチップ１２の損傷を確実に防止
することができる。
【００３３】本発明の半導体ウェハ５０を用いる半導体
装置の製造過程では、(1)半導体ウェハ１０上に複数の
チップ１２を形成する「チップ形成工程」、(2)半導体
ウェハ１０上にテスト回路１４、出力パッド１６、およ
び、接続パッド５２〜５６を形成する「マルチテスト回
路形成工程」、(3)外部テスト配線６０，６２を備える
テストボード５８を、外部テスト配線６０，６２と接続
パッド５２〜５６とが導通するように半導体ウェハ５０
上に配置し、更に、テスト回路１４および出力パッド１
６を用いてマルチテストを実行する「マルチテスト工
程」、および、(4)マルチテストの実行後にスクライブ
ライン領域２２に沿ってチップ１２を分割する「分割工
程」等の処理が実行される。
装置の製造過程では、(1)半導体ウェハ１０上に複数の
チップ１２を形成する「チップ形成工程」、(2)半導体
ウェハ１０上にテスト回路１４、出力パッド１６、およ
び、接続パッド５２〜５６を形成する「マルチテスト回
路形成工程」、(3)外部テスト配線６０，６２を備える
テストボード５８を、外部テスト配線６０，６２と接続
パッド５２〜５６とが導通するように半導体ウェハ５０
上に配置し、更に、テスト回路１４および出力パッド１
６を用いてマルチテストを実行する「マルチテスト工
程」、および、(4)マルチテストの実行後にスクライブ
ライン領域２２に沿ってチップ１２を分割する「分割工
程」等の処理が実行される。
【００３４】上述した半導体装置の製造方法によれば、
半導体ウェハ５０に対して多数の理論チップ数を確保す
ることができ、かつ、チップ１２の検査を効率良く実行
することができるため、半導体装置の生産性を高めるこ
とができる。ところで、上記の実施形態においては、外
部テスト配線６０，６２をテストボード５８に設け、テ
ストボード５８と半導体ウェハ５０とを重ねてマルチテ
ストを実行することとしているが、本発明はこれに限定
されるものではなく、外部テスト配線６０，６２をテス
トフィルムに設けて、そのテストフィルムを半導体ウェ
ハ５０に貼付してマルチテストを行うこととしてもよ
い。
半導体ウェハ５０に対して多数の理論チップ数を確保す
ることができ、かつ、チップ１２の検査を効率良く実行
することができるため、半導体装置の生産性を高めるこ
とができる。ところで、上記の実施形態においては、外
部テスト配線６０，６２をテストボード５８に設け、テ
ストボード５８と半導体ウェハ５０とを重ねてマルチテ
ストを実行することとしているが、本発明はこれに限定
されるものではなく、外部テスト配線６０，６２をテス
トフィルムに設けて、そのテストフィルムを半導体ウェ
ハ５０に貼付してマルチテストを行うこととしてもよ
い。
【００３５】実施の形態３．次に、図７乃至図９を参照
して、本発明の実施の形態３について説明する。図７
は、本発明の実施の形態３の半導体ウェハ８０の平面図
を示す。図７に示す如く、半導体ウェハ８０は、テスト
回路１４と全てのチップ１２とを接続する複数の上層部
テスト配線８２を備えている。上層部テスト配線８２
は、チップ１２と重なるように、すなわち、ダイシング
ライン領域８４を利用しない位置に設けられている。
して、本発明の実施の形態３について説明する。図７
は、本発明の実施の形態３の半導体ウェハ８０の平面図
を示す。図７に示す如く、半導体ウェハ８０は、テスト
回路１４と全てのチップ１２とを接続する複数の上層部
テスト配線８２を備えている。上層部テスト配線８２
は、チップ１２と重なるように、すなわち、ダイシング
ライン領域８４を利用しない位置に設けられている。
【００３６】本実施形態の半導体ウェハ８０のように、
上層部テスト配線８２が、ダイシングライン領域８４を
利用することなく形成される場合は、実施の形態１およ
び２の場合に比して、ダイシングライン領域８４の幅を
狭くすることができる。このため、本実施形態の半導体
ウェハ８０によれば、実施の形態１または２の半導体ウ
ェハ１０，５０に比して、更に多くの理論チップ数を確
保することができる。
上層部テスト配線８２が、ダイシングライン領域８４を
利用することなく形成される場合は、実施の形態１およ
び２の場合に比して、ダイシングライン領域８４の幅を
狭くすることができる。このため、本実施形態の半導体
ウェハ８０によれば、実施の形態１または２の半導体ウ
ェハ１０，５０に比して、更に多くの理論チップ数を確
保することができる。
【００３７】図８は、半導体ウェハ８０上に形成される
チップ１２の要部を拡大して表した図を示す。図８に示
す如く、チップ１２は、メモリセル部８６および周辺回
路部８８を備えている。メモリセル部８６において、ス
トレージノード９０やセルプレート９２の上層部には第
１メタル配線９４が形成されている。また、第１メタル
配線９４の上層部には第２メタル配線９６が形成されて
いる。同様に、周辺回路部８８には、Ｎ領域９８やＰ領
域１００の上部に、第１メタル配線９４および第２メタ
ル配線９６が形成されている。これら第１メタル配線９
４および第２メタル配線９６は、チップ１２の機能、す
なわち、ＤＲＡＭの機能を実現するうえで必要な配線で
ある。
チップ１２の要部を拡大して表した図を示す。図８に示
す如く、チップ１２は、メモリセル部８６および周辺回
路部８８を備えている。メモリセル部８６において、ス
トレージノード９０やセルプレート９２の上層部には第
１メタル配線９４が形成されている。また、第１メタル
配線９４の上層部には第２メタル配線９６が形成されて
いる。同様に、周辺回路部８８には、Ｎ領域９８やＰ領
域１００の上部に、第１メタル配線９４および第２メタ
ル配線９６が形成されている。これら第１メタル配線９
４および第２メタル配線９６は、チップ１２の機能、す
なわち、ＤＲＡＭの機能を実現するうえで必要な配線で
ある。
【００３８】図８に示す如く、第２メタル配線９６の上
層部には、周辺回路部８８で第２メタル配線９６と導通
する第３メタル配線９８が形成されている。第３メタル
配線９８は、チップ１２の各端子（ＶＣＣ，ＧＮＤ，Ｒ
ＡＳ，ＣＡＳ等）に対応して設けられている。上記図７
に示す上層部テスト配線８２は、図８に示す第３メタル
配線９８により構成されている。本実施形態において
は、第３位メタル配線９８（上層部テスト配線８２）に
より、テスト回路１４の入力パッド２４が全てのチップ
１２と適当に接続されている。
層部には、周辺回路部８８で第２メタル配線９６と導通
する第３メタル配線９８が形成されている。第３メタル
配線９８は、チップ１２の各端子（ＶＣＣ，ＧＮＤ，Ｒ
ＡＳ，ＣＡＳ等）に対応して設けられている。上記図７
に示す上層部テスト配線８２は、図８に示す第３メタル
配線９８により構成されている。本実施形態において
は、第３位メタル配線９８（上層部テスト配線８２）に
より、テスト回路１４の入力パッド２４が全てのチップ
１２と適当に接続されている。
【００３９】図９は、本実施形態の半導体ウェハ８０を
用いる半導体装置の製造方法で実行される一連の処理の
フローチャートを示す。図９に示すステップ１００の処
理は、半導体ウェハ８０上に第１および第２メタル配線
９４，９６を形成した後に実行される。
用いる半導体装置の製造方法で実行される一連の処理の
フローチャートを示す。図９に示すステップ１００の処
理は、半導体ウェハ８０上に第１および第２メタル配線
９４，９６を形成した後に実行される。
【００４０】ステップ１００では、半導体ウェハ８０上
に、上記の如く上層部テスト配線８２として機能する第
３メタル配線８２が形成される。本ステップ１００の処
理が実行されると、テスト回路１４の入力パッド２４と
全てのチップ１２の端子とが導通し、かつ、全てのチッ
プ１２が対応する出力パッド１６に導通する状態が実現
される。
に、上記の如く上層部テスト配線８２として機能する第
３メタル配線８２が形成される。本ステップ１００の処
理が実行されると、テスト回路１４の入力パッド２４と
全てのチップ１２の端子とが導通し、かつ、全てのチッ
プ１２が対応する出力パッド１６に導通する状態が実現
される。
【００４１】ステップ１０２では、テスト回路１４およ
び出力パッド１６を用いたウェハ検査、すなわち、全て
のチップ１２を対象としたマルチテストが実行される。
本ステップ１０２の処理によれば、全てのチップ１２を
対象とするマルチテストを効率良く行うことができる。
び出力パッド１６を用いたウェハ検査、すなわち、全て
のチップ１２を対象としたマルチテストが実行される。
本ステップ１０２の処理によれば、全てのチップ１２を
対象とするマルチテストを効率良く行うことができる。
【００４２】ステップ１０４では、半導体ウェハ８０上
から、第３メタル配線（上層部テスト配線８２）を除去
する処理が実行される。本ステップ１０４の処理が実行
されることにより、チップ１２の上層部から、チップ１
２の機能に必要のない配線が除去される。
から、第３メタル配線（上層部テスト配線８２）を除去
する処理が実行される。本ステップ１０４の処理が実行
されることにより、チップ１２の上層部から、チップ１
２の機能に必要のない配線が除去される。
【００４３】ステップ１０６では、第１および第２メタ
ル配線９４，９６の上層部に、それらの被覆に必要なガ
ラスコート等を形成する処理が実行される。以後、スク
ライブライン領域８４に沿ってチップ１２を分割する等
の処理が実行されることにより、半導体装置が製造され
る。
ル配線９４，９６の上層部に、それらの被覆に必要なガ
ラスコート等を形成する処理が実行される。以後、スク
ライブライン領域８４に沿ってチップ１２を分割する等
の処理が実行されることにより、半導体装置が製造され
る。
【００４４】上述の如く、本実施形態の半導体ウェハ８
０、および、本実施形態の半導体装置の製造方法によれ
ば、半導体ウェハ８０に対して多数の理論チップ数を確
保し、半導体装置の製造過程で効率良く全てのチップ１
２の検査を実行することができる。また、本実施形態の
半導体装置の製造方法によれば、マルチテストの後に上
層部テスト配線８２が除去されるため、半導体装置の完
成時に、不要な配線が残存するのを回避することができ
る。このため、本実施形態の半導体装置の製造方法によ
れば、高い生産性の下に安定した品質を有する半導体装
置を製造することができる。
０、および、本実施形態の半導体装置の製造方法によれ
ば、半導体ウェハ８０に対して多数の理論チップ数を確
保し、半導体装置の製造過程で効率良く全てのチップ１
２の検査を実行することができる。また、本実施形態の
半導体装置の製造方法によれば、マルチテストの後に上
層部テスト配線８２が除去されるため、半導体装置の完
成時に、不要な配線が残存するのを回避することができ
る。このため、本実施形態の半導体装置の製造方法によ
れば、高い生産性の下に安定した品質を有する半導体装
置を製造することができる。
【００４５】実施の形態４．次に、図１０を参照して、
本発明の実施の形態４について説明する。図１０は、本
発明の実施の形態４の半導体ウェハ１１０の平面図を示
す。本実施形態の半導体ウェハ１１０は、実施の形態１
の半導体ウェハ１０と同様に、複数のチップ１２、単一
のテスト回路１４、複数の出力パッド１６、および、複
数のテスト配線１８を備えている。本実施形態の半導体
ウェハ１１０は、図１０に示す如く、それらに加えてタ
ーゲットジェネレータ／アルゴリズムパターンジェネレ
ータ（ＴＧ／ＡＬＰＧ）１１２を備えている点に特徴を
有している。
本発明の実施の形態４について説明する。図１０は、本
発明の実施の形態４の半導体ウェハ１１０の平面図を示
す。本実施形態の半導体ウェハ１１０は、実施の形態１
の半導体ウェハ１０と同様に、複数のチップ１２、単一
のテスト回路１４、複数の出力パッド１６、および、複
数のテスト配線１８を備えている。本実施形態の半導体
ウェハ１１０は、図１０に示す如く、それらに加えてタ
ーゲットジェネレータ／アルゴリズムパターンジェネレ
ータ（ＴＧ／ＡＬＰＧ）１１２を備えている点に特徴を
有している。
【００４６】ＴＧ／ＡＬＰＧ１１２は、テスト回路１４
の所定の入力パッド２４と導通している。ＴＧ／ＡＬＰ
Ｇ１１２は、外部機器からテスト回路１４に供給される
所定の信号を受けて、テスト周期の決定や波形整形の実
現のためのタイミングエッジ、或いは、出力比較のタイ
ミングを指定するストローブ等を発生する機能、すなわ
ち、タイミングジェネレータとしての機能を有してい
る。また、ＴＧ／ＡＬＰＧ１１２は、ウェハ状態でのチ
ップ１２のテストに必要な信号パターンを発生する機
能、すなわち、アルゴリズムパターンジェネレータとし
ての機能を有している。
の所定の入力パッド２４と導通している。ＴＧ／ＡＬＰ
Ｇ１１２は、外部機器からテスト回路１４に供給される
所定の信号を受けて、テスト周期の決定や波形整形の実
現のためのタイミングエッジ、或いは、出力比較のタイ
ミングを指定するストローブ等を発生する機能、すなわ
ち、タイミングジェネレータとしての機能を有してい
る。また、ＴＧ／ＡＬＰＧ１１２は、ウェハ状態でのチ
ップ１２のテストに必要な信号パターンを発生する機
能、すなわち、アルゴリズムパターンジェネレータとし
ての機能を有している。
【００４７】本実施形態において、ＴＧ／ＡＬＰＧ１１
２は、外部機器からテスト回路１４に所定の信号が供給
された場合に、その信号を受けてマルチテストの実行に
必要なタイミングエッジおよびストローブ、更には、所
定パターンの信号を発生する。ＴＧ／ＡＬＰＧ１１２で
発生されるこれらの信号は、テスト回路１４が備える所
定の入力パッド２４に供給され、その後、テスト配線１
８を介して全てのチップ１２に供給される。従って、本
実施形態の半導体ウェハ１１０によれば、テスト回路１
４に対して簡単な信号を供給するだけで、全てのチップ
１２を対象とするマルチテストを効率的に実行すること
ができる。
２は、外部機器からテスト回路１４に所定の信号が供給
された場合に、その信号を受けてマルチテストの実行に
必要なタイミングエッジおよびストローブ、更には、所
定パターンの信号を発生する。ＴＧ／ＡＬＰＧ１１２で
発生されるこれらの信号は、テスト回路１４が備える所
定の入力パッド２４に供給され、その後、テスト配線１
８を介して全てのチップ１２に供給される。従って、本
実施形態の半導体ウェハ１１０によれば、テスト回路１
４に対して簡単な信号を供給するだけで、全てのチップ
１２を対象とするマルチテストを効率的に実行すること
ができる。
【００４８】実施の形態５．次に、図１１を参照して、
本発明の実施の形態５について説明する。図１１は、本
発明の実施の形態５の半導体ウェハ１２０の平面図を示
す。本実施形態の半導体ウェハ１２０は、実施の形態４
の半導体ウェハ１１０が備える構成要素に加えてフェイ
ズロックループ回路（ＰＬＬ回路）１２２を備えている
点に特徴を有している。
本発明の実施の形態５について説明する。図１１は、本
発明の実施の形態５の半導体ウェハ１２０の平面図を示
す。本実施形態の半導体ウェハ１２０は、実施の形態４
の半導体ウェハ１１０が備える構成要素に加えてフェイ
ズロックループ回路（ＰＬＬ回路）１２２を備えている
点に特徴を有している。
【００４９】ＰＬＬ回路１２２は、ＴＧ／ＡＬＰＧ１１
２と導通している。ＰＬＬ回路１２２には、外部機器に
より発生される基準クロック信号、或いは、ＴＧ／ＡＬ
ＰＧ１１２が自ら発生する基準クロック信号が供給され
る。また、ＰＬＬ回路１２２には、ＴＧ／ＡＬＰＧ１１
２からテスト回路１４に出力される信号が供給される。
ＰＬＬ回路１２２は、それらの信号を受けて、ＴＧ／Ａ
ＬＰＧ１１２から出力される信号の発振周波数が、基準
クロックの発信周波数、すなわち、基準発振周波数に一
致するように発振周波数を制御する。
２と導通している。ＰＬＬ回路１２２には、外部機器に
より発生される基準クロック信号、或いは、ＴＧ／ＡＬ
ＰＧ１１２が自ら発生する基準クロック信号が供給され
る。また、ＰＬＬ回路１２２には、ＴＧ／ＡＬＰＧ１１
２からテスト回路１４に出力される信号が供給される。
ＰＬＬ回路１２２は、それらの信号を受けて、ＴＧ／Ａ
ＬＰＧ１１２から出力される信号の発振周波数が、基準
クロックの発信周波数、すなわち、基準発振周波数に一
致するように発振周波数を制御する。
【００５０】ＰＬＬ回路１２２が上記の如く機能する
と、テスト回路１４を介して全てのチップ１２に供給さ
れるテストパターン信号のスキューを、すなわち、その
テストパターン信号の発振周波数が基準発振周波数から
ずれるのを確実に防止することができる。このため、本
実施形態の半導体ウェハ１２０によれば、外部機器から
テスト回路１４に簡単な信号を供給するだけで、全ての
チップ１２を対象とするマルチテストを、容易に、か
つ、精度良く行うことができる。
と、テスト回路１４を介して全てのチップ１２に供給さ
れるテストパターン信号のスキューを、すなわち、その
テストパターン信号の発振周波数が基準発振周波数から
ずれるのを確実に防止することができる。このため、本
実施形態の半導体ウェハ１２０によれば、外部機器から
テスト回路１４に簡単な信号を供給するだけで、全ての
チップ１２を対象とするマルチテストを、容易に、か
つ、精度良く行うことができる。
【００５１】ところで、上述した第１乃至第５の実施形
態においては、半導体ウェハ１０，５０，８０，１１
０，１２０上に、ＤＲＡＭとして機能するチップ１２を
形成することとしているが、本発明はこれに限定される
ものではなく、半導体ウェハ上に他の機能を実現するチ
ップを形成することとしてもよい。
態においては、半導体ウェハ１０，５０，８０，１１
０，１２０上に、ＤＲＡＭとして機能するチップ１２を
形成することとしているが、本発明はこれに限定される
ものではなく、半導体ウェハ上に他の機能を実現するチ
ップを形成することとしてもよい。
【００５２】
【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、半導体ウェハの周縁部に形成され
ているテスト回路に検査針を立てることにより、複数の
チップの入力端子に対して所望の信号を供給することが
できる。また、半導体ウェハの周縁部に形成されている
出力パッドに検査針を立てることにより、複数のチップ
の出力信号を得ることができる。このため、本発明によ
れば、チップに損傷を与えることなく効率的に複数のチ
ップの検査を行うことができる。
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、半導体ウェハの周縁部に形成され
ているテスト回路に検査針を立てることにより、複数の
チップの入力端子に対して所望の信号を供給することが
できる。また、半導体ウェハの周縁部に形成されている
出力パッドに検査針を立てることにより、複数のチップ
の出力信号を得ることができる。このため、本発明によ
れば、チップに損傷を与えることなく効率的に複数のチ
ップの検査を行うことができる。
【００５３】請求項２記載の発明によれば、テスト回路
とチップとの導通に必要なテスト配線がスクライブライ
ン領域を利用して形成されるため、ウェハ上の面積を有
効に利用することができる。このため、本発明によれ
ば、マルチテスト回路を構成することによる理論チップ
数の減少を小さく抑えることができる。
とチップとの導通に必要なテスト配線がスクライブライ
ン領域を利用して形成されるため、ウェハ上の面積を有
効に利用することができる。このため、本発明によれ
ば、マルチテスト回路を構成することによる理論チップ
数の減少を小さく抑えることができる。
【００５４】請求項３記載の発明によれば、テスト回路
とチップとの導通を外部テスト配線を用いて確保する場
合に、その外部テスト配線とチップとの導通を、スクラ
イブライン領域に設けられた接続パッドに検査針等を立
てることで確保することができる。このため、本発明に
よれば、外部テスト配線を用いつつ、チップの損傷を防
止することができる。
とチップとの導通を外部テスト配線を用いて確保する場
合に、その外部テスト配線とチップとの導通を、スクラ
イブライン領域に設けられた接続パッドに検査針等を立
てることで確保することができる。このため、本発明に
よれば、外部テスト配線を用いつつ、チップの損傷を防
止することができる。
【００５５】請求項４記載の発明によれば、チップの機
能に必要な配線の上層部にテスト配線を設けることによ
り、テスト回路とチップとの接続を得ることができる。
この場合、ダイシングライン領域にテスト配線を設ける
スペースを確保する必要がないため、マルチテスト回路
をウェハ上に形成することに伴う理論チップ数の減少を
最小限に抑制することができる。
能に必要な配線の上層部にテスト配線を設けることによ
り、テスト回路とチップとの接続を得ることができる。
この場合、ダイシングライン領域にテスト配線を設ける
スペースを確保する必要がないため、マルチテスト回路
をウェハ上に形成することに伴う理論チップ数の減少を
最小限に抑制することができる。
【００５６】請求項５記載の発明によれば、半導体ウェ
ハ上にタイミングジェネレータおよびアルゴリズムパタ
ーンジェネレータが形成されているため、その半導体ウ
ェハ上のチップの検査に必要なテストパターンを半導体
ウェハ上で生成することができる。このため、本発明に
よれば、外部機器から半導体ウェハに簡単な信号を供給
するだけで、複数のチップの検査を効率良く行うことが
できる。
ハ上にタイミングジェネレータおよびアルゴリズムパタ
ーンジェネレータが形成されているため、その半導体ウ
ェハ上のチップの検査に必要なテストパターンを半導体
ウェハ上で生成することができる。このため、本発明に
よれば、外部機器から半導体ウェハに簡単な信号を供給
するだけで、複数のチップの検査を効率良く行うことが
できる。
【００５７】請求項６記載の発明によれば、半導体ウェ
ハ上にＰＬＬ回路が形成されているため、半導体ウェハ
上で発生されてチップに供給される信号が基準信号の発
信周波数からずれるのを、すなわち、チップに供給され
る信号にスキューが生ずるのを有効に防止することがで
きる。
ハ上にＰＬＬ回路が形成されているため、半導体ウェハ
上で発生されてチップに供給される信号が基準信号の発
信周波数からずれるのを、すなわち、チップに供給され
る信号にスキューが生ずるのを有効に防止することがで
きる。
【００５８】請求項７記載の発明によれば、半導体ウェ
ハの周縁部にテスト回路と出力パッドとを形成した後、
それらを用いて複数のチップの検査を行うことができ
る。上記の手法によれば、一枚の半導体ウェハに対して
多数の理論チップ数を確保し、かつ、複数のチップの検
査を効率良く行うことができる。このため、本発明によ
れば、半導体装置の生産性の向上を図ることができる。
ハの周縁部にテスト回路と出力パッドとを形成した後、
それらを用いて複数のチップの検査を行うことができ
る。上記の手法によれば、一枚の半導体ウェハに対して
多数の理論チップ数を確保し、かつ、複数のチップの検
査を効率良く行うことができる。このため、本発明によ
れば、半導体装置の生産性の向上を図ることができる。
【００５９】請求項８記載の発明によれば、スクライブ
ライン領域にテスト配線を形成することによりマルチテ
ストに必要な導通を得ることができる。このため、本発
明によれば、半導体ウェハに対して多数の理論チップ数
を確保し、半導体装置に高い生産性を付与することがで
きる。
ライン領域にテスト配線を形成することによりマルチテ
ストに必要な導通を得ることができる。このため、本発
明によれば、半導体ウェハに対して多数の理論チップ数
を確保し、半導体装置に高い生産性を付与することがで
きる。
【００６０】請求項９記載の発明によれば、スクライブ
ライン領域に接続パッドを設けると共に、その接続パッ
ドと外部テスト配線とを用いてマルチテストを行うこと
ができる。この場合、半導体ウェハ上にテスト配線を設
ける必要がないことから、半導体装置の生産性を更に高
めることができる。
ライン領域に接続パッドを設けると共に、その接続パッ
ドと外部テスト配線とを用いてマルチテストを行うこと
ができる。この場合、半導体ウェハ上にテスト配線を設
ける必要がないことから、半導体装置の生産性を更に高
めることができる。
【００６１】請求項１０記載の発明によれば、チップの
機能を実現するために必要な配線の上層部に形成される
上層部テスト配線を利用してマルチテストを行うことが
できる。そして、マルチテストの実行後にその上層部テ
スト配線を除去することで、製品において不要な配線が
残存するのを避けることができる。上記の製造方法によ
れば、何ら不都合を伴うことなく半導体ウェハに対して
多くの理論チップ数を確保し、半導体装置の生産性を高
めることができる。
機能を実現するために必要な配線の上層部に形成される
上層部テスト配線を利用してマルチテストを行うことが
できる。そして、マルチテストの実行後にその上層部テ
スト配線を除去することで、製品において不要な配線が
残存するのを避けることができる。上記の製造方法によ
れば、何ら不都合を伴うことなく半導体ウェハに対して
多くの理論チップ数を確保し、半導体装置の生産性を高
めることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体ウェハの平面
図である。
図である。
【図２】 図１に示す半導体ウェハ上に形成されるテス
ト回路の拡大図である。
ト回路の拡大図である。
【図３】 図１に半導体ウェハと対比される半導体ウェ
ハの要部の断面図である。
ハの要部の断面図である。
【図４】 図１に半導体ウェハの要部の断面図である。
【図５】 本発明の実施の形態２の半導体ウェハの平面
図である。
図である。
【図６】 本発明の実施の形態２の半導体ウェハを対象
とするマルチテストに用いられるテストボードの平面図
である。
とするマルチテストに用いられるテストボードの平面図
である。
【図７】 本発明の実施の形態３の半導体ウェハの平面
図である。
図である。
【図８】 図７に示す半導体ウェハ上に形成されるチッ
プの要部を拡大して表した図である。
プの要部を拡大して表した図である。
【図９】 図７に示す半導体ウェハを用いる半導体装置
の製造方法において実行される一連の処理のフローチャ
ートである。
の製造方法において実行される一連の処理のフローチャ
ートである。
【図１０】 本発明の実施の形態４の半導体ウェハの平
面図である。
面図である。
【図１１】 本発明の実施の形態５の半導体ウェハの平
面図である。
面図である。
１０，５０，８０，１１０，１２０ 半導体ウェハ、
１２ チップ、１４ テスト回路、 １６ 出力パ
ッド、 １８，２０ テスト配線、２２；８４ スク
ライブライン領域、 ２４ 入力パッド、 ３６
第１メタル配線、 ３８，４４ 第２メタル配線、
４２ テスト配線部、 ４６ スルーホール、
５２，５４，５６ 接続パッド、 ５８ テストボー
ド、 ６０ 外部テスト配線、 ６４，６６，６
８，７０ 検査針、 ８２ 上層部テスト配線、
９８ 第３メタル配線、 １１２ タイミングジェネ
レータ／アルゴリズムパターンジェネレータ（ＴＧ／Ａ
ＬＰＧ）、 １２２ フェイズロックループ回路（Ｐ
ＬＬ回路）。
１２ チップ、１４ テスト回路、 １６ 出力パ
ッド、 １８，２０ テスト配線、２２；８４ スク
ライブライン領域、 ２４ 入力パッド、 ３６
第１メタル配線、 ３８，４４ 第２メタル配線、
４２ テスト配線部、 ４６ スルーホール、
５２，５４，５６ 接続パッド、 ５８ テストボー
ド、 ６０ 外部テスト配線、 ６４，６６，６
８，７０ 検査針、 ８２ 上層部テスト配線、
９８ 第３メタル配線、 １１２ タイミングジェネ
レータ／アルゴリズムパターンジェネレータ（ＴＧ／Ａ
ＬＰＧ）、 １２２ フェイズロックループ回路（Ｐ
ＬＬ回路）。
Claims (10)
- 【請求項１】 複数のチップと、前記複数のチップをテ
ストするためのマルチテスト回路とを備える半導体ウェ
ハであって、 前記マルチテスト回路は、前記複数のチップの端子に接
続される入力パッドを含むテスト回路と、 前記複数のチップの出力端子のそれぞれに接続される複
数の出力パッドとを備え、 前記テスト回路および前記出力パッドは、ウェハの周縁
部分に設けられていることを特徴とするマルチテスト回
路を備える半導体ウェハ。 - 【請求項２】 前記複数のチップの間に確保されるスク
ライブライン領域に、前記テスト回路と前記複数のチッ
プとを接続するテスト配線を備えることを特徴とする請
求項１記載のマルチテスト回路を備える半導体ウェハ。 - 【請求項３】 前記複数のチップの間に確保されるスク
ライブライン領域に、前記テスト回路と前記複数のチッ
プとを接続するために用いられる外部テスト配線との接
続を得るための接続パッドを備えることを特徴とする請
求項１記載のマルチテスト回路を備える半導体ウェハ。 - 【請求項４】 前記チップの機能を確保するために必要
な配線の上層部に、前記テスト回路と前記複数のチップ
とを接続する上層部テスト配線を備えることを特徴とす
る請求項１記載のマルチテスト回路を備える半導体ウェ
ハ。 - 【請求項５】 前記複数のチップのテストに必要なタイ
ミング信号を発生するタイミングジェネレータと、 前記複数のチップのテストに必要な信号パターンを発生
するアルゴリズムパターンジェネレータと、 を備えることを特徴とする請求項１乃至４の何れか１項
記載のマルチテスト回路を備える半導体ウェハ。 - 【請求項６】 前記複数のチップに供給される信号の発
信周波数を、基準発信周波数にロックするＰＬＬ回路を
備えることを特徴とする請求項５記載のマルチテスト回
路を備える半導体ウェハ。 - 【請求項７】 半導体ウェハ上に複数のチップを形成す
るチップ形成工程と、 半導体ウェハの周縁部に、前記複数のチップの端子に接
続される入力パッドを含むテスト回路と、前記複数のチ
ップの出力端子のそれぞれに接続される複数の出力パッ
ドとを形成するマルチテスト回路形成工程と、 前記テスト回路および出力パッドを用いて前記複数のチ
ップをテストするマルチテスト工程と、 前記テスト工程後に前記複数のチップを分割する分割工
程と、 を備えることを特徴とするマルチテスト工程を含む半導
体装置の製造方法。 - 【請求項８】 前記マルチテスト回路形成工程は、前記
複数のチップの間に確保されるスクライブライン領域
に、前記テスト回路と前記複数のチップとを接続するテ
スト配線を形成するテスト配線形成工程を備えることを
特徴とする請求項７記載のマルチテスト工程を含む半導
体装置の製造方法。 - 【請求項９】 前記マルチテスト回路形成工程は、前記
複数のチップの間に確保されるスクライブライン領域
に、前記テスト回路と前記複数のチップとを接続するた
めに用いられる外部テスト配線との接続を得るための接
続パッドを形成する接続パッド形成工程を備え、 前記マルチテスト工程は、前記外部テスト配線を備える
テストボードまたはテストフィルムを、前記外部テスト
配線と前記接続パッドとが導通するように半導体ウェハ
上に配置する配線配置工程を備えることを特徴とする請
求項７記載のマルチテスト工程を含む半導体装置の製造
方法。 - 【請求項１０】 前記マルチテスト工程に先立って前記
複数のチップの機能を確保するために必要な配線の上層
部に、前記テスト回路と前記複数のチップとを接続する
上層部テスト配線を形成する上層部テスト配線形成工程
と、 前記マルチテスト工程の後に前記上層部テスト配線を除
去する上層部テスト配線除去工程と、 を備えることを特徴とする請求項７記載のマルチテスト
工程を含む半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10203918A JP2000036523A (ja) | 1998-07-17 | 1998-07-17 | マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法 |
| US09/215,200 US6340823B1 (en) | 1998-07-17 | 1998-12-18 | Semiconductor wafer having a multi-test circuit, and method for manufacturing a semiconductor device including multi-test process |
| KR10-1999-0008946A KR100380515B1 (ko) | 1998-07-17 | 1999-03-17 | 멀티 테스트 회로를 구비하는 반도체 웨이퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10203918A JP2000036523A (ja) | 1998-07-17 | 1998-07-17 | マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036523A true JP2000036523A (ja) | 2000-02-02 |
Family
ID=16481858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10203918A Withdrawn JP2000036523A (ja) | 1998-07-17 | 1998-07-17 | マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6340823B1 (ja) |
| JP (1) | JP2000036523A (ja) |
| KR (1) | KR100380515B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8045408B2 (en) | 2008-02-14 | 2011-10-25 | Hynix Semiconductor Inc. | Semiconductor integrated circuit with multi test |
| US8471588B2 (en) | 2009-11-09 | 2013-06-25 | Kabushiki Kaisha Toshiba | Semiconductor wafer device and method for testing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3972089B2 (ja) * | 2000-11-30 | 2007-09-05 | 株式会社ルネサステクノロジ | 半導体メモリのテスト用ボードおよびテスト方法並びに製造方法 |
| US7412639B2 (en) * | 2002-05-24 | 2008-08-12 | Verigy (Singapore) Pte. Ltd. | System and method for testing circuitry on a wafer |
| US6842022B2 (en) | 2002-09-20 | 2005-01-11 | Agilent Technologies, Inc. | System and method for heterogeneous multi-site testing |
| US6680484B1 (en) * | 2002-10-22 | 2004-01-20 | Texas Instruments Incorporated | Space efficient interconnect test multi-structure |
| KR100892669B1 (ko) * | 2007-09-04 | 2009-04-15 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그의 멀티 테스트 방법 |
| US9607926B2 (en) * | 2013-12-12 | 2017-03-28 | Texas Instruments Incorporated | Probe pad design to reduce saw defects |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0475358A (ja) | 1990-07-18 | 1992-03-10 | Hitachi Ltd | 半導体ウェーハ |
| JPH0590362A (ja) | 1991-09-26 | 1993-04-09 | Hitoshi Nishimura | 半導体ウエハの検査構造 |
| JPH0621188A (ja) | 1991-12-13 | 1994-01-28 | Yamaha Corp | 半導体ウェハ |
| JPH05275504A (ja) | 1992-01-16 | 1993-10-22 | Toshiba Corp | プローブカード |
| US5457400A (en) * | 1992-04-10 | 1995-10-10 | Micron Technology, Inc. | Semiconductor array having built-in test circuit for wafer level testing |
| JPH07297244A (ja) | 1994-04-28 | 1995-11-10 | Kawasaki Steel Corp | 半導体ウエハ |
| JP2768310B2 (ja) | 1995-04-28 | 1998-06-25 | 日本電気株式会社 | 半導体ウェハ測定治具 |
| US5898186A (en) * | 1996-09-13 | 1999-04-27 | Micron Technology, Inc. | Reduced terminal testing system |
-
1998
- 1998-07-17 JP JP10203918A patent/JP2000036523A/ja not_active Withdrawn
- 1998-12-18 US US09/215,200 patent/US6340823B1/en not_active Expired - Fee Related
-
1999
- 1999-03-17 KR KR10-1999-0008946A patent/KR100380515B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8400846B2 (en) | 2007-09-04 | 2013-03-19 | SK Hynix Inc. | Semiconductor integrated circuit with multi test |
| US8045408B2 (en) | 2008-02-14 | 2011-10-25 | Hynix Semiconductor Inc. | Semiconductor integrated circuit with multi test |
| US8471588B2 (en) | 2009-11-09 | 2013-06-25 | Kabushiki Kaisha Toshiba | Semiconductor wafer device and method for testing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000011209A (ko) | 2000-02-25 |
| US6340823B1 (en) | 2002-01-22 |
| KR100380515B1 (ko) | 2003-04-14 |
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