JP4243389B2 - 半導体記憶装置と半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置と半導体装置に関し、主として大記憶容量で高速動作のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平６−３１８３９１号公報（以下、先行技術１という）、特開平９−１２０６７４号公報（以下、先行技術２という）があることが判明した。先行技術１の公報においては、その添付図面の図１８、図１９に示されているようにローカルＩＯ線対とグローバルＩＯ線対のそれぞれにコイライズ／プリチャージ回路が設けられている。先行技術２の公報においては、ローカルデータバスとグローバルデータバスのそれぞれにプリチャージ回路が設けられる。この場合、ローカルデータバスには、読み出し及び書き込み用の第一プリチャージ回路と、ローカルデータバスが非選択のときにセンスアンプを安定化させる第二プリチャージ回路とを備えている。後で説明する本願発明のように大記憶容量化と高速動作化を実現するために、上記のような階層構造の入出力線においてローカル入出力線を選択する選択回路の両側に短絡ＭＯＳＦＥＴを設けることの必然性を示唆するような記載は一切見当たらない。
【０００３】
【発明が解決しようとする課題】
ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）において、その記憶容量の増大に伴い、ダイナミック型メモリセルからの読み出し信号量を確保したり、あるいは選択動作の高速化及び低消費電力化等のためにワード線及びビット線を複数に分割する階層方式が採用されている。これにより、メモリセルが接続されるビット線及びワード線の寄生容量を減らことができ、上記読み出し信号量を確保しつつ、高速なメモリセルの選択動作を行わせることができる。このような階層方式そのものは、前記公報等において公知である。
【０００４】
記憶容量の増大に伴い、上記ワード線やビット線の分割数も増大することとなる。ダイナミック型メモリセルでは、記憶キャパシタに蓄積された情報電荷とビット線のプリチャージ電荷との電荷結合により形成された微小電圧を読み出し信号とするものであるので、ビット線に接続されるメモリセルの数を多くすることは上記読み出し信号量の関係で難しい。このため、ビット線の分割数が必然的に多くなり、その結果メイン入出力線（前記公報ではグローバルＩＯ又はグローバルデータバス）が長くなる傾向にある。
【０００５】
このようにメイン入出力線の長さが長くなり、それに接続されるローカル入出力線の数も増加して、カラム選択経路を構成するスイッチＭＯＳＦＥＴの数が増加すると、上記メイン入出力線におけるプリチャージ時間が長くなってしまう。つまり、前記先行技術１のように各ローカルＩＯに短絡ＭＯＳＦＥＴを設け、プリチャージ期間においてローカルＩＯのそれぞれを同電位にできたとしても、グーロバルＩＯには１箇所しかプリチャージ回路しか設けられていないから、かかるプリチャージ回路から遠い距離にある箇所では、プリチャージ動作が完全に行えなく電位差が生じてしまう可能性がある。しかも、上記グローバメルＩＯは、１つのローカルＩＯに対して大きな寄生容量を持つから、上記電位差は電荷量としてみるとローカルＩＯにとっては無視でないない大きなものになっていることが本願発明者において見出された。
【０００６】
このため、読み出しあるいは書き込みの信号伝達時には伝達信号に上記グローバルＩＯの不十分なプリチャージ時間による電位差がオフセットとして重畳されされまう。読み出し動作では、かかる電位差によって必要な入力信号量が得られるまでメインアンプの動作開始タイミングを遅らせる必要がある。書き込み動作では、上記電位差によってライトアンプの信号によってセンスアンプを反転させて選択ビット線にフル振幅の書き込み電圧を与えるまでの時間が長くなってしまうという問題が生じるものとなる。
【０００７】
この発明の目的は、記憶容量の増大と高速動作化を実現した半導体記憶装置と半導体装置を提供することにある。この発明の他の目的は、記憶容量の増大と高速動作化に加えて高集積化を実現した半導体記憶装置と半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。メモリセルアレイの複数の相補ビット線対の信号をそれぞれ複数からなる第１増幅回路で増幅し、上記複数の第１増幅回路を第１選択回路で選択して第１共通相補線対に接続し、かかる各回路を備えたメモリブロックの複数個に対応して上記第１共通相補線対を第２選択回路より第２共通相補線対に接続し、上記第２共通相補線対に所定電圧を与える第１プリチャージ回路と、上記第２共通相補線対に伝えられた上記メモリセルからの読み出し信号増幅する増幅回路とを含む半導体記憶装置において、上記複数からなる第１選択回路の両側に上記第１共通相補線対及び第２共通相補対をそれぞれ短絡する一対の短絡ＭＯＳＦＥＴを設け、上記第１プリチャージ回路によるプリチャージ期間に上記第２選択回路を選択状態にするとともに上記短絡ＭＯＳＦＥＴをオン状態にする。
【０００９】
【発明の実施の形態】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭの全体的な配置を説明するものであり、それらが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００１０】
上記メモリチップは、チップの長手方向に約１６Ｋのビット線（本願においてビット線はデータ線あるいはデジット線と同じ意味で用いている）ＢＬ対（ＢＬｐａｉｒ）が並べられ、短手方向に約１６Ｋのワード線ＷＬが並べられる。それ故、この実施例のメモリチップは、全体で１６Ｋ×１６Ｋ＝２５６Ｍ（ビット）のような記憶容量を持つようにされる。上記のように全体で２５６Ｍビットのような記憶容量のメモリアレイは４個に分けられる。４個に分けられたメモリアレイは、それぞれが約６４Ｍビットの記憶容量を持つようなメモリバンク（ＢＡＮＫ）を構成するようにされる。
【００１１】
図示しないが、メモリチップの長手方向に対して中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び降圧回路を含む内部電源回路等が設けられる。これら中央部分の両側のメモリアレイに接する部分には、上記カラムデコーダＹＤＥＣが配置される。上述のようにメモリチップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイ長手方向に対して、その中央部にメインロウデコーダ等が形成されるアレイコントローラＡＣが配置される。上記アレイコントローラＡＣを中心にして、メモリチップの長手方向にメインワード線ＭＷＬが延長される。上記カラムデコーダＹＤＥＣからメモリチップの短手方向にカラム選択線ＹＳが延長される。
【００１２】
図２には、１つのメモリバンクを構成するメモリアレイの一実施例の概略レイアウト図が示されている。同図には、上記メモリバンクのうち、上記アレイコントローラにより２分割される片方が例示的に示されている。上記分割されたメモリアレイは、メインワード線方向に対して６個に分割され、ビット線方向に１６分割される。このようにワード線方向に６分割されてなるサブアレイ（ｓｕｂ Ａｒｒａｙ）には、サブワードドライバ（サブワード線駆動回路）ＳＷＤが設けられる。上記サブワードドライバＳＷＤは、メインワード線ＭＷＬのほぼ１／６ずつの長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。
【００１３】
この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に２本からなるサブワード線を配置させる。このようにメインワード線方向には４本に分割され、及び相補ビット線方向に対して２本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される２本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１４】
上記のように１つのメモリアレイは、相補ビット線方向に対して１６Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して１６Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対して１６分割される。つまり、センスアンプＳＡにより相補ビット線が１６分割される。特に制限されないが、センスアンプＳＡは、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプＳＡを除いて、センスアンプＳＡを中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００１５】
上記サブアレイの構成は、上記のようにワード線方向に６分割され、ビット線方向に１６分割される。それ故、１つのメモリバンクを構成するサブアレイの数は、１６×６×２＝１９２個とされる。上記のようなビット線の分割により、分割された１つのビット線に接続されるメモリセルの数は５１２個（冗長セルを除く）とされ、サブワード線に接続されるメモリセルの数は６８８個（冗長セルを含む）とされる。
【００１６】
ワード線方向に相補ビット線を１２分割すると、１６Ｋ÷１２≒６８３となり、本来は相補ビット線対は６８３と６８２を持つサブアレイの組み合わせで構成されるべきであるが、後述するように１つのカラム選択信号ＹＳにより、２つのサブアレイで２対ずつ相補ビット線を２対ずつのローカル入出力線ＬＩＯに接続するためには、必ず偶数になるようにする必要がある。この実施例では、特に制限されないが、１つのサブアレイに設けられる相補ビット線対は、冗長ビット線を含めて上記６８８対、あるいはそれと６９６対の組み合わせで構成される。
【００１７】
上記のようなワード線の分割数の低減により、１つのメモリバンクでみると、メインワード線方向に並ぶサブワードドライバＳＷＤの数を例えば１６分割した場合の１８個に比べて上記１２分割することにより、１４個と減らすことができる。これによって、ワード線方向の延長方向（メモリチップの長手方向）のチップサイブの小型化が可能になるとともに、それに対応して上記メインワード線ＭＷＬの長さが短くなり、ワード線の選択動作の高速化も図られる。
【００１８】
図３には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。図３においては、サブアレイ（ｓｕｂＡｒｒａｙ）は、上記のように５１２サブワード線（ＳＷＬ）×６８８ビット線対（ＢＬｐａｉｒ）により構成される。上記のサブアレイに対してメインワード線ＭＷＬは、０〜１２７のような１２８本が設けられる。１つのメインワード線に対して、４本のサブワード線ＳＷＬが割り当てられる。つまり、上記メインワード線ＭＷＬの選択信号と、４本のサブワード線選択信号ＦＸＢ０〜ＦＸＢ３の組み合わせにより、サブワードドライバＳＷＤは、上記メインワード線ＭＷＬより選択された４本のサブワード線のうちの１本を選択する。
【００１９】
サブワードドライバＳＷＤは、それを挟むように形成される２つのサブアレイのサブワード線を選択する。それ故、サブワードドライバＳＷＤは、上記サブワード線ＳＷＬが５１２本あるにもかかわらず２５６個が設けられる。このことは、１つのサブアレイでみると、５１２本のサブワード線のうち、上側のサブワードドライバＳＷＤにより、そのうちの半分の２５６本が選択され、残り半分が下側のサブワードドライバＳＷＤにより選択される。このようにサブワードドライバＳＷＤをサブワード線ＳＷＤに対して上下に振り分ける構成は、サブワード線ＳＷＬの配列ピッチに対して、サブワードドライバＳＷＤの配列ピッチを２倍に大きくでき、サブワードドライバＳＷＤの駆動能力を確保しつつ、サブワード線の高密度配列を実現することができる。
【００２０】
センスアンプＳＡは、シェアードセンスアンプ方式が採用され、それを挟む２つのサブアレイに対して選択的に使用される。したがって、サブアレイに設けられるビット線対に対して、その半分の３４４個のセンスアンプＳＡが設けられる。この場合、上記サブワードドライバとサブワード線との関係と同様に、センスアンプの感度を高くしつつ、相補ビット線対の高密度配列を実現することができる。
【００２１】
上記センスアンプが形成され領域には、後に説明するようにシェアードスイッチＭＯＳＦＥＴ、ビット線のプリチャージＭＯＳＦＥＴ、カラム選択ＭＯＳＦＥＴ及びその選択信号線とローカルＩＯ線が形成される。この実施例では、センスアンプＳＡが１７２ずつに分割されるように示されているが、この意味は後に説明するメイン入出力線ＭＩＯとの関係で、かかる分割部分で上記ローカル入出力線ＬＩＯが分断されていることを表している。
【００２２】
図４には、１つのメモリバンクを構成するメモリアレイの一実施例の概略レイアウト図が示されている。同図は、前記図２に対応したものであり、ビット線方向と階層化ＩＯの構成が示されている。図５には、ワード線方向に並べられる２列分（２×６＝１２個）のサブアレイに対応した拡大図が示されている。
【００２３】
図４において、ＹデコーダＹＤＥＣによって、ＹＳ０〜ＹＳ１０２３のような約１Ｋ分のカラム選択信号が形成される。これらの各信号線は、サブアレイ上を延長するように４群に分かれて延長させられる。この実施例では、上記カラム選択信号線ＹＳ０〜ＹＳ１０２３は、ＹＳ０〜ＹＳ５１１とＹＳ５１２〜ＹＳ１０２３の２つに分けられ、例えばＹＳ０とＹＳ５１２のように１本ずつが選択される。つまり、１つのメモリバンクにおいては、１つのワード線の選択によって８Ｋ分のメモリセルが選択される。その中から、１６ビットの単位で読み出しを行うためには０〜５１１通りの選択信号が必要になるものである。
【００２４】
上記選択信号線ＹＳ０〜ＹＳ５１１は、上記ＹデコーダＹＤＥＣからビット線の延長方向に１６個のサブアレイを貫通するように直線的に延び、上記各１６個のサブアレイに対応した各センスアンプが設けられる部分でワード線方向に分岐し、かかる分岐部分では同図においてワード線方向に並べられた左半分に相当する３個のサブアレイに対応したセンスアンプ列上を延長するようにされる。上記選択信号線ＹＳ５１２〜ＹＳ１０２３は、上記のようにＹデコーダＹＤＥＣから直線的に延長し、上記各１６個のサブアレイに対応した各センスアンプが設けられる部分でワード方向に分岐し、同図では右半分に相当する３個のサブアレイに対応したセンスアンプ列上を延長するようにされる。
【００２５】
メイン入出力線ＭＩＯは、４対ずつが組となって全体で４組が上記ビット線の延長線方向に配置される。このメイン入出力線ＭＩＯは、上記サブワードドライバＳＷＤ及びサブワードドライバＳＷＤとセンスアンプＳＡとに挟まれた交差領域ＩＳの上を延長するようされる。このため、上記メイン入出力線ＭＩＯは、上記ＹデコーダＹＤＥＣから直線的に延びるカラム選択線ＹＳとは平行となるように延長される。
【００２６】
図５の拡大図に示すように、ローカル入出力線ＬＩＯは、実線と点線で示されたトルーＴとバーＢに対応した相補線が一対とされて、メインワード線方向において４分割される。つまり、前記のように６個のサブアレイは、中央部に配置される交差エリアＩＳとサブワードドライバＳＷＤにより３個ずつに分けられる。そして、上記のように３個ずつに分けられたサブアレイは、その中間部に設けられたサブアレイに対応したセンスアンプＳＡにおいて、前記図３に示したように１７２ずつに分割されて、かかる分割部分において上記ローカル入出力線ＬＩＯが分離される。
【００２７】
上記４対ずつのメイン入出力線ＭＩＯには、上記のように４等分されて同じ長さにされたローカル入出力線ＬＩＯが接続される。特に制限されないが、ローカル入出力線ＬＩＯは、実線と点線で示したような２対ずつが１つのサブアレイのセンスアンプＳＡと交差エリア及び半分のサブアレイに対応したセンスアンプＳＡに配置される。サブアレイにおいて、１つのサブワード線ＳＷＬが選択されたとき、それを挟むように両側に配置される２つのセンスアンプＳＡが活性化され、そのうち前記カラム選択線ＹＳにより選択された２対の相補ビット線が上記２つのセンスアンプ列に対応して配置される２対のローカル入出力線ＬＩＯに接続される。
【００２８】
上記センスアンプＳＡ列に対応して２対ずつ設けらられたローカル入出力線ＬＩＯは、それぞれにおいてメイン入出力線ＭＩＯとの交差部において、つまり、前記交差エリアＩＳにおいて黒丸で示した選択回路（ＩＯスイッチ）によりメイン入出力線ＭＩＯに接続される。この結果、図４のメモリアレイにおいては、１６対のメイン入出力線ＭＩＯ０Ｔ，Ｂ〜ＭＩＯ１５Ｔ，Ｂに１６ビットのデータが読み出される。１つのメモリバンクは、アレイコントローラＡＣを挟んで上記図４に示したメモリアレイが２個設けられるので、全体で３２ビット分の選択が可能であり、それぞれが図示しないメインアンプＭＡの入力端子に伝えられる。
【００２９】
例えば、１６ビットの単位での読み出しを行うときには、上記３２対のメイン入出力線ＭＩＯと３２個のメインアンプＭＡを１６ずつ２つに分け、それを１ビットのＹアドレス信号により選択するようにすればよい。そして、バーストモードにおいて、カラムアドレスを切り換えて連続的に読み出しや書き込みを行うときに、一方のメインアンプＭＡ等を活性化して読み出し動作を行うとき、次の読み出し等がおこなわれる他方ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯに対するプリチャージ及びイコライズ動作を行うようにすることができる。
【００３０】
そして、８ビットの単位でメモリアクセスを行う構成なら、２ビットのＹアドレス信号を用いて上記メインアンプＭＡ等を８個ずつ４回に分けて選択すればよく、４ビットの単位でメモリアクセスを行う構成なら、３ビットのＹアドレス信号を用いて上記メインアンプＭＡ等を４個ずつ８回に分けて選択すればよい。このようなビット構成の切り換えは、ボンディングオプションやメタルオプション等により簡単に設定することができる。
【００３１】
図６には、１つのメモリバンクを構成するメモリアレイの一実施例の概略レイアウト図が示されている。同図は、前記図２に対応したものであり、上記選択回路の選択動作を説明するものである。選択回路は、ＩＯ線の選択動作を行うにもかかわらず、Ｘ系のアドレス信号により選択信号が形成される。つまり、アレイコントローラに設けられたマット選択信号ＢＬＥＱにより選択動作が行われる。マット選択信号ＢＬＥＱは、０〜１７からなり、選択されたサブアレイ（メモリマット）を挟む２つの信号が選択される。
【００３２】
前記のようにビット線方向に１６分割されてなるサブアレイ（メモリマット）のうち、図示のようにメモリマット１５が選ばれたとき、言い換えるならば、上記メモリアレイのうちＹデコーダＹＤＥＣから最も離れた位置に設けられる６個のサブアレイに対応したメインワード線（サブワード線）が選択されたとき、かかるサブアレイを挟む前記センスアンプＳＡ及び交差エリアＩＳ上に設けられる２つのマット選択信号ＢＬＥＱ１６と１７がロウレベルのような選択レベルにされる。これに対して、前記メインワード線が選択されないサブアレイに対応した残り１６のマット選択信号ＢＬＥＱ０〜１５は、ハイレベルの非選択レベルにされる。
【００３３】
前記のような２つの交差エリアＩＳに振り分けられて設けられたＩＯ線の選択回路は、上記マット選択信号ＢＬＥＱ１６と１７のロウレベルのような選択レベルによってローカル入出力線ＬＩＯとメイン入出力線ＭＩＯを接続させる。上記メイン入出力線ＭＩＯと他のメモリマットに対応した選択回路は上記マット選択信号ＢＬＥＱ０〜１５よりオフ状態にされる。これにより、メイン入出力線ＭＩＯには、上記選択されたメモリマットに対応したローカル入出力線ＬＩＯにのみ接続される。
【００３４】
上記のような選択動作において、上記メモリマット１５が選択されたとき、他のメモリマットにおいては、上記ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとは接続されないが、各サブアレイの相補ビット線とそれぞれに対応したローカル入出力線ＬＩＯとは、各サブアレイ当たり４対ずつが接続されている。このため、かかる非選択メモリマットに対応したローカル入出力線ＬＩＯは、後述するように上記選択されたローカル入出力線ＬＩＯときは異なるプリチャージ電圧が与えられる。
【００３５】
図１５には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【００３６】
ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続される。このＭＯＳＦＥＴＱｍのドレインはビット線ＢＬに接続される。上記ＭＯＳＦＥＴＱｍのソースに記憶キャパシタＣｓが接続される。本願において、ＭＯＳＦＥＴは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のことを総称するものであり、それ故、ゲート電極は金属に限定されずポリシリコン層を含むものであってもよいし、ゲート絶縁膜はシリコン酸化膜の他に絶縁膜であればよい。
【００３７】
上記記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００３８】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプ１６の左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００３９】
センスアンプ１６の単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。
【００４０】
特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、特に制限されないが、上記交差エリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパワースイッチＭＯＳＦＥＴは、後に図１４を用いて説明するように各単位回路に分散して設けるようにしてもよい。
【００４１】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１４とＱ１５のゲートに供給されるセンスアンプ用活性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖにされるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にして共通ソース線ＣＳＰを内部電圧ＶＤＬレベルにすることができる。
【００４２】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記交差エリア１８にインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各交差エリア１８に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００４３】
上記交差エリア１８には、選択回路（又はＩＯＳＷ）を構成するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０が置かれる。さらに、同図に示した回路以外にも、必要に応じてセンスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路や、この発明に係る一対の短絡ＭＯＳＦＥＴＭ１とＭ２が上記選択回路の両側において設けられる。
【００４４】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ（ＬＩＯ２とＬＩＯ２Ｂ）とを接続させる。
【００４５】
上記センスアンプ１６及び交差エリア１８には、前記のように２対のローカル入出力線、例えばＬＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂが設けられるので、上記１つの選択信号ＹＳによりサブアレイ１５の２対の相補ビット線が上記２対のローカル入出力線ＬＩＯ１とＬＩＯＩＢ及びＬＩＯ２とＬＩＯ２Ｂに接続される。サブアレイ１５を挟んで図示しない他方のセンスアンプ１６にも上記同様に２対のローカル入出力線が設けられており、前記のようにサブアレイの中の４対の相補ビット線が４対のローカル入出力線に接続される。
【００４６】
上記のように上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２がオン状態のときには、センスアンプの入出力ノードに上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルからの微小信号を増幅し、上記カラム選択回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、交差エリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなる選択回路（ＩＯＳＷ）を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【００４７】
上記ＩＯスイッチ回路を構成する選択回路ＩＯＳＷは、前記のようにＸ系のアドレス信号を解読して形成されたマット選択信号よりスイッチ制御されれる。なお、選択回路ＩＯＳＷは、次に説明するように上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、前記例示的に示されている上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００４８】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであり、外部端子から供給される電源電圧ＶＤＤＱにより動作させられる。
【００４９】
上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記ＶＣＬＰ発生回路を構成するＭＯＳＦＥＴＱ２３により動作電圧が形成される駆動回路を含み、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００５０】
上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から供給される電源電圧ＶＤＤＱで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００５１】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤＱは、第２の形態として２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤＱのときには、降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【００５２】
あるいは、外部端子から供給される電源電圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤＱに対して内部電圧は、種々の実施形態を採ることができる。
【００５３】
図７には、この発明に係る半導体記憶装置の一実施例の要部回路図が示され、図１６にはその動作波形図が示されている。図７においては、一対のローカル入出力線ＬＩＯＴ，ＬＩＯＢと一対のメイン入出力線ＭＩＯＴ，ＭＩＯＢと、それに関連する各回路が示されている。上記ローカル入出力線ＬＩＯＴ，ＬＩＯＢは、ブラックボックスで示されたセンスアンプ（ＳＡ）列の前記のようなカラムスイッチＭＯＳＦＥＴを介して、センスアンプの単位回路の入出力ノードと接続される。
【００５４】
ローカル入出力線ＬＩＯＴとＬＩＯＢは、上記センスアンプ列を延長するように形成され、かかるセンスアンプ列において５１２対からなるカラムスイッチＭＯＳＦＥＴと接続される。そして、前記センスアンプとサブワードドライバに挟まれた交差エリアＩＳにおいて、メイン入出力線ＭＩＯＴ，ＭＩＯＢと選択回路を構成するＭＯＳＦＥＴＱ８〜Ｑ１１により接続される。この選択回路は、Ｐチャンネル型ＭＯＳＦＥＴＱ８（Ｑ９）とＮチャンネル型ＭＯＳＦＥＴＱ１０（Ｑ１１）とが対とされるＣＭＯＳスイッチにより構成される。Ｐチャンネル型ＭＯＳＦＥＴＱ８とＱ９のゲートには、選択状態のときにロウレベルにされるマット選択信号ＢＬＥＱが供給され、Ｎチャンネル型ＭＯＳＦＥＴＱ１０とＱ１１のゲートには、その反転信号ＢＬＥＱＢが供給される。
【００５５】
上記の構成では、非選択のサブアレイ（メモリマット）においても、カラム選択信号ＹＳによりローカル入出力線ＬＩＯＴ，ＬＩＯＢと相補ビット線とは接続されており、相補ビット線とローカルビット線ＬＩＯＴ，ＬＩＯＢに選択されたものと同じメイン入出力線ＭＩＯからのプリチャージ電圧ＶＤＬが残っていると、非動作状態のセンスアンプを構成する増幅ＭＯＳＦＥＴを介して相補ビット線のプリチャージ電圧を変動させてしまう。そこで、上記ローカル入出力線ＬＩＯＴ，ＬＩＯＢには、Ｎチャンネル型のＭＯＳＦＥＴＱ１ないしＱ３からなるプリチャージ回路が設けられる。このプリチャージ回路は、かかるローカル入出力線ＬＩＯＴ，ＬＩＯＢが非選択状態のとき、つまり、上記選択回路がオフ状態にされるプリチャージサイクルにおいて、ローカル入出力線ＬＩＯＴとＬＩＯＢとを、サブアレイに設けられる相補ビット線と同じプリチャージ電圧ＶＢＬＲに設定し、相補ビット線のプリチャージ電圧を安定化させる。
【００５６】
上記メイン入出力線ＭＩＯＴとＭＩＯＢは、前記のようなＹデコーダＹＤＥＣ側に設けられたメインアンプＭＡの入力端子に接続される。このメインアンプＭＡは、特に制限されないが、回路構成は前記のセンスアンプと同様なＣＭＯＳラッチ回路から構成され、その動作タイミングにより増幅動作を行う。このメインアンプＭＡの入力部分に、ＭＯＳＦＥＴＱ１２〜Ｑ１４からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１２〜Ｑ１４は、Ｐチャンネル型ＭＯＳＦＥＴから構成され、上記メイン入出力ＭＩＯＴとＭＩＯＢに動作電圧ＶＤＬを供給するＭＯＳＦＥＴＱ１４とＱ１３、及び両メイン入出力線ＭＩＯＴとＭＩＯＢを短絡するＭＯＳＦＥＴＱ１２から構成される。これらのＭＯＳＦＥＴＱ１２〜Ｑ１４のゲートには、プリチャージ信号ＥＱＩＯＢが供給される。
【００５７】
この実施例では、上記選択回路（ＩＯスイッチ）を構成するＭＯＳＦＥＴＱ８〜Ｑ１１の両側に、一対の短絡ＭＯＳＦＥＴＭ１とＭ２が設けられる。これらのＭＯＳＦＥＴＭ１とＭ２は、上記交差エリアＩＳに形成される。これらのＭＯＳＦＥＴＭ１とＭ２のゲートには、上記プリチャージ信号ＥＱＩＯＢが供給される。上記短絡ＭＯＳＦＥＴＭ１とＭ２は、メイン入出力線ＭＩＯＴとＭＩＯＢに接続される複数の選択回路の両側に設けられているので、図１６のようにリードサイクル終了時に発生されるプリチャージ信号ＥＱＩＯＢのロウレベルにより、上記短絡ＭＯＳＦＥＴＭ１とＭ２がオン状態となってＬＩＯＴ／Ｂ及びＭＩＯＴ／Ｂのイコライズを高速に行うことができる。
【００５８】
図１６において、電圧ＶＤＬは前記のようなセンスアンプの動作電圧であり、例えば１．６Ｖとされる。電圧ＶＣＬは間接周辺回路の動作電圧であり、ＶＰＲＩと同じ意味であり、例えば２．５Ｖとされる。ＶＰＰは前記昇圧電圧であり、例えば３．５Ｖにされる。信号ＭＩＷはライト起動信号であり、この信号ＭＩＷのハイレベルにより書き込み信号がＭＩＯ及びＬＩＯを介して選択されたメモリセルが接続された相補ビット線ＬＢに伝えられる。信号ＤＩＯＥＴは、サブ増幅回路の起動信号であり、リード及びライト時にイネーブルにされたビット線からの読み出し信号、あるいはＭＩＯからの書き込み信号を増幅してＬＩＯの電圧差を大きくするように動作する。
【００５９】
上記の各ＭＯＳＦＥＴＭ１とＭ２は単に短絡動作を行うものであり、プリチャージ電圧ＶＤＬを供給するものではない。このため、上記短絡ＭＯＳＦＥＴＭ１とＭ２を設けただけでは、上記プリチャージ回路（Ｑ１２〜Ｑ１４）から離れた箇所では、プリチャージ（イコライズ）期間が短いとプリチャージ電圧ＶＤＬにはならない可能性が生じる。しかし、上記短絡ＭＯＳＦＥＴＭ１とＭ２の短絡動作によって、上記選択回路の両側においてはメイン入出力線ＭＩＯＴとＭＩＯＢ及びローカル入出力線ＬＩＯＴとＬＩＯＢとは上記プリチャージ電圧ＶＤＬにはならなくとも同一の電位にはできるものである。このように、メイン入出力線ＭＩＯＴとＭＩＯＢ及び各ローカル入出力線ＬＩＯＴ，ＬＩＯＢにおいて，プリチャージ終了時に前の読み出し信号や書き込み信号に対応した電位差を生じなくできる。これにより、プリチャージ動作後の読み出し動作や書き込み動作において、実質的な信号の伝達が高速にでき、読み出し動作や書き込み動作の高速化が可能になるものである。
【００６０】
シンクロナスＤＲＡＭにおけるバーストモードでは、クロック信号よりＹアドレスを切り換えて連続的なメモリアクセスを行うものであり、上記クロック信号の周波数が高くなるに従い、上記プリチャージ（イコライズ）期間も短くされる。本願発明では、上記プリチャージ期間が短くされることにより、各ノードの電位を全て所望のプリチャージ電位ＶＤＬにはならなくとも、上記のような短絡ＭＯＳＦＥＴを設けることによってメイン入出力線ＭＩＯＴ，ＭＩＯＢと各ローカル入出力線ＬＩＯＴとＬＩＯＢの電位差を生じなくすることにより、読み出し動作や書き込み動作の高速化を図るようにするものである。つまり、メイン入出力線ＭＩＯＴ，ＭＩＯＢやローカル入出力線ＬＩＯＴ，ＬＩＯＢのプリチャージ電圧は、メインアンプＭＡの増幅動作が行えたり、書き込み動作ではセンスアンプＳＡの反転動作に必要なローカル入出力線ＬＩＯＴ，ＬＩＯＢの電位が確保できればよく、必ずしもＶＤＬに設定される必要はないのである。
【００６１】
この実施例では、高速読み出し動作のためにローカル入出力線ＬＩＯＴとＬＩＯＢには、ＭＯＳＦＥＴＱ４〜Ｑ７からなるサブ増幅回路が設けられる。これらのＭＯＳＦＥＴＱ４〜Ｑ７は、上記交差エリアＩＳに配置される。この交差エリアＩＳに、上記のようなサブ増幅回路を設ける場合、素子形成エリアを確保するために、センスアンプＳＡ列に後述するような活性化ＭＯＳＦＥＴを分散配置することが望ましい。
【００６２】
上記サブ増幅回路は、ゲートとドレインとが交差接続されて上記ローカル入出力線ＬＩＯＴとＬＩＯＢに接続されたラッチ形態の増幅ＭＯＳＦＥＴＱ４とＱ５と、上記ＭＯＳＦＥＴＱ４とＱ５の共通化されたソースと回路の接地電位ＶＳＳとの間に設けられ動作電流を流すＭＯＳＦＥＴＱ６とＱ７から構成される。ＭＯＳＦＥＴＱ６のゲートには動作タイミング信号ＤＩＯＥＴが供給され、ＭＯＳＦＥＴＱ７のゲートにはマット選択信号ＢＬＥＱＢが供給される。つまり、選択されたメモリマットに対応したローカル入出力線ＬＩＯＴとＬＩＯＢに接続されたサブ増幅回路のみが、読み出しや書き込みの信号伝達タイミングに合わせて動作させられる。
【００６３】
上記のようなサブ増幅回路を設けることにより、多数のカラム選択ＭＯＳＦＥＴが接続されることにより、比較的大きな寄生容量を持つローカル入出力線ＬＩＯＴとＬＩＯＢの信号変化を速くでき、高速な読み出し動作や書き込み動作を可能にすることができる。このようなサブ増幅回路を設けた場合、ローカル入出力線ＬＩＯＴとＬＩＯＢに前記のようなプリチャージ動作での電位差が残っていると、それをそのまま増幅してしまうので、その動作タイミングを遅くする必要がある。しかし、この実施例のように短絡ＭＯＳＦＥＴＭ１を設けた場合には、上記のようなタイミングマージンが不要になって、いっそうの高速動作化を実現することができる。
【００６４】
図８には、この発明に係る半導体記憶装置の他の一実施例の要部回路図が示されている。同図においては、前記図７の実施例回路に対して、選択回路のメイン入出力線ＭＩＯＴ，ＭＩＯＢ側に、プリチャージ電圧ＶＤＬを供給するＭＯＳＦＥＴＭ３とＭ４が追加される。これにより、メイン入出力線ＭＩＯＴとＭＩＯＢを上記選択回路が設けられる複数箇所からプリチャージ電圧ＶＤＬを供給することができるため、上記短絡ＭＯＳＦＥＴＭ１とＭ２による短絡動作と相乗的に作用して、より短い時間でのプリチャージ動作を可能にすることができる。
【００６５】
図９には、この発明に係る半導体記憶装置の更に他の一実施例の要部回路図が示されている。同図においては、前記図８の実施例回路に対して、選択回路のローカル入出力線ＬＩＯＴ，ＬＩＯＢ側にもプリチャージ電圧ＶＤＬを供給するＭＯＳＦＥＴＭ５とＭ６が追加される。これにより、メイン入出力線ＭＩＯＴとＭＩＯＢを上記選択回路が設けられる複数箇所からプリチャージ電圧ＶＤＬを供給し、しかも各ローカル入出力線ＬＩＯＴ，ＬＩＯＢ側でもプリチャージ電圧ＶＤＬを供給するものであるので、よりいっそう短い時間でのプリチャージ動作を可能にすることができる。
【００６６】
だだし、ローカル入出力線ＬＩＯＢとＬＩＯＢに設けられるプリチャージ回路は、プリチャージ信号Ｘが用いられ、マット選択信号ＢＬＥＱＢに対応したローカル入出力線ＬＩＯＴとＬＩＯＢのみがプリチャージ動作を行うようにする必要がある。つまり、非選択のローカル入出力線ＬＩＯＴとＬＩＯＢでは、プリチャージ電圧ＶＢＬＲが供給されので、ＶＤＬとＶＢＬＴとが衝突しいなように制御する必要がある。
【００６７】
図１０には、この発明に係る半導体記憶装置の一実施例の要部回路図が示されている。同図は、前記図７の実施例をより詳しく説明するためのものである。メイン入出力線ＭＩＯＴとからなるＭＩＯ線に対して、前記のような複数のメモリマットに対応した交差エリアＩＳにおいて、複数からなる選択回路を介してそれぞれのメモリマットに対応したローカル入出力線ＬＩＯＴとＬＩＯＢとが接続される。
【００６８】
この実施例では、上記各メモリマットに対応した選択回路の両側に短絡ＭＯＳＦＥＴＭ１とＭ２が設けられる。これらの短絡ＭＯＳＦＥＴＭ１とＭ２のゲートは、同様に設けられる他のメモリマットに対応した短絡ＭＯＳＦＥＴＭ１とＭ２のゲートと共通接続され、プリチャージ信号ＥＱＩＯＢが供給される。このプリチャージ信号ＥＱＩＯＢは、非選択のメモリマットのローカル入出力線ＬＩＯＴとＬＩＯＢの短絡ＭＯＳＦＥＴＭ１もオン状態にさせる。したがって、このような非選択のローカル入出力線ＬＩＯＴとＬＩＯＢにおいては、上記ローカル入出力線ＬＩＯＴとＬＩＯＢ側の短絡ＭＯＳＦＥＴＭ１は、ビット線のハーフプリチャージ電圧に対応したプリチャージ電圧ＶＢＬＲの短絡ＭＯＳＦＥＴとしての動作を行うこととなる。
【００６９】
これに対して、非選択のローカル入出力線ＬＩＯＴとＬＩＯＢにおいては、上記メイン入出力線ＭＩＯＴとＭＩＯＢ側の短絡ＭＯＳＦＥＴＭ２は、ＭＩＯ線の短絡ＭＯＳＦＥＴとし動作するものである。したがって、前記のようにメイン入出力線ＭＩＯＴとＭＩＯＢがプリチャージ期間において少なくとも同電位になるように作用するものである。
【００７０】
メインアンプＭＡの出力側は、グローバル入出力線ＧＩＯＴとＧＩＯＢに接続される。このグローバル入出力線ＧＩＯＴとＧＩＯＢは、前記のように１６ビットの単位でのメモリアクセスを行う場合には、１６対の信号線とされて１つのメモリバンクにおいて２個のメインアンプの出力端子に接続される。そして、前記図１のようにメモリチップに４のメモリバンクがある場合には、それぞれのメモリバンクにおいて２個ずつのメインアンプの出力端子が接続されるよう配置される。上記グローバル入出力線ＧＩＯＴとＧＩＯＢは、図１５においてメインアンプＭＡの出力端子と出力バッファ６２の入力端子及び入力バッファ６３の出力端子を接続する信号伝達経路を構成する。
【００７１】
図１１には、この発明に係る半導体記憶装置の動作の一例を説明するためのタイミング図が示されている。同図（Ａ）にはリードモードの例が示され、同図（Ｂ）にはライトモードの例が示されている。同図のようにクロック信号ＣＬＫ（／ＣＬＫ）の立ち上がりと立ち下がりの変化タイミングに同期してデータの入力（書き込み）や出力（読み出し）が行われるＤＤＲのシンクロナスＤＲＡＭでは、クロック信号ＣＬＫの半周期の間に前記プリチャージ動作を行う必要があり、前記のような短絡ＭＯＳＦＥＴＭ１とＭ２を設けることの意義が大きいものとなる。
【００７２】
図１２には、この発明を説明するためのタイミング図が示されている。同図には、シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭと略する）とＤＤＲのＳＤＲＡＭの動作が比較して示されている。ＤＤＲのＳＤＲＡＭでは、同じクロック周波数でも、２倍の速度でデータの入力や出力を行うことができる。このことは、前記のようなメイン入出力線ＭＩＯやローカル入出力線ＬＩＯのプリチャージ期間が短くなることを意味する。
【００７３】
したがって、クロック周波数を高くし、上記のようなＤＤＲ動作を行わせる場合において、上記メイン入出力線ＭＩＯやローカル入出力線ＬＩＯのプリチャージ期間の確保がネックとなって高速化を妨げるものである。本願発明では、基本的には上記メイン入出力線ＭＩＯとローカル入出力線ＬＩＯとを接続するＩＯスイッチ（選択回路）の両側に短絡ＭＯＳＦＥＴを設けるという単純な構成により、かかる問題を解決することができるという優れた作用効果を奏する。
【００７４】
図１３には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の回路図が示されている。この実施例のＭＯＳＦＥＴに付された回路記号は、図１５に示したものと対応し、前記図７〜図９に示されたＭＯＳＦＥＴと一部重複しているが、それぞれは別個の回路機能を持つものであると理解されたい。
【００７５】
センスアンプの単位回路を前記説明したようにＮチャンネル型ＭＯＳＦＥＴＱ５とＱ６及びＰチャンネル型ＭＯＳＦＥＴＱ７とＱ８から構成される。これらのラッチ形態のＮチャンネル型ＭＯＳＦＥＴＱ５とＱ６及びＰチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、前記同じサブアレイに対応して設けられる図示しない他の同様なセンスアンプを構成するＮチャンネル型ＭＯＳＦＥＴ及びＰチャンネル型ＭＯＳＦＥＴのソースとをそれぞれ共通接続される共通ソース線ＣＳＮとＣＳＰに接続される。
【００７６】
上記共通ソース線ＣＳＮには、タイミング信号ＳＡＮを受けるＮチャンネル型ＭＯＳＦＥＴＱ１４を介して動作電圧ＶＳＳＡが供給され、上記共通ソース線ＣＳＰには、タイミング信号ＳＡＰを受けるＮチャンネル型ＭＯＳＦＥＴＱ１５を介して動作電圧ＶＤＬが供給される。この実施例では、上記センスアンプの一方の動作電圧とされる接地電位ＶＳＳＡは、前記周辺回路等からのノイズの影響を受けないようにするために、その接地電位ＶＳＳとは分離された接地線により外部端子から供給される接地電位が与えられる。つまり、センスアンプに与えられる接地電位ＶＳＳＡは、上記周辺回路や入出力回路とは別に設けられた配線により外部端子から直接的に回路の接地電位が与えられる。
【００７７】
上記ラッチ回路の一対の入出力ノード（センスノード）ＳＡＴとＳＡＢには、それらを短絡するイコライズＭＯＳＦＥＴＱ１１と、ハーフプリチャージ電圧ＶＢＬＲを上記センスノードＳＡＴとＳＡＢに伝えるプリチャージＭＯＳＦＥＴＱ９とＱ１０とからなるプリチャージ回路が設けられる。また、上記センスノードＳＡＴとＳＡＢは、ゲートにカラム選択信号ＹＳが供給されるカラムスイッチＭＯＳＦＥＴＱ１２とＱ１３を介してローカル入出力線ＬＩＯＴとＬＩＯＢに接続される。上記カラム選択信号ＹＳは、特に制限されないが、４対のＬＩＯに対応した上記選択スイッチＭＯＳＦＥＴに共通に供給される。そして、上記センスアンプ部を挟んで左側に設けられる相補ビット線ＢＬＬＴ，ＢＬＬＢとの間には、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２が設けられ、右側に設けられる相補ビット線ＢＬＲＴとＢＬＲＢとの間には、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４が設けられる。
【００７８】
上記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２のゲートには、制御信号ＳＨＬが供給され、上記シェアードスイッチＭＯＳＦＥＴＱ３とＱ４のゲートには、制御信号ＳＨＲが供給される。上記センスアンプ部の左側の相補ビット線ＢＬＬＴとＢＬＬＢとそれと直交するように配置されたサブワード線ＳＷＬ１，ＳＷＬ２等とのそれぞれの交点に前記のようなアドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナミック型メモリセルが設けられる。同様に、上記センスアンプ部の右側の相補ビット線ＢＬＲＴとＢＬＲＢとそれと直交するように配置されたサブワード線ＳＷＬ３，ＳＷＬ４等とのそれぞれの交点に前記のようなアドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナミック型メモリセルが設けられる。
【００７９】
図１４には、この発明に係るダイナミック型ＲＡＭに用いられるセンスアンプ部の一実施例の概略素子レイアウト図が示されている。この実施例では、センスアンプを駆動するパワースイッチＭＯＳＦＥＴＱ１４とＱ１５が、センスアンプ列に沿って分散して配置される。つまり、前記のような交差エリアに大きなサイズとして纏めて配置されるのではなく、センスアンプ列の中に分散して小さな素子サイズのパワースイッチＭＯＳＦＥＴＱ１４とＱ１５が設けられる。
【００８０】
特に制限されないが、この実施例では、１６個の単位回路に対応して上記２つのＭＯＳＦＥＴＱ１４とＱ１５が配置される。つまり、左端に設けられた単位回路を例にして説明すると、上側から順にシェアードスイッチＭＯＳＦＥＴＱ１，Ｑ２、プリチャージ回路を構成するＭＯＳＦＥＴＱ９−１１、カラム選択回路を構成するスイッチＭＯＳＦＥＴＱ１２，Ｑ１３、ＣＭＯＳラッチ回路を構成するＰチャンネル型増幅ＭＯＳＦＥＴＱ７，Ｑ８、上記パワースイッチＭＯＳＦＥＴＱ１４とＱ１５の形成領域を挟んでＣＭＯＳラッチ回路を構成するＮチャンネル型増幅ＭＯＳＦＥＴＱ５，Ｑ６、及びシェアードスイッチＭＯＳＦＥＴＱ３，Ｑ４のように配置される。
【００８１】
上記パワースイッチＭＯＳＦＥＴＱ１４とＱ１５は、センスアンプ列に沿ってゲートが延長されるよう、例えば上記シェアードスイッチＭＯＳＦＥＴＱ１，Ｑ２等に比べてチャンネル幅が十分に大きく、言い換えるならば、素子サイズが大きく形成されて大きな電流を流すことができるようにされる。この場合、Ｎチャンネル型ＭＯＳＦＥＴの共通ソース線ＣＳＮを駆動するＭＯＳＦＥＴＱ１４は、そのゲートに供給される電圧がＶＤＬのように比較的低い電位であるために、ゲートに電源電圧ＶＤＤ又は昇圧電圧ＶＰＰが供給されるＭＯＳＦＥＴＱ１５に比べて大きなサイズにされる。
【００８２】
このようにセンスアンプを駆動するパワースイッチＭＯＳＦＥＴを分散配置した場合には、センスノードとパワースイッチＭＯＳＦＥＴとの間の距離が短くでき、サブアレイに設けられる複数のセンスアンプの動作タイミングを相互に均一にすることができるとともに、前記クロスエリアを他の一対からなる短絡ＭＯＳＦＥＴＭ１とＭ２、これに加えてもＭＯＳＦＥＴＱ４〜Ｑ７等からなるサブ増幅回路、あるいは必要に応じてＭＯＳＦＥＴＭ３〜Ｍ６のようなプリチャージＭＯＳＦＥＴを設けるために有効利用することができる。
【００８３】
上記の実施例から得られる作用効果は、下記の通りである。
（１） メモリセルアレイの複数の相補ビット線対の信号をそれぞれ複数からなる第１増幅回路で増幅し、上記複数の第１増幅回路を第１選択回路で選択して第１共通相補線対に接続し、かかる各回路を備えたメモリブロックの複数個に対応して上記第１共通相補線対を第２選択回路より第２共通相補線対に接続し、上記第２共通相補線対に所定電圧を与える第１プリチャージ回路と、上記第２共通相補線対に伝えられた上記メモリセルからの読み出し信号増幅する増幅回路とを含む半導体記憶装置において、上記複数からなる第１選択回路の両側に上記第１共通相補線対及び第２共通相補対をそれぞれ短絡する一対の短絡ＭＯＳＦＥＴを設け、上記第１プリチャージ回路によるプリチャージ期間に上記第２選択回路を選択状態にするとともに上記短絡ＭＯＳＦＥＴをオン状態にして上記各信号線対の電位を等しくすることにより、信号伝達に必要な電圧を確保しつつ信号伝達を高速に行うようにすることができるという効果が得られる。
【００８４】
（２） 上記のような構成に加えて、上記相補ビット線対に上記第１増幅回路の動作電圧の中間電圧を供給する第２プリチャージ回路を設け、上記ワード線の選択によってメモリセルから一方のビット線に現れた読み出し信号を、他方のビット線の上記プリチャージされた中間電圧を参照電圧として第１増幅回路が増幅動作を行うものとし、上記第１共通相補線対には上記第１選択回路において非選択にされた第１共通相補線対を上記中間電圧にプリチャージする第３プリチャージ回路を設けることにより、動作の安定化も図ることができるという効果が得られる。
【００８５】
（３） 上記のような構成に加えて、上記第１増幅回路として、そのゲートとドレインとが交差接続されてなる一対のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳラッチ回路と、センスアンプの動作期間に上記Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのソースにそれぞれ動作電圧を与えるスイッチＭＯＳＦＥＴとすることにより、高感度のセンス動作を行わせることもできるという効果が得られる。
【００８６】
（４） ダイナミック型ＲＡＭにおいて、カラム選択信号により制御されるカラム選択回路により上記センスアンプの入出力ノードをローカル入出力線対に接続するメモリブロックの複数個に対して、選択回路とを設けてメイン入出力線対と接続し、上記メイン入出力線対に所定電圧を与える第１プリチャージ回路を設けるとともに、上記複数からなる選択回路の両側に上記ローカル入出力線対及びメイン入出力線対をそれぞれ短絡する一対の短絡ＭＯＳＦＥＴを設け、上記第１プリチャージ回路によるプリチャージ期間に上記一対の短絡ＭＯＳＦＥＴをオン状態にして上記メイン入出力線対及びローカル入出力線対電位を等しくすることにより、読み出し動作や書き込み動作での信号伝達に必要な電圧を確保しつつ信号伝達を高速に行うようにすることができるという効果が得られる。
【００８７】
（５） 上記のような構成に加えて、上記相補ビット線対に上記センスアンプの動作電圧の中間電圧を供給する第２プリチャージ回路を設けて上記ワード線の選択によってメモリセルから一方のビット線に現れた読み出し信号を、他方のビット線の上記プリチャージされた中間電圧を参照電圧として用い、上記ローカル入出力線対には第３プリチャージ回路を設け、上記選択回路において非選択にされれたローカル入出力線対を上記中間電圧にプリチャージすることにより動作の安定化も図ることができるという効果が得られる。
【００８８】
（６） 上記のような構成に加えて、上記センスアンプの入出力ノードを中心にして左右に相補ビット線対を配置してシェアードスイッチＭＯＳＦＥＴで選択し、上記ワード線をメインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線の階層構成としてメインワード線の信号とサブワード選択線の信号でサブワードドライバによりサブワード線を選択し、メモリセルアレイの端部を除いてサブワードドライバを中心にして左右に設けられるサブワード線の選択信号を形成し、メモリセルアレイの端部を除いてセンスアンプを中心にして左右に設けられる相補ビット線からの増幅信号をセンスすることにより、サブワード線及び相補ビット線の高密度配置も可能になるという効果が得られる。
【００８９】
（７） 上記のような構成に加えて、上記サブワードドライバと上記センスアンプにより囲まれる領域に上記メモリセルがマトリックス状態に配置されてサブアレイを構成し、幾何学的に互いに隣接するサブアレイに対応した上記サブワードドライバと上記センスアンプとに挟まれる交差領域に、上記選択回路と、上記一対の短絡ＭＯＳＦＥＴとを設けることにより、高密度配置も可能になるという効果が得れらる。
【００９０】
（８） 上記のような構成に加えて、上記ラッチ回路にはパワースイッチＭＯＳＦＥＴを介して上記動作電圧を与え、かかるパワースイッチＭＯＳＦＥＴを上記センスアンプが形成される半導体領域において、そこに形成される複数個のラッチ回路をそれぞれが分担するように複数組を設けることにより、上記交差領域の有効利用化を図ることもできるという効果が得られる。
【００９１】
（９） 上記のような構成に加えて、上記一対の短絡ＭＯＳＦＥＴを共通の制御信号が供給されるＰチャンネル型ＭＯＳＦＥＴとすることにより、制御信号線を減らすとともに通常の信号レベルによりプリチャージ電圧ＶＤＬに対応した短絡動作を行わせることもできるという効果が得られる。
【００９２】
（１０） 上記のような構成に加えて、上記制御信号を第１プリチャージ回路のプリチャージ制御信号と同一とすることにより、制御回路の簡略化を図ることができるという効果が得られる。
【００９３】
（１１） 上記のような構成に加えて、上記ローカル入出力線対には、ゲートとドレインとが交差接続されてなるＭＯＳＦＥＴを含み、そこに伝えられる信号を増幅するサブ増幅回路を上記交差領域において更に設けることにより、短絡ＭＯＳＦＥＴの短絡動作をいっそう効果的に活用して読み出し及び書き込みの高速動作化を図ることができるという効果が得られる。
【００９４】
（１２） 上記のような構成に加えて、上記選択回路のそれぞれに対応し、上記第１プリチャージ回路と同じ第４プリチャージ回路を更に設けることにより、プリチャージ動作の高速化を図ることができるという効果が得られる。
【００９５】
（１３） 上記のような構成に加えて、上記第４プリチャージ回路を上記メイン入出力線対側と上記ローカル入出力線対側の双方に設けつつ、ローカル入出力線対側に設けられた第４プリチャージ回路をそれに対応したローカル入出力線対が非選択のときには動作が停止させることにより、プリチャージ動作のいっそうの高速化と非選択ビット線の安定化を図ることができるという効果が得られる。
【００９６】
（１４） 上記のような構成に加えて、上記第１プリチャージ回路と第４プリチャージ回路をＰチャンネル型ＭＯＳＦＥＴにより構成することにより、制御信号の共通化を図りつつ、その信号レベルを通常の論理レベルを用いることができるという効果が得られる。
【００９７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１、図２等に示したダイナミック型ＲＡＭにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、ダイナミック型ＲＡＭの入出力インターフェイスは、シンクロナス仕様の他にランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。
【００９８】
ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。半導体記憶装置は、前記のようなＤＲＡＭの他にスタティック型ＲＡＭやＥＰＲＯＭ、あるいはＥＥＰＲＯＭのような読み出し専用メモリにおいてもＩＯ線を前記のような階層構造にするものには同様に適用できるものである。この発明は、ＩＯ線を前記のような階層構造にする半導体記憶装置及びそのようなメモリ回路を含む半導体装置に広く利用できる。
【００９９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。メモリセルアレイの複数の相補ビット線対の信号をそれぞれ複数からなる第１増幅回路で増幅し、上記複数の第１増幅回路を第１選択回路で選択して第１共通相補線対に接続し、かかる各回路を備えたメモリブロックの複数個に対応して上記第１共通相補線対を第２選択回路より第２共通相補線対に接続し、上記第２共通相補線対に所定電圧を与える第１プリチャージ回路と、上記第２共通相補線対に伝えられた上記メモリセルからの読み出し信号増幅する増幅回路とを含む半導体記憶装置において、上記複数からなる第１選択回路の両側に上記第１共通相補線対及び第２共通相補対をそれぞれ短絡する一対の短絡ＭＯＳＦＥＴを設け、上記第１プリチャージ回路によるプリチャージ期間に上記第２選択回路を選択状態にするとともに上記短絡ＭＯＳＦＥＴをオン状態にして上記各信号線対の電位を等しくすることにより、信号伝達に必要な電圧を確保しつつ信号伝達を高速に行うようにすることができる。
【図面の簡単な説明】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略チップレイアウト図である。
【図２】この発明に係るダイナミック型ＲＡＭにおける１つのメモリバンクを構成するメモリアレイの一実施例を示す概略レイアウト図である。
【図３】この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図４】この発明に係るダイナミック型ＲＡＭにおける１つのメモリバンクを構成するメモリアレイの一実施例を示す概略レイアウト図である。
【図５】図４に示したメモリアレイの一部拡大図である。
【図６】この発明に係るダイナミック型ＲＡＭにおける１つのメモリバンクを構成するメモリアレイの一実施例を示す概略レイアウト図である。
【図７】この発明に係る半導体記憶装置の一実施例を示す要部回路図である。
【図８】この発明に係る半導体記憶装置の他の一実施例を示す要部回路図である。
【図９】この発明に係る半導体記憶装置の他の一実施例を示す要部回路図である。
【図１０】この発明に係る半導体記憶装置の一実施例を示す要部回路図である。
【図１１】この発明に係る半導体記憶装置の動作の一例を説明するためのタイミング図である。
【図１２】この発明に係る半導体記憶装置を説明するためのタイミング図である。
【図１３】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す回路図である。
【図１４】この発明に係るダイナミック型ＲＡＭに用いられるセンスアンプ部の一実施例を示す概略素子レイアウト図である。
【図１５】この発明に係るダイナミック型ＲＡＭの一実施例を示す回路図である。
【図１６】この発明に係る半導体記憶装置の動作の一例を示す動作波形図である。
【符号の説明】
ＩＳ…交差エリア、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＹＤＥＣ…Ｙデコーダ、ＭＡ…メインアンプ、
Ｑ１〜Ｑ１４…ＭＯＳＦＥＴ、Ｍ１，Ｍ２…短絡ＭＯＳＦＥＴ、Ｍ３〜Ｍ６…プリチャージＭＯＳＦＥＴ、
１１，１２…デコーダ，メインワードドライバ、１５…サブアレイ、１６…センスアンプ、１７…サブワードドライバ、１８…クロスエリア、５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、

Claims (23)

1. 複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のメモリセルからなるメモリセルアレイと、
   上記複数の相補ビット線対の信号をそれぞれ増幅する複数からなる第１増幅回路と、
   上記複数の第１増幅回路を選択する第１選択回路と、
   上記第１選択回路に対して設けられる第１共通相補線対とをそれぞれ備えてなるメモリブロックの複数個と、
   上記複数個のメモリブロックに対応した上記第１共通相補線対を選択する複数の第２選択回路と、
   上記複数の第２選択回路に対して設けられる第２共通相補線対と、
   上記第２共通相補線対に所定電圧を与える第１プリチャージ回路と、
   上記第２共通相補線対に伝えられた上記メモリセルからの読み出し信号増幅する増幅回路とを備えてなり、
   上記複数からなる第２選択回路の両側に上記第１共通相補線対及び第２共通相補対をそれぞれ短絡する一対のＭＯＳＦＥＴを設け、
   上記第１プリチャージ回路によるプリチャージ期間に上記第２選択回路を選択状態にするとともに上記一対の短絡ＭＯＳＦＥＴをオン状態にし、対応する第２選択回路の両側の電圧を上記第１プリチャージ回路から供給される上記所定電位に対応した電圧にほぼ等しくしてなることを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   上記相補ビット線対は、上記第１増幅回路の動作電圧の中間電圧を供給する第２プリチャージ回路が設けられ、
   上記第１増幅回路は、上記ワード線の選択によってメモリセルから一方のビット線に現れた読み出し信号を、他方のビット線の上記プリチャージされた中間電圧を参照電圧として増幅動作を行うものであり、
   上記第１共通相補線対には第３プリチャージ回路が設けられ、上記第１選択回路において非選択にされた第１共通相補線対を上記中間電圧にプリチャージすることを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   上記第１増幅回路は、そのゲートとドレインとが交差接続されてなる一対のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳラッチ回路と、
   センスアンプの動作期間に上記Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのソースにそれぞれ動作電圧を与えるスイッチＭＯＳＦＥＴからなることを特徴とする半導体記憶装置。
4. 複数からなるダイナミック型メモリセルのアドレス選択端子がそれぞれに接続されてなる複数のワード線と、
   複数からなるダイナミック型メモリセルがそれぞれに接続されてなる複数対の相補ビット線対と、
   動作タイミング信号に対応して動作電圧が与えられ、上記相補ビット線対の信号をそれぞれ増幅する複数からなるラッチ回路からなるセンスアンプと、
   カラム選択信号によりスイッチ制御されるカラム選択回路と、
   上記カラム選択回路により上記センスアンプの入出力ノードに接続されるローカル入出力線対とそれぞれ備えてなるメモリブロックの複数個と、
   選択信号によりスイッチ制御され、上記複数のメモリブロックに対して設けられる選択回路と、
   上記選択回路を介して上記複数のメモリブロックに対応した複数のローカル入出力線に接続されるメイン入出力線対と、
   上記メイン入出力線対に所定電圧を与える第１プリチャージ回路と、
   上記メイン入出力線対に伝えられた上記メモリセルからの読み出し信号増幅するメインアンプとを備えてなり、
   上記複数からなる選択回路の両側に上記ローカル入出力線対及びメイン入出力線対をそれぞれ短絡する一対の短絡ＭＯＳＦＥＴを設け、上記第１プリチャージ回路によるプリチャージ期間に上記一対の短絡ＭＯＳＦＥＴをオン状態にしてなることを特徴とする半導体記憶装置。
5. 請求項４に記載の半導体記憶装置において、
   上記相補ビット線対は、上記センスアンプの動作電圧の中間電圧を供給する第２プリチャージ回路が設けられ、
   上記センスアンプは、上記ワード線の選択によってメモリセルから一方のビット線に現れた読み出し信号を、他方のビット線の上記プリチャージされた中間電圧を参照電圧として増幅動作を行うものであり、
   上記ローカル入出力線対には第３プリチャージ回路が設けられ、上記選択回路において非選択にされたローカル入出力線対を上記中間電圧にプリチャージすることを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   上記センスアンプの入出力ノードには、それを中心にして左右に配置される相補ビット線対と、かかる左右に配置された相補ビット線対を上記入出力ノードに選択的に接続させるシェアードスイッチＭＯＳＦＥＴを更に備え、
   上記ワード線は、メインワード線と、かかるメインワード線に対して共通に割り当てられてなる複数のサブワード線とからなり、
   上記サブワード線に上記ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴのゲートが接続され、
   上記サブワード線は、上記メインワード線の信号とサブワード選択線の信号とを受けるサブワードドライバにより上記複数のうちの１つが選択されるものであり、
   上記サブワードドライバは、メモリセルアレイの端部を除いてそれを中心にして左右に設けられるサブワード線の選択信号を形成するものであり、
   上記センスアンプは、メモリセルアレイの端部を除いてそれを中心にして左右に設けられる相補ビット線からの増幅信号をセンスするものであることを特徴とする半導体記憶装置。
7. 請求項６に記載の半導体記憶装置において、
   上記サブワードドライバと上記センスアンプとが形成される半導体領域において、
   これらにより囲まれる領域に上記メモリセルがマトリックス状態に配置されてサブアレイが構成され、
   上記半導体領域上において幾何学的に互いに隣接するサブアレイに対応した上記サブワードドライバと上記センスアンプとに挟まれる交差領域に、上記選択回路と、上記一対の短絡ＭＯＳＦＥＴとが設けられることを特徴とする半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   上記ラッチ回路にはパワースイッチＭＯＳＦＥＴを介して上記動作電圧が与えられるものであり、
   かかるパワースイッチＭＯＳＦＥＴは、上記センスアンプが形成される半導体領域において、
   そこに形成される複数個のラッチ回路をそれぞれが分担するように複数組が設けられるものであることを特徴とする半導体記憶装置。
9. 請求項４ないし８のいずれか１項に記載の半導体記憶装置において、
   上記一対の短絡ＭＯＳＦＥＴは、共通の制御信号が供給されるＰチャンネル型ＭＯＳＦＥＴであることを特徴とする半導体記憶装置。
10. 請求項９に記載の半導体記憶装置において、
    上記制御信号は、上記第１プリチャージ回路のプリチャージ制御信号と同一であることを特徴とする半導体記憶装置。
11. 請求項８ないし１０のいずれか１項に記載の半導体記憶装置において、
    上記ローカル入出力線対には、ゲートとドレインとが交差接続されてなるＭＯＳＦＥＴを含み、
    そこに伝えられる信号を増幅するサブ増幅回路が上記交差領域において更に設けられてなることを特徴とする半導体記憶装置。
12. 請求項７に記載の半導体記憶装置において、
    上記選択回路のそれぞれに対応し、上記第１プリチャージ回路と同じ第４プリチャージ回路が更に設けられることを特徴とする半導体記憶装置。
13. 請求項１２に記載の半導体記憶装置において、
    上記第４プリチャージ回路は、上記メイン入出力線対側と上記ローカル入出力線対側の双方に設けられ、
    ローカル入出力線対側に設けられた第４プリチャージ回路は、それに対応したローカル入出力線対が非選択のときには動作が停止されることを特徴とする半導体記憶装置。
14. 請求項１２又は１３に記載の半導体記憶装置において、
    上記第１プリチャージ回路と第４プリチャージ回路は、Ｐチャンネル型ＭＯＳＦＥＴにより構成されるものであることを特徴とする半導体記憶装置。
15. 複数のワード線と、
    複数のビット線と、
    上記複数のワード線と上記複数のビット線に対応して設けられる複数メモリセルと、
    上記複数のビット線に結合され、上記複数のビット線の電圧を増幅する第１の増幅回路と、
    上記複数ワード線に信号を与える回路と、
    上記複数ビット線に対応して設けられ、データを伝送する第１伝送線対と、
    データを伝送する第２伝送線対と、
    上記第２伝送線対に結合され、上記第２伝送線対の電圧を増幅する第２の増幅回路と、
    上記第１伝送線対と上記第２伝送線対との問に結合されたスイッチ回路と、
    上記第１伝送線対を構成する２つの伝送線の問に結合されたソース−ドレイン経路を有するＰチャンネル型の第１ＭＯＳＦＥＴと、
    上記第２伝送線対を構成する２つの伝送線の間に結合されたソース−ドレイン経路を有するＰチャンネル型の第２ＭＯＳＦＥＴとを備えてなり、
    上記スイッチ回路の両側に上記第１ＭＯＳＦＥＴ及び上記第２ＭＯＳＦＥＴが配置され、
    上記複数のワード線、上記複数のビット線及び上記複数メモリセルは、第１の４辺形領域内に形成され、
    上記第１の増幅回路は、上記複数のビット線の延長方向であって上記第１の４辺形領域に隣接する第２の４辺形領域内に形成され、
    上記複数のワード線に信号を与える回路は、上記複数のワード線の延長方向であって上記第１の４辺形領域に隣接する第３の４辺形領域内に形成され、
    上記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴは、上記第２及び第３の４辺形領域に隣接する第４の４辺形領域内に形成されることを特徴とする半導体装置。
16. 請求項１５に記載の半導体記憶装置において、
    上記スイッチ回路は、上記第１伝送線対のうちの一方と上記第２伝送線対のうちの一方との間に結合されたソース・ドレインを有する第３ＭＯＳＦＥＴと、
    上記第１伝送線対のうちの他方と上記第２伝送線対のうちの他方との問に結合されたソース・ドレインを有する第４ＭＯＳＦＥＴとを含むことを特徴とする半導体装置。
17. 請求項１５に記載の半導体記憶装置において、
    上記スイッチ回路は、上記第４の４辺形領域内に形成されることを特徴とする半導体装置。
18. 請求項１５に記載の半導体記憶装置において、
    上記複数ビット線は複数のビット線対を構成し、上記第１の増幅回路は、上記複数ビット線対に対応して設けられた複数の単位増幅回路を含むことを特徴とする半導体装置。
19. 複数のワード線と、
    複数のビット線と、
    上記複数のワード線と上記複数のビット線に対応して設けられる複数メモリセルと、
    上記複数のビット線に結合され、上記複数のビット線の電圧を増幅する第１の増幅回路と、
    上記複数ビット線に対して共通に設けられ、データを伝送する第１伝送線対と、
    データを伝送する第２伝送線対と、
    上記第２伝送線対に結合され、上記第２伝送線対の電圧を増幅する第２の増幅回路と、
    上記第１伝送線対と上記第２伝送線対との間に結合された第１スイッチ回路と、
    上記第１伝送線対を構成する２つの伝送線の間に結合された第２スイッチ回路と、
    上記第２伝送線対を構成する２つの伝送線の間に結合された第３スイッチ回路と、
    上記第１スイッチ回路の両側に上記第２スイッチ回路及び上記第３スイッチ回路が配置され、
    上記第１伝送線対に結合され、上記第１伝送線対に第１電圧を供給する第１電圧供給回路と、
    上記第２伝送線対に結合され、上記第２伝送線対に第２電圧を供給する第２電圧供給回路とを含み、
    上記第２スイッチ回路は、上記第１電圧供給回路が上記第１電圧を上記第１伝送線対に供給する際において導通状態とされ、上記２電圧供給回路が上記第２電圧を上記第２伝送線対に供給する際において上記第１スイッチ回路と共に導通状態とされることを特徴とする半導体装置。
20. 請求項１９に記載の半導体記憶装置において、
    上記第２スイッチ回路は、第１伝送線対を構成する２つの伝送線の間に結合されたソース−ドレイン経路を有する第１ＭＯＳＦＥＴを含み、
    上記第１スイッチ回路は、上記第１伝送線対のうちの一方と上記第２伝送線対のうちの一方との間に結合されたソース−ドレインを有する第２ＭＯＳＦＥＴと、
    上記第１伝送線対のうちの他方と上記第２伝送線対のうちの他方との問に結合されたソース−ドレインを有する第３ＭＯＳＦＥＴとを含むことを特徴とする半導体装置。
21. 請求項１９に記載の半導体記憶装置において、
    上記第１電圧は、上記第１増幅回路のプリチャージ電圧とされ、
    上記第２電圧は、上記第２増幅回路のプリチャージ電圧とされ、
    上記第１電圧と上記第２電圧とは異なる電圧であることを特徴とする半導体装置。
22. 複数のワード線と、
    複数のビット線と、
    上記複数のワード線と上記複数のビット線に対応して設けられる複数メモリセルと、
    上記複数のビット線に結合され、上記複数のビット線の電圧を増幅する第１の増幅回路と、
    上記複数ビット線に対して設けられ、データを伝送する第１伝送線対と、
    データを伝送する第２伝送線対と、
    上記第２伝送線対に結合され、上記第２伝送線対の電圧を増幅する第２の増幅回路と、
    上記第１伝送線対と上記第２伝送線対との間に結合された第１スイッチ回路と、
    上記第１伝送線対を構成する２つの伝送線の間に結合された第２スイッチ回路と、
    上記第２伝送線対を構成する２つの伝送線の間に結合された第３スイッチ回路を含み、
    上記第１スイッチ回路の両側に上記第２スイッチ回路及び上記第３スイッチ回路が配置され、
    上記第２スイッチ回路と上記第３スイッチ回路は、共通信号により制御され、
    上記第１スイッチ回路が導通している場合、上記第１伝送線対は上記第２伝送線対と同一電圧に制御され、且つ上記第１スイッチ回路が導通していない場合、上記第１伝送線対は上記第２伝送線対と異なる電圧に制御されることを特徴とする半導体装置。
23. 請求項２２に記載の半導体記憶装置において、
    上記第２スイッチ回路は、上記第１伝送線対を構成する２つの伝送線の問に結合されたソース−ドレインを有するＰチャンネル型の第１ＭＯＳＦＥＴを含み、
    上記第３スイッチ回路は、上記第２伝送線対を構成する２つの伝送線の問に結合されたソース−ドレインを有するＰチャンネル型の第２ＭＯＳＦＥＴを含み、
    上記第１ＭＯＳＦＥＴのゲートと上記第２ＭＯＳＦＥＴのゲートは、上記共通信号を受け、
    上記第１スイッチ回路は、上記第１伝送線対のうちの一方と上記第２伝送線対のうちの一方との間に結合されたソース・ドレインを有する第３ＭＯＳＦＥＴと、
    上記第１伝送線対のうちの他方と上記第２伝送線対のうちの他方との問に結合されたソース・ドレインを有する第４ＭＯＳＦＥＴとを含むことを特徴とする半導体装置。

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