JPH0528761A - ダイナミツクｒａｍの読み出し回路 - Google Patents
ダイナミツクｒａｍの読み出し回路Info
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- JPH0528761A JPH0528761A JP3312078A JP31207891A JPH0528761A JP H0528761 A JPH0528761 A JP H0528761A JP 3312078 A JP3312078 A JP 3312078A JP 31207891 A JP31207891 A JP 31207891A JP H0528761 A JPH0528761 A JP H0528761A
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Abstract
(57)【要約】 （修正有）
【目的】 大規模容量化、低消費電力化、動作安定化を
図ったDRAM読みだし回路の提供。 【構成】 共通のデータ線選択信号ＹＳ１で制御される
第１のスイッチＱ３と、第１のスイッチＱ３と共通に、
直列に接続された第２のスイッチ対Q1,Q2を有し、第１
のスイッチＱ３に、第１のスイッチに必要な動作電圧の
第２の電源電圧か第２の接地電圧を供給する共通ソース
線Ｇｓを接続し、第２のスイッチ対Q1,Q2に、共通のデ
ータ線対ＣＤ１,／ＣＤ１を接続し、第２のスイッチ対
は、複数のメモリアレイのビット線対Ｄ,／Ｄの電位で
オン抵抗が制御され、ビット線対と共通のデータ線対と
は、電気的に分離されるよう接続し、非選択期間は、非
選択メモリアレイに対応する共通ソース線と共通データ
線を第２か第３のプリチャージ電位にするプリチャージ
回路３と、選択メモリアレイに対応する共通ソース線に
第２の接地電圧か第２の電源電圧を結合させるスイッチ
を具備した。
図ったDRAM読みだし回路の提供。 【構成】 共通のデータ線選択信号ＹＳ１で制御される
第１のスイッチＱ３と、第１のスイッチＱ３と共通に、
直列に接続された第２のスイッチ対Q1,Q2を有し、第１
のスイッチＱ３に、第１のスイッチに必要な動作電圧の
第２の電源電圧か第２の接地電圧を供給する共通ソース
線Ｇｓを接続し、第２のスイッチ対Q1,Q2に、共通のデ
ータ線対ＣＤ１,／ＣＤ１を接続し、第２のスイッチ対
は、複数のメモリアレイのビット線対Ｄ,／Ｄの電位で
オン抵抗が制御され、ビット線対と共通のデータ線対と
は、電気的に分離されるよう接続し、非選択期間は、非
選択メモリアレイに対応する共通ソース線と共通データ
線を第２か第３のプリチャージ電位にするプリチャージ
回路３と、選択メモリアレイに対応する共通ソース線に
第２の接地電圧か第２の電源電圧を結合させるスイッチ
を具備した。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックRAMの読
み出し回路に関するもので、特にビット線対の電位を、
MOSFETのゲート電極で受けて、その電位に応じたMOSFET
のオン抵抗によって共通データ線にデータを転送する方
式のダイナミックRAMに有効な技術に関する。
み出し回路に関するもので、特にビット線対の電位を、
MOSFETのゲート電極で受けて、その電位に応じたMOSFET
のオン抵抗によって共通データ線にデータを転送する方
式のダイナミックRAMに有効な技術に関する。
【０００２】
【従来の技術】図１２は従来例における４つのメモリア
レイを配置した場合のDRAMの読み出し回路の構成図、図
１３は図１２中の２つのメモリアレイを取り出した場合
の詳細図、図１４は貫通電流の動作説明図である。以
下、従来の技術について、図１２〜図１４を用いて説明
する。
レイを配置した場合のDRAMの読み出し回路の構成図、図
１３は図１２中の２つのメモリアレイを取り出した場合
の詳細図、図１４は貫通電流の動作説明図である。以
下、従来の技術について、図１２〜図１４を用いて説明
する。
【０００３】ダイナミックRAMにおける１ビットのメモ
リセルは、例えば情報記憶用キャパシタ（Cs）とアドレ
ス選択用MOSFET（Qm）とからなり、論理”１”,”０”
の情報はそのCsに電荷が有るか否かの形で記憶される。
情報の読み出しは、Qmをオン状態にさせることでCsをビ
ット線（D,/D）に結合させ、かかるビット線の電位がCs
に蓄積された電荷量に応じてどのように変化するかを、
センスすることによって行われる。
リセルは、例えば情報記憶用キャパシタ（Cs）とアドレ
ス選択用MOSFET（Qm）とからなり、論理”１”,”０”
の情報はそのCsに電荷が有るか否かの形で記憶される。
情報の読み出しは、Qmをオン状態にさせることでCsをビ
ット線（D,/D）に結合させ、かかるビット線の電位がCs
に蓄積された電荷量に応じてどのように変化するかを、
センスすることによって行われる。
【０００４】近年のように高集積かつ大容量が必要とさ
れている、例えば、６４Mビットの記憶容量をもつ様なR
AMにおいては、各メモリセルが小さいサイズにされ、ま
た各ビット線に非常に多くのメモリセルが結合されるよ
うになる。これに応じて前記Csとビット線の浮遊容量Cb
の比Cs/Cbが非常に小さくなるので、ビット線の電位変
化は微小な値になってしまう。この問題を解決するため
に、図１２,図１３に示す様にビット線を分割して、言
い替えるならば、メモリアレイをビット線方向に多分割
して（M-ARY1,M-ARY2,M-ARY3,M-ARY4）、それぞれのメ
モリアレイにおけるビット線に結合されるメモリセルの
数を減らすことにより、Cs/Cbを所望の値に保持するよ
うにしている。またこのとき、多分割することでデコー
ダなどの周辺回路が多くなりチップ面積の増加が生じな
いように、ビット線の選択信号線１３（YSn）の共通
化、すなわち１つのコラムアドレスデコーダ回路１２
（YDCR）により、分割されたそれぞれのメモリアレイに
おけるビット線の選択信号１３（YSn）を、共通に形成
するものとした。
れている、例えば、６４Mビットの記憶容量をもつ様なR
AMにおいては、各メモリセルが小さいサイズにされ、ま
た各ビット線に非常に多くのメモリセルが結合されるよ
うになる。これに応じて前記Csとビット線の浮遊容量Cb
の比Cs/Cbが非常に小さくなるので、ビット線の電位変
化は微小な値になってしまう。この問題を解決するため
に、図１２,図１３に示す様にビット線を分割して、言
い替えるならば、メモリアレイをビット線方向に多分割
して（M-ARY1,M-ARY2,M-ARY3,M-ARY4）、それぞれのメ
モリアレイにおけるビット線に結合されるメモリセルの
数を減らすことにより、Cs/Cbを所望の値に保持するよ
うにしている。またこのとき、多分割することでデコー
ダなどの周辺回路が多くなりチップ面積の増加が生じな
いように、ビット線の選択信号線１３（YSn）の共通
化、すなわち１つのコラムアドレスデコーダ回路１２
（YDCR）により、分割されたそれぞれのメモリアレイに
おけるビット線の選択信号１３（YSn）を、共通に形成
するものとした。
【０００５】さらに、低消費電力化のために、多分割し
たメモリアレイのうち選択すべきメモリセルが存在する
メモリアレイに対応したセンスアンプ回路１（SAn）の
みその増幅動作を行う様に、選択回路１０の生成信号
（C1,C2）と活性化信号（SE）のNAND関係を決定する回
路でセンスアンプドライバ回路７（SAD）を制御してい
る。 ところで、最近、非アドレスマルチプレックスDR
AM（参考文献１：K.YANAGISAWA et al.,1989 ESSCIRC(イ
ー・エス・エス・シー・アイ・アール・シー),PP.184-187 ）や、低電圧６４M
ビットDRAM（参考文献２：Y.NAKAGOME et al.,1990 SYM
POSIUM ON VLSICIRCUITS(シンホ゜シ゛ュウム オン ウ゛イエルエスアイ サーキッ
ト),PP.17-18）に、従来のDRAMのセンスアンプとして良
く使われているクロスカップル型のフリップフロップセ
ンスアンプ回路（図１３のQ8,Q9,Q10,Q11）以外に、ビ
ット線と共通データ線を電気的に分離するために、MOSF
ET（Q1,Q2）のゲート電極でビット線の電位を受け、MOS
FET（Q3）に接続されている接地線（Vss）と共通データ
線（CD1,/CD1）とを、前記MOSFET（Q1,Q2）と、前記MOS
FET（Q3）のオン抵抗を介して接続し、読み出しするタ
イプのセンスアンプ回路が追加されている。
たメモリアレイのうち選択すべきメモリセルが存在する
メモリアレイに対応したセンスアンプ回路１（SAn）の
みその増幅動作を行う様に、選択回路１０の生成信号
（C1,C2）と活性化信号（SE）のNAND関係を決定する回
路でセンスアンプドライバ回路７（SAD）を制御してい
る。 ところで、最近、非アドレスマルチプレックスDR
AM（参考文献１：K.YANAGISAWA et al.,1989 ESSCIRC(イ
ー・エス・エス・シー・アイ・アール・シー),PP.184-187 ）や、低電圧６４M
ビットDRAM（参考文献２：Y.NAKAGOME et al.,1990 SYM
POSIUM ON VLSICIRCUITS(シンホ゜シ゛ュウム オン ウ゛イエルエスアイ サーキッ
ト),PP.17-18）に、従来のDRAMのセンスアンプとして良
く使われているクロスカップル型のフリップフロップセ
ンスアンプ回路（図１３のQ8,Q9,Q10,Q11）以外に、ビ
ット線と共通データ線を電気的に分離するために、MOSF
ET（Q1,Q2）のゲート電極でビット線の電位を受け、MOS
FET（Q3）に接続されている接地線（Vss）と共通データ
線（CD1,/CD1）とを、前記MOSFET（Q1,Q2）と、前記MOS
FET（Q3）のオン抵抗を介して接続し、読み出しするタ
イプのセンスアンプ回路が追加されている。
【０００６】この技術の導入の背景は、DRAMの高集積化
によって、共通データ線の浮遊容量が増加する一方、低
電圧化によって、センスアンプトランジスタ（Q8,Q9,Q1
0,Q11）の電流駆動力は、小さくなっていることがあげ
られる。このため、ビット線の増幅が十分なされる前
に、ビット線と共通データ線とをスイッチを介して接続
すると、ビット線のデータがつぶされてしまう問題が生
じる。そこで、ビット線と共通データ線とを、電気的に
分離して読みだしを行う必要があったのである。
によって、共通データ線の浮遊容量が増加する一方、低
電圧化によって、センスアンプトランジスタ（Q8,Q9,Q1
0,Q11）の電流駆動力は、小さくなっていることがあげ
られる。このため、ビット線の増幅が十分なされる前
に、ビット線と共通データ線とをスイッチを介して接続
すると、ビット線のデータがつぶされてしまう問題が生
じる。そこで、ビット線と共通データ線とを、電気的に
分離して読みだしを行う必要があったのである。
【０００７】しかしながら前記の様に共通のコラムアド
レスデコーダ回路１２（YDCR）により複数のメモリアレ
イにおけるデータ線の選択信号１３（YSn）を形成する
と、非選択のメモリアレイにおいても、非選択のメモリ
アレイ、例えば、M-AR2に配置されたMOSFET（Q1,Q2,Q
3）によりそれぞれの共通データ線（CD2,/CD2）と接地
線（Vss）とが結合されてしまう。この時、共通データ
線（CD2,/CD2）はハーフプリチャージレベルか、それ以
上の電位を保持しているので、共通データ線の電位レベ
ルが大きく変動することになる。このことにより図１４
に示すように、共通データ線を再プリチャージしようと
する非選択メモリアレイのプリチャージ回路３（LOD2）
と非選択メモリアレイのトランジスタ（Q1,Q2,Q3）を介
して接地線に貫通電流が流れ、消費電流の点で問題とな
る。
レスデコーダ回路１２（YDCR）により複数のメモリアレ
イにおけるデータ線の選択信号１３（YSn）を形成する
と、非選択のメモリアレイにおいても、非選択のメモリ
アレイ、例えば、M-AR2に配置されたMOSFET（Q1,Q2,Q
3）によりそれぞれの共通データ線（CD2,/CD2）と接地
線（Vss）とが結合されてしまう。この時、共通データ
線（CD2,/CD2）はハーフプリチャージレベルか、それ以
上の電位を保持しているので、共通データ線の電位レベ
ルが大きく変動することになる。このことにより図１４
に示すように、共通データ線を再プリチャージしようと
する非選択メモリアレイのプリチャージ回路３（LOD2）
と非選択メモリアレイのトランジスタ（Q1,Q2,Q3）を介
して接地線に貫通電流が流れ、消費電流の点で問題とな
る。
【０００８】説明の順序が前後するが、図１３に示す回
路で、後で説明する本発明の実施例の回路でも同様に用
いる回路について説明する。５に示すのはビット線のイ
コライズ、プリチャージ回路（PCn）であり、ハーフプ
リチャージを実現している。１０は、ローアドレスによ
るデコード線（X00,X01）とRASの内部信号RAS1とのNAND
の関係で決定されるメモリアレイ選択信号（C1,C2）生
成回路である。１１は、メモリアレイに対してのみその
ワード線の選択動作を行うワード線選択回路である。７
は、センスアンプ回路の活性化信号SEと前記したメモリ
アレイ選択信号（C1,C2）のNANDの関係によって決定さ
れる選択的センスアンプの活性化信号によって制御され
る回路（SAD）であり、センスアンプドライバを制御す
る回路である。前記SADのなかには、その他に前記セン
スアンプ回路の共通ソース線NSn,PSnを、プリチャージ
する回路も含み、この回路は、前記ビット線のイコライ
ズ、プリチャージ回路５と同じ制御信号PRCnによって制
御される。rwcは、メインアンプ回路２（MAn）を活性化
するタイミングを決定する信号１６であり、DRAMの動作
において読みだしサイクル時に共通データ線CDn,/CDnの
信号を入力とするメインアンプ回路を活性化するタイミ
ングでもある。この信号１６は書き込みサイクル時に
は、活性化されない。９に示す回路は書き込み回路９
（WCKT）であり、共通データ線とは別に設けられた書き
込みデータ線WDn,/WDnにその出力が接続されている。書
き込みのタイミング信号１８（WCL）は、外部信号/WE
（書き込みイネーブル信号）によってつくられる。
路で、後で説明する本発明の実施例の回路でも同様に用
いる回路について説明する。５に示すのはビット線のイ
コライズ、プリチャージ回路（PCn）であり、ハーフプ
リチャージを実現している。１０は、ローアドレスによ
るデコード線（X00,X01）とRASの内部信号RAS1とのNAND
の関係で決定されるメモリアレイ選択信号（C1,C2）生
成回路である。１１は、メモリアレイに対してのみその
ワード線の選択動作を行うワード線選択回路である。７
は、センスアンプ回路の活性化信号SEと前記したメモリ
アレイ選択信号（C1,C2）のNANDの関係によって決定さ
れる選択的センスアンプの活性化信号によって制御され
る回路（SAD）であり、センスアンプドライバを制御す
る回路である。前記SADのなかには、その他に前記セン
スアンプ回路の共通ソース線NSn,PSnを、プリチャージ
する回路も含み、この回路は、前記ビット線のイコライ
ズ、プリチャージ回路５と同じ制御信号PRCnによって制
御される。rwcは、メインアンプ回路２（MAn）を活性化
するタイミングを決定する信号１６であり、DRAMの動作
において読みだしサイクル時に共通データ線CDn,/CDnの
信号を入力とするメインアンプ回路を活性化するタイミ
ングでもある。この信号１６は書き込みサイクル時に
は、活性化されない。９に示す回路は書き込み回路９
（WCKT）であり、共通データ線とは別に設けられた書き
込みデータ線WDn,/WDnにその出力が接続されている。書
き込みのタイミング信号１８（WCL）は、外部信号/WE
（書き込みイネーブル信号）によってつくられる。
【０００９】
【発明が解決しようとする課題】しかしながら、前記発
明では、前記の様に共通のコラムアドレスデコーダ回路
１２（YDCR）により複数のメモリアレイにおけるデータ
線の選択信号１３（YSn）を形成すると、非選択のメモ
リアレイにおいても、MOSFET（Q1,Q2,Q3）により、それ
ぞれの共通データ線（CD2,/CD2）と接地線（Vss）とが
結合されてしまう。この時、共通データ線（CD2,/CD2）
は、プリチャージ回路３（LOD2）により、前記ハーフプ
リチャージレベルか、それ以上の電位を保持しているの
で、前記共通データ線の電位レベルが大きく変動するこ
とになる。このことにより、共通データ線を再プリチャ
ージしようとする非選択メモリアレイのプリチャージ回
路３（LOD2）と非選択メモリアレイのトランジスタ（Q
1,Q2,Q3）とを介して接地線に貫通電流が流れ、消費電
流の点で問題となる。
明では、前記の様に共通のコラムアドレスデコーダ回路
１２（YDCR）により複数のメモリアレイにおけるデータ
線の選択信号１３（YSn）を形成すると、非選択のメモ
リアレイにおいても、MOSFET（Q1,Q2,Q3）により、それ
ぞれの共通データ線（CD2,/CD2）と接地線（Vss）とが
結合されてしまう。この時、共通データ線（CD2,/CD2）
は、プリチャージ回路３（LOD2）により、前記ハーフプ
リチャージレベルか、それ以上の電位を保持しているの
で、前記共通データ線の電位レベルが大きく変動するこ
とになる。このことにより、共通データ線を再プリチャ
ージしようとする非選択メモリアレイのプリチャージ回
路３（LOD2）と非選択メモリアレイのトランジスタ（Q
1,Q2,Q3）とを介して接地線に貫通電流が流れ、消費電
流の点で問題となる。
【００１０】本発明は、上述の問題点に鑑みて試された
もので、大規模容量化と低消費電力化を図りつつ、その
動作の安定化を図ったDRAMの読みだし回路を提供するこ
とを目的とする。
もので、大規模容量化と低消費電力化を図りつつ、その
動作の安定化を図ったDRAMの読みだし回路を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明のダイナミックRA
Mの読み出し回路は、上述の課題を解決するため、アド
レス選択用トランジスタと情報記憶用キャパシタとから
なる複数のメモリセルがビット線とワード線の交差点に
マトリクス配置されて構成された複数のメモリアレイ
と、前記ビット線を第１のプリチャージ電位にプリチャ
ージさせるプリチャージ回路と、前記複数のメモリアレ
イのうち前記アドレスに対応して実質的に選択すべきメ
モリセルが存在するメモリアレイに対してのみそのワー
ド線の選択動作を行うワード線選択回路及びその増幅動
作を行うセンスアンプ回路及びその選択回路、前記セン
スアンプ回路の増幅動作に必要な動作電圧である第１の
電源電圧あるいは、第１の接地電圧を供給する手段を有
し、共通のデータ線選択信号により制御される第１のス
イッチと、その第１のスイッチとは共通に、直列に接続
された第２のスイッチ対を有し、前記第１のスイッチに
は、前記第１のスイッチの動作に必要な動作電圧である
第２の電源電圧あるいは第２の接地電圧を供給する共通
ソース線を接続し、他方、前記第２のスイッチ対には、
前記共通のデータ線対をそれぞれ接続し、前記第２のス
イッチ対はそれぞれ、前記複数のメモリアレイのビット
線対の電位によってオン抵抗が制御され、かつ、前記ビ
ット線対と前記共通のデータ線対とは、常に電気的に分
離されるように接続し、また、非選択期間において、そ
の非選択メモリアレイに対応する前記共通ソース線と共
通データ線をそれぞれ第２あるいは第３のプリチャージ
電位にプリチャージするプリチャージ回路と、選択メモ
リアレイに対応する前記共通ソース線に、前記第２の接
地電圧あるいは第２の電源電圧を結合させるスイッチを
具備する。
Mの読み出し回路は、上述の課題を解決するため、アド
レス選択用トランジスタと情報記憶用キャパシタとから
なる複数のメモリセルがビット線とワード線の交差点に
マトリクス配置されて構成された複数のメモリアレイ
と、前記ビット線を第１のプリチャージ電位にプリチャ
ージさせるプリチャージ回路と、前記複数のメモリアレ
イのうち前記アドレスに対応して実質的に選択すべきメ
モリセルが存在するメモリアレイに対してのみそのワー
ド線の選択動作を行うワード線選択回路及びその増幅動
作を行うセンスアンプ回路及びその選択回路、前記セン
スアンプ回路の増幅動作に必要な動作電圧である第１の
電源電圧あるいは、第１の接地電圧を供給する手段を有
し、共通のデータ線選択信号により制御される第１のス
イッチと、その第１のスイッチとは共通に、直列に接続
された第２のスイッチ対を有し、前記第１のスイッチに
は、前記第１のスイッチの動作に必要な動作電圧である
第２の電源電圧あるいは第２の接地電圧を供給する共通
ソース線を接続し、他方、前記第２のスイッチ対には、
前記共通のデータ線対をそれぞれ接続し、前記第２のス
イッチ対はそれぞれ、前記複数のメモリアレイのビット
線対の電位によってオン抵抗が制御され、かつ、前記ビ
ット線対と前記共通のデータ線対とは、常に電気的に分
離されるように接続し、また、非選択期間において、そ
の非選択メモリアレイに対応する前記共通ソース線と共
通データ線をそれぞれ第２あるいは第３のプリチャージ
電位にプリチャージするプリチャージ回路と、選択メモ
リアレイに対応する前記共通ソース線に、前記第２の接
地電圧あるいは第２の電源電圧を結合させるスイッチを
具備する。
【００１２】また本発明のダイナミックRAMの読み出し
回路は、アドレス選択用トランジスタと情報記憶用キャ
パシタとからなる複数のメモリセルがビット線とワード
線の交差点にマトリクス配置されて構成された複数のメ
モリアレイと、前記ビット線を第１のプリチャージ電位
にプリチャージさせるプリチャージ回路と、前記複数の
メモリアレイのうち前記アドレスに対応して実質的に選
択すべきメモリセルが存在するメモリアレイに対しての
みそのワード線の選択動作を行うワード線選択回路及び
その増幅動作を行うセンスアンプ回路及びその選択回
路、前記センスアンプ回路の増幅動作に必要な動作電圧
である第１の電源電圧あるいは第１の接地電圧を供給す
る手段を有し、共通のデータ線選択信号により制御され
る第１のスイッチ対と、その第１のスイッチ対とは、直
列に接続された第２のスイッチ対を有し、前記第２のス
イッチ対には、前記第１のスイッチの動作に必要な動作
電圧である第２の電源電圧あるいは第２の接地電圧を供
給する共通ソース線を共通に接続し、他方、前記第１の
スイッチ対には、前記共通のデータ線対をそれぞれ接続
し、前記第２のスイッチ対はそれぞれ、前記複数のメモ
リアレイのビット線対の電位によってオン抵抗が制御さ
れ、かつ、前記ビット線対と前記共通のデータ線対と
は、常に電気的に分離されるように接続し、また、非選
択期間において、その非選択メモリアレイに対応する前
記共通ソース線と共通データ線をそれぞれ第２あるいは
第３のプリチャージ電位にプリチャージするプリチャー
ジ回路と、選択メモリアレイに対応する前記共通ソース
線に、前記第２の接地電圧あるいは第２の電源電圧を結
合させるスイッチを具備する。
回路は、アドレス選択用トランジスタと情報記憶用キャ
パシタとからなる複数のメモリセルがビット線とワード
線の交差点にマトリクス配置されて構成された複数のメ
モリアレイと、前記ビット線を第１のプリチャージ電位
にプリチャージさせるプリチャージ回路と、前記複数の
メモリアレイのうち前記アドレスに対応して実質的に選
択すべきメモリセルが存在するメモリアレイに対しての
みそのワード線の選択動作を行うワード線選択回路及び
その増幅動作を行うセンスアンプ回路及びその選択回
路、前記センスアンプ回路の増幅動作に必要な動作電圧
である第１の電源電圧あるいは第１の接地電圧を供給す
る手段を有し、共通のデータ線選択信号により制御され
る第１のスイッチ対と、その第１のスイッチ対とは、直
列に接続された第２のスイッチ対を有し、前記第２のス
イッチ対には、前記第１のスイッチの動作に必要な動作
電圧である第２の電源電圧あるいは第２の接地電圧を供
給する共通ソース線を共通に接続し、他方、前記第１の
スイッチ対には、前記共通のデータ線対をそれぞれ接続
し、前記第２のスイッチ対はそれぞれ、前記複数のメモ
リアレイのビット線対の電位によってオン抵抗が制御さ
れ、かつ、前記ビット線対と前記共通のデータ線対と
は、常に電気的に分離されるように接続し、また、非選
択期間において、その非選択メモリアレイに対応する前
記共通ソース線と共通データ線をそれぞれ第２あるいは
第３のプリチャージ電位にプリチャージするプリチャー
ジ回路と、選択メモリアレイに対応する前記共通ソース
線に、前記第２の接地電圧あるいは第２の電源電圧を結
合させるスイッチを具備する。
【００１３】
【作用】本発明は、上述の構成によって、コラムデコー
ド線（YSn）によりオンになるスイッチ（Q3またはQ30,Q
31）とビット線とはゲートで接続されたスイッチ（Q1,Q
2）とを介して、メモリアレイに対応して設けられた前
記スイッチ（Q3またはQ30,Q31）の共通ソース線と共通
データ線とが結合されることになるが、選択メモリアレ
イにおいては、前記共通ソース線が第２の接地電圧ある
いは第２の電源電圧に結合させられるので、例えば、第
２の接地電圧に結合したと仮定すると、前記共通ソース
線が第２のプリチャージレベルから第２の接地電圧レベ
ルに向かって電位が下降する。従って、前記共通データ
線の電位も、前記ビット線の電位によって制御される前
記スイッチ（Q1,Q2）のオン抵抗に制御されながら一緒
に下降する。
ド線（YSn）によりオンになるスイッチ（Q3またはQ30,Q
31）とビット線とはゲートで接続されたスイッチ（Q1,Q
2）とを介して、メモリアレイに対応して設けられた前
記スイッチ（Q3またはQ30,Q31）の共通ソース線と共通
データ線とが結合されることになるが、選択メモリアレ
イにおいては、前記共通ソース線が第２の接地電圧ある
いは第２の電源電圧に結合させられるので、例えば、第
２の接地電圧に結合したと仮定すると、前記共通ソース
線が第２のプリチャージレベルから第２の接地電圧レベ
ルに向かって電位が下降する。従って、前記共通データ
線の電位も、前記ビット線の電位によって制御される前
記スイッチ（Q1,Q2）のオン抵抗に制御されながら一緒
に下降する。
【００１４】一方、非選択のメモリアレイにおいては、
前記共通ソース線と共通データ線が、同電位にプリチャ
ージされる。あるいは、異電位であっても、両者の電位
は、前記スイッチ（Q1,Q2）が、オフ状態になる様なプ
リチャージにレベルに維持されているため、前記コラム
デコード線（YSn）によりオンになるスイッチ（Q3また
はQ30,Q31）と、ビット線とはゲートで接続されたスイ
ッチ（Q1,Q2）とを介して、共通データ線と前記共通ソ
ース線が結合したとしても、同電位であるため、あるい
はスイッチ（Q1,Q2）がオフになるため、従来の様に貫
通電流が流れることはない。
前記共通ソース線と共通データ線が、同電位にプリチャ
ージされる。あるいは、異電位であっても、両者の電位
は、前記スイッチ（Q1,Q2）が、オフ状態になる様なプ
リチャージにレベルに維持されているため、前記コラム
デコード線（YSn）によりオンになるスイッチ（Q3また
はQ30,Q31）と、ビット線とはゲートで接続されたスイ
ッチ（Q1,Q2）とを介して、共通データ線と前記共通ソ
ース線が結合したとしても、同電位であるため、あるい
はスイッチ（Q1,Q2）がオフになるため、従来の様に貫
通電流が流れることはない。
【００１５】
（実施例１）図１は実施例１における２つのメモリアレ
イを配置した場合のDRAMの読み出し回路の構成図、図２
は同実施例におけるプリチャージ回路３の回路図、図３
は同実施例における動作を説明するタイミングチャート
図である。図１〜図３を用いて本発明の実施例における
DRAM読み出し回路の回路構成及び動作説明を行なう。
尚、本発明の実施例の回路は、基本的には図１２〜図１
４に示した従来の回路と同じ構成であるので同一構成部
分には、同一番号を付して詳細な説明は省略する。
イを配置した場合のDRAMの読み出し回路の構成図、図２
は同実施例におけるプリチャージ回路３の回路図、図３
は同実施例における動作を説明するタイミングチャート
図である。図１〜図３を用いて本発明の実施例における
DRAM読み出し回路の回路構成及び動作説明を行なう。
尚、本発明の実施例の回路は、基本的には図１２〜図１
４に示した従来の回路と同じ構成であるので同一構成部
分には、同一番号を付して詳細な説明は省略する。
【００１６】図１〜図３に示す、本発明の第１の実施例
において最も特徴的なところは、前記共通ソース線GS1
と前記コラムデコード線（YS1）によって制御される前
記スイッチQ3とを接続した点である。前記スイッチQ3
は、図１に示す様に、ビット線とゲート電極で接続さ
れ、かつ、共通データ線とドレイン電極で接続されたMO
SFET（Q1,Q2）に直列に接続されていることから、ビッ
ト線の電位で制御される前記MOSFET（Q1,Q2）のオン抵
抗によって、前記共通データ線CD1,/CD1と前記共通ソー
ス線GS1との接続を行うか、行わないかを制御するため
のスイッチである。
において最も特徴的なところは、前記共通ソース線GS1
と前記コラムデコード線（YS1）によって制御される前
記スイッチQ3とを接続した点である。前記スイッチQ3
は、図１に示す様に、ビット線とゲート電極で接続さ
れ、かつ、共通データ線とドレイン電極で接続されたMO
SFET（Q1,Q2）に直列に接続されていることから、ビッ
ト線の電位で制御される前記MOSFET（Q1,Q2）のオン抵
抗によって、前記共通データ線CD1,/CD1と前記共通ソー
ス線GS1との接続を行うか、行わないかを制御するため
のスイッチである。
【００１７】上述の構成によって、図３に示すように、
以下の様な読み出し動作を行う。まず、メモリアレイに
対応して設けられた共通ソース線（GSn）と共通データ
線（CDn,/CDn）とが、コラムデコード線（YSn）により
オンになる前記スイッチ（Q3）とビット線とはゲートで
接続されたスイッチ（Q1,Q2）とを介して、結合される
ことになるが、選択メモリアレイ（例えば、M-AR1）に
おいては、図２に示す、スイッチ（Q50）を介して前記
共通ソース線GS1がハーフプリチャージレベルからVssレ
ベルに向かって電位が下降するので、前記共通データ線
CD1,/CD1の電位も、前記ビット線D,/D(M-AR1)の電位に
よって制御される前記スイッチ（Q1,Q2）のオン抵抗に
制御されながら一緒に下降する。
以下の様な読み出し動作を行う。まず、メモリアレイに
対応して設けられた共通ソース線（GSn）と共通データ
線（CDn,/CDn）とが、コラムデコード線（YSn）により
オンになる前記スイッチ（Q3）とビット線とはゲートで
接続されたスイッチ（Q1,Q2）とを介して、結合される
ことになるが、選択メモリアレイ（例えば、M-AR1）に
おいては、図２に示す、スイッチ（Q50）を介して前記
共通ソース線GS1がハーフプリチャージレベルからVssレ
ベルに向かって電位が下降するので、前記共通データ線
CD1,/CD1の電位も、前記ビット線D,/D(M-AR1)の電位に
よって制御される前記スイッチ（Q1,Q2）のオン抵抗に
制御されながら一緒に下降する。
【００１８】一方、非選択のメモリアレイ（例えば、M-
AR2）においては、図３に示す様に、前記共通ソース線G
S2は、共通データ線のプリチャージレベル、例えば、ハ
ーフプリチャージレベルと同電位に維持されているた
め、前記コラムデコード線（YS2）によりオンになるス
イッチ（Q3）、ビット線とはゲートで接続されたスイッ
チ（Q1,Q2）とを介して、共通データ線CD2,/CD2と結合
したとしても、同電位であるため、従来の様に貫通電流
が流れることもない。
AR2）においては、図３に示す様に、前記共通ソース線G
S2は、共通データ線のプリチャージレベル、例えば、ハ
ーフプリチャージレベルと同電位に維持されているた
め、前記コラムデコード線（YS2）によりオンになるス
イッチ（Q3）、ビット線とはゲートで接続されたスイッ
チ（Q1,Q2）とを介して、共通データ線CD2,/CD2と結合
したとしても、同電位であるため、従来の様に貫通電流
が流れることもない。
【００１９】ここで共通データ線には、それが選択状態
にされ、その共通データ線にビット線からの情報が伝達
され、その情報を検出及び、増幅するメインアンプ回路
２の入力端子が結合され、メモリアレイの選択期間のう
ち、メインアンプ回路の活性化期間のみ、前記共通デー
タ線に接続されたプリチャージ回路をオフ状態にさせ
る。
にされ、その共通データ線にビット線からの情報が伝達
され、その情報を検出及び、増幅するメインアンプ回路
２の入力端子が結合され、メモリアレイの選択期間のう
ち、メインアンプ回路の活性化期間のみ、前記共通デー
タ線に接続されたプリチャージ回路をオフ状態にさせ
る。
【００２０】なお図２、図３には、共通データ線CD1,/C
D1,CD2,/CD2と、共通ソース線NS1,PS1,NS2,PS2のプリチ
ャージ電位を、1/2Vccと記しているが、これは、別に制
限されるものではなく、共通データ線と、共通ソース線
が、ほぼ同電位のプリチャージ電位であれば、どんな電
位でも構わない。また、図２には、抵抗分割による前記
プリチャージ電位の発生方法を示しているが、これは、
抵抗分割に限るものではない。たとえば、4MbitDRAMな
どから用いられている降圧回路（参考文献３：T.Furuya
ma et al.,1986 ISSCC DIGEST OF TECHNICAL PAPERS (ア
イ・エス・エス・シー・シー タ゛イシ゛ェスト オフ゛ テクニカル ヘ゜ーハ゜ース゛),PP.272-
273 ）などでも構わない。
D1,CD2,/CD2と、共通ソース線NS1,PS1,NS2,PS2のプリチ
ャージ電位を、1/2Vccと記しているが、これは、別に制
限されるものではなく、共通データ線と、共通ソース線
が、ほぼ同電位のプリチャージ電位であれば、どんな電
位でも構わない。また、図２には、抵抗分割による前記
プリチャージ電位の発生方法を示しているが、これは、
抵抗分割に限るものではない。たとえば、4MbitDRAMな
どから用いられている降圧回路（参考文献３：T.Furuya
ma et al.,1986 ISSCC DIGEST OF TECHNICAL PAPERS (ア
イ・エス・エス・シー・シー タ゛イシ゛ェスト オフ゛ テクニカル ヘ゜ーハ゜ース゛),PP.272-
273 ）などでも構わない。
【００２１】以上、前記スイッチQ1,Q2が、MOSFETの場
合を示したが、別にMOSFETに限るものではなく、ビット
線の電位によってスイッチのオン抵抗が、制御されるも
のであればよい。図４に、前記Q1,Q2を、バイポーラト
ランジスタで構成した場合を示している。ビット線とベ
ース電極を接続することで、ビット線の電位によって、
スイッチのオン抵抗が制御される。
合を示したが、別にMOSFETに限るものではなく、ビット
線の電位によってスイッチのオン抵抗が、制御されるも
のであればよい。図４に、前記Q1,Q2を、バイポーラト
ランジスタで構成した場合を示している。ビット線とベ
ース電極を接続することで、ビット線の電位によって、
スイッチのオン抵抗が制御される。
【００２２】（実施例２）図５は実施例２における２つ
のメモリアレイを配置した場合のDRAMの読み出し回路の
構成図である。基本的には図１に示した第１の実施例の
回路と同じであるので異なる回路構成部分のみ説明す
る。
のメモリアレイを配置した場合のDRAMの読み出し回路の
構成図である。基本的には図１に示した第１の実施例の
回路と同じであるので異なる回路構成部分のみ説明す
る。
【００２３】異なる部分は、前記共通データ線と前記コ
ラムデコード線（YS1）によって制御されるスイッチ対Q
30,Q31とを接続した点である。前記スイッチ対Q30,Q31
は、図５に示す様に、ビット線とゲート電極で接続さ
れ、かつ、共通データ線とドレイン電極で接続されたMO
SFET（Q1,Q2）に直列に接続されていることから分かる
ように、ビット線の電位で制御される前記MOSFET（Q1,Q
2）のオン抵抗によって、前記共通データ線と前記共通
ソース線との接続を行うか、行わないかを制御するため
のスイッチである。
ラムデコード線（YS1）によって制御されるスイッチ対Q
30,Q31とを接続した点である。前記スイッチ対Q30,Q31
は、図５に示す様に、ビット線とゲート電極で接続さ
れ、かつ、共通データ線とドレイン電極で接続されたMO
SFET（Q1,Q2）に直列に接続されていることから分かる
ように、ビット線の電位で制御される前記MOSFET（Q1,Q
2）のオン抵抗によって、前記共通データ線と前記共通
ソース線との接続を行うか、行わないかを制御するため
のスイッチである。
【００２４】上述の構成によって、以下の様な読み出し
動作を行う。なお、基本的には、図３に示したものと同
様であるので、本実施例の動作説明図は省略した。
動作を行う。なお、基本的には、図３に示したものと同
様であるので、本実施例の動作説明図は省略した。
【００２５】まず、メモリアレイに対応して設けられた
共通ソース線（GSn）と共通データ線（CDn,/CDn）と
が、コラムデコード線（YSn）によりオンになる前記ス
イッチ（Q30,Q31）とビット線とはゲートで接続された
スイッチ（Q1,Q2）とを介して、結合されることになる
が、選択メモリアレイ（例えば、M-AR1）においては、
図２に示す、スイッチ（Q50）を介して前記共通ソース
線GS1がハーフプリチャージレベルからVssレベルに向か
って電位が下降するので、前記共通データ線CD1,/CD1の
電位も、前記ビット線D,/D(M-AR1)の電位によって制御
される前記スイッチ（Q1,Q2）のオン抵抗に制御されな
がら一緒に下降する。
共通ソース線（GSn）と共通データ線（CDn,/CDn）と
が、コラムデコード線（YSn）によりオンになる前記ス
イッチ（Q30,Q31）とビット線とはゲートで接続された
スイッチ（Q1,Q2）とを介して、結合されることになる
が、選択メモリアレイ（例えば、M-AR1）においては、
図２に示す、スイッチ（Q50）を介して前記共通ソース
線GS1がハーフプリチャージレベルからVssレベルに向か
って電位が下降するので、前記共通データ線CD1,/CD1の
電位も、前記ビット線D,/D(M-AR1)の電位によって制御
される前記スイッチ（Q1,Q2）のオン抵抗に制御されな
がら一緒に下降する。
【００２６】一方、非選択のメモリアレイ（例えば、M-
AR2）においては、図２に示す様に、前記共通ソース線G
S2は、共通データ線のプリチャージレベル、例えば、ハ
ーフプリチャージレベルと同電位に維持されているた
め、前記コラムデコード線（YS2）によりオンになるス
イッチ（Q30,Q31）、ビット線とはゲートで接続された
スイッチ（Q1,Q2）とを介して、共通データ線CD2,/CD2
と結合したとしても、同電位であるため、従来の様に貫
通電流が流れることもない。
AR2）においては、図２に示す様に、前記共通ソース線G
S2は、共通データ線のプリチャージレベル、例えば、ハ
ーフプリチャージレベルと同電位に維持されているた
め、前記コラムデコード線（YS2）によりオンになるス
イッチ（Q30,Q31）、ビット線とはゲートで接続された
スイッチ（Q1,Q2）とを介して、共通データ線CD2,/CD2
と結合したとしても、同電位であるため、従来の様に貫
通電流が流れることもない。
【００２７】図３には、共通データ線CD1,/CD1,CD2,/CD
2と、共通ソース線NS1,PS1,NS2,PS2のプリチャージ電位
を、それぞれ1/2Vccと記しているが、これは、別に制限
されるものではなく、共通データ線と、共通ソース線
が、ほぼ同電位のプリチャージ電位であれば、どんな電
位でも構わない。また本実施例によれば、例えば、共通
データ線CDn,/CDnのプリチャージ電位VCDをVccに、共通
ソース線GSnのプリチャージ電位VGSをVcc/2に設定する
ことも可能である。このような設定では、選択時、共通
ソース線GSnをVccにプリチャージするより速く接地電圧
に達することができる上、スイッチQ1,Q2,Q3を動作させ
る動作電圧、すなわち共通データ線CDn,/CDnと共通ソー
ス線GSnの電位差はVccであるので、高速化を実現でき
る。また、共通データ線と共通ソース線のプリチャージ
回路が独立しているため、共通データ線と共通ソース線
が離れていても実現でき、レイアウトが容易である。図
２には、抵抗分割による前記プリチャージ電位の発生方
法を示しているが、これは、抵抗分割に限るものではな
い。
2と、共通ソース線NS1,PS1,NS2,PS2のプリチャージ電位
を、それぞれ1/2Vccと記しているが、これは、別に制限
されるものではなく、共通データ線と、共通ソース線
が、ほぼ同電位のプリチャージ電位であれば、どんな電
位でも構わない。また本実施例によれば、例えば、共通
データ線CDn,/CDnのプリチャージ電位VCDをVccに、共通
ソース線GSnのプリチャージ電位VGSをVcc/2に設定する
ことも可能である。このような設定では、選択時、共通
ソース線GSnをVccにプリチャージするより速く接地電圧
に達することができる上、スイッチQ1,Q2,Q3を動作させ
る動作電圧、すなわち共通データ線CDn,/CDnと共通ソー
ス線GSnの電位差はVccであるので、高速化を実現でき
る。また、共通データ線と共通ソース線のプリチャージ
回路が独立しているため、共通データ線と共通ソース線
が離れていても実現でき、レイアウトが容易である。図
２には、抵抗分割による前記プリチャージ電位の発生方
法を示しているが、これは、抵抗分割に限るものではな
い。
【００２８】（実施例３）図６は実施例３におけるプリ
チャージ回路３の回路図である。基本的には図１に示し
た第１の実施例の回路と同じであるので異なる回路構成
部分のみ説明する。
チャージ回路３の回路図である。基本的には図１に示し
た第１の実施例の回路と同じであるので異なる回路構成
部分のみ説明する。
【００２９】図６に示した様に、異なる部分は、共通デ
ータ線(CDn,/CDn)のプリチャージ電位VCDと共通ソース
線（GSn)のプリチャージ電位VGSを別々に設けている点
である。ここで共通ソース線プリチャージ電位VGSと共
通データ線プリチャージ電位VCDは等しい必要はない
が、それぞれはビット線プリチャージレベルVCC/2より
も高く設定しておく。
ータ線(CDn,/CDn)のプリチャージ電位VCDと共通ソース
線（GSn)のプリチャージ電位VGSを別々に設けている点
である。ここで共通ソース線プリチャージ電位VGSと共
通データ線プリチャージ電位VCDは等しい必要はない
が、それぞれはビット線プリチャージレベルVCC/2より
も高く設定しておく。
【００３０】上述の構成によって、図７に示す様に以下
の様な読み出し動作を行う。まず、メモリアレイに対応
して設けられた共通ソース線（GSn）と共通データ線（C
Dn,/CDn）とが、コラムデコード線（YSn）によりオンに
なる前記スイッチ（Q3）とビット線とはゲートで接続さ
れたスイッチ（Q1,Q2）とを介して、結合されることに
なるが、選択メモリアレイ（例えば、M-AR1）において
は、図６に示す、スイッチ（Q50）を介して前記共通ソ
ース線GS1が共通ソース線プリチャージレベルからVssレ
ベルに向かって電位が下降するので、前記共通データ線
CD1,/CD1の電位も、前記ビット線D,/D(M-AR1)の電位に
よって制御される前記スイッチ（Q1,Q2）のオン抵抗に
制御されながら一緒に下降する。
の様な読み出し動作を行う。まず、メモリアレイに対応
して設けられた共通ソース線（GSn）と共通データ線（C
Dn,/CDn）とが、コラムデコード線（YSn）によりオンに
なる前記スイッチ（Q3）とビット線とはゲートで接続さ
れたスイッチ（Q1,Q2）とを介して、結合されることに
なるが、選択メモリアレイ（例えば、M-AR1）において
は、図６に示す、スイッチ（Q50）を介して前記共通ソ
ース線GS1が共通ソース線プリチャージレベルからVssレ
ベルに向かって電位が下降するので、前記共通データ線
CD1,/CD1の電位も、前記ビット線D,/D(M-AR1)の電位に
よって制御される前記スイッチ（Q1,Q2）のオン抵抗に
制御されながら一緒に下降する。
【００３１】一方、非選択のメモリアレイ（例えば、M-
AR2）においては、図７に示す様に、ビット線対(D,/D)
はVCC/2、前記共通ソース線(GS2)は共通ソース線プリチ
ャージレベルVGS、共通データ線(CD2,/CD2)は共通デー
タ線プリチャージレベルVCDに維持されている。そのた
め、前記コラムデコード線（YS2）によりスイッチ(Q3)
がオンになっても、ビット線とはゲートで接続されたス
イッチ（Q1,Q2）がオンにならないため、共通データ線
(CD2,/CD2)と共通ソース線(GS2)に電位差があっても従
来の様に貫通電流が流れることがない。
AR2）においては、図７に示す様に、ビット線対(D,/D)
はVCC/2、前記共通ソース線(GS2)は共通ソース線プリチ
ャージレベルVGS、共通データ線(CD2,/CD2)は共通デー
タ線プリチャージレベルVCDに維持されている。そのた
め、前記コラムデコード線（YS2）によりスイッチ(Q3)
がオンになっても、ビット線とはゲートで接続されたス
イッチ（Q1,Q2）がオンにならないため、共通データ線
(CD2,/CD2)と共通ソース線(GS2)に電位差があっても従
来の様に貫通電流が流れることがない。
【００３２】図６には、前記共通データ線プリチャージ
電位、及び前記共通ソース線プリチャージ電位の抵抗分
割による発生方法を示しているが、これは、抵抗分割に
限るものではない。
電位、及び前記共通ソース線プリチャージ電位の抵抗分
割による発生方法を示しているが、これは、抵抗分割に
限るものではない。
【００３３】（実施例４）図８に実施例４における２つ
のメモリアレイを配置した場合のDRAMの読み出し回路の
構成図を示す。また、図９に本発明の第４の実施例にお
けるプリチャージ回路(LODn)の回路図を示す。基本的に
は図１に示した第１の実施例の回路と同じであるので異
なる回路構成部分のみ説明する。
のメモリアレイを配置した場合のDRAMの読み出し回路の
構成図を示す。また、図９に本発明の第４の実施例にお
けるプリチャージ回路(LODn)の回路図を示す。基本的に
は図１に示した第１の実施例の回路と同じであるので異
なる回路構成部分のみ説明する。
【００３４】異なる部分は、ビット線とゲート電極で接
続されたスイッチQ1,Q2と、コラムデコーダ線YS1によっ
て制御されるスイッチQ3が、第１の実施例では、NMOSFE
Tで構成されているのに対し、本実施例では、PMOSFETで
構成されている。また、共通ソース線(GSn）は、第１の
実施例ではNMOSFETのスイッチQ50を介してVSSに接続さ
れているのに対し、本実施例ではPMOSFETのスイッチQ50
を介して、電源VCCに接続されている。さらに、センス
アンプを構成するPMOSFETの共通ソース線PSnは、第１の
実施例では、センスアンプドライバ回路(SAD)７内でPMO
SFETを介してVCCに接続されているのに対し、本実施例
ではVCCとは異なる電源VCC1に接続されている。ここ
で、電源VCC1は電源VCCよりも低い電圧を供給する。さ
らに、本実施例によれば、セルの信頼性向上のため、セ
ルのアドレス選択用トランジスタQmや情報記憶キャパシ
タCsにかかる電圧を低電圧にした場合にもスイッチQ1,Q
2,Q3やメインアンプ２はそれよりも高い電圧で動作させ
ることができるので、高速である。上述の構成によっ
て、図１０に示す様に以下の様な読み出し動作を行う。
まず、メモリアレイに対応して設けられた共通ソース線
（GSn）と共通データ線（CDn,/CDn）とが、コラムデコ
ード線（YSn）によりオンになる前記スイッチ（Q3）と
ビット線とはゲートで接続されたスイッチ（Q1,Q2）と
を介して、結合されることになるが、選択メモリアレイ
（例えば、M-AR1）においては、図９に示す、スイッチ
（Q50）を介して前記共通ソース線GS1が共通ソース線プ
リチャージレベルからVccレベルに向かって電位が上昇
するので、前記共通データ線CD1,/CD1の電位も、前記ビ
ット線D,/D(M-AR1)の電位によって制御される前記スイ
ッチ（Q1,Q2）のオン抵抗に制御されながら一緒に上昇
する。
続されたスイッチQ1,Q2と、コラムデコーダ線YS1によっ
て制御されるスイッチQ3が、第１の実施例では、NMOSFE
Tで構成されているのに対し、本実施例では、PMOSFETで
構成されている。また、共通ソース線(GSn）は、第１の
実施例ではNMOSFETのスイッチQ50を介してVSSに接続さ
れているのに対し、本実施例ではPMOSFETのスイッチQ50
を介して、電源VCCに接続されている。さらに、センス
アンプを構成するPMOSFETの共通ソース線PSnは、第１の
実施例では、センスアンプドライバ回路(SAD)７内でPMO
SFETを介してVCCに接続されているのに対し、本実施例
ではVCCとは異なる電源VCC1に接続されている。ここ
で、電源VCC1は電源VCCよりも低い電圧を供給する。さ
らに、本実施例によれば、セルの信頼性向上のため、セ
ルのアドレス選択用トランジスタQmや情報記憶キャパシ
タCsにかかる電圧を低電圧にした場合にもスイッチQ1,Q
2,Q3やメインアンプ２はそれよりも高い電圧で動作させ
ることができるので、高速である。上述の構成によっ
て、図１０に示す様に以下の様な読み出し動作を行う。
まず、メモリアレイに対応して設けられた共通ソース線
（GSn）と共通データ線（CDn,/CDn）とが、コラムデコ
ード線（YSn）によりオンになる前記スイッチ（Q3）と
ビット線とはゲートで接続されたスイッチ（Q1,Q2）と
を介して、結合されることになるが、選択メモリアレイ
（例えば、M-AR1）においては、図９に示す、スイッチ
（Q50）を介して前記共通ソース線GS1が共通ソース線プ
リチャージレベルからVccレベルに向かって電位が上昇
するので、前記共通データ線CD1,/CD1の電位も、前記ビ
ット線D,/D(M-AR1)の電位によって制御される前記スイ
ッチ（Q1,Q2）のオン抵抗に制御されながら一緒に上昇
する。
【００３５】一方、非選択のメモリアレイ（例えば、M-
AR2）においては、図１０に示す様に、前記共通ソース
線GS2は、共通データ線のプリチャージレベル、例え
ば、ハーフプリチャージレベルと同電位に維持されてい
るため、前記コラムデコード線（YS2）によりオンにな
るスイッチ（Q3）、ビット線とはゲートで接続されたス
イッチ（Q1,Q2）とを介して、共通データ線CD2,/CD2と
結合したとしても、同電位であるため、従来の様に貫通
電流が流れることはない。
AR2）においては、図１０に示す様に、前記共通ソース
線GS2は、共通データ線のプリチャージレベル、例え
ば、ハーフプリチャージレベルと同電位に維持されてい
るため、前記コラムデコード線（YS2）によりオンにな
るスイッチ（Q3）、ビット線とはゲートで接続されたス
イッチ（Q1,Q2）とを介して、共通データ線CD2,/CD2と
結合したとしても、同電位であるため、従来の様に貫通
電流が流れることはない。
【００３６】図６には、前記共通データ線プリチャージ
電位、及び前記共通ソース線プリチャージ電位の抵抗分
割による発生方法を示しているが、これは、抵抗分割に
限るものではない。
電位、及び前記共通ソース線プリチャージ電位の抵抗分
割による発生方法を示しているが、これは、抵抗分割に
限るものではない。
【００３７】（実施例５）第５の実施例に関しては、第
１の実施例と基本的には同じであるので、異なる回路構
成の部分のみ説明する。異なる部分は、共通データ線の
プリチャージ回路３（LODn）である。図１１に本実施例
における共通データ線プリチャージ回路３(LODn)を示
す。共通データ線(GSn)が、スイッチQ50を介して基板バ
イアス発生回路１０１の出力に接続されている点が、第
１の実施例と異なる点である。ここで、VBBはスイッチQ
15のしきい電圧をVTとするとき、VSS-VT以上に設定す
る。
１の実施例と基本的には同じであるので、異なる回路構
成の部分のみ説明する。異なる部分は、共通データ線の
プリチャージ回路３（LODn）である。図１１に本実施例
における共通データ線プリチャージ回路３(LODn)を示
す。共通データ線(GSn)が、スイッチQ50を介して基板バ
イアス発生回路１０１の出力に接続されている点が、第
１の実施例と異なる点である。ここで、VBBはスイッチQ
15のしきい電圧をVTとするとき、VSS-VT以上に設定す
る。
【００３８】上述の構成によって、以下の様な読み出し
動作を行う。なお、基本的には、図３に示したものと同
様であるので、本実施例の説明用の図は、省略した。
動作を行う。なお、基本的には、図３に示したものと同
様であるので、本実施例の説明用の図は、省略した。
【００３９】まず、メモリアレイに対応して設けられた
共通ソース線（GSn）と共通データ線（CDn,/CDn）と
が、コラムデコード線（YSn）によりオンになる前記ス
イッチ（Q3）とビット線とはゲートで接続されたスイッ
チ（Q1,Q2）とを介して、結合されることになるが、選
択メモリアレイ（例えば、M-AR1）においては、図１１
に示す、スイッチ（Q50）を介して前記共通ソース線GS1
がハーフプリチャージレベルからVBBレベルに向かって
電位が下降するので、前記共通データ線CD1,/CD1の電位
も、前記ビット線D,/D(M-AR1)の電位によって制御され
る前記スイッチ（Q1,Q2）のオン抵抗に制御されながら
一緒に下降する。
共通ソース線（GSn）と共通データ線（CDn,/CDn）と
が、コラムデコード線（YSn）によりオンになる前記ス
イッチ（Q3）とビット線とはゲートで接続されたスイッ
チ（Q1,Q2）とを介して、結合されることになるが、選
択メモリアレイ（例えば、M-AR1）においては、図１１
に示す、スイッチ（Q50）を介して前記共通ソース線GS1
がハーフプリチャージレベルからVBBレベルに向かって
電位が下降するので、前記共通データ線CD1,/CD1の電位
も、前記ビット線D,/D(M-AR1)の電位によって制御され
る前記スイッチ（Q1,Q2）のオン抵抗に制御されながら
一緒に下降する。
【００４０】一方、非選択のメモリアレイ（例えば、M-
AR2）においては、図２に示す様に、前記共通ソース線G
S2は、共通データ線のプリチャージレベル、例えば、ハ
ーフプリチャージレベルと同電位に維持されているた
め、前記コラムデコード線（YS2）によりオンになるス
イッチ（Q30,Q31）、ビット線とはゲートで接続された
スイッチ（Q1,Q2）とを介して、共通データ線CD2,/CD2
と結合したとしても、同電位であるため、従来の様に貫
通電流が流れることはない。
AR2）においては、図２に示す様に、前記共通ソース線G
S2は、共通データ線のプリチャージレベル、例えば、ハ
ーフプリチャージレベルと同電位に維持されているた
め、前記コラムデコード線（YS2）によりオンになるス
イッチ（Q30,Q31）、ビット線とはゲートで接続された
スイッチ（Q1,Q2）とを介して、共通データ線CD2,/CD2
と結合したとしても、同電位であるため、従来の様に貫
通電流が流れることはない。
【００４１】さらに、スイッチ(Q1,Q2,Q3)を動作させる
動作電圧を大きくとれるため、高速化がはかられる。
動作電圧を大きくとれるため、高速化がはかられる。
【００４２】（実施例６）図１５は、実施例６における
プリチャージ回路３の回路図である。基本的には図１に
示した第１の実施例の回路と同じであるので異なる回路
構成部分のみ説明する。
プリチャージ回路３の回路図である。基本的には図１に
示した第１の実施例の回路と同じであるので異なる回路
構成部分のみ説明する。
【００４３】図１５に示した様に異なる部分は、共通デ
ータ線(CDn,/CDn)の非選択時のプリチャージ電位VCDと
選択時のプリチャージ電位VCDSを別々に設けている点で
ある。 上述の構成によって、図１６に示す様に以下の
様な読みだし動作を行う。
ータ線(CDn,/CDn)の非選択時のプリチャージ電位VCDと
選択時のプリチャージ電位VCDSを別々に設けている点で
ある。 上述の構成によって、図１６に示す様に以下の
様な読みだし動作を行う。
【００４４】まず、ロウアドレスストローブ信号RAS1と
ロウアドレスXOn-1によって選択されたブロック（たと
えば、M-AR1）の共通データ線(CD1,/CD1)は非選択期間
のプリチャージ電位、たとえばVCC/2から選択時のプリ
チャージ電位、たとえばVCCにプリチャージ電位が上昇
する。
ロウアドレスXOn-1によって選択されたブロック（たと
えば、M-AR1）の共通データ線(CD1,/CD1)は非選択期間
のプリチャージ電位、たとえばVCC/2から選択時のプリ
チャージ電位、たとえばVCCにプリチャージ電位が上昇
する。
【００４５】次にメモリアレイに対応して設けられた共
通ソース線(GS1)と共通データ線(CD1,/CD1)とが、コラ
ムデコーダ線(YSn)によりオンになる前記スイッチ(Q3)
とビット線とゲートで接続されたスイッチ(Q1,Q2)とを
介して、結合されることになる。 さらに、メインアン
プ(MAn)を活性化する信号(rwc)によって共通データ線は
選択時のプリチャージ電位から切り放される。共通ソー
ス線(GS1)は、スイッチ(Q50)を介してVCC/2レベルからV
SSレベルに向かって電位が下降しているので、前記共通
データ線(CD1,/CD1)の電位も、ビット線D,/D(M-AR1)の
電位によって制御される前記スイッチ(Q1,Q2)のオン抵
抗に制御されながら一緒に下降する。
通ソース線(GS1)と共通データ線(CD1,/CD1)とが、コラ
ムデコーダ線(YSn)によりオンになる前記スイッチ(Q3)
とビット線とゲートで接続されたスイッチ(Q1,Q2)とを
介して、結合されることになる。 さらに、メインアン
プ(MAn)を活性化する信号(rwc)によって共通データ線は
選択時のプリチャージ電位から切り放される。共通ソー
ス線(GS1)は、スイッチ(Q50)を介してVCC/2レベルからV
SSレベルに向かって電位が下降しているので、前記共通
データ線(CD1,/CD1)の電位も、ビット線D,/D(M-AR1)の
電位によって制御される前記スイッチ(Q1,Q2)のオン抵
抗に制御されながら一緒に下降する。
【００４６】一方、非選択のメモリアレイ（たとえば、
M-AR2）においては、図１６に示すように、前記共通ソ
ース線GS2と共通データ線(CD2,/CD2)は同じプリチャー
ジレベル、たとえばVCC/2に維持されているため、前記
コラムデコード線(YS2)によりオンになるスイッチ(Q
3)、ビット線とはゲートで接続されたスイッチ(Q1,Q2)
とを介して、共通データ線と結合したとしても、同電位
であるため、従来の様に貫通電流がながれることはな
い。
M-AR2）においては、図１６に示すように、前記共通ソ
ース線GS2と共通データ線(CD2,/CD2)は同じプリチャー
ジレベル、たとえばVCC/2に維持されているため、前記
コラムデコード線(YS2)によりオンになるスイッチ(Q
3)、ビット線とはゲートで接続されたスイッチ(Q1,Q2)
とを介して、共通データ線と結合したとしても、同電位
であるため、従来の様に貫通電流がながれることはな
い。
【００４７】本実施例によれば、選択時、共通ソース線
GSnはVCCにプリチャージするより速く接地電位に達する
ことができる上、スイッチQ1,Q2,Q3を動作させる動作電
圧、すなわち共通データ線CDn,/CDnと共通ソース線GSn
の電位差はVCCであるので、高速化を実現できる。
GSnはVCCにプリチャージするより速く接地電位に達する
ことができる上、スイッチQ1,Q2,Q3を動作させる動作電
圧、すなわち共通データ線CDn,/CDnと共通ソース線GSn
の電位差はVCCであるので、高速化を実現できる。
【００４８】（実施例７）図１７は、実施例７における
プリチャージ回路３の回路図である。基本的には図１５
に示した第６の実施例の回路と同じであるので異なる回
路構成部分のみ説明する。
プリチャージ回路３の回路図である。基本的には図１５
に示した第６の実施例の回路と同じであるので異なる回
路構成部分のみ説明する。
【００４９】図１７に示した様に異なる部分は、共通ソ
ース線がスイッチQ3の動作に必要な接地電圧に直接接続
されており、さらに共通データ線(CDn,/CDn)の非選択時
のプリチャージ電位が共通ソース線の電位と同電位であ
る点である。
ース線がスイッチQ3の動作に必要な接地電圧に直接接続
されており、さらに共通データ線(CDn,/CDn)の非選択時
のプリチャージ電位が共通ソース線の電位と同電位であ
る点である。
【００５０】上述の構成によって、図１８に示す様に以
下の様な読みだし動作を行う。まず、ロウアドレススト
ローブ信号RAS1とロウアドレスXOn-1によって選択され
たブロック（たとえば、M-AR1）の共通データ線(CD1,/C
D1)は非選択期間のプリチャージ電位から選択時のプリ
チャージ電位、たとえばVCCにプリチャージ電位が上昇
する。
下の様な読みだし動作を行う。まず、ロウアドレススト
ローブ信号RAS1とロウアドレスXOn-1によって選択され
たブロック（たとえば、M-AR1）の共通データ線(CD1,/C
D1)は非選択期間のプリチャージ電位から選択時のプリ
チャージ電位、たとえばVCCにプリチャージ電位が上昇
する。
【００５１】次にメモリアレイに対応して設けられた共
通ソース線(GS1)と共通データ線(CD1,/CD1)とが、コラ
ムデコーダ線(YSn)によりオンになる前記スイッチ(Q3)
とビット線とゲートで接続されたスイッチ(Q1,Q2)とを
介して、結合されることになる。 さらに、メインアン
プ(MAn)を活性化する信号(rwc)によって共通データ線は
選択時のプリチャージ電位から切り放される。共通ソー
ス線(GS1)は、接地電位に接続されているので、前記共
通データ線(CD1,/CD1)の電位も、ビット線D,/D(M-AR1)
の電位によって制御される前記スイッチ(Q1,Q2)のオン
抵抗に制御されながら下降する。
通ソース線(GS1)と共通データ線(CD1,/CD1)とが、コラ
ムデコーダ線(YSn)によりオンになる前記スイッチ(Q3)
とビット線とゲートで接続されたスイッチ(Q1,Q2)とを
介して、結合されることになる。 さらに、メインアン
プ(MAn)を活性化する信号(rwc)によって共通データ線は
選択時のプリチャージ電位から切り放される。共通ソー
ス線(GS1)は、接地電位に接続されているので、前記共
通データ線(CD1,/CD1)の電位も、ビット線D,/D(M-AR1)
の電位によって制御される前記スイッチ(Q1,Q2)のオン
抵抗に制御されながら下降する。
【００５２】一方、非選択のメモリアレイ（たとえば、
M-AR2）においては、図１８に示すように、共通データ
線(CD2,/CD2)は共通ソース線と同電位のVSSに維持され
ているため、前記コラムデコード線(YS2)によりオンに
なるスイッチ(Q3)、ビット線とはゲートで接続されたス
イッチ(Q1,Q2)とを介して、共通データ線と結合したと
しても、同電位であるため、従来の様に貫通電流がなが
れることはない。
M-AR2）においては、図１８に示すように、共通データ
線(CD2,/CD2)は共通ソース線と同電位のVSSに維持され
ているため、前記コラムデコード線(YS2)によりオンに
なるスイッチ(Q3)、ビット線とはゲートで接続されたス
イッチ(Q1,Q2)とを介して、共通データ線と結合したと
しても、同電位であるため、従来の様に貫通電流がなが
れることはない。
【００５３】本実施例によれば、共通ソース線をプリチ
ャージする回路、非選択時の共通データ線のプリチャー
ジ電位をつくる回路が不要になるため、高集積化が可能
である。
ャージする回路、非選択時の共通データ線のプリチャー
ジ電位をつくる回路が不要になるため、高集積化が可能
である。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
共通のコラムデコード線によって、非選択メモリアレイ
の共通データ線のプリチャージ回路と、接地線あるい
は、電源線の間に貫通電流が流れることを回避でき、高
密度・高速DRAMの読み出し回路において、その実用的効
果は大きい。
共通のコラムデコード線によって、非選択メモリアレイ
の共通データ線のプリチャージ回路と、接地線あるい
は、電源線の間に貫通電流が流れることを回避でき、高
密度・高速DRAMの読み出し回路において、その実用的効
果は大きい。
【図１】実施例１における２つのメモリアレイを配置し
た場合のDRAMの読み出し回路の構成図
た場合のDRAMの読み出し回路の構成図
【図２】同実施例におけるプリチャージ回路３の回路図
【図３】同実施例における動作を説明するタイミングチ
ャート図
ャート図
【図４】Q1,Q2をバイポーラトランジスタで構成した場
合をDRAMの読み出し回路の概略構成図
合をDRAMの読み出し回路の概略構成図
【図５】実施例２における２つのメモリアレイを配置し
た場合のDRAMの読み出し回路の構成図
た場合のDRAMの読み出し回路の構成図
【図６】実施例３におけるプリチャージ回路３の回路図
【図７】同実施例における動作を説明するタイミングチ
ャート図
ャート図
【図８】実施例４における２つのメモリアレイを配置し
た場合のDRAMの読み出し回路の構成図
た場合のDRAMの読み出し回路の構成図
【図９】同実施例におけるプリチャージ回路３の回路図
【図１０】同実施例における動作を説明するタイミング
チャート図
チャート図
【図１１】実施例５におけるプリチャージ回路３の回路
図
図
【図１２】従来例における４つのメモリアレイを配置し
た場合のDRAMの読み出し回路の構成図
た場合のDRAMの読み出し回路の構成図
【図１３】図１２中の２つのメモリアレイを取り出した
場合の詳細図
場合の詳細図
【図１４】貫通電流の動作説明図
【図１５】実施例６におけるプリチャージ回路３の回路
図
図
【図１６】同実施例における動作を説明するタイミング
チャート図
チャート図
【図１７】実施例７におけるプリチャージ回路３の回路
図
図
【図１８】同実施例における動作を説明するタイミング
チャート図
チャート図
１ センスアンプ回路
２ メインアンプ回路
３ 共通データ線プリチャージ回路
４ 共通データ線
５ ビット線イコライズ、プリチャージ回路
１０ メモリセルアレイ選択回路
１２ コラムアドレスデコード回路
３２ 共通ソース線
Claims (17)
- 【請求項１】アドレス選択用トランジスタと情報記憶用
キャパシタとからなる複数のメモリセルがビット線とワ
ード線の交差点にマトリクス配置されて構成された複数
のメモリアレイと、前記ビット線を第１のプリチャージ
電位にプリチャージさせるプリチャージ回路と、前記複
数のメモリアレイのうち前記アドレスに対応して実質的
に選択すべきメモリセルが存在するメモリアレイに対し
てのみそのワード線の選択動作を行うワード線選択回路
及びその増幅動作を行うセンスアンプ回路及びその選択
回路と、前記センスアンプ回路の増幅動作に必要な動作
電圧である第１の電源電圧あるいは第１の接地電圧を供
給する手段を有したダイナミックRAMの読み出し回路で
あって、 共通のデータ線選択信号により制御される第１のスイッ
チと、その第１のスイッチとは共通に、直列に接続され
た第２のスイッチ対を有し、 前記第１のスイッチには、前記第１のスイッチの動作に
必要な動作電圧である第２の電源電圧あるいは第２の接
地電圧を供給する共通ソース線を接続し、 他方、前記第２のスイッチ対には、前記共通のデータ線
対をそれぞれ接続し、前記第２のスイッチ対はそれぞ
れ、前記複数のメモリアレイのビット線対の電位によっ
てオン抵抗が制御され、かつ、前記ビット線対と前記共
通のデータ線対とは、常に電気的に分離されるように接
続し、 また、非選択期間において、その非選択メモリアレイに
対応する前記共通ソース線と共通データ線をそれぞれ第
２あるいは第３のプリチャージ電位にプリチャージする
プリチャージ回路と、選択メモリアレイに対応する前記
共通ソース線に前記第２の接地電圧あるいは第２の電源
電圧を結合させるスイッチを具備したことを特徴とする
ダイナミックRAMの読み出し回路。 - 【請求項２】アドレス選択用トランジスタと情報記憶用
キャパシタとからなる複数のメモリセルがビット線とワ
ード線の交差点にマトリクス配置されて構成された複数
のメモリアレイと、前記ビット線を第１のプリチャージ
電位にプリチャージさせるプリチャージ回路と、前記複
数のメモリアレイのうち前記アドレスに対応して実質的
に選択すべきメモリセルが存在するメモリアレイに対し
てのみそのワード線の選択動作を行うワード線選択回路
及びその増幅動作を行うセンスアンプ回路及びその選択
回路、前記センスアンプ回路の増幅動作に必要な動作電
圧である第１の電源電圧あるいは第１の接地電圧を供給
する手段を有したダイナミックRAMの読み出し回路であ
って、 共通のデータ線選択信号により制御される第１のスイッ
チ対と、その第１のスイッチ対とは、直列に接続された
第２のスイッチ対を有し、 前記第２のスイッチ対には、前記第１のスイッチの動作
に必要な動作電圧である第２の電源電圧あるいは第２の
接地電圧を供給する共通ソース線を共通に接続し、 他方、前記第１のスイッチ対には、前記共通のデータ線
対をそれぞれ接続し、前記第２のスイッチ対はそれぞ
れ、前記複数のメモリアレイのビット線対の電位によっ
てオン抵抗が制御され、かつ、前記ビット線対と前記共
通のデータ線対とは、常に電気的に分離されるように接
続し、 また、非選択期間において、その非選択メモリアレイに
対応する前記共通ソース線と共通データ線をそれぞれ第
２あるいは第３のプリチャージ電位にプリチャージする
プリチャージ回路と、選択メモリアレイに対応する前記
共通ソース線に前記第２の接地電圧あるいは第２の電源
電圧を結合させるスイッチを具備したことを特徴とする
ダイナミックRAMの読み出し回路。 - 【請求項３】請求項１または請求項２記載の第２あるい
は第３のプリチャージ電位は同電位であることを特徴と
するダイナミックRAMの読み出し回路。 - 【請求項４】請求項１または請求項２記載の第２あるい
は第３のプリチャージ電位は異電位であり、その電位は
両方とも第２のスイッチがオフになる電位であることを
特徴とするダイナミックRAMの読み出し回路。 - 【請求項５】請求項１または請求項２記載の第２の接地
電圧あるいは第２の電源電圧は、第１の接地電圧あるい
は第１の電源電圧とそれぞれ、同電位であることを特徴
とするダイナミックRAMの読み出し回路。 - 【請求項６】請求項１または請求項２記載の第２の電源
電圧は、第１の電源電圧より高い電位であることを特徴
とするダイナミックRAMの読み出し回路。 - 【請求項７】請求項１または請求項２記載の第２の接地
電圧は、第１の接地電圧より低い電位であることを特徴
とするダイナミックRAMの読み出し回路。 - 【請求項８】アドレス選択用トランジスタと情報記憶用
キャパシタとからなる複数のメモリセルがビット線とワ
ード線の交差点にマトリクス配置されて構成された複数
のメモリアレイと、前記ビット線を第１のプリチャージ
電位にプリチャージさせるプリチャージ回路と、前記複
数のメモリアレイのうち前記アドレスに対応して実質的
に選択すべきメモリセルが存在するメモリアレイに対し
てのみそのワード線の選択動作を行うワード線選択回路
及びその増幅動作を行うセンスアンプ回路及びその選択
回路、前記センスアンプ回路の増幅動作に必要な動作電
圧すなわち第１の電源電圧あるいは第１の接地電圧を供
給する手段を有したダイナミックRAMの読み出し回路で
あって、 共通のデータ線選択信号により制御される第１のスイッ
チと、その第１のスイッチとは共通に、直列に接続され
た第２のスイッチ対を有し、 前記第１のスイッチには、前記第１のスイッチの動作に
必要な動作電圧である第２の電源電圧あるいは第２の接
地電圧を供給する共通ソース線を接続し、 他方、前記第２のスイッチ対には、前記共通のデータ線
対をそれぞれ接続し、前記第２のスイッチ対はそれぞ
れ、前記複数のメモリアレイのビット線対の電位によっ
てオン抵抗が制御され、かつ、前記ビット線対と前記共
通のデータ線対とは、常に電気的に分離されるように接
続し、 また、非選択期間において、その非選択メモリアレイに
対応する前記共通ソース線と共通データ線をそれぞれ第
２あるいは第３のプリチャージ電位にプリチャージし、
一方、選択期間において、その選択メモリアレイに対応
する共通データ線を第４のプリチャージ電位にプリチャ
ージするプリチャージ回路と、選択メモリアレイに対応
する前記共通ソース線に、前記第２の接地電圧あるいは
第２の電源電圧を結合させるスイッチを具備したことを
特徴とするダイナミックRAMの読み出し回路。 - 【請求項９】アドレス選択用トランジスタと情報記憶用
キャパシタとからなる複数のメモリセルがビット線とワ
ード線の交差点にマトリクス配置されて構成された複数
のメモリアレイと前記ビット線を第１のプリチャージ電
位にプリチャージさせるプリチャージ回路と、前記複数
のメモリアレイのうち前記アドレスに対応して実質的に
選択すべきメモリセルが存在するメモリアレイに対して
のみそのワード線の選択動作を行うワード線選択回路及
びその増幅動作を行うセンスアンプ回路及びその選択回
路、前記センスアンプ回路の増幅動作に必要な動作電圧
すなわち第１の電源電圧あるいは、第１の接地電圧を供
給する手段を有したダイナミックRAMの読み出し回路で
あって、 共通のデータ線選択信号により制御される第１のスイッ
チ対と、その第１のスイッチ対とは、直列に接続された
第２のスイッチ対を有し、 前記第２のスイッチ対には、前記第１のスイッチの動作
に必要な動作電圧すなわち第２の電源電圧あるいは第２
の接地電圧を供給する共通ソース線を共通に接続し、他
方、前記第１のスイッチ対には、前記共通のデータ線対
をそれぞれ接続し、前記第２のスイッチ対はそれぞれ、
前記複数のメモリアレイのビット線対の電位によってオ
ン抵抗が制御され、かつ、前記ビット線対と前記共通の
データ線対とは、常に電気的に分離されるように接続
し、 また、非選択期間において、その非選択メモリアレイに
対応する前記共通ソース線と共通データ線をそれぞれ第
２あるいは第３のプリチャージ電位にプリチャージし、
一方、選択期間において、その選択メモリアレイに対応
する共通データ線を第４のプリチャージ電位にプリチャ
ージするプリチャージ回路と、選択メモリアレイに対応
する前記共通ソース線に、前記第２の接地電圧あるい
は、第２の電源電圧を結合させるスイッチを具備したこ
とを特徴とするダイナミックRAMの読み出し回路。 - 【請求項１０】請求項８または請求項９記載の第２ある
いは第３のプリチャージ電位は同電位であることを特徴
とするダイナミックRAMの読み出し回路。 - 【請求項１１】請求項８または請求項９記載の第２ある
いは第３のプリチャージ電位は、異電位であり、その電
位は、両方とも第２のスイッチがオフになる電位である
ことを特徴とするダイナミックRAMの読み出し回路。 - 【請求項１２】請求項８または請求項９記載の第２の接
地電圧あるいは第２の電源電圧は、第１の接地電圧ある
いは第１の電源電圧とそれぞれ、同電位であることを特
徴とするダイナミックRAMの読み出し回路。 - 【請求項１３】請求項８または請求項９記載の第２の電
源電圧は、第１の電源電圧より高い電位であることを特
徴とするダイナミックRAMの読み出し回路。 - 【請求項１４】請求項８または請求項９記載の第２の接
地電圧は、第１の接地電圧より低い電位であることを特
徴とするダイナミックRAMの読み出し回路。 - 【請求項１５】請求項８または請求項９記載のメモリア
レイの選択期間のうちメインアンプ回路の活性化期間の
み、前記共通データ線に接続されたプリチャージ回路を
オフ状態にさせることを特徴とするダイナミックRAMの
読み出し回路。 - 【請求項１６】アドレス選択用トランジスタと情報記憶
用キャパシタとからなる複数のメモリセルがビット線と
ワード線の交差点にマトリクス配置されて構成された複
数のメモリアレイと前記ビット線を第１のプリチャージ
電位にプリチャージさせるプリチャージ回路と、前記複
数のメモリアレイのうち前記アドレスに対応して実質的
に選択すべきメモリセルが存在するメモリアレイに対し
てのみそのワード線の選択動作を行うワード線選択回路
及びその増幅動作を行うセンスアンプ回路及びその選択
回路、前記センスアンプ回路の増幅動作に必要な動作電
圧すなわち第１の電源電圧あるいは第１の接地電圧を供
給する手段を有したダイナミックRAMの読み出し回路で
あって、 共通のデータ線選択信号により制御される第１のスイッ
チと、その第１のスイッチとは共通に、直列に接続され
た第２のスイッチ対を有し、 前記第１のスイッチには、前記第１のスイッチの動作に
必要な動作電圧すなわち第２の電源電圧あるいは第２の
接地電圧を供給する共通ソース線を接続し、他方、前記
第２のスイッチ対には、前記共通のデータ線対をそれぞ
れ接続し、前記第２のスイッチ対はそれぞれ、前記複数
のメモリアレイのビット線対の電位によってオン抵抗が
制御され、かつ、前記ビット線対と前記共通のデータ線
対とは、常に電気的に分離されるように接続し、 また、非選択期間において、その非選択メモリアレイに
対応する前記共通データ線を前記第２の電源電圧あるい
は前記第２の接地電圧にプリチャージし、一方、選択期
間において、その選択メモリアレイに対応する共通デー
タ線を第４のプリチャージ電位にプリチャージするプリ
チャージ回路を具備したことを特徴とするダイナミック
RAMの読み出し回路。 - 【請求項１７】アドレス選択用トランジスタと情報記憶
用キャパシタとからなる複数のメモリセルがビット線と
ワード線の交差点にマトリクス配置されて構成された複
数のメモリアレイと前記ビット線を第１のプリチャージ
電位にプリチャージさせるプリチャージ回路と、前記複
数のメモリアレイのうち前記アドレスに対応して実質的
に選択すべきメモリセルが存在するメモリアレイに対し
てのみそのワード線の選択動作を行うワード線選択回路
及びその増幅動作を行うセンスアンプ回路及びその選択
回路、前記センスアンプ回路の増幅動作に必要な動作電
圧すなわち第１の電源電圧あるいは、第１の接地電圧を
供給する手段を有したダイナミックRAMの読み出し回路
であって、 共通のデータ線選択信号により制御される第１のスイッ
チ対と、その第１のスイッチ対とは、直列に接続された
第２のスイッチ対を有し、 前記第２のスイッチ対には、前記第１のスイッチの動作
に必要な動作電圧すなわち第２の電源電圧あるいは第２
の接地電圧を供給する共通ソース線を共通に接続し、他
方、前記第１のスイッチ対には、前記共通のデータ線対
をそれぞれ接続し、前記第２のスイッチ対はそれぞれ、
前記複数のメモリーアレイのビット線対の電位によって
オン抵抗が制御され、かつ、前記ビット線対と前記共通
のデータ線対とは、常に電気的に分離されるように接続
し、 また、非選択期間において、その非選択メモリアレイに
対応する前記共通データ線を前記第２の電源電圧あるい
は前記第２の接地電圧にプリチャージし、一方、選択期
間において、その選択メモリアレイに対応する共通デー
タ線を第４のプリチャージ電位にプリチャージするプリ
チャージ回路を具備したことを特徴とするダイナミック
RAMの読み出し回路。
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