JPH0863888A - 信号処理装置 - Google Patents
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- JPH0863888A JPH0863888A JP6200575A JP20057594A JPH0863888A JP H0863888 A JPH0863888 A JP H0863888A JP 6200575 A JP6200575 A JP 6200575A JP 20057594 A JP20057594 A JP 20057594A JP H0863888 A JPH0863888 A JP H0863888A
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- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
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Abstract
正確に保つことができ、再生データの誤りの少ない信号
処理装置を提供する。 【構成】 信号処理装置は、入力デジタル信号中の特定
パターンを検出する検出手段と、前記検出手段の出力に
応じたタイミングで前記入力デジタル信号の一部を抽出
する抽出手段と、前記抽出手段により抽出されたデジタ
ル信号に基づいて前記入力デジタル信号の振幅を検出す
る検出手段とを備えて構成されている。
Description
特には、記録媒体から再生されたデジタル信号のレベル
の制御に関するものである。
のデータを伝送(記録再生)する装置において、受信デ
ータ列からクロックを抽出する場合にフェイズロックド
ループ(以下PLL)を用いることが知られている。
Rにおいては、再生データの検出方式としてパーシャル
レスポンス1,0,−1方式(以下PR(1,0,−
1))を用いることが多くなっている。
系の構成例を示すブロック図である。
ているデジタル信号が磁気ヘッド2により再生され、再
生等化回路3に出力される。ここで、磁気ヘッド2の再
生周波数特性は、面内記録媒体とリング型磁気ヘッドと
の組み合わせの場合、図11(a)に示すように、低域
では微分特性、高域では各種の損失により減衰特性とな
っている。
性を持つ再生等化回路3を用いて、例えば等化後の周波
数特性が図11(c)に示したコサインロールオフ特性
となるように等化する。コサインロールオフ特性はデー
タ検出点において波形干渉が最小となるような特性であ
り、等化された信号を2値判別することにより、記録さ
れたデータが復元される。
化された信号の正負をコンパレータ等により判定するデ
ータ検出方を積分検出と呼ぶ。
のアイパターンを図3(a)に示す。
ようになり、データを正確に検出するためには、アイ開
口の最大となる点を正確にサンプリングするためのクロ
ックを発生することが必要になる。このクロックは、位
相検出回路22,ループフィルタ21,電圧制御発振器
(以下VCO)20からなるPLLにより発生する。
等化回路3の出力信号との位相差を位相検出回路22に
より検出し、位相差信号をループフィルタ21を通じて
VCO20に出力し、VCO20の発振周波数を制御す
ることにより位相検出回路22における位相差がほぼ0
になるように位相ロックをかける。また、このときルー
プフィルタ21の周波数特性,ゲイン,VCO20の感
度等のPLLの位相応答特性がVTRのヘッドテープ系
により発生するジッタを十分吸収し、かつ各種ノイズに
応答しにくくなるように設定する。
るためのPLLを構成し、例えば位相検出回路22の動
作点を調整する等してPLLのロックの位相を調整する
ことによりアイ開口が最大となる点をサンプルすること
ができる。
ために、検出点の振幅を一定に保つ必要がある。このた
め、振幅検出回路23,ループフィルタ24及びGCA
4によりオートゲインコントロールループ(以下AGC
ループ)が構成されている。
ク値を検出する検波回路を有し、検出されたピーク値は
ループフィルタ24によりその低域成分のみが通過され
ると共に増幅され、GCA回路4の制御端子に出力され
る。このように構成することにより振幅検波出力がほぼ
一定に保たれるようにGCA4のゲインが制御される。
発生したクロックで制御されるA/D変換器5によりサ
ンプリングされ、デジタル信号に変換される。デジタル
信号に変換された再生信号は遅延回路6により2クロッ
ク分遅延され、減算器7によりもとの信号を減算する。
この操作により積分等化波形はPR(1,0,−1)特
性を有する波形に変換され、そのアイパターンは図3
(b)に示すように3値になる。
タビ復号回路8により最尤復号される。
との組み合わせは、高密度磁気記録を用いるデジタルV
TR等でよく用いられ、磁気記録系の低域特性の悪さ
(S/N,波形歪み等)を回避し、伝送誤りを最小限に
保つことができる。ビタビ復号回路8により復号された
再生データは誤り訂正回路9により、記録時に付加した
パリティデータを用いて伝送路で生じた誤りを訂正さ
れ、画像復号回路10に出力される。画像復号回路10
は記録時に圧縮された再生データの情報量を伸長し、D
/A変換器11に出力する。D/A変換器11は入力デ
ジタルデータをアナログデータに変換し、出力端子12
を介して出力する。
は、積分等化された再生信号の振幅を一定に保つために
等化された信号の振幅をピーク検波し、その検波出力が
一定に保たれるように制御する構成となっている。
からもわかるように、ピーク検波によれば、本来一定に
保ちたい検出点の振幅ではなく、検出点以外の振幅を一
定に保とうとする。このような検出点以外のピーク電圧
は、データのパターンによって大きく変化し、特に磁気
記録再生系の再生信号を積分等化した波形では、低周波
ノイズが重畳しており、これによっても検波振幅が影響
を受けるため、振幅レベルを一定に保つことが難しい。
生データの誤りを増大させることになる。
出点のに応じた再生信号のレベルを正確に保つことがで
き、入力されたデータ中の誤りを少なくすることのでき
る信号処理装置を提供することを目的とする。
決し、前記目的を達成するため、本発明は、入力デジタ
ル信号中の特定パターンを検出する検出手段と、前記検
出手段の出力に応じたタイミングで前記入力デジタル信
号の一部を抽出する抽出手段と、前記抽出手段により抽
出されたデジタル信号に基づいて前記入力デジタル信号
の振幅を検出する検出手段とを備えて構成されている。
ンを有するデータの検出点を精度よく検出でき、データ
検出点における信号のレベルを正確に検出することが可
能になる。
詳細に説明する。
TRの再生系の構成を示したブロック図であり、図10
と同様の動作をするものについては同一番号を付して詳
細な説明は省略する。
クロックの発生回路について説明する。図1において、
30はデジタル位相検出回路で、パターン検出回路31
とサンプルホールド回路32から構成されている。
路31には、A/D変換器5により変換されたデジタル
信号が供給され、そのパターンに応じた信号を出力す
る。なお、本実施例においては、A/D変換器5は再生
信号を4ビットのデジタル信号に変換するものとする。
力信号に現れるいくつかのパターンを検出するように構
成されており、これら複数のパターンを検出することに
よりサンプルホールド回路32の出力には、再生信号と
A/D変換のクロックとの位相差に応じた信号が得られ
る。
な構成を示すブロック図である。
されたデジタル信号301を1クロック毎に遅延させる
遅延回路、315は遅延回路311〜314の出力から
特定パターンを検出する論理演算回路からなるデコーダ
である。これら各要素311〜316によりパターン検
出回路31が構成されている。
する符号反転回路、322は減算器316の出力と符号
反転回路321の出力とをデコーダ315から出力され
る信号sにより切り換えるスイッチ、323はスイッチ
322の出力をデコーダ315から出力される信号ph
でサンプルホールドし、位相検出出力として出力するラ
ッチ回路である。これら各要素321〜323によりサ
ンプルホールド回路32が構成されている。
た再生信号は301に入力され、各遅延回路311〜3
14により順次遅延される。遅延回路311,313の
出力は減算器316に出力され、その出力はPR(1,
0,−1)信号となる。
〜314の4ビット出力データのMSBをa,b,c,
d,eとする。また、再生信号をA/D変換する際に再
生信号の平均値がA/D変換レンジの中央にくるように
設定しておけば、a,b,c,d,eは再生データ列を
積分検出した2値データ列となる。このデータ列をデコ
ーダ315に入力し、後述のような論理演算により特定
パターンを検出し、信号s及びph1を得る。
316の出力と、この出力を符号反転回路321で符号
反転した信号とを選択的に出力する。また信号phはラ
ッチ回路323の端子Eに供給されることによりラッチ
回路323を制御し、スイッチ322の出力を信号ph
のタイミングでサンプルホールドする。
する。
−1)信号のアイパターンである。このアイパターンは
データ検出点で3値の値をとる。そして、このアイパタ
ーンのゼロクロス点を見ると、ゼロクロス点を通過する
信号はデータと検出点との位相差に比例した傾きを持っ
ていることがわかる。
いる。そのため、デコーダ315において信号sがこの
傾きの正負を判別し、信号phがゼロクロス点であるこ
とを判別するように所定の論理演算を行うことによって
再生信号中の特定パターンを検出する。従って、デジタ
ル位相検出回路30の位相検出出力302はその平均レ
ベルがデータ検出点との位相差に比例した値となる。
ロクロス点での傾きはデータのパターンによってさまざ
まな値をとり、位相比較特性の傾き(位相検出感度)も
データのパターンによって変動するが、PLLのループ
内で使用される場合は、ループゲインの平均値の変動と
なるだけであり問題とならない。
として、本実施例では積分検出されたデータ列から論理
演算によって特定パターンを検出し、信号s及びphを
出力する。表1に信号s及びphの真理値表の一例を示
す。
対してb−d、即ち減算器316の出力及び信号s,p
hの論理を示した。sはb−dの傾きが正か負か、ph
はb−dがゼロクロス点であるかどうか、即ち特定パタ
ーンのデータが入力されたかどうかを示す。この真理値
表から、信号s,phは簡単な論理演算で表せることが
わかる。例えば、
deに誤りがない場合に成り立つ。データとクロックと
の位相がずれるに従って、検出出力302としてそのず
れ量に比例した値が出力される。その結果、デジタル位
相検出回路30も誤ったタイミングにてデータをサンプ
リングするようになるが、検出出力302がループフィ
ルタ21を介してVCO20に出力され、その発振周波
数が再生信号とクロックとの位相差をなくすように変動
するため、すぐに位相ロック状態に引き込まれる。
す。図4では約±100°の範囲にわたってリニアな位
相比較特性が得られており、PLLとして十分な位相ロ
ックレンジが得られる。
30を用いてクロックを抽出するPLLを構成すると、
クロックが入力したタイミングでサンプリングされたP
R(1,0,−1)データそのものがゼロクロス点に落
ち着くように制御されるため、PLLのロック位相が検
出点に自動的に追従し、正確にデータを検出することが
できる。
で実現すれば、アナログ回路で問題となるDCオフセッ
ト等もなくなり、PLL部分の調整はほとんど必要なく
なる。なお、VCO20の出力はA/D変換器5だけで
なく、装置の各回路の動作クロックとして供給される。
説明する。
な構成例を示すブロック図である。
ロック分遅延させる遅延回路、412は遅延回路411
の入出力データの排他的論理和をとるEXOR回路、4
13は遅延回路411の入出力データを減算し、PR
(1,0,−1)データを得る減算器である。また、4
21,422及び423は図2における符号反転回路3
21,スイッチ322及びラッチ323と同様の動作を
行う。ただし、スイッチ422は後述のsign信号に
より制御される。
PR(1,0,−1)データは、前述のように図3
(b)に示したアイパターンとなっている。データ検出
点における3値のうち、ゼロクロス点以外の2値は再生
データの振幅を示している。
特定のパターンを検出し、減算器413の出力がゼロク
ロス点以外のときにサンプルホールドすることにより検
出データの振幅を検出している。
点以外であることを検出するには、前述の位相検出回路
30の構成で説明したのと同様の手法を用いればよい。
すなわち、EXOR回路412により、減算器413の
出力がゼロクロス点以外である場合の特定パターンを検
出し、信号ahをラッチ回路423に出力する。ラッチ
回路423は信号ahが入力されたタイミングでスイッ
チ422からの出力データをラッチして出力する。
ahが0のタイミングでラッチ回路423が動作する。
遅延回路411の入力,出力を前述のように2値検出し
た結果をb,dとすると、
(1,0,−1)データの符号(MSB)(表1におい
ては、b−dの中央のデータ)を用いてもよいが、表1
のsignをみると、dまたはbの反転データを用いて
もよいことがわかる。
ータ中から、PR(1,0,−1)データが振幅を示し
ている場合の特定パターンを検出し、この検出出力に基
づいてPR(1,0,−1)データをサンプルホールド
することにより再生信号の振幅を検出しているので、デ
ータの検出点における振幅を正確に検出することができ
る。
ルタ24もデジタル回路で構成することによりAGCル
ープの方もすべてデジタル回路として構成でき、アナロ
グ回路で必要であった回路の調整等が必要なくなる。
ト数)は4ビットのデータにより演算を行うことにした
が、通常5ビット以下で十分な特性(S/N)が得ら
れ、装置の性能との兼ね合いで、2ビット程度まで減ず
ることも可能であり、その場合には回路規模も小さくな
る。
幅検出回路40のパターン検出回路はそれぞれ別々に設
けていたが、前述のように、その動作は同様であり、各
検出回路にてパターン検出回路を共用することも可能で
ある。以下、本発明の第2の実施例としてパターン検出
回路を共用した場合について説明する。
の構成を示す図で、図においては位相検出と振幅検出を
位相・振幅検出回路50により行う。その他の部分は図
1と同様である。
を図7に示す。
延回路と同様に入力データ501を1クロックづつ遅延
する遅延回路、515は減算器516の出力であるPR
(1,0,−1)データがゼロクロス点にあるか否かを
特定パターンを検出することにより検出し、信号s,p
h,ahを出力するデコーダである。これら511〜5
16でパターン検出回路51を構成している。
を反転して出力する符号反転回路、522,523は符
号反転回路521の入出力データを選択的に出力するス
イッチ、524,525はスイッチ522,523の出
力データをそれぞれ信号ph,ahのタイミングでラッ
チするラッチ回路である。これら521〜525でサン
プルホールド回路52を構成している。なお、スイッチ
522は信号sにより制御され、スイッチ523は信号
signにより制御される。また、502は位相検出出
力、503は振幅検出出力である。
前述の実施例とほぼ同様である。即ち、デコーダ515
は減算器516の出力データがゼロクロス点であること
を示す特定パターンを前述の論理演算により検出する
と、ラッチ回路524に信号phを出力し、スイッチ5
22から出力されたPR(1,0,−1)データをサン
プルホールドする。また、このとき検出データの傾きを
示す信号sをスイッチ522に出力し、符号反転回路5
21の入出力データを選択して出力する。位相検出出力
502はループフィルタ21により平均化されてVCO
20に出力され、前述のようにその発振周波数を制御す
る。
5がデータb,dに基づいて前述のように減算器516
の出力がゼロクロス点でないことを示す特定パターンを
検出すると、ラッチ回路525に信号ahを出力し、ス
イッチ523から出力されたPR(1,0,−1)デー
タをサンプルホールドする。スイッチ523は前述のよ
うに信号signにより制御され、符号反転回路521
の入出力データを選択して出力する。振幅検出出力50
3はループフィルタ24により平均化されてGCA4に
出力され、前述のように再生信号のレベルを制御する。
ン検出回路を用いて特定のパターンを検出し、この検出
出力に基づいて位相検出及び振幅検出を行っているの
で、再生データの検出点におけるクロックとの位相ずれ
及び再生データの振幅を正確に検出できると共に、回路
規模をより小さくすることが可能になる。
に適用した場合について説明したが、本発明はこれに限
られることはなく、2値データを伝送,再生する系、例
えば電波や光等による通信、光ディスク等にも適用可能
であり、同様の作用効果を有するものである。この場
合、それぞれの伝送路の性質に応じてPR(1,0,−
1)以外の例えばPR(1,−1),PR(1,1)等
3値の検出を選び、前述の実施例と同様の位相・振幅検
出回路を構成することも可能である。
ジタル位相・振幅検出回路50の構成例を図8,図9に
示す。図8,図9においては、減算器516が1クロッ
ク遅延したデータ間の差をとっているのと、デコーダ5
15の論理とが図7と異なっている。
11を用いると共に、デコーダ515の代わりにEXO
Rゲートを用い、このEXORゲートの入力と出力のM
SBであるデータb,cにより信号ph,ahを得ると
共に、cを信号sとしている。
13を用い、各遅延出力及び再生データ501のMSB
をabcdとしてデコーダ515に出力することによ
り、図示の論理式により信号ph,sを得ると共に、デ
ータb,cのEXORの反転出力を検出することにより
信号ahを得ている。
延回路及び減算器を設けたが、各検出回路における遅延
回路と減算器を図1,図6における遅延回路6及び減算
器7と共用することも可能であり、この場合には更なる
装置の小型化が可能になる。
では、入力デジタル信号中の特定パターンを検出し、検
出タイミングに応じて抽出したデジタル信号に基づいて
入力デジタル信号の振幅を検出しているので、特定パタ
ーンを有するデータの検出点において正確に再生信号の
振幅を検出することができる。
に応じて再生信号のレベルを制御することにより、デー
タの検出点において再生信号のレベルを常に一定に保つ
ことができ、再生データ中の誤りを少なくすることが可
能になる。
信号を遅延手段により順次遅延した各遅延データと入力
デジタル信号とを2値判定して得られるNビットのデー
タを用いて論理演算を行い、前記遅延手段の出力データ
のうちの2つのデータの算術演算結果を前記論理演算結
果に応じてラッチした値を入力デジタル信号の振幅とし
て出力するように構成したことにより、入力デジタル信
号から直接振幅検出出力を得るので、再生信号のレベル
の制御を安定して行うことができる。このため、装置を
無調整化することができると共に、再生信号の処理にお
けるエラーを少なくすることができる。
号中の特定パターンを検出し、検出タイミングに応じて
抽出したデジタル信号に基づいて入力デジタル信号の振
幅を検出すると共に入力デジタル信号に同期したクロッ
クを発生しているので、特定パターンを有するデータの
検出点において正確に再生信号の振幅を検出することが
できると共に、データの検出点に位相同期したクロック
を発生することができる。
を示すブロック図である。
成を示すブロック図である。
成を示すブロック図である。
構成を示すブロック図である。
路の構成を示すブロック図である。
すブロック図である。
を示すブロック図である。
図である。
Claims (14)
- 【請求項1】 入力デジタル信号中の特定パターンを検
出する検出手段と、 前記検出手段の出力に応じたタイミングで前記入力デジ
タル信号の一部を抽出する抽出手段と、 前記抽出手段により抽出されたデジタル信号に基づいて
前記入力デジタル信号の振幅を検出する検出手段とを備
えた信号処理装置。 - 【請求項2】 前記検出手段は、前記特定パターンとし
て複数のパターンを検出することを特徴とする請求項1
に記載の信号処理装置。 - 【請求項3】 前記検出手段は、前記入力デジタル信号
をNクロック(Nは1以上の整数)分遅延する遅延回路
と、 前記入力デジタル信号と前記遅延回路の出力とを2値判
定し、判定の結果得られるデータを用いて前記特定パタ
ーンを検出する検出回路とを備えたことを特徴とする請
求項1に記載の信号処理装置。 - 【請求項4】 前記検出手段は、前記入力デジタル信号
をNクロック(Nは1以上の整数)分遅延するN段に接
続された遅延回路と、 前記入力デジタル信号と前記遅延回路の各段とから得ら
れるN+1個のデータを2値判定し、判定の結果得られ
るN+1ビットのデータを用いて前記特定パターンを検
出する検出回路とを有することを特徴とする請求項1に
記載の信号処理装置。 - 【請求項5】 入力デジタルデータをNクロック(Nは
1以上の整数)分遅延するN段に接続された遅延手段
と、 前記入力デジタルデータと前記遅延手段の各段とから得
られるN+1個のデジタルデータをそれぞれ2値判定
し、判定の結果得られるN+1ビットのデータを用いて
所定の論理演算を行う論理演算手段と、 前記N+1個のデジタルデータのうち2個のデジタルデ
ータ間の差または和を求める算術演算手段と、 前記算術演算手段の出力を前記論理演算手段の出力に基
づいてラッチするラッチ手段と、 前記ラッチ手段の出力を前記入力デジタルデータの振幅
として出力する手段とを備えた信号処理装置。 - 【請求項6】 前記論理演算手段は、前記N+1個のデ
ジタルデータから前記入力デジタル信号がゼロクロス点
に対応するか否かを検出すると共に、前記入力デジタル
データの傾きの正負を判定する演算を行うことを特徴と
する請求項5に記載の信号処理装置。 - 【請求項7】 前記算術演算手段は出力の極性を反転可
能に構成され、前記論理演算手段の検出結果に応じて前
記ラッチ回路を制御し、前記データの傾きの正負の判定
結果に応じて前記極性を制御するように構成されている
ことを特徴とする請求項6に記載の信号処理装置。 - 【請求項8】 入力デジタル信号中の特定パターンを検
出する検出手段と、 前記検出手段の出力に応じたタイミングで前記入力デジ
タル信号の一部を抽出する抽出手段と、 前記抽出手段により抽出されたデジタル信号に基づいて
前記入力デジタル信号の振幅を検出する振幅検出手段と
前記抽出手段により抽出されたデジタル信号に基づいて
制御信号を生成する制御信号生成手段と、 前記制御信号に基づいて前記入力デジタル信号に同期し
たクロックを発生する発生手段とを備えた信号処理装
置。 - 【請求項9】 前記検出手段は前記特定パターンとして
複数のパターンを検出することを特徴とする請求項8に
記載の信号処理装置。 - 【請求項10】 請求項8または9に記載の装置におい
て、 前記発生手段により発生されたクロックを用いて、アナ
ログ信号を前記入力デジタル信号に変換する変換手段を
備えたことを特徴とする信号処理装置。 - 【請求項11】 請求項8または9に記載の装置におい
て、 前記入力デジタル信号のレベルを制御するレベル制御手
段と、 前記振幅検出手段の出力に基づいて前記レベル制御手段
のゲインを制御する制御手段とを備えた信号処理装置。 - 【請求項12】 入力信号中の特定パターンを検出する
検出手段と、 前記検出手段の出力に応じたタイミングで前記入力信号
の一部を抽出する抽出手段と、 前記抽出手段により抽出された信号に基づいて前記入力
信号のレベルを制御するレベル制御手段とを備えた信号
処理装置。 - 【請求項13】 請求項12に記載の装置において、 前記入力信号は記録媒体から再生されたアナログ信号で
あり、前記入力信号をデジタル信号に変換する変換手段
を備えた信号処理装置。 - 【請求項14】 請求項12または13に記載の装置に
おいて、 前記抽出手段により抽出された信号を平均化する手段を
備え、 前記レベル制御手段は前記平均化された信号に基づいて
前記入力信号のレベルを制御することを特徴とする信号
処理装置。
Priority Applications (3)
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JP20057594A JP3639618B2 (ja) | 1994-08-25 | 1994-08-25 | 信号処理装置 |
US08/511,740 US6374035B1 (en) | 1994-08-25 | 1995-08-07 | Signal processing device |
EP95113168A EP0700042A1 (en) | 1994-08-25 | 1995-08-22 | Signal processing device |
Applications Claiming Priority (1)
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JP20057594A JP3639618B2 (ja) | 1994-08-25 | 1994-08-25 | 信号処理装置 |
Publications (2)
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JPH0863888A true JPH0863888A (ja) | 1996-03-08 |
JP3639618B2 JP3639618B2 (ja) | 2005-04-20 |
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Family Applications (1)
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JP20057594A Expired - Fee Related JP3639618B2 (ja) | 1994-08-25 | 1994-08-25 | 信号処理装置 |
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