JPH09247136A

JPH09247136A - 位相誤差検出回路及びデジタルｐｌｌ回路

Info

Publication number: JPH09247136A
Application number: JP8073033A
Authority: JP
Inventors: Shinichi Fukuda; 伸一福田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-03-05
Filing date: 1996-03-05
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】簡易な構成で精度よく位相誤差情報を検出で
きる位相誤差検出回路及びそれを用いたＰＬＬ回路を実
現する。【解決手段】入力信号についてクロックの２倍の周波
数とされたサンプリングクロックでサンプルされたデー
タを、１サンプルおきに誤差サンプルデータｅ１と検出
点サンプルデータｄ１に分類する。そして順次入力され
る検出点サンプルデータｄ１の前後２つの検出点サンプ
ルデータから入力信号についてのエッジを検出する（ｄ
３）。エッジ検出手段でエッジが検出された２つの検出
点サンプルデータの間の誤差サンプルデータの値ｅ１
と、少なくとも一方の検出点サンプルデータの値（ｄ
２）を用いて、入力信号とクロックの間の位相誤差を検
出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は積分等化波形とされ
た入力信号に同期した発振周波数（クロック）を得るこ
とのできるデジタル方式のＰＬＬ（フェイズ・ロックド
・ループ）回路、及びその位相誤差検出回路に関するも
のである。

【０００２】

【従来の技術】例えば磁気テープに記録したデジタルデ
ータを再生するデジタルオーディオテーププレーヤ（い
わゆるＤＡＴレコーダ／プレーヤ）などでは、記録再生
ヘッドとして磁気ヘッドが用いられる。そして磁気ヘッ
ドにより検出された再生信号は、等化器を用いて波形等
化された後、データを再生するようにされている。ま
た、データ再生のために、ビット抜き出しのための再生
クロック（いわゆるビットクロック信号）が必要とされ
るが、このような、読出情報に同期したクロックを生成
するためには、一般にＰＬＬ回路が用いられる。

【０００３】ＰＬＬ回路としては従来よりアナログ回路
として形成されることが多かったが、近年ではＰＬＬ回
路のデジタル化も進んでいる。デジタルＰＬＬ回路は、
位相誤差検出部、誤差信号のフィルタリング処理部、ク
ロック発振回路部をデジタル化することで実現される。

【０００４】

【発明が解決しようとする課題】ところで例えばＤＡＴ
方式では、磁気テープから読み出した信号の等化処理に
関しては、パーシャルレスポンス方式の一種であり、伝
達特性がＤＣまで伸びた等化方式である、積分等化方式
（ＰＲ（１）方式とも呼ばれる）やクラス１パーシャル
レスポンス方式（ＰＲ(1,1) 方式もしくはＰＲ１方式と
も呼ばれる）が採用されている。

【０００５】積分等化方式を用いた場合についてみる
と、積分等化された入力信号から再生クロックを生成す
るＰＬＬ回路が必要になるが、このＰＬＬ回路をデジタ
ル化した場合、積分等化波形である入力信号をデジタル
データに変換し、そのデジタルデータを用いていわゆる
ＰＬＬ動作、つまり位相誤差検出に応じた発振周波数制
御動作が実行されることになる。

【０００６】ここで、入力信号をデジタルデータに変換
する方式としては、コンパレータを用いて『Ｈ』『Ｌ』
（１／０）の２値にサンプリングするタイプと、Ａ／Ｄ
変換器を用いて複数ビットのデジタル値にサンプリング
するタイプに大別される。

【０００７】まずコンパレータを用いる場合について考
えてみると、この場合サンプリングデータである『Ｈ』
『Ｌ』のみがＰＬＬ回路にとっての入力情報となる。入
力信号とＰＬＬ回路で発生される再生クロックの位相誤
差を精度よく検出するためには、入力信号のエッジを精
度よく検出することが必要になり、入力信号のエッジタ
イミングは、サンプリングデータが『Ｈ』から『Ｌ』、
もしくは『Ｌ』から『Ｈ』に反転することで検出でき
る。そして入力信号の実際のエッジタイミングは反転し
た２つのサンプリングデータの中間となるどこかのタイ
ミングである。

【０００８】このためサンプリング周波数が低いと、そ
れだけ実際のエッジタイミングと検出されるエッジタイ
ミングの間の誤差（サンプリング誤差）が大きいものと
なり、従って入力信号のエッジとＰＬＬ回路で発生され
る再生クロックについての位相誤差を精度よく検出する
ためには、コンパレータで用いるサンプリング周波数
を、例えば再生クロックの数倍から数１０倍という高い
ものを用いることが必要になる。

【０００９】サンプリングクロックとしてはマスターク
ロック（もしくはマスタークロックから生成されたクロ
ック）を用いることが一般的であるが、このため、必要
とされる再生クロックの周波数が高くなれば、それだけ
マスタークロック周波数も高くすることが必要になる。
マスタークロックとして利用できる周波数にも限界があ
るため、このようなＰＬＬ回路は容易に実現できないと
いう問題がある。

【００１０】また、コンパレータを用いる方式におい
て、例えばマスタークロック（アンプリングクロック）
を再生クロックの２倍以下の程度としても、演算処理に
よりエッジタイミングを比較的精度よく検出できるよう
にすることも可能ではあるが、この場合、回路規模の増
大や複雑化は避けられない。

【００１１】次にＡ／Ｄ変換器を用いる方式を考える
が、この場合も入力信号とは非同期のマスタークロック
をサンプリングクロックとして用いることで、サンプリ
ング誤差が生ずることは同様であり、これによりマスタ
ークロックの高周波数化の限界から、再生クロックの精
度にも限界が生ずる。ただし、この場合は入力信号のサ
ンプリング点の電圧値が複数ビットのデータにより得ら
れるので、コンパレータを用いる方式に比べて、入力信
号のエッジタイミングの推定演算をより精度よく行なう
ことができ、換言すれば、マスタークロックとしてもさ
ほどの高周波数化は要求されない。しかしながら、サン
プリング誤差を解消するような精度の高い推定演算を行
なうことで、回路規模の増大や複雑化は避けられないこ
とは同様である。

【００１２】これらの事情から、回路規模の増大を伴わ
ないで簡易な誤差検出方式により、サンプリング誤差な
く高精度な誤差検出を行なうことのできる位相誤差検出
回路及びそれを用いたＰＬＬ回路が求められていた。

【００１３】

【課題を解決するための手段】本発明はこのような事情
に応じて、簡易な構成で精度よく位相誤差情報を検出で
きる位相誤差検出回路及びそれを用いたＰＬＬ回路を実
現することを目的とする。

【００１４】このため位相誤差検出回路としては、サン
プル分類手段と、エッジ検出手段と、誤差検出手段とか
ら構成する。サンプル分類手段は積分等化された入力信
号についてクロックの２倍の周波数とされたサンプリン
グクロックでサンプルされたデータを、１サンプルおき
に誤差サンプルデータと検出点サンプルデータに分類す
る。エッジ検出手段は、順次入力される検出点サンプル
データの前後２つの検出点サンプルデータから入力信号
についてのエッジを検出する。誤差検出手段は、エッジ
検出手段でエッジが検出された２つの検出点サンプルデ
ータの間の誤差サンプルデータの値と、少なくとも一方
の検出点サンプルデータの値を用いて、入力信号とクロ
ックの間の位相誤差を検出する。

【００１５】またＰＬＬ回路としては、クロックを出力
するクロック発振出力手段と、クロック発振出力手段か
らのクロックの２倍の周波数のクロックをサンプリング
クロックとして用い、積分等化された入力信号をデジタ
ルデータに変換する変換手段と、変換手段により得られ
たデジタルデータについてクロックに対する位相誤差情
報を検出し、その位相誤差が少なくなるようにクロック
発振出力手段の発振出力を制御する位相誤差検出手段と
により形成する。そしてこの位相誤差検出手段は、変換
手段から供給されるデジタルデータを１サンプルおきに
誤差サンプルデータと検出点サンプルデータに分類し、
連続した前後２つの検出点サンプルデータから入力信号
についてのエッジを検出し、エッジが検出された２つの
検出点サンプルデータの間の誤差サンプルデータの値
と、少なくともその一方の検出点サンプルデータの値を
用いて、入力信号とクロックの間の位相誤差情報を検出
するように構成する。このようなＰＬＬ回路では、マス
タークロックを用いず、かつサンプリング誤差も含んで
位相誤差に応じたクロック発振出力周波数の制御が行な
われることになる。そして精度の良い位相誤差検出動作
もきわめて簡単な回路構成で実現される。

【００１６】また、このようなデジタルＰＬＬ回路にお
いて、変換手段から出力されるデジタルデータは、ＤＣ
オフセット除去手段を介してから位相誤差検出手段に入
力されるように構成する。これにより、入力信号にＤＣ
オフセットが生じていても位相誤差検出が正確に行なわ
れるようにし、ＰＬＬ回路の安定性を維持する

【００１７】さらにこのようなデジタルＰＬＬ回路にお
いて、変換手段から出力されるデジタルデータについ
て、そのエンベロープ値が略一定になるように制御する
データレベル制御手段を設ける。もしくは、位相誤差検
出手段が入力されるデジタルデータについてのエンベロ
ープ値を検出し、誤差サンプルデータ及び検出点サンプ
ルデータを用いて検出された位相誤差情報と、検出され
たエンベロープ値の間で割算処理を行なって、その割算
結果を位相誤差情報として出力するようにする。これら
の動作により、入力信号にレベル変動が生じても位相誤
差検出動作に影響を与えず、むやみに応答性が変動して
しまうことがなくなる。

【００１８】

【発明の実施の形態】以下、図１〜図２４により本発明
の実施の形態となる位相誤差検出回路及びデジタルＰＬ
Ｌ回路の各種例を次の順序で説明する。１．デジタルＰＬＬ回路の全体構成２．第１のデジタルＰＬＬ回路における位相誤差検出器
例３．第２のデジタルＰＬＬ回路例４．第３のデジタルＰＬＬ回路例５．第４のデジタルＰＬＬ回路例６．第５のデジタルＰＬＬ回路例７．第６のデジタルＰＬＬ回路例

【００１９】１．デジタルＰＬＬ回路の全体構成図１は本例のデジタルＰＬＬ回路のブロック図を示して
いる。このデジタルＰＬＬ回路はＡ／Ｄ変換器２、位相
誤差検出器３、ローパスフィルタ４、加算器５、発振器
６、周期測定部７、分周器８を有している。

【００２０】発振器６としては、アナログ発振回路を用
いるようにしてもよいが、本例の場合、この発振器６と
しては発振周波数を可変としたリングオシレータを用い
ている。本例のデジタルＰＬＬ回路では特に位相誤差検
出器３の構成及び動作について大きな特徴を有するもの
であるが、デジタルＰＬＬ回路全体及び位相誤差検出器
３の説明に先立ち、発振器６とされるリングオシレータ
について図３〜図５で説明しておく。

【００２１】まず図３によりリングオシレータの原理を
説明する。リングオシレータは基本的には奇数個のイン
バータがリング状に直列接続されて形成される。図３は
５個のインバータＩＶ１〜ＩＶ５が直列接続されてルー
プが形成されているリングオシレータの例を示してい
る。既知のとおりインバータは入出力が異なる論理状態
（例えば入力が『Ｈ』で出力が『Ｌ』）で安定となる
が、図３のように奇数個のインバータが直列にループ接
続された場合は、常にどこかのインバータで入出力が同
じ論理状態とならざるを得ない。このような状態を本明
細書では矛盾状態とよぶこととする。

【００２２】あるインバータが矛盾状態となると、その
インバータは出力される論理状態を反転させることで安
定となるが、これによって同時に、次に接続されたイン
バータが矛盾状態となる。リングオシレータとは、この
動作により矛盾状態が順次推移していくことで、確実に
発振が約束された回路である。その発振周期は、１つの
インバータの入力変化から出力変化までの時間遅延をτ
inv とすると、Ｎ段（図３の例は５段）のリングオシレ
ータによる発振周期は２Ｎτinv となる。ただし、簡単
のため、インバータの出力が『Ｈ』→『Ｌ』となるとき
の遅延時間とインバータの出力が『Ｌ』→『Ｈ』となる
ときの遅延時間は同じτinv となるとしている。

【００２３】図３（ａ）での各インバータＩＶ１〜ＩＶ
５についての入出力〜の論理状態は図３（ｂ）に示
される。まずインバータＩＶ１に着目すると、インバー
タＩＶ１の入力が『Ｌ』となっている時点ではインバ
ータＩＶ１の出力は『Ｈ』であり安定しているが、入
力が『Ｈ』となることでインバータＩＶ１が矛盾状態
となる。

【００２４】この矛盾状態はインバータＩＶ１の出力
が『Ｌ』となることで解消されるが、この反転のための
遅延時間が図３（ｂ）に示すτinv となる。インバータ
ＩＶ１の出力（＝インバータＩＶ２の入力）が
『Ｌ』となることでつづいてインバータＩＶ２が矛盾状
態となるが、τinv 後にインバータＩＶ２の出力が反
転され、インバータＩＶ２が安定する。そしてインバー
タＩＶ３が矛盾状態となる。

【００２５】つまり〜の各点での論理状態は、矛盾
状態の伝ぱんが一巡した時点で変化することになり、従
って『Ｈ』又は『Ｌ』が継続する幅（時間）は、図３の
ように５段のインバータＩＶ１〜ＩＶ５による回路では
５τinv となる。例えばの点から信号を取り出すと、
図３（ｂ）のの信号が得られ、つまり２×５τinv の
周期の信号（クロック）を得ることができる。

【００２６】このようなリングオシレータにおいて、ル
ープに含まれるインバータの段数を変化させるようにす
れば、可変周波数発生器を実現することができる。図４
は可変発振周波数リングオシレータのブロック図であ
る。このリングオシレータでは１２７個のインバータＩ
Ｖ１〜ＩＶ１２７が直列接続されている。なお説明上、
インバータＩＶ２，ＩＶ３をインバータグループＧＰ
２、インバータＩＶ４，ＩＶ５をインバータグループＧ
Ｐ３・・・・・インバータＩＶ１２６，ＩＶ１２７をインバ
ータグループＧＰ６４と呼ぶこととする。各インバータ
ＩＶ１〜ＩＶ１２７の入力変化から出力変化までの時間
遅延は１／２τinv とし、従って各インバータグループ
ＧＰ２〜ＧＰ６４に付いてみると、２つのインバータの
論理反転が行なわれる時の遅延時間はτinv となる。ま
た、インバータＩＶ１の前段にバッファ部４３が接続さ
れているとしたときに、バッファ部４３とインバータＩ
Ｖ１における遅延時間をτbiasとする。

【００２７】インバータＩＶ１及び各インバータグルー
プＧＰ２〜ＧＰ６４の出力点は、それぞれセレクタ４１
の各端子Ｌ１〜Ｌ６４に接続されている。セレクタ４１
は、セレクタ制御部４２からの制御に基づいて、端子Ｌ
１〜Ｌ６４の６４個の選択ポイントの内の１つを選択
し、その接続された端子をバッファ部４３を介してイン
バータＩＶ１の入力としている。従って、端子Ｌ１が選
択された場合はインバータＩＶ１のみのループが形成さ
れ、端子Ｌ２が選択された場合はインバータＩＶ１〜Ｉ
Ｖ３による３個のインバータによるループが形成され
る。また端子Ｌ６４が選択された場合は、インバータＩ
Ｖ１〜ＩＶ１２７による１２７個のインバータによるル
ープが形成される。

【００２８】このリングオシレータにおいてインバータ
ＩＶ１の出力を端子４４からリングオシレータによる発
振出力（クロック信号）２ＣＫｐ（図１のＰＬＬ回路で
発生させたいクロックＣＫｐの２倍の周波数のクロッ
ク）として取り出すとすると、セレクタ４１の接続状態
により、発振出力２ＣＫｐとしては６４種類の周波数に
可変することができる。発振出力２ＣＫｐの周期は、２
（τbias＋Ｎ・τinv ）としてあらわされる。なお、Ｎ
はＧＰ２〜ＧＰ６４の６３個のインバータグループのう
ちで、発振ループに含まれるインバータグループの数と
する。図５（ａ）〜（ｅ）には６４種類のうちの５種類
を例示した。

【００２９】即ち、セレクタ４１で端子Ｌ１が選択され
ているときは、インバータＩＶ１のみによるループで発
振が発生するため、遅延時間τbiasにより図５（ａ）の
ように２τbiasの周期のクロック信号が発振出力２ＣＫ
ｐとして得られる。またセレクタ４１で端子Ｌ２が選択
されているときは、インバータＩＶ１〜ＩＶ３にによる
ループで発振が発生するため、図５（ｂ）のように２
（τbias＋τinv ）の周期のクロック信号が発振出力２
ＣＫｐとして得られる。同様に、セレクタ４１で端子Ｌ
３，Ｌ４・・・・・・Ｌ６４のいずれかが選択されているとき
は、それぞれ図５（ｃ）（ｄ）（ｅ）のように２（τbi
as＋２τinv ）２（τbias＋３τinv ）・・・・・・２（τbi
as＋６３τinv ）の周期のクロック信号が発振出力２Ｃ
Ｋｐとして得られることになる。

【００３０】つまりこのリングオシレータでは、セレク
タ制御部４２がセレクタ４１における接続端子を可変制
御することで、出力されるクロック信号２ＣＫｐの周波
数を６４段階に可変制御できることになる。

【００３１】例えばこのようなリングオシレータを図１
のデジタルＰＬＬ回路において発振器６として採用する
場合、発振器６に対する制御入力を行なう部位、即ちＡ
／Ｄ変換器２、位相誤差検出器３、ローパスフィルタ
４、加算器５、周期測定部７が、図４におけるセレクタ
制御部４２として機能することにより、デジタルＰＬＬ
回路が実現される。

【００３２】図１のデジタルＰＬＬ回路では、端子１に
は積分等化波形とされた信号が入力される。端子１から
の入力信号はＡ／Ｄ変換器２において例えば８ビットの
デジタルデータに変換される。このＡ／Ｄ変換器２に対
しては、発振器６の発振出力であるクロック信号２ＣＫ
ｐが供給され、このクロック信号２ＣＫｐがサンプリン
グクロックとして用いられている。

【００３３】Ａ／Ｄ変換器２から出力されるデジタルデ
ータは、位相誤差検出器３においてクロック信号２ＣＫ
ｐが用いられてＰＬＬ回路としての出力クロック信号Ｃ
Ｋｐとの間の位相誤差が検出される。そしてその位相誤
差情報はローパスフィルタ４、加算器５を介して発振器
６に供給される。

【００３４】上述のように発振器６は例えば図４のよう
なリングオシレータで形成されているが、位相誤差情報
がセレクタ４１で選択する選択ポイントの値とされるこ
とになり、つまり発振器６において、位相誤差情報に応
じて端子４４から出力されるクロック信号２ＣＫｐの周
波数が可変制御されることになる。この動作により、入
力信号に同期したクロック信号２ＣＫｐが生成される。
発振器６から出力されるクロック信号２ＣＫｐは分周器
８で１／２分周されて端子９から当該デジタルＰＬＬ回
路からの出力としてのクロック信号ＣＫｐとして出力さ
れる。つまりこのデジタルＰＬＬ回路では、入力信号に
同期したクロック信号ＣＫｐを得るとともに、Ａ／Ｄ変
換器２におけるサンプリング周波数は、クロック信号Ｃ
Ｋｐの２倍の周波数のクロック２ＣＫｐが用いられるよ
うに構成されている。

【００３５】なお、リングオシレータを用いた発振器６
ではいわゆる自走発振周波数がないため、入力のない状
態を仮定したときの基準となる発振周波数を設定しなけ
ればならない。つまり、基準となる発振周波数を得るた
めのセレクタ４１における選択ポイントを設定しておか
なければならない。このため、周期測定部７がその基準
となる選択ポイントに相当する値を出力するようにして
いる。周期測定部７からの出力値はローパスフィルタ４
の出力値、つまり位相誤差情報と、加算器５において加
算されて発振器６に供給されるようにしている。

【００３６】従って、位相誤差検出器３で検出された誤
差情報に基づく選択ポイントの値と、周期測定部７から
出力される基準周波数としての選択ポイントの値が加算
された値が、発振器６内のセレクタ４１で選択されるべ
き選択ポイントの値となり、これによって入力信号の位
相誤差状態に応じて、発振周波数が基準周波数を中心と
して適正にコントロールされることになる。

【００３７】また、周期測定部７ではクロック信号ＣＫ
ｐの周期を基準チャネルクロックに基づいて測定してお
り、例えばＰＬＬロックレンジから外れているか否かを
検出している。そして、クロック信号ＣＫｐが所定の周
波数レンジから外れたような場合には、それに応じて基
準となる発振周波数、即ちセレクタ４１での選択ポイン
トを変更するような値を出力する。さらに、このＰＬＬ
回路が例えばＤＡＴ再生装置などにおける再生クロック
生成のために用いられる場合などでは、動作モード（再
生／早送りなどの各種モード）に応じて所定の基準発振
周波数が得られるように選択ポイントを設定するように
してもよい。

【００３８】このように本例のデジタルＰＬＬ回路で
は、Ａ／Ｄ変換器２までをも帰還ループに含めるように
し、このような構成により、サンプリング誤差による精
度低下のないクロック信号ＣＫｐを得ることができるよ
うにするとともに、位相誤差検出器３においては非常に
簡易な構成で精度の高い位相誤差検出動作が実行される
ようにされている。

【００３９】図２は本例における位相誤差検出動作のイ
メージを示している。図２（ａ）は端子１への入力信
号、図２（ｂ）は発振器６から出力されるクロック信号
２ＣＫｐ、図２（ｃ）は当該デジタルＰＬＬ回路（端子
９）からの出力となるクロック信号ＣＫｐを示してい
る。Ａ／Ｄ変換器２では、図２（ｂ）に示すクロック信
号２ＣＫｐの立上りで図２（ａ）のような入力信号に対
するサンプリングを行ない、ａ₁ ，ａ₂ ，ａ₃ ，ａ₄ ，
ａ₅ ・・・・として示すようなサンプリング点での８ビット
値を位相誤差検出器３に出力する。

【００４０】位相誤差検出器３では、入力された８ビッ
ト値を１サンプルおきにエッジ検出サンプルと検出点サ
ンプルに分類する。つまり、図２にエッジ検出サンプル
タイミングｅｔとして示したタイミングで入力されるデ
ータａ１，ａ３，ａ５・・・・・をエッジ検出サンプルと
し、検出点サンプルタイミングｄｔとして示したタイミ
ングで入力されるデータａ２，ａ４，ａ６・・・・・を検出
点サンプルとする。そして、連続する検出点サンプルａ
２，ａ４，ａ６について極性を見て或る２つの検出点サ
ンプルの間に入力信号のエッジ（極性反転タイミング）
が存在することを確認したら、その間に位置するエッジ
検出サンプルから位相誤差情報、つまり位相誤差の方向
（進み／遅れ）と位相誤差量を検出する。

【００４１】例えば検出点サンプルａ２，ａ４について
みると、その値について極性が異なることが確認された
ら、その検出点サンプルａ２，ａ４の間のタイミングで
入力信号のエッジが存在することがわかる。その間のタ
イミングで得られるのはエッジ検出サンプルａ３とな
る。このエッジ検出サンプルａ３の値が位相誤差量とな
り、また誤差の方向は図中ｔ２として示す方向となる。
つまりこの場合はａ３の値となる位相誤差量だけ、クロ
ックＣＫｐの位相が進んでいる（入力信号の位相が遅れ
ている）ことが検出される。

【００４２】本例のＰＬＬ回路では、このようにして検
出された位相誤差に応じて発振器６での発振周波数を制
御することで、入力信号に同期したクロックＣＫｐを得
ることができる。

【００４３】また、入力信号の本来のエッジとクロック
信号２ＣＫｐによりサンプルされたデータから検出され
るエッジの間は、いわゆるサンプリング誤差を含むもの
となっている。つまり、サンプリングタイミングが必ず
入力信号のエッジタイミングと一致しないかぎりはその
タイミング誤差が発生するものであるが、いくらサンプ
リング周波数を高くしてもこのようなタイミング誤差を
解消することは不可能である。

【００４４】ところが本例の場合、Ａ／Ｄ変換器２のサ
ンプリングクロックにも発振器６で得られるクロック信
号２ＣＫｐが用いられることから、サンプリングクロッ
ク自体もＰＬＬ動作において可変制御される。そしてこ
れによって、位相誤差検出器３で算出される位相誤差情
報には、最終的にはサンプリング誤差分も含まれること
になり、つまり、本例の場合、入力信号とクロック信号
２ＣＫｐの位相誤差がなくなるようにクロック信号２Ｃ
Ｋｐ周波数が制御される動作に際に、サンプリング誤差
分も解消されていくように推移していき、ロック状態に
おいてはサンプリング誤差のない状態で入力信号に同期
したクロック信号ＣＫｐが得られることになる。

【００４５】２．第１のデジタルＰＬＬ回路における位
相誤差検出器例図２で説明したような位相誤差検出を行なうための位相
誤差検出器３の構成及び動作について図６〜図１４で説
明していく。

【００４６】図６は図１に示した位相誤差検出器３のブ
ロック図を示している。この位相誤差検出器３は、サン
プル分類部１１、２値判定部１２、エッジ検出部１３、
誤差検出部１４から構成される。そして、誤差検出部１
４の出力ｅｒとは、即ち位相誤差の量及び方向を示す位
相誤差情報となり、図１におけるローパスフィルタ４に
入力される信号となる。

【００４７】上述したように端子１からの入力信号はＡ
／Ｄ変換器２においてクロック２ＣＫｐがサンプリング
クロックとして用いられて８ビットデジタルデータに変
換されるが、そのデジタルデータは位相誤差検出器３に
おけるサンプル分類部１１に供給される。このサンプル
分類部１１は、図２で説明したように、入力されるデー
タを１サンプル毎にエッジ誤差サンプルｅ１と検出点サ
ンプルｄ１に分類する動作を行なう。

【００４８】サンプル分類部１１の回路構成及び動作は
図７、図８に示される。サンプル分類部１１の回路構成
としては、図７に示すようにフリップフロップ２１と、
ラッチ回路２２，２３という極めて簡易な構成とするこ
とができる。

【００４９】フリップフロップ２１には、図８（ａ）に
示すような発振器６から出力されるクロック２ＣＫｐ
（つまりＡ／Ｄ変換器２のサンプリングクロック）が供
給されており、このクロック２ＣＫｐにより、データ入
力Ｄをラッチする。データ入力Ｄとしては反転Ｑ出力が
供給されている。

【００５０】従って、このフリップフロップ２１のＱ出
力をクロックＣＫ２、反転Ｑ出力をクロックＣＫ１とす
ると、クロックＣＫ２，ＣＫ１は図８（ｃ）（ｅ）に示
したような互いに逆位相で、かつ、それぞれクロック２
ＣＫｐより１／２の周波数の信号となる。なお、クロッ
クＣＫ１は端子２４より、後述するエッジ検出部１３及
び誤差検出部１４にも供給される。クロックＣＫ２はラ
ッチ回路２２に、クロックＣＫ１はラッチ回路２３に、
それぞれ供給される。ラッチ回路２２，２３はそれぞれ
クロックＣＫ２，ＣＫ１によりＡ／Ｄ変換器２から供給
された８ビットデジタルデータをラッチ出力する。

【００５１】Ａ／Ｄ変換器２でクロック２ＣＫｐにより
サンプリングされたデータが、図８（ｂ）のようにａn
，ａn+1 ，ａn+2 ・・・・・であったとすると、クロック
ＣＫ２に基づくラッチ回路２２の出力は図８（ｄ）のよ
うにａn+1 ，ａn+3 ，ａn+5 となる。またクロックＣＫ
１に基づくラッチ回路２３の出力は図８（ｆ）のように
ａn ，ａn+2 ，ａn+4 となる。このラッチ回路２２の出
力はエッジ誤差検出サンプルｅ１とされ、ラッチ回路２
３の出力は検出点サンプルｄ１とされる。即ち、このよ
うな構成のサンプル分類部１１により、Ａ／Ｄ変換器２
の出力は１サンプル毎にエッジ誤差検出サンプルｅ１と
検出点サンプルｄ１に分類されて出力されることにな
る。

【００５２】図６に示すようにサンプル分類部１１から
出力されるエッジ誤差検出サンプルｅ１は誤差検出部１
４に供給され、また、検出点サンプルｄ１は２値判定部
１２に供給される。２値判定部１２は、順次入力されて
くる８ビットの検出点サンプルｄ１についてその２値判
定し、判定値ｄ２を出力する。

【００５３】Ａ／Ｄ変換器２から出力されるデジタルデ
ータが、８ビットバイナリコードとされている場合は、
０〜２５５の量子化値は、図９（ａ）のようになる。ま
たＡ／Ｄ変換器２から出力されるデジタルデータが２の
補数表現でコード化される場合は、０〜２５５の量子化
値は、図９（ｂ）のようになる。

【００５４】この図９から、８ビット値についての２値
判定を行なう場合を考えると、いづれの場合であって
も、そのＭＳＢをみれば良いことがわかる。例えば入力
信号が０レベルにあるときの量子化値を『１２８』とす
ると、バイナリコードは『１０００００００』となる。
この『１２８』から『２５５』までＭＳＢの値は『１』
であり、『０』から『１２７』までＭＳＢの値は『０』
である。つまり２値判定部１２では、８ビットの検出点
サンプルｄ１のうちＭＳＢの値のみを判定値ｄ２として
出力すればよい。バイナリコードデータが採用されてい
る場合を考えると、サンプル点での入力信号が正極性で
あれば判定値ｄ２＝１、サンプル点での入力信号が負極
性であれば判定値ｄ２＝０となる。

【００５５】この判定値ｄ２はエッジ検出部１３及び誤
差検出部１４に供給される。エッジ検出部１３は、連続
して入力されてくる判定値ｄ２から、入力信号にエッジ
（極性反転）が存在したか否かを検出する。エッジ検出
部１３は例えば図１０のような回路で実現できる。

【００５６】即ち判定値ｄ２はフリップフロップ２５と
イクスクルーシブオアゲート（ＥＸ−ＯＲゲート）２６
に供給される。そしてフリップフロップ２５では上述し
たサンプル分類部１１で生成されたクロックＣＫ１がラ
ッチクロックとして入力されている。従ってフリップフ
ロップ２５の出力はクロックＣＫ１で遅延させた判定値
ｄ２’となり、つまりＥＸ−ＯＲゲート２６では、連続
した２つの時点の判定値ｄ２，ｄ２’の比較が行なわれ
ることになる。そして、ＥＸ−ＯＲゲート２６で論理レ
ベルが異なれば『１』、同じであれば『０』の信号が、
エッジ検出信号ｄ３として出力される。

【００５７】連続した２つの検出点サンプルｄ１につい
ての判定値ｄ２，ｄ２’が同じ値（１と１、もしくは０
と０）であれば、この２つの検出点サンプルｄ１の間の
期間においては、入力信号のエッジが存在していないこ
とになる。ところが、判定値ｄ２，ｄ２’が異なる値
（１と０、もしくは０と１）であることは、この２つの
検出点サンプルｄ１の間の期間において入力信号のエッ
ジが存在していることを意味する。つまりエッジ検出部
１３では、エッジ検出の際に『１』となるエッジ検出値
ｄ３を出力し、誤差検出部１４に供給する。

【００５８】誤差検出部１４は、エッジ検出部１３にお
いてエッジが検出されたタイミングにおいて、入力され
るエッジ誤差検出サンプルｅ１と判定値ｄ２を用いて位
相誤差情報を検出する。誤差検出部１４の回路例及び動
作タイミングは図１１、図１２に示される。

【００５９】上述したようにサンプル分類部１１におい
てクロックＣＫ２でラッチ出力されたエッジ誤差検出サ
ンプルｅ１は、誤差検出部１４においてラッチ回路２７
に入力され、クロックＣＫ１でラッチされる。この動作
は図１２（ａ）〜（ｃ）のようになる。

【００６０】一方、サンプル分類部１１において図１２
（ｇ）で示すクロックＣＫ２でラッチ出力された検出点
サンプルｄ１に基づいて得られる判定値ｄ２、エッジ検
出信号ｄ３は図１２（ｄ）〜（ｆ）のようになるが、判
定値ｄ２は図１１の誤差検出部１４においてスイッチ２
９の制御信号とされ、またエッジ検出信号ｄ３はスイッ
チ３０の制御信号とされる。

【００６１】ラッチ回路２７から出力されるエッジ誤差
検出サンプルｅ１はそのままスイッチ２９のＳ０端子に
供給されるとともに、−１乗算部２８に供給されて極性
が反転されてからスイッチ２９のＳ１端子に供給され
る。スイッチ２０は、判定値ｄ２＝０のときＳ０端子が
接続され、判定値ｄ２＝１の時Ｓ１端子が接続される。

【００６２】スイッチ２０の出力はスイッチ３０のＳ_E
端子に供給される。スイッチ３０のＳ_N 端子には『０』
の値が供給されている。このスイッチ２０の出力は位相
誤差検出器３からの位相誤差情報ｅｒとなり、後段のロ
ーパスフィルタ４に供給されることになる。そしてスイ
ッチ３０では、エッジ検出信号ｄ３＝１のときＳ_E 端子
が接続され、エッジ検出信号ｄ３＝０のときＳ_N 端子が
接続されるため、入力信号についてのエッジが検出され
ないとき（エッジ検出信号ｄ３＝０）は、位相誤差情報
ｅｒ＝０となり、一方、入力信号についてのエッジが検
出されたとき（エッジ検出信号ｄ３＝１）は、位相誤差
情報ｅｒは、スイッチ２９の出力値であるｅ１もしくは
−ｅ１となる。

【００６３】入力信号についてのエッジが検出されたと
き（エッジ検出信号ｄ３＝１）の、誤差検出部１４での
位相誤差情報検出動作について図１３、図１４で説明す
る。図１３（ａ）（ｂ）、図１４（ａ）（ｂ）は、それ
ぞれ連続した２つの検出点サンプルａn 、ａn+2 の間に
エッジが存在した場合の例を示している。

【００６４】まず図１３（ａ）（ｂ）は、検出点サンプ
ルａn の極性が負の値で判定値ｄ２’＝０となり、検出
点サンプルａn+2 の極性が正の値で判定値ｄ２＝１とな
った場合である。いづれの場合も検出点サンプルａn 、
ａn+2 の判定値ｄ２’、ｄ２の値が異なるため、エッジ
検出部１３から出力されるエッジ検出信号ｄ３＝１とな
り、スイッチ３０はＳ_E 端子が選択される。そして、検
出点サンプルａn+2 の判定値ｄ２＝１であるため、スイ
ッチ２９は端子Ｓ１が選択される。

【００６５】図１２に示したタイミングからわかるよう
に、検出点サンプルａn 、ａn+2 に基づいてスイッチ２
９，３０が制御された時点で入力されるエッジ誤差サン
プルｅ１は、Ａ／Ｄ変換器２において検出点サンプルａ
n 、ａn+2 の中間のタイミングでサンプリングされたデ
ータａn+1 である。

【００６６】図１３（ａ）の場合は、エッジ誤差サンプ
ルｅ１（ａn+1 ）が負の値（ｅ１＜０）であったとす
る。つまり、サンプリングされたデータａn 、ａn+1 、
ａn+2から図示するような入力信号の立上り波形が推定
できる場合である。この場合、クロック２ＣＫｐに対し
入力信号の位相は遅れており、その位相誤差量はエッジ
誤差サンプルｅ１（ａn+1 ）の値とすることができる。
そして、スイッチ２９はＳ１端子が選択されていること
により、エッジ誤差サンプルｅ１×（−１）の値が位相
誤差情報ｅｒとなる。

【００６７】図１３（ｂ）は、図１３（ａ）と同様に入
力信号の立上り波形が推定できる場合であるが、エッジ
誤差サンプルｅ１（ａn+1 ）が正の値（ｅ１＞０）であ
った場合である。この場合、クロック２ＣＫｐに対し入
力信号の位相は進んでおり、その位相誤差量はエッジ誤
差サンプルｅ１（ａn+1 ）の値とすることができる。そ
してこの場合も、スイッチ２９はＳ１端子が選択されて
いることにより、エッジ誤差サンプルｅ１×（−１）の
値が位相誤差情報ｅｒとなる。

【００６８】この図１３（ａ）（ｂ）のように検出点サ
ンプルａn+2 の判定値ｄ２＝１となった場合の位相誤差
情報ｅｒは図１３（ｃ）のようになる。つまり、エッジ
誤差サンプルｅ１（ａn+1 ）が負の値（ｅ１＜０）であ
れば、入力信号の位相遅れが検出されたことになり、つ
まりクロック２ＣＫｐの位相を遅らせるように制御すべ
きことが検出される。そして、この場合はエッジ誤差サ
ンプルｅ１は（−１）乗算部２８を介して出力されるた
め、位相誤差情報ｅｒ＝（−１×ｅ１）となり、エッジ
誤差サンプルｅ１は負の値であるため、位相誤差情報ｅ
ｒは正の値となる。この位相誤差情報ｅｒの極性が、位
相制御の方向を示し、位相誤差情報ｅｒの絶対値が位相
誤差量に相当することになる。

【００６９】また、エッジ誤差サンプルｅ１（ａn+1 ）
が正の値（ｅ１＞０）であれば、入力信号の位相進みが
検出されたことになり、つまりクロック２ＣＫｐの位相
を進ませるように制御すべきことが検出される。そし
て、この場合もエッジ誤差サンプルｅ１は（−１）乗算
部２８を介して出力されるため、位相誤差情報ｅｒ＝
（−１×ｅ１）となり、エッジ誤差サンプルｅ１は正の
値であるため、位相誤差情報ｅｒは負の値となる。

【００７０】次に図１４（ａ）（ｂ）は、検出点サンプ
ルａn の極性が正の値で判定値ｄ２’＝１となり、検出
点サンプルａn+2 の極性が負の値で判定値ｄ２＝０とな
った場合である。図１４（ａ）（ｂ）のいづれの場合も
検出点サンプルａn 、ａn+2の判定値ｄ２’、ｄ２の値
が異なるため、エッジ検出部１３から出力されるエッジ
検出信号ｄ３＝１となり、スイッチ３０はＳ_E 端子が選
択される。そして、検出点サンプルａn+2 の判定値ｄ２
＝０であるため、スイッチ２９は端子Ｓ０が選択され
る。

【００７１】ここで図１４（ａ）は、エッジ誤差サンプ
ルｅ１（ａn+1 ）が正の値（ｅ１＞０）であった場合で
ある。つまり、サンプリングされたデータａn 、ａn+1
、ａn+2 から図示するような入力信号の立下がり波形
が推定できる場合である。この場合、クロック２ＣＫｐ
に対し入力信号の位相は遅れており、その位相誤差量は
エッジ誤差サンプルｅ１（ａn+1 ）の値とすることがで
きる。そして、スイッチ２９はＳ０端子が選択されてい
ることにより、エッジ誤差サンプルｅ１の値がそのまま
位相誤差情報ｅｒとなる。

【００７２】図１４（ｂ）は、図１４（ａ）と同様に入
力信号の立下がり波形が推定できる場合であるが、エッ
ジ誤差サンプルｅ１（ａn+1 ）が負の値（ｅ１＜０）で
あった場合である。この場合、クロック２ＣＫｐに対し
入力信号の位相は進んでおり、その位相誤差量はエッジ
誤差サンプルｅ１（ａn+1 ）の値とすることができる。
そしてこの場合も、スイッチ２９はＳ０端子が選択され
ていることにより、エッジ誤差サンプルｅ１の値がその
まま位相誤差情報ｅｒとなる。

【００７３】この図１４（ａ）（ｂ）のように検出点サ
ンプルａn+2 の判定値ｄ２＝０となった場合の位相誤差
情報ｅｒは図１４（ｃ）のようになる。つまり、エッジ
誤差サンプルｅ１（ａn+1 ）が正の値（ｅ１＞０）であ
れば、入力信号の位相遅れが検出されたことになり、ク
ロック２ＣＫｐの位相を遅らせるように制御すべきこと
が検出される。そして、この場合はエッジ誤差サンプル
ｅ１は正の値であるため、位相誤差情報ｅｒは正の値と
なる。そしてこの位相誤差情報ｅｒの極性が位相制御の
方向を示し、位相誤差情報ｅｒの絶対値が位相誤差量に
相当する。

【００７４】また、エッジ誤差サンプルｅ１（ａn+1 ）
が負の値（ｅ１＜０）であれば、入力信号の位相進みが
検出されたことになり、つまりクロック２ＣＫｐの位相
を進ませるように制御すべきことが検出される。そし
て、この場合エッジ誤差サンプルｅ１は負の値であるた
め、位相誤差情報ｅｒは負の値となる。

【００７５】誤差検出部１４は、図１１に示した簡易な
構成により、以上のような位相誤差情報ｅｒの検出が行
なわれる。このような検出を行なうための位相誤差検出
器３としては、図６〜図１４による説明で理解されるよ
うに非常に簡単な構成であり、しかも精度の高い位相誤
差検出を実現できる。これにより、図１に示したデジタ
ルＰＬＬ回路では、回路規模を増大させることなく高精
度のクロック発生動作を行なうことができる。特に上述
したように本例のデジタルＰＬＬ回路では、Ａ／Ｄ変換
器２のサンプリングクロックとしてクロック信号２ＣＫ
ｐを用いているため、入力信号とは非同期であるマスタ
ークロックを用いてサンプリングする場合に生じるよう
なサンプリング誤差成分のない高精度のクロック信号Ｃ
Ｋｐを得ることができるが、その制御のための位相誤差
検出動作が簡易な構成の位相誤差検出器３で実現される
ことでデジタルＰＬＬ回路として実用上非常に好ましい
ものとなる。

【００７６】３．第２のデジタルＰＬＬ回路例第２のデジタルＰＬＬ回路例を図１５〜図１８で説明す
る。この例では、図１５に示すようにＡ／Ｄ変換器２と
位相誤差検出器３の間にハイパスフィルタ部１５を配す
るものであり、位相誤差検出器３の内部構成及びローパ
スフィルタ４〜周期検出部７の構成部分は図１の例と同
様であるため説明を省略する。即ち本例では、ハイパス
フィルタ部１５により入力信号のサンプリングデータか
らＤＣ成分（入力信号の平均値）を除去することを特徴
としている。

【００７７】入力信号はＡ／Ｄ変換器２でサンプリング
されるわけであるが、入力信号を正弦波と仮定したとき
に、その入力信号にＤＣオフセット成分が無ければ、Ａ
／Ｄ変換器２の変換ダイナミックレンジにおいて図１６
（ａ）のようになり、つまりサンプルデータはゼロを中
心に分布する。しかしＤＣオフセット成分があると、図
１６（ｂ）又は（ｃ）のようにサンプルデータの分布の
センターはゼロからずれることになる。

【００７８】このＤＣオフセット成分により、位相誤差
検出動作においては図１７に示すような影響を受けるこ
とになる。例えば図１７の実線をＤＣオフセット成分が
ない場合における位相誤差検出動作として、上述した図
１３（ａ）と同様に示しているとする。この場合、上述
してきたように位相誤差情報ｅｒはエッジ検出サンプル
ｅ１_A の値として検出される。

【００７９】ところがＤＣオフセット成分により、サン
プルデータａn 、ａn+1 、ａn+2 の値が破線上で示すよ
うな値となってしまうと、エッジ検出サンプルｅ１_B の
値が位相誤差情報ｅｒとして検出されてしまう。つまり
ＤＣオフセット成分により位相誤差情報ｅｒに大きな変
動が生じ、ＰＬＬロック時の安定性の点で不利なものと
なってしまう。

【００８０】そこで本例ではハイパスフィルタ部１５を
配することで、ＤＣオフセット成分を除去したサンプル
データを位相誤差検出器３に供給するようにしている。
ハイパスフィルタ部１５は、例えばローパスフィルタ３
１と減算器３２で構成される。Ａ／Ｄ変換器２からの出
力データはローパスフィルタ３１と減算器３２に供給さ
れ、またローパスフィルタ３１の出力は減算器３２に供
給される。つまり、ローパスフィルタ３１で抽出された
低域成分（平均値）が、減算器３２においてＡ／Ｄ変換
器２からの出力データから減算されることで、ハイパス
フィルタを構成している。

【００８１】このようなハイパスフィルタ部１５を介す
ることで、ＤＣオフセットを除去した状態を、アイパタ
ーンとして示したものが図１８である。Ａ／Ｄ変換器２
の出力についてのアイパターンが例えば図１８（ｂ）の
ようにＤＣオフセット成分が含まれている状態であった
としても、ハイパスフィルタ部１５の出力でみたアイパ
ターンでは、図１８（ａ）のようにＤＣオフセット成分
が除去されたものとなる。つまり、位相誤差検出器３に
入力されるサンプルデータはゼロを中心に分布したータ
となり、このため位相誤差検出器３における位相誤差検
出動作では、ＤＣオフセットの影響による位相誤差情報
の変動はなくなり、これにより精度良く、安定したＰＬ
Ｌ動作が実現される。また、本例のようにハイパスフィ
ルタ部１５をローパスフィルタ３１と減算器３２により
構成することで、ハイパスフィルタ部１５の挿入に伴う
時間遅延を高々１クロック分に抑えることができる。

【００８２】４．第３のデジタルＰＬＬ回路例次に第３のデジタルＰＬＬ回路例を図１９〜図２１で説
明する。この例では、図１９に示すように位相誤差検出
器３内にエンベロープ検出部１６を設け、このエンベロ
ープ検出部１６により検出されたエンベロープ値をＤ／
Ａ変換器１８でアナログ信号とする。そしてそのアナロ
グ信号で、Ａ／Ｄ変換器２におけるダイナミックレンジ
コントロールを行なう構成としている。

【００８３】上述してきたように位相誤差検出器３にお
ける位相誤差検出方式では、その位相誤差情報ｅｒの値
は、エッジ検出サンプルｅ１（もしく−１×ｅ１）とさ
れる。従って、Ａ／Ｄ変換された入力信号の大きさによ
って位相誤差情報ｅｒの値が変化することが理解され
る。

【００８４】このことは、入力信号のレベルが小さいと
きは、ＰＬＬ動作の応答性が鈍く、周波数引き込みに時
間がかかったり、逆に入力信号レベルが大きいと、ＰＬ
Ｌ動作の反応が過敏になり、少々の外乱でロックしてい
る位相が揺さぶられたりすることなどが発生することに
なる。例えば図２０の実線は入力信号のレベルが小さい
状態での位相誤差検出動作を、また破線は入力信号のレ
ベルが大きい状態での位相誤差検出動作を模式的に示し
ている。それぞれの場合を比べて、位相誤差情報ｅｒの
値は、位相誤差サンプルの値であるｅ１_C ，ｅ１_D のよ
うにその大きさが異なるものとなり、これによりＰＬＬ
動作の応答性が異なってしまうことがわかる。

【００８５】このような入力レベルの大小による不都合
を解消するには、Ａ／Ｄ変換器２から出力されるデータ
のエンベロープレベルをだいたい一定に保つようにする
ことが必要になる。エンベロープレベルを略一定に保つ
には、Ａ／Ｄ変換器２における変換効率（ダイナミック
レンジ）を、波形レベル（エンベロープ）に合わせて可
変するようにすればよい。

【００８６】そこで本例では、位相誤差検出器３に入力
されるデータについて、エンベロープ検出部１６が、例
えばピーク検出などの方法により、エンベロープ値を検
出するようにしている。そして、そのエンベロープ検出
値に応じた電圧をＡ／Ｄ変換器２に対する変換効率制御
信号Ｖ_ref としてフィードバックしている。これによ
り、Ａ／Ｄ変換器２では例えば図２１（ａ）のように入
力信号レベルが大きいときは、ダイナミックレンジが広
がる（量子化１ステップ間隔が広がる）ように制御さ
れ、逆に図２１（ｂ）のように入力信号レベルが小さい
ときは、ダイナミックレンジが狭まる（量子化１ステッ
プ間隔が狭まる）ように制御される。

【００８７】これにより、いづれの場合でも、例えばエ
ンベロープのピーク値＋ＥＶ，−ＥＶは、デジタルデー
タ上では同一の値とされることになり、つまり位相誤差
検出器３に入力されるデータのエンベロープレベルは、
Ａ／Ｄ変換器２への入力信号レベルに関わらず、だいた
い一定に保たれるようになる。従って、位相誤差検出器
３で検出される位相誤差情報は、ＰＬＬ動作が適正な応
答性を保つ状態に維持されることになる。

【００８８】５．第４のデジタルＰＬＬ回路例第４のデジタルＰＬＬ回路例を図２２で説明する。この
例では、上述した第３のデジタルＰＬＬ回路例と同様の
目的で、位相誤差検出器３に入力されるデータについて
エンベロープレベルをだいたい一定に保つようにするも
のである。つまり第３のデジタルＰＬＬ回路例に代えて
採用することができる例である。

【００８９】位相誤差検出器３に入力されるデータにつ
いてのエンベロープレベルを略一定に保つには、Ａ／Ｄ
変換器２の入力段において、入力信号の波形レベルを一
定に保つようにしてもよい。そこで本例ではＡ／Ｄ変換
器２の前段にＡＧＣ（オートゲインコントロール）回路
１９を配するようにしている。そして位相誤差検出器３
に入力されるデータについてエンベロープ検出部１６が
エンベロープレベルを検出し、その値をＤ／Ａ変換器１
８でアナログ信号に変換する。そして、そのアナログ信
号をＡＧＣ回路１９にフィードバックしてＡＧＣ制御が
行なわれるようにしている。

【００９０】ＡＧＣ回路１９では、比較部４３とゲイン
可変部４４が設けられている。比較部４３には基準とな
るエンベロープレベルの値ｅｖ_REF が設定されており、
この基準エンベロープ値ｅｖ_REF と、Ｄ／Ａ変換器１８
を介したエンベロープ検出部１６からのエンベロープレ
ベルと比較する。そして、その比較結果に基づいてゲイ
ン可変部４４における入力信号に対するゲインレベルを
制御する。即ちこのＡＧＣ回路１９により、入力信号波
形は基準エンベロープ値ｅｖ_REF を目標にゲイン調整さ
れてからＡ／Ｄ変換器２に入力されるものとなる。

【００９１】これにより、位相誤差検出器３に入力され
るデータのエンベロープレベルは、入力信号レベルに関
わらず、だいたい一定に保たれるようになり、位相誤差
検出器３で検出される位相誤差情報は、ＰＬＬ動作が適
正な応答性を保つ状態に維持される。

【００９２】６．第５のデジタルＰＬＬ回路例図２３に示す第５のデジタルＰＬＬ回路例も、第３、第
４のデジタルＰＬＬ回路例と同様の目的で、位相誤差検
出器３に入力されるデータについてエンベロープレベル
をだいたい一定に保つようにすることものである。

【００９３】この場合も、位相誤差検出器３に入力され
るデータについてのエンベロープレベルを略一定に保つ
ために、Ａ／Ｄ変換器２の前段にＡＧＣ（オートゲイン
コントロール）回路１９を配するようにしている。

【００９４】ＡＧＣ回路１９には、比較部４５とゲイン
可変部４６が設けられている。比較部４５には基準とな
る電圧値Ｖ_REF が設定されており、この基準電圧値ｅｖ
_REFと、ＡＧＣ回路１９の出力を比較する。そしてその
比較結果に基づいてゲイン可変部４６における入力信号
に対するゲインレベルを制御する。即ちこのＡＧＣ回路
１９により、入力信号波形は基準電圧値Ｖ_REF を目標に
ゲイン調整されてからＡ／Ｄ変換器２に入力されるもの
となる。これにより、位相誤差検出器３に入力されるデ
ータのエンベロープレベルは、入力信号レベルに関わら
ず、略一定に保たれるようになり、位相誤差検出器３で
検出される位相誤差情報は、ＰＬＬ動作が適正な応答性
を保つ状態に維持される。

【００９５】７．第６のデジタルＰＬＬ回路例図２４に示す第６のデジタルＰＬＬ回路例も、第３〜第
５のデジタルＰＬＬ回路例と同様の目的で、ＰＬＬ回路
の応答性を適正に保つためのものである。ただしこの例
では位相誤差検出器３に入力されるデータについてエン
ベロープレベルを一定に保つという処理は行なわず、エ
ンベロープ検出部１６で検出されたエンベロープ値ｅｖ
により、検出された位相誤差情報を補正するような処理
を行なうことになる。

【００９６】前述した図２０からわかるように、位相誤
差検出器３に入力されるデータのエンベロープが変化す
ると、算出される位相誤差情報ｅｒの値も変化してしま
い、ＰＬＬ回路としての応答性が変動してしまう。これ
を避けるためには、上述した各例のように位相誤差検出
器３に入力されるデータのエンベロープを一定に保つよ
うにするほかに、位相誤差検出器３から出力される位相
誤差情報の値を、入力されるデータのエンベロープによ
り補正するようにしてもよい。

【００９７】即ち図２４に示すように、誤差検出部１４
の後段に割算器１７を設ける。ここで誤差検出部１４で
算出される位相誤差情報の値をｅｒｐとすると、この値
ｅｒｐには入力信号レベルの大小による変動成分が含ま
れている。この値ｅｒｐから変動成分を除去するには、
値ｅｒｐとエンベロープ検出部１６で検出された入力デ
ータについてのエンベロープ値で割算を行なえばよい。
割算器１７の出力を位相誤差情報ｅｒとすると、この位
相誤差情報ｅｒには入力信号の大きさによる変動はあら
われないことになる。従って、入力信号レベルい関わら
ず、ＰＬＬ動作が適正な応答性を保つ状態に維持される
ことになる。

【００９８】

【発明の効果】以上説明したように本発明の位相誤差検
出回路では、積分等化された入力信号についてクロック
の２倍の周波数とされたサンプリングクロックでサンプ
ルされたデータを、１サンプルおきに誤差サンプルデー
タと検出点サンプルデータに分類し、順次入力される検
出点サンプルデータの前後２つの検出点サンプルデータ
から入力信号についてのエッジを検出する。そしてエッ
ジが検出された２つの検出点サンプルデータの間の誤差
サンプルデータの値と、少なくとも一方の検出点サンプ
ルデータの値を用いて、入力信号とクロックの間の位相
誤差を検出するようにしている。このような検出方式に
より、非常に簡単な回路構成で位相誤差検出が可能にな
るという効果があり、ＰＬＬ回路に搭載する位相誤差検
出回路として好適である。

【００９９】特にＰＬＬ回路としては、クロック発振出
力手段からのクロックの２倍の周波数のクロックをサン
プリングクロックとして用い、積分等化された入力信号
をデジタルデータに変換し、そのデジタルデータについ
て上記構成の位相誤差検出回路でクロックに対する位相
誤差情報を検出するようにすることで、マスタークロッ
クを用いず、かつサンプリング誤差も含んで位相誤差に
応じたクロック発振出力周波数の制御が行なわれること
になる。つまり、精度の良い位相誤差検出動作に基づく
高精度の発振出力をきわめて簡単な回路構成で実現でき
るという効果がある。

【０１００】また、このようなデジタルＰＬＬ回路にお
いて、変換手段から出力されるデジタルデータは、ＤＣ
オフセット除去手段を介してから位相誤差検出手段に入
力されるように構成することで、入力信号にＤＣオフセ
ットが生じていてもそれが除去され、位相誤差検出が正
確に行なわれることになり、正確で安定性の良いＰＬＬ
回路を実現できるという効果が得られる。

【０１０１】さらにこのようなデジタルＰＬＬ回路にお
いて、変換手段から出力されるデジタルデータについ
て、そのエンベロープ値が略一定になるように制御する
データレベル制御手段を設けるか、もしくは、位相誤差
検出手段が入力されるデジタルデータについてのエンベ
ロープ値を検出し、そのエンベロープ値と検出された位
相誤差情報との間で割算処理を行なって、その割算結果
を位相誤差情報として出力するようにするようにしてい
る。これらの動作により、入力信号にレベル変動が生じ
てもその影響が位相誤差情報に表われず、従って応答性
がむやみに変動しない、動作の安定したＰＬＬ回路が実
現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＰＬＬ回路
のブロック図である。

【図２】実施の形態のＰＬＬ回路の位相誤差検出動作の
説明図である。

【図３】リングオシレータの原理の説明図である。

【図４】実施の形態で発振器として用いられる発振周波
数可変リングオシレータのブロック図である。

【図５】実施の形態で発振器として用いられる発振周波
数可変リングオシレータでの発振周波数の説明図であ
る。

【図６】第１の実施の形態例の位相誤差検出器のブロッ
ク図である。

【図７】実施の形態の位相誤差検出器のサンプル分類部
の回路図である。

【図８】実施の形態の位相誤差検出器のサンプル分類部
の動作の説明図である。

【図９】実施の形態の位相誤差検出器の２値判定部の動
作の説明図である。

【図１０】実施の形態の位相誤差検出器のエッジ検出部
の回路図である。

【図１１】実施の形態の位相誤差検出器の誤差検出部の
回路図である。

【図１２】実施の形態の位相誤差検出器の誤差検出部の
動作の説明図である。

【図１３】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。

【図１４】実施の形態の位相誤差検出器の誤差検出部の
検出動作の説明図である。

【図１５】本発明の第２の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図１６】ＤＣオフセットによるサンプリングデータへ
の影響の説明図である。

【図１７】ＤＣオフセットによる位相誤差情報への影響
の説明図である。

【図１８】第２の実施の形態におけるハイパスフィルタ
による機能の説明図である。

【図１９】本発明の第３の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図２０】入力レベルの変動による位相誤差情報への影
響の説明図である。

【図２１】第３の実施の形態における動作の説明図であ
る。

【図２２】本発明の第４の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図２３】本発明の第５の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【図２４】本発明の第６の実施の形態におけるＰＬＬ回
路の要部のブロック図である。

【符号の説明】

２Ａ／Ｄ変換器３位相誤差検出器４ローパスフィルタ５加算器６発振器７周期測定部８分周器１１サンプル分類部１２２値判定部１３エッジ検出部１４誤差検出部１５ハイパスフィルタ部１６エンベロープ検出部１７割算器１８Ｄ／Ａ変換器１９ＡＧＣ回路

Claims

【特許請求の範囲】

【請求項１】積分等化された入力信号についてクロッ
クの２倍の周波数とされたサンプリングクロックでサン
プルされたデータを、１サンプルおきに誤差サンプルデ
ータと検出点サンプルデータに分類するサンプル分類手
段と、順次入力される検出点サンプルデータの前後２つの検出
点サンプルデータから入力信号についてのエッジを検出
するエッジ検出手段と、前記エッジ検出手段でエッジが検出された２つの検出点
サンプルデータの間の誤差サンプルデータの値と、少な
くとも一方の検出点サンプルデータの値を用いて、前記
入力信号と前記クロックの間の位相誤差を検出する誤差
検出手段と、から構成されることを特徴とする位相誤差検出回路。
【請求項２】クロックを出力するクロック発振出力手
段と、前記クロック発振出力手段からのクロックの２倍の周波
数のクロックをサンプリングクロックとして用い、積分
等化された入力信号をデジタルデータに変換する変換手
段と、前記変換手段により得られたデジタルデータから、入力
信号と前記クロック発振出力手段からのクロックの間の
位相誤差情報を検出し、当該位相誤差が少なくなるよう
に前記クロック発振出力手段の発振出力を制御する位相
誤差検出手段と、を有し、前記位相誤差検出手段は、前記変換手段から供給されるデジタルデータを、１サン
プルおきに誤差サンプルデータと検出点サンプルデータ
に分類し、連続した前後２つの検出点サンプルデータか
ら入力信号についてのエッジを検出し、エッジが検出さ
れた２つの検出点サンプルデータの間の誤差サンプルデ
ータの値と、少なくともその一方の検出点サンプルデー
タの値を用いて、前記入力信号と前記クロックの間の位
相誤差情報を検出するように構成されていることを特徴
とするデジタルＰＬＬ回路。
【請求項３】前記変換手段から出力されるデジタルデ
ータは、ＤＣオフセット除去手段を介してから前記位相
誤差検出手段に入力されることを特徴とする請求項２に
記載のデジタルＰＬＬ回路。
【請求項４】前記変換手段から出力されるデジタルデ
ータについて、そのエンベロープ値が略一定になるよう
に制御する、データレベル制御手段が設けられているこ
とを特徴とする請求項２に記載のデジタルＰＬＬ回路。
【請求項５】前記位相誤差検出手段は、入力されるデ
ジタルデータについてのエンベロープ値を検出し、誤差
サンプルデータ及び検出点サンプルデータを用いて検出
された位相誤差情報と、検出されたエンベロープ値の間
で割算処理を行なって、その割算結果を位相誤差情報と
して出力することを特徴とする請求項２に記載のデジタ
ルＰＬＬ回路。