FR2963849A1 - Procede de fabrication d'un circuit electrique et circuit obtenu - Google Patents

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Abstract

Procédé de fabrication d'un circuit électrique comportant au moins une puce semi-conductrice (130). Selon le procédé, on forme une couche de câblage (360) sur un côté de contact d'au moins une puce semi-conductrice (130) qui est surmoulée avec une masse coulée (140) sauf sur le côté de contact. La couche de câblage (360) comporte au moins une boucle conductrice (370) pour former une bobine électrique.

Description

1 Domaine de l'invention La présente invention concerne un procédé de fabrication d'un circuit électrique comportant au moins une puce semi-conductrice ainsi qu'un circuit électrique équipé d'au moins une puce semi- conductrice et enfin un module de capteur équipé d'un tel circuit électrique. Etat de la technique La technique de construction et de liaison de puce utilise le procédé WLP, c'est-à-dire le procédé de conditionnement d'une plaquette de silicium appelé « wafer level packaging ». Il consiste à exécuter les différents procédés d'emballage sur la plaquette de silicium ou sur un dispositif au format d'une pastille. Le document US 3,579,056 Al décrit un procédé de fabrication et un dispositif semi-conducteur selon lequel on installe des 15 composants semi-conducteurs sur un support et on les enveloppe d'une couche de polyuréthane. Ensuite, on enlève le support et on applique des conducteurs sur les composants semi-conducteurs. Exposé et avantages de l'invention Dans ce contexte, la présente invention a pour objet un 20 procédé de fabrication d'un circuit électrique avec au moins une puce semi-conductrice, comprenant les étapes de procédé suivantes : - former une couche de câblage sur un côté de contact d'au moins une puce semi-conductrice qui est surmoulée avec une masse cou- lée à l'exception de la surface de contact, 25 - la couche de câblage ayant une bobine électrique pour former au moins une boucle conductrice. L'invention a également pour objet un circuit électrique comportant au moins une puce semi-conductrice caractérisé par - une couche de câblage sur un côté de contact d'au moins une puce 30 semi-conductrice qui est surmoulée avec la masse de coulée sauf sur le côté de contact, - la couche de câblage ayant au moins une boucle conductrice pour former une bobine électrique. Enfin, l'invention a pour objet un module de capteur 35 équipé d'un tel circuit électrique.
2 L'invention repose sur la considération que la fabrication d'un conditionnement de puce par le procédé WLP avec intégration d'une bobine offre des avantages considérables. Pour le conditionnement WLP avec une bobine intégrée, on peut étendre la solution connue du conditionnement WLP et intégrer la fonction supplémentaire de la bobine dans l'emballage. Selon le procédé WLP, on installe des puces sur un substrat de support temporaire. Ensuite, avec une masse moulée, on fa-brique une pastille avec des puces et une masse moulée et après enlèvement du substrat de support, on réalise un nouveau plan de câblage pour le branchement électrique. Le but du plan de câblage consiste à déployer la trame de branchement qui, à l'origine est très fine, comme sur la pastille de silicium d'origine, a une dimension plus grande sur la plaque de circuit qui, du fait de sa technique de fabrica- tion, ne peut être réalisée avec des structures fines. L'invention a l'avantage d'intégrer le procédé de fabrication de la bobine directement dans le procédé WLP. De plus, à la de-mande, on pourra étendre de manière économique la taille de l'emballage, notamment la dimension latérale dans la mesure où la sur- face existante de la puce de silicium n'est pas suffisante pour la bobine. De façon avantageuse, la bobine permet d'injecter par une liaison radio, de l'énergie dans le système, ce qui permet une lecture et un enregistrement radio. Un circuit électrique selon l'invention désigne un circuit intégré comportant un ensemble de composants électroniques. Le circuit électrique peut se présenter sous la forme d'un produit WLP. La puce semi-conductrice peut être un composant semi-conducteur tel que par exemple une puce de silicium. Le circuit peut avoir une ou plu-sieurs puces semi-conductrices. La puce semi-conductrice peut être emballée ou placée dans un boîtier et comporter des branchements de contact. Le circuit peut avoir une structure en couche, c'est-à-dire une couche de câblage avec un plan de câblage dans la structure stratifiée du circuit. La couche de câblage sert de préférence à réaliser des lignes de contact pour brancher la puce semi-conductrice et réaliser des liai- sons électriques internes au circuit entre les composants électroniques
3 du circuit. On réalise la couche de câblage par un procédé de technique des semi-conducteurs tel que par exemple la pulvérisation de métal, la dépose de vernis, la lithographie ou le dépôt galvanique. La couche de câblage peut s'étendre sur une surface du côté de contact de la puce semi-conductrice. Le côté de contact de la puce semi-conductrice est son côté actif sur lequel se trouvent également les contacts électriques de la puce. La puce semi-conductrice est enveloppée par une masse coulée et le côté contact n'est pas recouvert par la masse coulée de sorte lo que la couche de câblage ou une couche de câblage intermédiaire peu-vent se réaliser directement sur la surface du côté du contact. La masse coulée est ici une masse de matière moulée encore connue sous la dé-nomination de composé de moulage. Au moins une puce semi-conductrice avec une masse coulée peut se présenter sous la forme 15 d'une pastille composite de masse moulée. Cette solution a l'avantage de réaliser un ensemble qui peut être travaillé efficacement et recevoir la couche de câblage. Une boucle conductrice est un chemin conducteur ou une ligne électrique formant une bobine électrique avec au moins une spire dans la couche de câblage. Un conducteur qui forme 20 au moins une bouche conductrice peut être en même temps formé avec les autres conducteurs de la couche de câblage. La bobine électrique est ainsi réalisée directement dans la couche de câblage et elle n'est pas appliquée comme élément préfabriqué. La couche de câblage peut être réalisée avec au moins 25 une boucle conductrice, de façon directement adjacente au côté contact d'au moins une puce semi-conductrice. Cette solution a l'avantage que par l'intégration de la bobine dans la couche de câblage, il ne faut pas de couche particulière pour réaliser la bobine. La fonction supplémentaire de la bobine électrique de ce mode de réalisation peut se faire avec 30 des moyens de fabrication réduits au minimum sans ajouter une autre couche à celle nécessaire. Cela est possible pour des géométries de câblage qui ont suffisamment d'espace pour au moins une boucle conductrice dans la couche de câblage. En plus ou en variante, on peut former une couche de 35 câblage intermédiaire de façon directement adjacente au côté de contact
4 d'au moins une puce semi-conductrice. Ensuite, on peut former la couche de câblage avec au moins une boucle conductrice sur la couche de câblage intermédiaire. La couche de câblage intermédiaire peut être une couche analogue à la couche de câblage avec au moins une boucle conductrice mais qui ne comporte en principe pas de boucle conductrice pour réaliser une bobine électrique mais seulement les lignes de câblage nécessaires. On a ainsi un plan de contact et un plan de bobine. Cette solution a l'avantage que les éléments du circuit sont câblés avec une géométrie de câblage optimale pour le circuit et les conducteurs nécessaires à la bobine électrique peuvent être réalisés indépendamment de la géométrie de câblage du circuit. Ces deux couches de câblage peuvent être réalisées par le même procédé en technique des semi-conducteurs. Un plan intermédiaire peut être formé de façon directe- 15 ment adjacente au côté de contact d'au moins une puce semi-conductrice et la couche de câblage peut être formée avec au moins une boucle conductrice sur le plan intermédiaire, l'épaisseur du plan intermédiaire étant réglée en fonction d'une distance prédéfinie entre au moins une boucle conductrice et le côté de contact. Le plan intermé- 20 diaire peut se composer d'une ou plusieurs couches et comporter une couche de câblage. Au moins une boucle conductrice peut s'étendre dans la couche de câblage au-delà d'une zone couverte par au moins une puce semi-conductrice. La boucle conductrice pourra dépasser les limites ex- 25 térieures du côté de contact de la puce semi-conductrice et arriver sur une zone non couverte par la puce semi-conductrice mais par la masse coulée. La boucle conductrice peut ainsi envelopper une surface plus grande que la puce semi-conductrice. Par exemple, au moins une boucle conductrice peut s'étendre dans la couche de câblage sur au 30 moins deux puces semi-conductrices. On augmente ainsi la surface active de l'antenne. Selon un mode de réalisation, le procédé comporte une étape d'application d'au moins une puce semi-conductrice sur le côté de contact d'un substrat de support, une étape de surmoulage d'au moins 35 une puce semi-conductrice sur le substrat de support avec la masse coulée et une étape d'enlèvement du substrat de support d'au moins une puce semi-conductrice, le côté de contact d'au moins une puce semi-conductrice étant alors dégagé. De cette manière, on fabrique la puce semi-conductrice surmoulée par la masse de coulée sauf sur le 5 côté du contact. Appliquer au moins une puce semi-conductrice avec le côté de contact sur un substrat de support signifie par exemple que l'on colle avec un adhésif, par exemple un film adhésif. Le film adhésif peut être prévu sur le substrat de support et il peut recevoir au moins une puce. Le substrat de support peut se présenter par exemple sous la forme d'une pastille. En détachant le substrat de support d'au moins une puce semi-conductrice, on enlève le substrat de support et l'agent adhésif d'au moins une puce semi-conductrice du substrat de support. Cette solution a l'avantage que le procédé selon l'invention puisse s'intégrer sans difficulté dans un procédé WLP, connu.
La couche de câblage avec au moins une boucle conductrice peut se réaliser par un procédé en technique des semi-conducteurs. Un tel procédé consiste par exemple à pulvériser du métal, à appliquer un vernis, à utiliser la lithographie ou un dépôt galvanique. Cette solution a l'avantage de pouvoir former la couche de câblage avec au moins une boucle conductrice en utilisant des procédés de fabrication connus en soi provenant de la technique des semi-conducteurs. Ainsi, la couche de câblage avec au moins une boucle conductrice est avantageuse du point de vue des moyens à mettre en oeuvre pour la fabrication et elle s'intègre parfaitement dans des opéra- tions existantes. De manière avantageuse, les étapes du procédé de l'invention peuvent être exécutées dans le cadre d'un procédé WLP. La présente invention développe en outre un circuit électrique ayant au moins une puce semi-conductrice et présentant les ca- ractéristiques suivantes : - une couche de câblage sur un côté de contact d'au moins une puce semi-conductrice qui est surmoulée avec la masse de coulée sauf sur le côté de contact, - la couche de câblage ayant au moins une boucle conductrice pour former une bobine électrique.
6 La bobine peut fonctionner comme installation pour l'émission et la réception de données. La bobine peut également servir à alimenter le circuit en énergie. L'invention développe également un module de capteur équipé d'un circuit électrique tel que défini ci-dessus. Un module de capteur est par exemple un capteur de pression, un capteur à inertie, un capteur magnétique avec un circuit intégré d'exploitation. Le module de capteur peut utiliser avantageuse-ment le circuit électrique selon l'invention. Ainsi, le procédé WLP selon l'invention peut s'utiliser pour la fabrication de modules de capteur. Une possibilité d'utilisation des capteurs est par exemple celle des étiquettes RFID. Dans ce contexte, un capteur de pression pourra par exemple être lu par une liaison radio. Dessins Un procédé de fabrication d'un circuit électrique comportant au moins une puce semi-conductrice ainsi qu'un circuit électrique et un module de capteur selon l'invention seront décrits ci-après à l'aide d'exemples de réalisation représentés dans les dessins annexés dans lesquels : - les figures 1 à 4 représentent des exemples de réalisation de circuit électrique en cours de fabrication par le procédé de l'invention, - la figure 5 est une vue de dessus d'un circuit électrique correspondant à un exemple de réalisation de l'invention, - la figure 6 montre un ordinogramme d'un procédé selon un exemple de réalisation de la présente invention. Description de modes de réalisation de l'invention Dans la description suivante des modes de réalisation de l'invention, on utilisera les mêmes références ou des références analogues pour désigner les mêmes éléments ou des éléments de fonctions analogues dont la description détaillée ne sera pas nécessairement reprise. La figure 1 est une vue en coupe d'une structure en couche d'un circuit électrique en cours de fabrication. Le circuit est réalisé selon un exemple du procédé de l'invention. La structure en couche se compose d'un substrat de support 110, d'un moyen d'accrochage
7 sous la forme d'un film adhésif 120, d'une puce semi-conductrice 130 et d'une masse moulée ou coulée 140. Le procédé est fondé sur le procédé WLP. La fixation de la puce 130 se fait à l'aide d'un film adhésif 120 sur un substrat de support 110 et l'opération est suivie d'un surmoulage ou d'un enrobage par coulée. Le côté supérieur du substrat de support 110 comporte une mince couche formée par le film adhésif 120. La surface du film adhésif 120 porte les puces semi-conductrices 130 collées l'une à côté de l'autre. Les puces semi-conductrices 130 peuvent être réparties en une ou plusieurs rangées ou selon un autre motif sur le film adhésif 120. Les puces semi-conductrices 130, collées, sont enrobées dans la masse coulée 140. La vue en coupe de la figure 1 montre pour simplifier et faciliter la compréhension du dessin uniquement une section de la structure de couche d'une partie de la pastille. Les structures présen- tées peuvent se répéter comme présenté sur toute la pastille. Le substrat de support 110 est en un matériau approprié pour le procédé, par exemple une pastille. Le substrat de support peut également être fabriqué en un matériau connu dans ce domaine. Il peut s'agir par exemple également d'une combinaison de matières appro- priées. Le substrat de support 110 présente deux surfaces principales. Le film adhésif 120 est appliqué sur l'une des deux sur-faces principales de substrat de support 110, c'est-à-dire la surface principale supérieure selon la figure 1 sous la forme d'une couche mince. Le film adhésif 120 couvre toute la surface supérieure principale du substrat de support 110 de la figure 1. Le film adhésif 120 peut être réalisé en une matière adhésive connue dans ce domaine. Il s'agit naturellement d'une combinaison de matières ou de matériaux appropriés. Les puces semi-conductrices 130 sont fixées respective-ment par l'une de leur surface principale au film adhésif 120. Les puces semi-conductrices 130 sont des circuits intégrés identiques ou différents avec un substrat semi-conducteur, par exemple en silicium. A la figure 1, on a par exemple présenté quatre puces semi-conductrices 130. Les puces semi-conductrices 130 seront appelées ci-après en par-tant de la gauche vers la droite pour une meilleure visibilité, à la fi- gure 1 : puce A, puce B, puce C, puce D. Les puces A et B sont
8 associées à un premier circuit électrique ; les puces C et D sont associées à un second circuit électrique. La distance latérale entre les puces A et B ainsi qu'entre les puces C et D est inférieure à la distance latérale entre les puces B et C ; à la figure 1, cette distance correspond sensi- blement à la moitié. La face inférieure par laquelle les puces semi-conductrices 130 sont collées au film adhésif 120, il y a les surfaces de branchement des puces semi-conductrices 130. La face inférieure d'une puce semi-conductrice 130 est le côté actif ou côté de contact de la puce semi-conductrice 130. Les surfaces de branchement ou contacts élec- triques de la puce semi-conductrice 130 sont représentées à la figure 1 à l'extrémité inférieure des puces sous la forme de surfaces rectangulaires. A la figure 1, la puce A et la puce C ont chacune une surface de branchement et les puces B et D ont chacune deux surfaces de branchement. Les puces semi-conductrices 130 peuvent avoir d'autres sur- faces de branchement qui se trouvent devant ou derrière le plan de coupe choisi à la figure 1. La masse moulée ou coulée 140 (encore appelée composé de moulage) peut être constituée d'une matière appropriée connue dans le domaine concerné. Il peut s'agir naturellement aussi d'une combinai- son de matières appropriées. La masse coulée 140 de la figure 1 est appliquée comme couche de couverture supérieure plane sur les puces semi-conductrices 130. La masse coulée 140 entoure et couvre les puces semi-conductrices 130 sur tous les côtés sauf celui par lequel les puces semi-conductrices 130 sont fixées au film adhésif 120. La masse coulée 140 constitue une couche cohérente autour de toutes les puces semi-conductrices 130 installées sur le film adhésif 120. Au niveau du film adhésif 120, dans la partie où il n'y a aucune puce semi-conductrice 130, la masse coulée 140 est en contact avec le film adhésif 120. Comme le montre la figure 1, les côtés actifs de la puce semi- conductrice 130 et la masse coulée 140 du côté du film adhésif 120 affleurent dans un plan. La structure stratifiée de la figure 1 peut être fabriquée par un procédé WLP en ce qu'on fixe les puces semi-conductrices 130 à envelopper avec leur face active tournée vers le bas à l'aide d'une ma- tière appropriée, de préférence sur un film adhésif 120, pour être fixées
9 sur le substrat de support 110. Puis on réalise le surmoulage ou la coulée autour des puces semi-conductrices 130 par un procédé de moulage approprié comme par exemple un moulage par film adhésif 120, et une masse coulée 140.
La figure 2 est une vue en coupe d'une structure à couches d'un circuit électrique en cours de fabrication. Le circuit est réalisé selon un exemple de réalisation du procédé de l'invention. La structure en couches représentée à la figure 2 est analogue à celle de la figure 1 à la différence que le film adhésif 120 et le substrat de support 110 ont été enlevés et que la surface maintenant dégagée des puces semi-conductrices 130 et de la masse coulée 140 a reçu une première couche de câblage ou couche de circuit 250. Le premier plan de câblage (ou couche de câblage) 250 couvre le côté actif des puces semi-conductrices 130 ainsi que la sur- face inférieure de la masse coulée 140. La surface de la couche de câblage 250 tournée vers les puces semi-conductrices 130 porte les liaisons conductrices pour le câblage des puces semi-conductrices entre elles et vers l'extérieur (ces moyens ne sont pas représentés à la figure 2). La figure 2 montre deux liaisons conductrices ou chemins conduc- teurs reliant des puces représentés par des rectangles plats dont la première couche de câblage 250. Les liaisons représentées à la figure 2 passent entre les surfaces de branchement de la puce A et une surface de branchement de la puce B ainsi qu'entre la surface de branchement de la puce C et une surface de branchement de la puce D. Il n'y a pas de liaison conductrice entre la puce B et la puce C car ces puces appartiennent chacune à des circuits électriques différents qui seront séparés ultérieurement. A la figure 2, la première couche de câblage 250 a sensiblement l'épaisseur du film adhésif 120 de la figure 1. Partant de la structure en couches présentée à la figure 1, pour arriver à la structure en couches représentée à la figure 2, on exécute d'autres étapes du procédé WLP. Partant de l'état de la figure 1, on décolle le film adhésif 120 et le substrat de support 110 des puces semi-conductrices 130 et de la masse moulée ou coulée 140. On obtient ainsi une sorte de pastille composite formée de puces et de la masse moulée. Grâce à la forme de pastille, on peut poursuivre les opérations
i0 sur cette pastille composite dans des installations connues en technique des semi-conducteurs. Après avoir enlevé le film 120 et le substrat de support 110, on applique le premier plan de câblage 250 par une technique de semi-conducteur telle que l'application d'un vernis, la pul- vérisation d'un métal, la lithographie ou autre. Avec un procédé en technique des semi-conducteurs comme par exemple la pulvérisation d'un métal, la lithographie ou un défaut galvanique, on réalise le câblage électrique de la puce semi-conductrice 130 ou de plusieurs puces appartenant à différentes puces semi-conductrices dans un emballage.
La figure 3 est une vue en coupe d'une construction en couches d'un circuit électrique en cours de fabrication. Le circuit est réalisé selon un procédé correspondant à un exemple de la présente invention. La structure en couches de la figure 3 est analogue à celle de la figure 2 à la différence que sur la première couche de câblage 250, il y a une seconde couche de câblage 360. La seconde couche de câblage 360 comporte à la figure 3 deux boucles conductrices 370 pour réaliser chacune une bobine électrique ainsi que deux pattes de contact ou deux surfaces de contact 380 pour des branchements externes. A la figure 3, la seconde couche de câblage 360 a sensiblement la même épaisseur que la première couche de câblage 250 de la figure 2. La première couche de câblage 250 est entre les puces semi-conductrices 130 ou la masse coulée 140 et la seconde couche de câblage 360. Les boucles conductrices 370 sont sur la surface de la seconde couche de câblage 360 en regard de la première couche de câblage 250. Les surfaces de contact 380 sont sur la surface de la seconde couche de câblage 360 du côté opposé à celle tournée vers la première couche de câblage 250. Une première boucle conductrice 370 s'étend sur l'espace intermédiaire et sur la zone marginale des puces voisines A et B. La se- coude boucle conductrice 370 s'étend sur l'espace intermédiaire et sur les zones marginales des puces voisines C et D. La première des boucles conductrices est reliée par un contact traversant à un chemin conducteur de la première couche de câblage 250 par une liaison électroconductrice. Une surface de branchement des puces B et D est reliée de manière électro-conductrice respectivement par un contact traversant
11 passant dans les couches de câblage 250, 360 pour les relier électriquement aux surfaces de branchement ou de contact 380. Partant de la structure en couches présentée à la figure 2, pour arriver à la structure en couches de la figure 3, on passe par une étape du procédé WLP en réalisant deux bobines 370 selon les techniques connues des semi-conducteurs. Par un procédé en technique des semi-conducteurs tel que la pulvérisation d'un métal, la lithographie ou le dépôt galvanique, on réalise le câblage électrique d'une puce de silicium 130 ou de plusieurs puces 130 dans le cas où il y a plusieurs puces de silicium 130 dans un emballage ainsi que les patins de contact 380 pour réaliser le branchement des paquets. Selon cet exemple de réalisation, avec le même procédé, on réalise en outre une ou plusieurs bobines 370 sur ou dans le plan de câblage 370. La figure 4 est une vue en coupe d'une structure en couches d'un circuit électrique en cours de fabrication. Le circuit est réalisé selon le procédé correspondant à un exemple de réalisation de l'invention. La structure en couches présentée à la figure 4 est analogue à celle de la figure 3 à la différence que la structure en couches de la figure 4 est subdivisée verticalement en pièces distinctes. On a une di- vision à la figure 4 entre la puce B et la puce C. Une autre division (ou subdivision) apparaît au bord gauche de la figure 4 indiquant que l'ensemble de la pastille composite et non seulement le détail représenté est subdivisé de cette manière. Pour que partant de la structure en couches présentée à la figure 3, on arrive à la structure en couches de la figure 4, à un instant dans le cadre du procédé de fabrication selon l'invention, on exécute une autre étape du procédé WLP. Pour cela on divise la pastille composite en la sciant pour obtenir les différents emballages. Selon cet exemple de réalisation, un premier emballage comprend le premier cir- cuit avec les puces A et B et un second emballage comporte le second circuit avec les puces C et D. La figure 5 est une vue de dessus d'un circuit électrique correspondant à un exemple de réalisation de la présente invention. Le circuit électrique peut être fabriqué selon un procédé de fabrication d'un circuit électrique comme celui décrit à l'aide des figures 1 à 4.
12 Dans la vue de dessus, apparaissent les puces semi-conductrices 130, le câblage entre les puces, la masse coulée 140, les boucles conductrices 370 pour former une bobine électrique ainsi que les surfaces de branchement ou les patins de contact 380.
Le circuit électrique a une surface de base rectangulaire. Le circuit électrique comporte deux puces semi-conductrices 130. La puce semi-conductrice 130 à gauche de la figure 5 a une surface de base plus grande que la puce semi-conductrice 130 dans la partie droite. Les puces semi-conductrices 130 sont surmoulées avec la masse de coulée 140 qui les entoure. Les couches de câblage ne sont pas directement visibles à la figure 5 mais seulement indirectement par les structures de contact et les structures de conducteurs, représentées. Les structures de contact et les structures de conducteurs formées dans les couches de câblage comprennent le câblage entre les puces semi- conductrices 130, les boucles conductrices 370 et les surfaces de con-tact 380. Le câblage entre les puces semi-conductrices 130 est représenté au milieu de la figure 5 par six courts conducteurs disposés de manière équidistante et reliant électriquement les deux puces semi- conductrices 130. Les conducteurs du câblage chevauchent l'intervalle entre les puces semi-conductrices 130 et arrivent de part et d'autre plus loin qu'un quart de la longueur des conducteurs au-delà du bord respectif des puces semi-conductrices 130. La boucle conductrice 370 comporte des spires en spirale de forme rectangulaire. Les conducteurs du câblage entre les puces semi-conductrices 130 se trouvent au centre des enroulements des boucles conductrices 370. La spire la plus à l'extérieur c'est-à-dire l'enroulement ayant le plus grand diamètre d'enroulement passe en partie à côté d'une surface de base de la puce semi-conductrice 130 et du reste dans les zones marginales de la puce semi-conductrice 130. Une extrémité de la boucle conductrice a une surface de branchement extérieur ou un contact traversant vers un branchement de l'une des puces semi-conductrices 130. La boucle conductrice peut avoir par exemple entre un quart et trois quarts d'une surface de base du circuit élec- trique.
13 Les surfaces de contact 380 sont prévues à la figure 5 dans les zones marginales du circuit électrique. Comme exemple, on a douze surfaces de contact 380. Dans la vue de dessus présentée, les surfaces de contact 380 ont une forme carrée. Les lignes d'alimentation reliées aux surfaces de contact ou de branchement 380 ne sont pas représentées à la figure 5. La figure 6 montre un ordinogramme simplifié d'un pro-cédé de fabrication d'un circuit électrique comportant au moins une puce semi-conductrice selon un exemple de réalisation de la présente invention. Dans l'étape 605, on applique au moins une puce semi-conductrice avec le côté de contact contre un substrat de support. Dans l'étape 610, on surmoule au moins une puce semi-conductrice sur le substrat de support avec une masse de coulée. Dans l'étape 615, on dé-tache le substrat de support d'au moins une puce semi-conductrice en dégageant ainsi le côté de contact d'au moins une puce semi-conductrice. Ainsi, on obtient au moins une puce semi-conductrice surmoulée avec la masse de coulée sauf au niveau de la surface de con-tact. Dans l'étape 620, par un procédé en technique des semi-conducteurs tel que par exemple une pulvérisation de métal, une appli- cation d'un vernis, la lithographie ou un dépôt galvanique, on forme une couche de câblage sur un côté de contact d'au moins une puce semi-conductrice, la couche de câblage ayant une couche de câblage pour former au moins une bobine électrique. Dans l'étape 625, on sépare au moins une puce semi-conductrice, surmoulée, munie d'une couche de câblage. On obtient ainsi un emballage de pastille avec une bobine électrique intégrée.30
14 NOMENCLATURE
110 Substrat de support 120 Film adhésif 130 Puce semi-conductrice 140 Masse moulée ou coulée 250 Premier plan de câblage/première couche de câblage 360 Second plan de câblage/seconde couche de câblage 370 Boucle conductrice 380 Couche de branchement/ patin de contact
605, 610, 615, 620, 625 Etapes du procédé de fabrication d'un circuit électrique comportant au moins une puce semi-conductrice15

Claims (1)

  1. REVENDICATIONS1°) Procédé de fabrication d'un circuit électrique avec au moins une puce semi-conductrice (130), comprenant les étapes suivantes : - former (620) une couche de câblage (360) sur un côté de contact d'au moins une puce semi-conductrice (130) qui est surmoulée avec une masse coulée (140) à l'exception de la surface de contact, - la couche de câblage ayant une bobine électrique pour former au moins une boucle conductrice (370). 2°) Procédé selon la revendication 1, caractérisé en ce que la couche de câblage (360) est formée avec au moins une boucle conductrice (370) directement adjacente au côté de contact d'au moins une puce semi-conductrice (130). 3°) Procédé selon la revendication 1, caractérisé en ce qu' on forme une couche de câblage (250) intermédiaire, directement adjacente au côté de contact d'au moins une puce semi-conductrice (130) et on forme la couche de câblage (360) avec au moins une boucle conductrice (370) sur la couche de câblage intermédiaire. 4°) Procédé selon les revendications 2 ou 3, caractérisé en ce qu on forme un plan intermédiaire directement adjacent au côté de contact d'au moins une puce semi-conductrice (130) et on forme la couche de câblage (360) avec au moins une boucle conductrice (370) sur le plan intermédiaire, l'épaisseur du plan intermédiaire étant réglée en fonction d'une distance prédéfinie correspondant au moins à une boucle conductrice par rapport au côté de contact. 5°) Procédé selon la revendication 1, caractérisé en ce que 16 au moins une boucle conductrice (370) s'étend dans la couche de câblage au-dessus d'une zone au moins couverte par une puce semi-conductrice (130). 6°) Procédé selon la revendication 1, caractérisé en ce qu' - on applique (605) au moins une puce semi-conductrice (130) avec son côté de contact sur un substrat de support (110), - on coule (610) au moins une puce semi-conductrice sur le substrat de support avec la masse de coulée (140), et - on détache (615) le substrat de support (110) d'au moins une puce semi-conductrice, * le côté de contact d'au moins une puce semi-conductrice étant dégagé autour de la puce semi-conductrice qui est surmoulée jusqu'au côté de contact avec la masse coulée. 7°) Procédé selon la revendication 1, caractérisé en ce qu' on forme la couche de câblage (360) avec au moins une boucle conduc- trice (370) par un procédé en technique des semi-conducteurs. 8°) Procédé selon la revendication 1, caractérisé en ce qu' on l'exécute dans le cadre d'un procédé WLP. 9°) Circuit électrique comportant au moins une puce semi-conductrice (130) caractérisé par - une couche de câblage (360) sur un côté de contact d'au moins une puce semi-conductrice (130) qui est surmoulée avec la masse de coulée (140) sauf sur le côté de contact, - la couche de câblage ayant au moins une boucle conductrice (370) pour former une bobine électrique. 17 10°) Module de capteur comportant un circuit électrique selon la revendication 9, caractérisé en ce que le circuit électrique comporte une couche de câblage (360) sur un côté de contact d'au moins une puce semi-conductrice (130) qui est surmoulée avec une masse de coulée (140) sauf sur le côté de contact, la couche de câblage ayant au moins une boucle conductrice (370) pour former une bobine électrique.10
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952489B2 (en) * 2012-10-09 2015-02-10 Infineon Technologies Ag Semiconductor package and method for fabricating the same
JP5987696B2 (ja) * 2013-01-09 2016-09-07 富士通株式会社 半導体装置の製造方法
TWI515843B (zh) * 2013-12-16 2016-01-01 南茂科技股份有限公司 晶片封裝結構
US20160240452A1 (en) * 2015-02-18 2016-08-18 Semiconductor Components Industries, Llc Semiconductor packages with sub-terminals and related methods
US10181449B1 (en) * 2017-09-28 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6714336A (fr) 1967-10-21 1969-04-23
US5629553A (en) * 1993-11-17 1997-05-13 Takeshi Ikeda Variable inductance element using an inductor conductor
JP3721520B2 (ja) * 1996-02-12 2005-11-30 フィン,ダーヴィト ワイヤ導体を接触させるための方法
US5717243A (en) * 1996-04-24 1998-02-10 Harris Corporation Integrated circuit with an improved inductor structure and method of fabrication
DE19632117C1 (de) * 1996-08-08 1997-12-18 Siemens Ag Datenträger zur kontaktlosen Übertragung von elektrischen Signalen
JPH10193849A (ja) * 1996-12-27 1998-07-28 Rohm Co Ltd 回路チップ搭載カードおよび回路チップモジュール
US5936299A (en) * 1997-03-13 1999-08-10 International Business Machines Corporation Substrate contact for integrated spiral inductors
JP2000332155A (ja) * 1999-03-12 2000-11-30 Sony Corp 半導体装置及びその製造方法
US6780668B1 (en) * 1999-07-16 2004-08-24 Matsushita Electric Industrial Co., Ltd. Package of semiconductor device and method of manufacture thereof
EP1167068A4 (fr) * 1999-10-08 2007-04-04 Dainippon Printing Co Ltd Support de donnees et puce de circuit integre sans contact
JP4776752B2 (ja) * 2000-04-19 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
US6838773B2 (en) * 2000-06-21 2005-01-04 Hitachi Maxell, Ltd. Semiconductor chip and semiconductor device using the semiconductor chip
EP1325517A2 (fr) * 2000-09-19 2003-07-09 Nanopierce Technologies Inc. Procede d'assemblage de composants et d'antenne dans des appareils d'identification radiofrequence
JP2002299523A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体パッケージ
TWI233172B (en) * 2003-04-02 2005-05-21 Siliconware Precision Industries Co Ltd Non-leaded semiconductor package and method of fabricating the same
TWI361479B (en) * 2003-08-28 2012-04-01 Gct Semiconductor Inc Integrated circuit package having inductance loop formed from a bridge interconnect
CN100474566C (zh) * 2004-09-09 2009-04-01 株式会社半导体能源研究所 无线芯片
JP2006108496A (ja) * 2004-10-07 2006-04-20 Hitachi Maxell Ltd 半導体装置
JP4703300B2 (ja) * 2005-07-20 2011-06-15 富士通セミコンダクター株式会社 中継基板及び当該中継基板を備えた半導体装置
US7932590B2 (en) * 2006-07-13 2011-04-26 Atmel Corporation Stacked-die electronics package with planar and three-dimensional inductor elements
DE102006058068B4 (de) * 2006-12-07 2018-04-05 Infineon Technologies Ag Halbleiterbauelement mit Halbleiterchip und passivem Spulen-Bauelement sowie Verfahren zu dessen Herstellung
JP4870584B2 (ja) * 2007-01-19 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP5005427B2 (ja) * 2007-05-25 2012-08-22 日本メクトロン株式会社 多層プリント配線板の製造方法
US8237259B2 (en) * 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
US7816792B2 (en) * 2007-09-14 2010-10-19 Infineon Technologies Ag Semiconductor device with conductive interconnect
US7986023B2 (en) * 2007-09-17 2011-07-26 Infineon Technologies Ag Semiconductor device with inductor
US8164158B2 (en) * 2009-09-11 2012-04-24 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device
US8241952B2 (en) * 2010-02-25 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming IPD in fan-out level chip scale package

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