FR2939963A1 - Procede de fabrication d'un support de composant semi-conducteur, support et dispositif semi-conducteur - Google Patents
Procede de fabrication d'un support de composant semi-conducteur, support et dispositif semi-conducteur Download PDFInfo
- Publication number
- FR2939963A1 FR2939963A1 FR0858497A FR0858497A FR2939963A1 FR 2939963 A1 FR2939963 A1 FR 2939963A1 FR 0858497 A FR0858497 A FR 0858497A FR 0858497 A FR0858497 A FR 0858497A FR 2939963 A1 FR2939963 A1 FR 2939963A1
- Authority
- FR
- France
- Prior art keywords
- electrical connection
- plate
- pads
- substrate
- support
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 9
- 230000000295 complement effect Effects 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 15
- 239000000853 adhesive Substances 0.000 claims description 10
- 230000001070 adhesive effect Effects 0.000 claims description 10
- 238000003466 welding Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 25
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000005538 encapsulation Methods 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 5
- 238000004377 microelectronic Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000003028 elevating effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002966 varnish Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49128—Assembling formed circuit to base
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Procédé de fabrication d'un support de connexion électrique et support destinée à recevoir un composant semi-conducteur, dans lesquels une plaque de connexion électrique (2) comprend des plots de connexion électrique (5) et dans lesquels sont aménagés des moyens de surélévation (10) comprenant une couche complémentaire (11) sur une zone de ladite surface de la plaque incluant lesdits plots de connexion électrique de la plaque et en saillie par rapport à un emplacement (12) apte à recevoir un composant semi-conducteur (18), et sont aménagés des vias de connexion électrique (14) au travers de ladite couche complémentaire, reliés électriquement aux plots de connexion électrique de la plaque et présentant des faces extérieures (15) de connexion électrique extérieure.
Description
-GR2-098 LD-RI GRB08-4146FR
Société par actions simplifiée : STMicroelectronics (Grenoble) SAS Procédé de fabrication d'un support de composant semi-conducteur, support et dispositif semi-conducteur Invention de : REMBERT Richard LOPEZ Jérôme Procédé de fabrication d'un support de composant semi- conducteur, support et dispositif semi-conducteur
La présente invention concerne le domaine des dispositifs semi-conducteurs. On connaît des dispositifs semi-conducteurs qui comprennent des plaques qui portent sur une face un composant semi-conducteur, en particulier des puces de circuits intégrés, et qui sont munies de plots de connexion électrique prévus en surface. On sait par ailleurs relier ces plots de connexion électrique à des plots de connexion électrique d'autres dispositifs, également prévus en surface, pour réaliser des empilages. I1 est proposé un procédé de fabrication d'un support de connexion électrique destinée à recevoir un composant semi- conducteur. Ce procédé comprend la réalisation de plots de connexion électrique dans une surface d'une plaque de connexion électrique, et la réalisation de moyens de surélévation comprenant la réalisation d'une couche complémentaire sur une zone de ladite surface de la plaque incluant lesdits plots de connexion électrique de cette plaque et en saillie par rapport à un emplacement sur ladite surface de la plaque, apte à recevoir un composant semi-conducteur, et la réalisation de vias de connexion électrique au travers de ladite couche complémentaire reliés électriquement aux plots de connexion électrique de la plaque et présentant des faces extérieures de connexion électrique extérieure. La réalisation des moyens de surélévation peut comprendre le dépôt d'au moins une couche complémentaire sur ladite zone, la réalisation de passages au travers de ladite couche complémentaire, situés au-dessus desdits plots de la plaque, le remplissage des passages de la couche complémentaire d'un matériau apte à former lesdits vias de connexion électrique sur lesdits plots de la plaque. La réalisation des moyens de surélévation peut comprendre la réalisation d'un substrat comprenant des plots avant, des plots arrière et des vias de connexion électrique reliant ces plots arrière et avant, et la fixation dudit substrat sur ladite zone de la plaque en reliant électriquement ses plots arrière et les plots de connexion électrique de la plaque.
Le substrat peut être fixé sur la plaque par une colle ou un adhésif. Les plots arrière du substrat et les plots de connexion électrique de la plaque peuvent être reliés par un matériau intermédiaire de soudage.
Le procédé peut comprendre la réalisation d'ouvertures dans ladite face de la plaque, ces ouvertures découvrant au moins partiellement lesdits plots de connexion électrique de cette plaque. I1 est également proposé un support de connexion électrique destinée à recevoir au moins un composant semi-conducteur.
Un tel support peut comprendre une plaque présentant dans une surface des plots de connexion électrique, et des moyens de surélévation comprenant une couche complémentaire au-dessus d'une zone de ladite face et en saillie par rapport à un emplacement sur cette face, apte à recevoir au moins un composant semi-conducteur, et des vias de connexion électrique formés au travers de la couche complémentaire, reliés électriquement auxdits plots de connexion électrique de la plaque et présentant des faces extérieures de connexion électrique extérieure. Les moyens de surélévation peuvent comprendre une couche complémentaire formée sur ladite zone, des passages au travers de ladite couche complémentaire, situés au-dessus desdits plots de connexion électrique de la plaque, et des vias de connexion électrique en un matériau remplissant au moins partiellement lesdits passages de la couche complémentaire.
La plaque peut comprendre des ouvertures découvrant au moins partiellement lesdits plots de connexion électrique de cette plaque, ledit matériau remplissant au moins partiellement ces ouvertures. Les moyens de surélévation peuvent comprendre un substrat comprenant des plots avant de connexion électrique, des plots arrière de connexion électrique et des vias de connexion électrique reliant respectivement ces plots arrière et avant, ledit substrat étant fixé au-dessus de ladite zone, les plots arrière du substrat étant reliés respectivement aux plots de connexion électrique de la plaque, les plots avant du substrat formant lesdites faces extérieures de connexion électrique extérieure. Le substrat peut être fixé sur la plaque par l'intermédiaire d'une colle ou d'un adhésif. La plaque peut présenter des ouvertures découvrant au moins partiellement lesdits plots de connexion électrique de cette plaque, les plots arrière du substrat et les plots de connexion électrique de la plaque étant reliés par un matériau intermédiaire de soudage. I1 est également proposé un dispositif semi-conducteur comprenant un support et au moins un composant semi-conducteur monté sur ledit emplacement de la plaque du support. I1 est également proposé un assemblage comprenant un dispositif semi-conducteur, un autre dispositif comprenant des plots de connexion électrique et des moyens de connexion électrique entre les plots de l'autre dispositif et lesdites faces extérieures des vias de connexion électrique des moyens de surélévation du support. Les moyens de connexion électrique ci-dessus peuvent être des billes. Des différents supports, dispositifs et assemblages, ainsi que des modes de fabrication vont maintenant être décrits à titre d'exemples non limitatifs, en référence au dessin sur lequel : - la figure 1 représente une coupe d'un support de composant semi-conducteur ; - la figure 2 représente une vue de dessus du support de la figure 1 ; - la figure 3 représente une coupe d'un dispositif semi-conducteur ; - la figure 4 représente une coupe d'un assemblage du dispositif semi-conducteur ci-dessus et d'un autre dispositif ; - la figure 5 représente une coupe d'un autre support de composant semi-conducteur ; - et la figure 6 représente une coupe d'un assemblage du dispositif semi-conducteur ci-dessus et d'un autre dispositif.
Sur les figures 1 et 2, il est illustré un support 1 de connexion électrique, qui comprend une plaque 2 qui présente un réseau intérieur de connexion électrique 3 qui relie éventuellement et sélectivement des plots arrière de connexion électrique 4 et des plots avant de connexion électrique 5 ménagés dans une face de la plaque 2.
Dans l'exemple représenté, la plaque 2 peut présenter une surface antérieure 6 sur laquelle les plots avant 5 sont formés et peut comprendre une couche superficielle 7 diélectrique, généralement un vernis épargne, qui recouvre la surface antérieure 6 et forme une surface frontale 8. La couche superficielle 7 présente des ouvertures 9 ménagées dans la face frontale 8 de façon à découvrir les plots avant 5 au moins partiellement. Les ouvertures 9 peuvent être circulaires et être ménagées de façon à découvrir la partie centrale des plots 5. Dans une variante de réalisation, la face frontale 8 de la couche superficielle 7 pourrait être au même niveau que la face des plots avant 5. A titre d'exemple, les plots avant 5 et les ouvertures correspondantes 9 sont placés sur la périphérie de la face frontale 8 de la couche superficielle 7, à distance du bord périphérique de la plaque 2.
Le support 1 comprend en outre des moyens de surélévation 10. Ces moyens de surélévation 10 comprennent une couche complémentaire diélectrique 11 qui est rapportée localement sur la surface frontale 8 de la plaque 2, sur une zone de cette surface 8 dans laquelle les ouvertures 9 et les plots avant 5 de la plaque 2 sont ménagés et qui est en saillie par rapport à un emplacement 12 de la surface frontale 8. Selon l'exemple représenté, la couche complémentaire 11 s'étend sous la forme d'une bande sur une zone périphérique de la surface frontale 8 de la plaque 2, l'emplacement 12 s'étendant sur une partie centrale de la surface frontale 8. Néanmoins, la couche complémentaire 11 pourrait présenter toute autre forme adaptée à la disposition des plots avant 5 de la plaque 2. La couche complémentaire 11 présente des passages traversants 13 formés au-dessus des plots 4 de la plaque 2. Les passages traversants 13 peuvent être circulaires et approximativement de même diamètres que ceux des ouvertures 9 de la couche superficielle 7 de la plaque 2, préférentiellement de diamètres légèrement plus grands que ceux de ces ouvertures 9.
Les moyens de surélévation 10 comprennent en outre des vias de connexion électrique 14 qui sont formés, sur les plots avant 5 de la plaque 2, par un matériau qui remplit au moins partiellement les ouvertures 9 de la plaque 2 et les passages traversants 13 de la couche complémentaire 11, ces vias de connexion électrique 14 présentant des faces frontales 15 en vue d'une connexion électrique avec un autre dispositif comme on le verra plus loin. La couche complémentaire 11 et les vias de connexion électrique 14 peuvent être fabriqués par les moyens habituels utilisés dans le domaine de la microélectronique. En particulier, les vias de connexion électrique 13 peuvent être obtenus par croissance ou dépôt chimique ou électrolytique d'une ou plusieurs couches en un ou des matériaux adaptés, par exemple métalliques. Dans l'exemple représenté, les faces frontales 15 des vias de connexion électrique 14 sont en retrait par rapport à la face frontale 16 de la couche complémentaire 11. Néanmoins, dans d'autres variantes de réalisation, les faces frontales 15 des vias de connexion électrique 14 peuvent être approximativement au niveau ou en saillie par rapport à la face frontale 16 de la couche complémentaire 11. Selon l'exemple représenté, des plots avant 5 et des vias de connexion électrique 14 correspondants sont disposés sur une rangée annulaire de la zone périphérique de la surface frontale 8 de la plaque 2. Des plots avant 5 et des vias de connexion électrique 14 correspondants pourraient être disposés différemment, éventuellement sur plusieurs rangées annulaires.
Sur la figure 3 est illustré un dispositif semi-conducteur 17 qui comprend un support 1, tel qu'il vient d'être décrit, et qui comprend, sur l'emplacement 12 de la surface frontale 8 de la plaque 2, un composant semi-conducteur 18 fixé sur cette face frontale 8 et un bloc d'encapsulation 19 de forme parallélépipédique, enrobant le composant semi-conducteur 18 et ses moyens de connexion électrique au réseau de connexion électrique 3 de la plaque 2, le bord périphérique du bloc d'encapsulation 19 et le bord périphérique intérieur de la couche complémentaire 11 des moyens de surélévation 10 étant à distance l'un de l'autre. Par exemple, le composant semi-conducteur 18, par exemple une puce de circuit intégré, peut être collé à la surface frontale 8 de la plaque 2 et peut présenter des plots frontaux reliés par des fils de connexion électrique à des plots avant de la plaque support, sélectivement connectés au réseau intérieur de connexion électrique 3. Selon un autre exemple, le composant 18 peut être relié à des plots avant de la plaque 2 par des billes de connexion électrique interposées entre eux. La mise en place du composant semi-conducteur 18 et la réalisation du bloc d'encapsulation 19 sont préférentiellement réalisées après la réalisation des moyens de surélévation 10. Par exemple, on peut réaliser, sous la forme d'un plateau, une pluralité de support 2 juxtaposés, puis installer et connecter électriquement des composants semi-conducteur 18 sur leurs emplacements 12, puis réaliser les blocs d'encapsulation 19 et enfin singulariser par sciage du plateau les différents dispositifs semi-conducteur 17 ainsi fabriqués Sur la figure 4, est illustré un assemblage 20 qui comprend par exemple un dispositif semi-conducteur 17 qui vient d'être décrit et un autre dispositif 21 empilé au-dessus du dispositif semi-conducteur 17 de la manière suivante. L'autre dispositif 21 présente une face arrière 22 qui passe au-dessus du bloc d'encapsulation 19, à distance, et qui présente des plots de connexion électrique 23 disposés au-dessus des vias de connexion électrique 14 des moyens de surélévation 10 du support 1. Des billes de connexion électrique 24 sont interposées et soudées entre les plots 23 de l'autre dispositif 21 et les faces frontales 15 des vias de connexion électrique 14, de façon à réaliser des liaisons électriques sélectives entre l'autre dispositif 21 et le réseau de connexion électrique 3 de la plaque 2 du support 1. Par ailleurs, des billes de connexion électrique 25 peuvent être déposées sur les plots arrière 4 de la plaque 2 du support 1 en vue d'une connexion électrique extérieure de l'assemblage 20, par exemple sur une plaque de circuit imprimé. Par exemple, l'autre dispositif 21 peut comprendre un composant semi-conducteur 26 relié électriquement à ses plots 23 par l'intermédiaire d'une plaque support 27. L'autre dispositif 21 pourrait cependant être de constitution différente. I1 résulte de ce qui précède que le dispositif semi-conducteur 17 et l'autre dispositif 21, empilés, sont reliés par des empilages de connexion électrique formés par les vias de connexion électrique 14 des moyens de surélévation 10 et par les billes 24.
Pour une distance donnée du dispositif semi-conducteur 17 et de l'autre dispositif 21 l'un par rapport à l'autre, l'existence des moyens de surélévation 10 permet de réduire le diamètre des billes 24 par rapport à une disposition dans laquelle les moyens de surélévation 10 n'existent pas et dans laquelle des billes seraient interposées directement entre les plots avant 5 de la plaque 2 et les plots 23 de l'autre dispositif 21. Grâce à la disposition proposée, il est alors possible éventuellement d'augmenter la densité des plots avant 5 de la plaque 2 et en conséquence le nombre de liaison entre par exemple les composants semi-conducteurs 18 et 26 et/ou le nombre de liaison entre par exemple le composant semi-conducteurs 26 et l'extérieur, par l'intermédiaire du réseau de connexion électrique 3. Dans une variante, la couche complémentaire 11 pourrait venir en contact avec la face arrière 22 de l'autre dispositif 21. Les billes 24 pourraient alors être remplacées par des gouttes de soudure ou d'un autre matériau de connexion électrique. Dans une autre variante, les faces frontales 15 pourraient être fixées sur les plots 23 de l'autre dispositif 20, directement ou par l'intermédiaire d'un matériau adapté. L'épaisseur de la couche complémentaire 11 serait adaptée aux positions relatives de l'autre dispositif 20 et du dispositif semi-conducteur 17. Sur la figure 5, est illustré un support lA qui comprend également une plaque 2 et qui comprend de moyens des moyens surélévation 28 différents mais équivalents aux moyens de surélévation 10 décrits en référence aux figures précédentes. Les moyens de surélévation 28 comprennent un substrat annulaire plat 29 rapporté et collé sur une zone périphérique de la face frontale 8 de la plaque 2 par l'intermédiaire d'une couche de colle ou d'un adhésif 30, le substrat annulaire plat 29 formant une couche complémentaire diélectrique remplaçant la couche complémentaire 11 de l'exemple précédent et pouvant être rapporté par exemple sur la même zone périphérique de la plaque 2 Le substrat annulaire plat 29 comprend des plots arrière 31 et des plots avant 32 de connexion électrique reliés par des vias traversants de connexion électrique 33, disposés au-dessus des plots de connexion électrique 5 de la plaque 2. Les plots 31 et 32 de connexion et les vias 33 sont par exemple métalliques et fabriqués à l'aide de moyens connus en microélectronique. Les plots de connexion électrique 5 de la plaque 2 et les plots arrière 31 du substrat annulaire plat 29 sont reliés électriquement par des gouttes intermédiaires 34 de soudure ou autres matériaux, au travers de l'adhésif 30. Ces gouttes 34 sont mises en place lors du montage du substrat 29 sur la face frontale 8 de la plaque 2. La figure 6 illustre un assemblage 20A, correspondant structurellement et fonctionnement à l'assemblage 20 de la figure 4. Cet assemblage 20A comprend un dispositif semi-conducteur 17A qui comprend le support lA et par exemple un composant semi-conducteur 18 sur son emplacement central 12 formé à l'intérieur du substrat annulaire plat 29 des moyens de surélévation 28.
L'assemblage 20A comprend en outre un autre dispositif 21A, par exemple semblable à l'autre dispositif 20 de l'exemple précédent, qui est placé au-dessus du dispositif semi-conducteur 17A et relié à ce dernier par l'intermédiaire de billes de connexion électrique 24A interposées entre les faces extérieures des plots avant 32 des moyens de surélévation 28 du support lA et des plots arrière 23 de l'autre dispositif 21A. Le substrat 29 des moyens de surélévation 28 placés sur la plaque 2 peut permettre d'éloigner l'autre dispositif 21A de l'empilage 20A par rapport au dispositif semi-conducteur 17A pour par exemple améliorer l'évacuation de la chaleur produite par les composants électroniques qu'ils portent.15
Claims (15)
- REVENDICATIONS1. Procédé de fabrication d'un support de connexion électrique destinée à recevoir un composant semi-conducteur, comprenant la réalisation de plots de connexion électrique (5) dans une surface d'une plaque de connexion électrique (2), et la réalisation de moyens de surélévation (10, 28) comprenant la réalisation d'une couche complémentaire (11, 29) sur une zone de ladite surface de la plaque incluant lesdits plots de connexion électrique de cette plaque et en saillie par rapport à un emplacement (12) sur ladite surface de la plaque, apte à recevoir un composant semi-conducteur (18), et la réalisation de vias de connexion électrique (14, 33) au travers de ladite couche complémentaire, reliés électriquement aux plots de connexion électrique de la plaque et présentant des faces extérieures (15, 32) de connexion électrique extérieure.
- 2. Procédé selon la revendication 1, dans lequel la réalisation des moyens de surélévation comprend le dépôt d'au moins une couche complémentaire (11) sur ladite zone, la réalisation de passages (13) au travers de ladite couche complémentaire, situés au-dessus desdits plots de la plaque, le remplissage des passages de la couche complémentaire d'un matériau apte à former lesdits vias de connexion électrique (14) sur lesdits plots (5) de la plaque.
- 3. Procédé selon la revendication 1, dans lequel la réalisation des moyens de surélévation comprend la réalisation d'un substrat (29) comprenant des plots avant (32), des plots arrière (31) et des vias de connexion électrique (33) reliant ces plots arrière et avant, la fixation dudit substrat (29) sur ladite zone de la plaque en reliant électriquement ses plots arrière (31) et les plots de connexion électrique (5) de la plaque (2).
- 4. Procédé selon la revendication 3, dans lequel le substrat (29) est fixé sur la plaque par une colle ou un adhésif (30).
- 5. Procédé selon la revendication 3, dans lequel les plots arrière (31) du substrat et les plots de connexion électrique (5) de la plaque sont reliés par un matériau intermédiaire de soudage (34).
- 6. Procédé selon l'une quelconque des revendications précédentes, comprenant la réalisation d'ouvertures (9) dans ladite face de la plaque, ces ouvertures découvrant au moins partiellement lesdits plots de connexion électrique (5) de cette plaque.
- 7. Support de connexion électrique destinée à recevoir au moins un composant semi-conducteur, comprenant une plaque (2) présentant dans une surface des plots de connexion électrique (5), et des moyens de surélévation (10, 28) comprenant une couche complémentaire (11, 29) au-dessus d'une zone de ladite face et en saillie par rapport à un emplacement (12) sur cette face, apte à recevoir au moins un composant semi-conducteur (18), et des vias de connexion électrique (14, 33) formés au travers de la couche complémentaire (11, 29), reliés électriquement auxdits plots (5) de connexion électrique de la plaque et présentant des faces extérieures (15, 32) de connexion électrique extérieure.
- 8. Support selon la revendication 7, dans lequel les moyens de surélévation (10) comprennent une couche complémentaire (11) formée sur ladite zone, des passages (13) au travers de ladite couche complémentaire, situés au-dessus desdits plots de connexion électrique de la plaque, et des vias de connexion électrique (14) en un matériau remplissant au moins partiellement lesdits passages (13) de la couche complémentaire.
- 9. Support selon la revendication 8, dans lequel la plaque présente des ouvertures (9) découvrant au moins partiellement lesdits plots de connexion électrique (5) de cette plaque, ledit matériau remplissant au moins partiellement ces ouvertures.
- 10. Support selon la revendication 7, dans lequel les moyens de surélévation (29) comprennent un substrat (29) comprenant des plots avant de connexion électrique (32), des plots arrière de connexion électrique (31) et des vias de connexion électrique (33) reliant respectivement ces plots arrière et avant, ledit substrat (29) étant fixé au-dessus de ladite zone, les plots arrière (31) du substrat (29) étantreliés respectivement aux plots de connexion électrique (5) de la plaque, les plots avant (32) du substrat formant lesdites faces extérieures de connexion électrique extérieure.
- 11. Support selon la revendication 10, dans lequel le substrat est fixé sur la plaque par l'intermédiaire d'une colle ou d'un adhésif (30).
- 12. Support selon la revendication 10, dans lequel la plaque présente des ouvertures découvrant au moins partiellement lesdits plots de connexion électrique de cette plaque, les plots arrière du substrat et les plots de connexion électrique de la plaque étant reliés par un matériau intermédiaire de soudage (34).
- 13. Dispositif semi-conducteur comprenant un support selon l'une quelconque des revendications 7 à 12 et au moins un composant semi-conducteur (18) monté sur ledit emplacement (12) de la plaque (2) du support (1, lA).
- 14. Assemblage comprenant un dispositif semi-conducteur (17, 17A) selon la revendication 13, un autre dispositif (21, 21A) comprenant des plots de connexion électrique (23) et des moyens de connexion électrique (24, 24A) entre les plots de l'autre dispositif et lesdites faces extérieures des vias de connexion électrique (14, 33) des moyens de surélévation (10, 28) du support (1, lA).
- 15. Assemblage selon la revendication 14, dans lequel les moyens de connexion électrique sont des billes. -----------------25
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0858497A FR2939963B1 (fr) | 2008-12-11 | 2008-12-11 | Procede de fabrication d'un support de composant semi-conducteur, support et dispositif semi-conducteur |
US12/633,724 US8178959B2 (en) | 2008-12-11 | 2009-12-08 | Process for fabricating a semiconductor component support, support and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0858497A FR2939963B1 (fr) | 2008-12-11 | 2008-12-11 | Procede de fabrication d'un support de composant semi-conducteur, support et dispositif semi-conducteur |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2939963A1 true FR2939963A1 (fr) | 2010-06-18 |
FR2939963B1 FR2939963B1 (fr) | 2011-08-05 |
Family
ID=40863197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0858497A Expired - Fee Related FR2939963B1 (fr) | 2008-12-11 | 2008-12-11 | Procede de fabrication d'un support de composant semi-conducteur, support et dispositif semi-conducteur |
Country Status (2)
Country | Link |
---|---|
US (1) | US8178959B2 (fr) |
FR (1) | FR2939963B1 (fr) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8614128B1 (en) | 2011-08-23 | 2013-12-24 | Suvolta, Inc. | CMOS structures and processes based on selective thinning |
CN103249273B (zh) * | 2012-02-08 | 2016-04-13 | 环旭电子股份有限公司 | 堆叠式基板结构 |
TWI433618B (zh) * | 2012-02-08 | 2014-04-01 | Universal Scient Ind Shanghai | 堆疊式基板結構 |
TWI581396B (zh) * | 2012-10-17 | 2017-05-01 | 環旭電子股份有限公司 | 立體堆疊式封裝結構及其製作方法 |
US20180053753A1 (en) * | 2016-08-16 | 2018-02-22 | Freescale Semiconductor, Inc. | Stackable molded packages and methods of manufacture thereof |
CN112908175B (zh) * | 2021-02-03 | 2022-07-12 | 武汉华星光电半导体显示技术有限公司 | 一种可卷曲柔性显示装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6469374B1 (en) * | 1999-08-26 | 2002-10-22 | Kabushiki Kaisha Toshiba | Superposed printed substrates and insulating substrates having semiconductor elements inside |
US20040262729A1 (en) * | 2003-06-30 | 2004-12-30 | Takashi Kumamoto | Microelectronic package array |
US20060079020A1 (en) * | 2004-10-13 | 2006-04-13 | Shoko Omizo | Semiconductor device and a method of assembling a semiconductor device |
US20060108676A1 (en) * | 2004-11-22 | 2006-05-25 | Punzalan Nelson V Jr | Multi-chip package using an interposer |
US20070132093A1 (en) * | 2005-12-14 | 2007-06-14 | Meng-Jung Chuang | System-in-package structure |
US20070170571A1 (en) * | 2006-01-26 | 2007-07-26 | Gerber Mark A | Low profile semiconductor system having a partial-cavity substrate |
US20070187810A1 (en) * | 2006-02-16 | 2007-08-16 | Samsung Electro-Mechanics Co., Ltd. | Package on package with cavity and method for manufacturing thereof |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6381141B2 (en) * | 1998-10-15 | 2002-04-30 | Micron Technology, Inc. | Integrated device and method for routing a signal through the device |
US6404043B1 (en) * | 2000-06-21 | 2002-06-11 | Dense-Pac Microsystems, Inc. | Panel stacking of BGA devices to form three-dimensional modules |
JP4504798B2 (ja) * | 2004-12-16 | 2010-07-14 | パナソニック株式会社 | 多段構成半導体モジュール |
US7687899B1 (en) * | 2007-08-07 | 2010-03-30 | Amkor Technology, Inc. | Dual laminate package structure with embedded elements |
-
2008
- 2008-12-11 FR FR0858497A patent/FR2939963B1/fr not_active Expired - Fee Related
-
2009
- 2009-12-08 US US12/633,724 patent/US8178959B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6469374B1 (en) * | 1999-08-26 | 2002-10-22 | Kabushiki Kaisha Toshiba | Superposed printed substrates and insulating substrates having semiconductor elements inside |
US20040262729A1 (en) * | 2003-06-30 | 2004-12-30 | Takashi Kumamoto | Microelectronic package array |
US20060079020A1 (en) * | 2004-10-13 | 2006-04-13 | Shoko Omizo | Semiconductor device and a method of assembling a semiconductor device |
US20060108676A1 (en) * | 2004-11-22 | 2006-05-25 | Punzalan Nelson V Jr | Multi-chip package using an interposer |
US20070132093A1 (en) * | 2005-12-14 | 2007-06-14 | Meng-Jung Chuang | System-in-package structure |
US20070170571A1 (en) * | 2006-01-26 | 2007-07-26 | Gerber Mark A | Low profile semiconductor system having a partial-cavity substrate |
US20070187810A1 (en) * | 2006-02-16 | 2007-08-16 | Samsung Electro-Mechanics Co., Ltd. | Package on package with cavity and method for manufacturing thereof |
Also Published As
Publication number | Publication date |
---|---|
FR2939963B1 (fr) | 2011-08-05 |
US20100148339A1 (en) | 2010-06-17 |
US8178959B2 (en) | 2012-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3401958B1 (fr) | Procédé de fabrication d'un dispositif d'affichage émissif à led | |
FR2939963A1 (fr) | Procede de fabrication d'un support de composant semi-conducteur, support et dispositif semi-conducteur | |
FR2917895A1 (fr) | Procede de fabrication d'un assemblage de puces reliees mecaniquement au moyen d'une connexion souple | |
FR2992466A1 (fr) | Procede de realisation de contact pour led et structure resultante | |
FR2524707A1 (fr) | Procede d'encapsulation de composants semi-conducteurs, et composants encapsules obtenus | |
FR3040535B1 (fr) | Dispositif electronique muni d'un element conducteur integre et procede de fabrication | |
FR2893764A1 (fr) | Boitier semi-conducteur empilable et procede pour sa fabrication | |
FR3053526A1 (fr) | Procede de fabrication collective de dispositifs electroniques et dispositif electronique | |
FR2938976A1 (fr) | Dispositif semi-conducteur a composants empiles | |
FR2940588A1 (fr) | Ensemble multicomposant blinde a montage en surface | |
FR3040534A1 (fr) | Dispositif electronique muni d'une couche conductrice et procede de fabrication | |
EP1657749B1 (fr) | Boîtier microélectronique multiplans avec blindage interne | |
FR2963849A1 (fr) | Procede de fabrication d'un circuit electrique et circuit obtenu | |
FR2951017A1 (fr) | Via de connexion electrique pour substrat de dispositif semi-conducteur | |
FR2974234A1 (fr) | Assemblage de dispositifs a composants semiconducteurs empiles | |
FR2987170A1 (fr) | Boitier et dispositif electroniques | |
FR2960095A1 (fr) | Procede de fabrication des dispositifs semi-conducteurs et dispositif semi-conducteur comprenant une puce a vias traversants | |
EP1114456B1 (fr) | Procede collectif de conditionnement d'une pluralite de composants formes initialement dans un meme substrat | |
FR3079068A1 (fr) | Dispositifs electroniques et procedes de fabrication | |
FR3041859A1 (fr) | Dispositif electronique muni d'un fil conducteur integre et procede de fabrication | |
FR3050862A1 (fr) | Dispositif electronique a puces electroniques et dissipateur de la chaleur | |
FR3096831A1 (fr) | Dispositif électronique comprenant une puce électronique montée au-dessus d’un substrat de support | |
FR3009649A1 (fr) | Interconnexion de plusieurs niveaux d'un empilement de supports de composants electroniques | |
EP3232471A1 (fr) | Système électronique pourvu d'une pluralité de fonctions électroniques interconnectées | |
FR2977975A1 (fr) | Boitier electronique a via thermique et procede de fabrication |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |
Effective date: 20140829 |