FR2645681A1 - Dispositif d'interconnexion verticale de pastilles de circuits integres et son procede de fabrication - Google Patents

Dispositif d'interconnexion verticale de pastilles de circuits integres et son procede de fabrication Download PDF

Info

Publication number
FR2645681A1
FR2645681A1 FR8904592A FR8904592A FR2645681A1 FR 2645681 A1 FR2645681 A1 FR 2645681A1 FR 8904592 A FR8904592 A FR 8904592A FR 8904592 A FR8904592 A FR 8904592A FR 2645681 A1 FR2645681 A1 FR 2645681A1
Authority
FR
France
Prior art keywords
pads
stack
side walls
pellets
interconnection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR8904592A
Other languages
English (en)
Other versions
FR2645681B1 (fr
Inventor
Christian Val
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thomson CSF SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thomson CSF SA filed Critical Thomson CSF SA
Priority to FR8904592A priority Critical patent/FR2645681B1/fr
Publication of FR2645681A1 publication Critical patent/FR2645681A1/fr
Application granted granted Critical
Publication of FR2645681B1 publication Critical patent/FR2645681B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/642Capacitive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009Pre-treatment of the bonding area
    • H01L2224/8001Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80012Mechanical cleaning, e.g. abrasion using hydro blasting, brushes, ultrasonic cleaning, dry ice blasting, gas-flow
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06551Conductive connections on the side of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

La présente invention a pour objet un dispositif d'interconnexion verticale de pastilles semi-conductrices portant chacune un circuit intégré. Selon l'invention, les pastilles sont empilées et rendues solidaires les unes des autres; leurs plots de connexion sont reliés aux parois latérales de l'empilement et interconnectés à l'aide de conducteurs déposés sur les parois latérales de l'empilement.

Description

DISPOSITIF D'INTERCONNEXION VERTICALE
DE PASTILISS DE CIRCUITS INT1#GRES
ET SON PROCEDE DE FABRICATION
La présente invention a pour objet un dispositif assurant l'interconnexion verticale de pastilles semiconductrices, portant chacune un circuit intégré, ainsi que son procédé de fabrication.
Pour former un circuit électronique, il est connu de monter des pastilles de circuits intégrés chacune dans un boîtier, les boîtiers étant disposés sur une carte de circuit imprimé assurant leur interconnexion. Avec un montage de ce type, le rapport entre la surface de matériau semiconducteur et la surface utilisée sur la carte imprimée atteint au mieux environ 10%, dans le cas de boîtiers sans pattes de connexion.
Lorsque la taille des pastilles de semiconducteur augmente, il est possible d'augmenter également le rapport précédent qui atteint, å ltheure actuelle, 70% pour les rondelles semiconductrices dont les dimensions sont de l'ordre de 100 mm (technique connue sous le nom de "Wafer Scale Integration" ou intégration à l'échelle de la rondelle de semiconducteur), avec les difficultés inhérent à ce genre de technique, notamment en ce qui concerne le rendement de fabrication. Il est également connu de réaliser des circuits dits hybrides, dans lesquels les pastilles semiconductrices sont montées sans boîtier sur un substrat de circuit imprimé ; les rapports de surfaces sont alors de l'ordre de 10 à 208.
La présente invention a pour but l'obtention d'un rapport de surfaces, ou densité d'intégration, -très supérieur à ce qui est obtenu à l'heure actuelle.
A cet effet, les pastilles de circuits intégrés sont disposées, non plus seulement en surface mais également verticalement.
Plus précisément, les pastilles de circuits intégrés sont empilées et rendues solidaires les unes des autres ; leurs plots de connexion sont reliés aux parois latérales de ltempi- lement et interconnectés à l'aide de conducteurs disposés sur les parois latérales de l'empilement.
D'autres objets, particularités et résultats de l'invention ressortiront de la description suivante, donnée à titre d'exemple non limitatif et illustrée par les dessins annexés qui représentent
- la figure 1, un mode de réalisation du dispositif selon l'invention
- la figure 2, une variante de réalisation du dispositif selon l'invention
- les figures 3a et 3b, deux vues d'une étape du procédé de fabrication du dispositif selon l'invention;
- les figures 4a, 4b, 4c et 4d différentes vues d'une variante de réalisation du procédé selon l'invention,
- la figure 5, une variante de réalisation d'une étape du procédé selon l'invention,
- les figures 6a et 6b, deux sous-étapes d'une variante de réalisation du procédé selon l'invention.
Sur ces différentes figures, d'une part les mêmes références se rapportent aux mêmes éléments et d'autre part l'échelle réelle nla pas été respectée pour la clarté des dessins.
La figure 1 représente donc un mode de réalisation du dispositif selon l'invention, représenté partiellement vu par l'une de ses faces latérales. Pour la clarté de la figure, bien que non vues en coupe, les différentes couches formant le dispositif ont été hachurées ou pointillées.
Sur cette figure, on distingue une pluralité de pastilles semiconductrices 2, portant chacune un circuit intégré, empilées - verticalement et fixées les unes aux autres par l'intermédiaire d'une couche 3, isolante et adhésive. Les couches 3 doivent être thermo-mécaniquement compatibles avec le matériau semiconducteur 2 ; dans le cas du silicium, un matériau polyimide ou époxy convient ; il peut se présenter sous la forme d'un film ; son épaisseur est telle qu'il assure en outre la planéité de la surface supérieure des pastilles 2. L'empilement est terminé à chacune de ses extrémités par une couche dite de fermeture, réalisée en un matériau isolant, assurant notamment la protection mécanique de l'empilement, respectivement 41 et 42.Les couches de fermeture 41 et 42 sont réalisées en un matériau thermo-mécaniquement adapté au matériau semiconducteur des pastilles 2 ; dans le cas où celles-ci sont en silicium, les couches 41 et 42 peuvent être également en silicium, sous réserve qu'elles soient recouvertes d'une couche d'isolant (silice, par exemple).
Chacune des pastilles de circuit intégré 2 comporte classiquement des plots permettant sa connexion électrique.
Selon l'invention, les plots des pastilles 2 sont prolongés jusqu'aux parois latérales (verticales) de l'empilement. Ces plots prolongés, repérés 20, sont interconnectés à l'aide de conducteurs 50, disposés sur les parois verticales de l'empilement et se terminant sur des plots 52 disposés sur la surface extérieure de l'une des couches de fermeture, par exemple la couche 41 sur la figure. Les conducteurs 50 sont disposés sur les faces latérales de l'empilement après que celles-ci aient reçu une couche électriquement isolante, en utilisant par exemple la technique du dépôt à travers un masque.
De la sorte, on assure l'interconnexion des pastilles entre elles et leur liaison électrique à l'extérieur. Dans le cas où le dispositif est formé de pastilles de circuits intégrés identiques (circuits mémoires, par exemple), on dispose dans l'empilement les pastilles de la même façon de sorte à obtenir un alignement vertical des plots (20) analogues ; ceux-ci sont alors reliés par des conducteurs 50 verticaux, comme illustré sur la figure. Dans le cas où les circuits intégrés ne sont pas identiques, les interconnexions latérales peuvent être réalisées en plusieurs épaisseurs (multicouche) si nécessaire.
Enfin, le dispositif comporte encore de préférence, toujours disposés sur ses faces verticales, des conducteurs 51 reliés chacun à l'une seulement des pastilles et assurant ainsi la sélection d'une ou plusieurs pastilles de ltempilement. Les conducteurs 51 se terminent également chacun par un plot 52.
Il apparaît ainsi qu'on a réalisé un dispositif constitué par l'empilement de pastilles semiconductrices, connectées entre elles directement sur les tranches de l'empilement et susceptibles d'être adressées sélectivement, ce qui permet un gain de place considérable sur la carte de circuit intégré destinée à les recevoir : les différentes pastilles constituant l'empilement et leurs interconnexions n'occupent en effet que la surface d'une seule pastille.En réalisant par exemple un empilement de 8 à 10 pastilles, il est possible d'atteindre des rapports surface semiconductrice/surface de carte imprimée de 500 à 800 96. Bien entendu, l'empilement ainsi réalisé peut être disposé dans un boîtier ou encore être connecté directement sur la carte de circuit imprimé, époxy ou céramique par exemple Il est à noter que les pastilles peuvent être réduites en épaisseur, par toute technique de rodage connue, en vue de leur empilement et, éventuellement, de leur encapsulation dans un boîtier.
La figure 2 représente une vue partielle d'une variante de réalisation du dispositif selon l'invention.
Sur cette figure, on retrouve les pastilles semiconductrices 2, empilées verticalement par l'intermédiaire des couches isolantes et adhésives 3, ainsi que les couches de fermeture 41 et 42. Sur la couche 41, on a représenté, à titre d'exemple, un seul plot 52 auquel aboutit un conducteur d'interconnexion 50, disposé sur une face verticale du dispositif et interconnectant des plots 20 des pastilles 2.
Dans ce mode de réalisation, le dispositif comporte, sur l'une de ses faces externes, un composant auxiliaire tel qu'un condensateur de découplage 6. Celui-ci peut, par exemple comme représenté, être disposé dans une ouverture 43 de la couche de fermeture (41) qui porte les plots de connexion 52 du dispositif, plots auxquels il est lui-même relié (conducteur 61).
Les figures 3a et 3b représentent deux vues d'une étape du procédé de fabrication du dispositif selon l'invention, étape qui consiste à prolonger les plots de chaque pastille semiconductrice jusqu'à la périphérie de la pastille.
Sur la figure 3a, on a représenté une pastille 2 vue de dessus avec ses plots prolongés 20.
La figure 3b est une coupe faite dans la pastille 2 selon un axe AA, au droit d'un plot 20. Cette coupe montre le substrat semiconducteur 21 de la pastille 2, recouvert classiquement d'une couche isolante 24 dans laquelle est ménagée une ouverture. Dans cette ouverture est déposé un matériau conducteur 22 destiné à former le plot de la pastille.
Selon l'invention, la couche 22 est recouverte d'une seconde couche conductrice 23, se prolongeant (sur la couche 24) jusqu'à la face latérale de la pastille 2. Dans le cas où la pastille est formée de silicium, la couche d'isolation 24 est classiquement en oxyde de silicium, le plot 22 en aluminium et la seconde couche conductrice 23 est de préférence en or. Le dépôt d'or peut n'être pas fait directement sur l'aluminium 22, mais par l'intermédiaire d'un alliage titane-tungstène ou chrome-nickel, par exemple.
Les figures 4a à 4d- représentent différentes vues d'une variante de réalisation du procédé de fabrication selon l'invention.
La figure 4a représente une vue en coupe fractionnaire d'une pastille 2, la coupe étant effectuée au droit d'un plot.
Sur cette figure, on retrouve, disposés et maintenu sur un support 26, le substrat semiconducteur 21 recouvert d'une couche isolante 24 et d'un plot de connexion 22, réalisé dans une ouverture de la couche 24.
Dans ce mode de réalisation, on soude sur le plot 22 un ruban conducteur 25. Sur le support 26, on dispose autour de la pastille 2 un cadre 28, dont on n'a représenté qu'un côté sur la figure. Ce cadre comporte à sa périphérie extérieure, une pluralité de trous 29 utilisés à des fins de positionnement; il porte également un dépôt conducteur 27 s'étendant à sa périphérie interne. Le ruban conducteur 25 est appliqué et soudé sur le dépôt 27. Dans l'exemple précédent où la pastille est en silicium, le ruban 25 est par exemple en or, le cadre 28 en un matériau organique et le dépôt 27 en cuivre, éventuellement doré.
La figure 4b est une vue de dessus partielle de la figure précédente, où l'on retrouve la pastille 2, un plot 22, un ruban 25, le cadre 28 avec son dépôt conducteur 27 et ses trous de positionnement 29.
La figure 4c représente l'étape suivante du procédé selon l'invention, dans laquelle on réalise l'empilement d'une pluralité de pastilles 2 entourées de leur cadre 28. L'empilement est réalisé de sorte à obtenir un alignement des trous de positionnement des différents cadres, ce qui est schématisé par un axe 31 d'alignement; les différentes pastilles 2 et leurs cadres 28 sont immobilisés et rendus solidaires les uns des autres à l'aide des couches 3 d'isolation et de collage, non représentées sur cette figure pour la clarté du dessin.
L'étape suivante du procédé consiste à découper le bloc précédemment obtenu -et les rubans 25- selon un axe de découpe 32, situé entre pastilles 2 et cadres 28, proche de la tranche des pastilles 2.
L'empilage subit ensuite une opération de polissage, destinée à rendre planes ses faces verticales et à affleurer les tranches des pastilles 2. On obtient alors ce qui est schématisé sur la figure 4d, à savoir, affleurant sur un même plan, les pastilles 2 liées entre elles et les plots 20 constitués par la section des conducteurs 25, noyés dans le matériau isolant 3.
La figure 5 représente, vue de dessus, une variante de réalisation d'une étape du procédé selon l'invention
Sur cette figure, on a représenté quatre pastilles 2 avant leur découpe dans une même rondelle 32 semiconductrice.
Comme dans le mode de réalisation précédent, les plots 22 des pastilles 2 sont prolongés vers les faces latérales des pastilles à l'aide de rubans conducteurs, repérés 31, mais qui sont ici connectés directement entre deux plots 22 de pastilles différentes en vis-à-vis. Après le câblage de l'ensemble des plots, un dépôt d'isolant est réalisé, permettant en outre le maintien des rubans 31. A titre d'exemple, le dépôt d'isolant peut être fait chimiquement, en phase vapeur active par plasma, à basse température.
La découpe de la rondelle est ensuite effectuée, puis les opérations d'empilage, collage et polissage sont réalisées comme précédemment.
Les figures 6a et 6b représentent deux vues partielles d'une variante de réalisation du dispositif selon l'invention
Sur la figure 6a, on a représenté deux pastilles 2 avant leur découpe dans une même rondelle 32 semiconductrice.
Chacune des pastilles 2 porte des plots 22.
Selon cette variante, des trous oblongs 33 sont percés dans la rondelle 32, de sorte que soit réalisé un demi-trou dans chacun des plots 22. Le perçage est réalisé par exemple par laser ou ultra-sons.
Les étapes suivantes consistent à réaliser une couche d'isolation sur les trous, par oxydation de la pastille par exemple, puis une métallisation de ces trous (dépôt sous vide ou électrochimique) et la découpe des pastilles.
La figure 6b représente une pastille 2 comportant des ouvertures 34, constituées par des demi-trous, réalisées dans les plots 22 et recouverts d'une couche isolante non représentée puis d'une couche conductrice 35, en contact électrique avec les plots 22.
La suite du procédé se déroule comme précédemment, à savoir empilement et fixation des pastilles 2 puis interconnexion, par étamage ou câblage de rubans dans les demi-trous qui, dans ce cas, doivent être alignés.

Claims (10)

REVENDICATIONS
1. Dispositif d'interconnexion de circuits intégrés, les circuits étant réalisés chacun dans une pastille de matériau semiconducteur comportant des plots de connexion électrique, le dispositif étant caractérisé par le fait que les pastilles (2) sont disposées selon un empilement, et qu'il comporte des premiers moyens (3) pour rendre les pastilles mécaniquement solidaires et les isoler électriquement les unes des autres, des deuxièmes moyens (23;25;31;35) pour relier électriquement chacun des plots (22) aux parois latérales de l.'empilement et des troisièmes moyens (50) assurant l'interconnexion des plots sur lesdites parois latérales.
2. Dispositif selon la revendication 1, caractérisé par le fait qu'il comporte en outre des quatrièmes moyens (51) assurant la sélection de l'une quelconque des pastilles.
3. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que les premiers moyens comportent une couche (3) d'un matériau électriquement isolant et adhésif disposée entre chaque pastille.
4. Dispositif selon l'une des revendications precédentes, caractérisé par le fait que les troisièmes moyens comportent des rubans conducteurs (50) disposés sur les parois latérales de 11 empilement.
5. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que les deuxièmes moyens comportent, pour chacun des plots (22), une couche (23) de matériau électriquement conducteur, déposée sur le plot et se prolongeant jusqu'à la paroi latérale de l'empilement.
6. Dispositif selon l'une des revendications 1 à 4, caractérisé par le fait que les deuxièmes moyens comportent, pour chacun des plots (22), un ruban (25;31) de matériau électriquement conducteur, disposé sur le plot et se prolongeant jusqu'à la paroi latérale de l'empilement.
7. Dispositif selon l'une des revendications 1 à 4, caractérisé par le fait que les deuxièmes moyens sont constitues par une ouverture (34), en forme de demi-trou, réalisée dans chaque pastille (2) au niveau de chaque plot (22), de sorte à ce que le plot affleure le demi-trou et par suite la paroi latérale de l'empilement.
8. Dispositif selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte en outre des couches (41, 42) dites de fermeture, aux deux extrémités de l'empilement, assurant la protection mécanique de ce dernier.
9. Dispositif selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte en outre un condensateur de découplage (6), disposé sur une extrémité de l'empilement.
10. Dispositif selon l'une des revendications précédentes, caractérisé par le fait que les circuits intégrés sont identiques et que les pastilles (2) sont disposées de sorte que les plots analogues soient alignés.
- interconnexion des plots à l'aide de moyens conducteurs disposés sur les parois latérales de l'empilement.
- empilement des pastilles à l'aide de couches de matériau adhésives et électriquement isolantes,
- liaison électrique des plots des pastilles jusqu'aulx parois latérales des pastilles,
il. Procédé de fabrication d'un dispositif d'lnterconnexion selon l'une des revendications précédentes, caractérisé par le fait qu'il comporte les étapes suivantes
FR8904592A 1989-04-07 1989-04-07 Dispositif d'interconnexion verticale de pastilles de circuits integres et son procede de fabrication Expired - Lifetime FR2645681B1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR8904592A FR2645681B1 (fr) 1989-04-07 1989-04-07 Dispositif d'interconnexion verticale de pastilles de circuits integres et son procede de fabrication

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR8904592A FR2645681B1 (fr) 1989-04-07 1989-04-07 Dispositif d'interconnexion verticale de pastilles de circuits integres et son procede de fabrication

Publications (2)

Publication Number Publication Date
FR2645681A1 true FR2645681A1 (fr) 1990-10-12
FR2645681B1 FR2645681B1 (fr) 1994-04-08

Family

ID=9380488

Family Applications (1)

Application Number Title Priority Date Filing Date
FR8904592A Expired - Lifetime FR2645681B1 (fr) 1989-04-07 1989-04-07 Dispositif d'interconnexion verticale de pastilles de circuits integres et son procede de fabrication

Country Status (1)

Country Link
FR (1) FR2645681B1 (fr)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2670323A1 (fr) * 1990-12-11 1992-06-12 Thomson Csf Procede et dispositif d'interconnexion de circuits integres en trois dimensions.
EP0535479A1 (fr) * 1991-09-30 1993-04-07 International Business Machines Corporation Empaquetages et systèmes pour circuits intégrés à multi-puces
EP0593666A1 (fr) * 1991-06-24 1994-04-27 Irvine Sensors Corporation Unite de fabrication de circuits electroniques contenant des couches de circuits integres superposees a conducteurs necessitant un reroutage
FR2704690A1 (fr) * 1993-04-27 1994-11-04 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
EP0644547A2 (fr) * 1993-09-13 1995-03-22 International Business Machines Corporation Module de mémoire intégrée multichip, structure et fabrication
US5514907A (en) * 1995-03-21 1996-05-07 Simple Technology Incorporated Apparatus for stacking semiconductor chips
US5517057A (en) * 1994-12-20 1996-05-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers
US5561622A (en) * 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5847448A (en) * 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
EP0660967B1 (fr) * 1992-09-14 2001-04-11 Shellcase Ltd. Procede de la fabrication de dispositifs de circuit integre
WO2001045172A1 (fr) * 1999-12-15 2001-06-21 3D Plus Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
WO2002009182A1 (fr) * 2000-07-25 2002-01-31 3D Plus Procede de blindage et/ou de decouplage repartis pour un dispositif electronique a interconnexion en trois dimensions
WO2004061961A1 (fr) * 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Structure integree multicouche de semi-conducteur avec partie d'ecran electrique
EP1497852A2 (fr) * 2002-04-22 2005-01-19 Irvine Sensors Corporation Procede et appareil de connexion de puces de circuits integres empilees verticalement
US7064055B2 (en) 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
US7777321B2 (en) 2002-04-22 2010-08-17 Gann Keith D Stacked microelectronic layer and module with three-axis channel T-connects
US8359740B2 (en) 2008-12-19 2013-01-29 3D Plus Process for the wafer-scale fabrication of electronic modules for surface mounting
US8461542B2 (en) 2008-09-08 2013-06-11 Koninklijke Philips Electronics N.V. Radiation detector with a stack of converter plates and interconnect layers

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2088490A1 (fr) * 1970-05-11 1972-01-07 Siemens Ag
EP0076101A2 (fr) * 1981-09-25 1983-04-06 Kabushiki Kaisha Toshiba Procédé de fabrication d'un dispositif semi-conducteur empilé
EP0075945A2 (fr) * 1981-09-30 1983-04-06 Kabushiki Kaisha Toshiba Dispositif semiconducteur empilé et procédé de fabrication
EP0238089A2 (fr) * 1986-03-20 1987-09-23 Fujitsu Limited Circuit intégré tridimensionnel et son procédé de fabrication
US4734825A (en) * 1986-09-05 1988-03-29 Motorola Inc. Integrated circuit stackable package
EP0270067A2 (fr) * 1986-12-03 1988-06-08 Sharp Kabushiki Kaisha Procédé pour la fabrication d'un dispositif semi-conducteur comprenant au moins deux puces semi-conductrices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2088490A1 (fr) * 1970-05-11 1972-01-07 Siemens Ag
EP0076101A2 (fr) * 1981-09-25 1983-04-06 Kabushiki Kaisha Toshiba Procédé de fabrication d'un dispositif semi-conducteur empilé
EP0075945A2 (fr) * 1981-09-30 1983-04-06 Kabushiki Kaisha Toshiba Dispositif semiconducteur empilé et procédé de fabrication
EP0238089A2 (fr) * 1986-03-20 1987-09-23 Fujitsu Limited Circuit intégré tridimensionnel et son procédé de fabrication
US4734825A (en) * 1986-09-05 1988-03-29 Motorola Inc. Integrated circuit stackable package
EP0270067A2 (fr) * 1986-12-03 1988-06-08 Sharp Kabushiki Kaisha Procédé pour la fabrication d'un dispositif semi-conducteur comprenant au moins deux puces semi-conductrices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 23, no. 1, juin 1980, pages 374-377, New York, US; E.F. MIERSCH et al.: "High speed metal carrier packaging system using thin-film interconnection techniques" *

Cited By (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847448A (en) * 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
EP0490739A1 (fr) * 1990-12-11 1992-06-17 Thomson-Csf Procédé et dispositif d'interconnexion de circuits intégrés en trois dimensions
WO1992010853A1 (fr) * 1990-12-11 1992-06-25 Thomson-Csf Procede et dispositif d'interconnexion de circuits integres en trois dimensions
FR2670323A1 (fr) * 1990-12-11 1992-06-12 Thomson Csf Procede et dispositif d'interconnexion de circuits integres en trois dimensions.
EP0593666A1 (fr) * 1991-06-24 1994-04-27 Irvine Sensors Corporation Unite de fabrication de circuits electroniques contenant des couches de circuits integres superposees a conducteurs necessitant un reroutage
EP0593666A4 (en) * 1991-06-24 1994-07-27 Irvine Sensors Corp Fabricating electronic circuitry unit containing stacked ic layers having lead rerouting
EP0535479A1 (fr) * 1991-09-30 1993-04-07 International Business Machines Corporation Empaquetages et systèmes pour circuits intégrés à multi-puces
EP0660967B1 (fr) * 1992-09-14 2001-04-11 Shellcase Ltd. Procede de la fabrication de dispositifs de circuit integre
WO1994025987A1 (fr) * 1993-04-27 1994-11-10 Thomson-Csf Procede d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procede et application a l'interconnexion de pastilles en trois dimensions
FR2704690A1 (fr) * 1993-04-27 1994-11-04 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
EP0644547A2 (fr) * 1993-09-13 1995-03-22 International Business Machines Corporation Module de mémoire intégrée multichip, structure et fabrication
EP0644547A3 (fr) * 1993-09-13 1995-07-12 Ibm Module de mémoire intégrée multichip, structure et fabrication.
JPH07183453A (ja) * 1993-09-13 1995-07-21 Internatl Business Mach Corp <Ibm> 集積マルチチップ・メモリ・モジュールの構造および製造方法
US5502667A (en) * 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5561622A (en) * 1993-09-13 1996-10-01 International Business Machines Corporation Integrated memory cube structure
US5563086A (en) * 1993-09-13 1996-10-08 International Business Machines Corporation Integrated memory cube, structure and fabrication
US5517057A (en) * 1994-12-20 1996-05-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers
USRE36916E (en) * 1995-03-21 2000-10-17 Simple Technology Incorporated Apparatus for stacking semiconductor chips
US5514907A (en) * 1995-03-21 1996-05-07 Simple Technology Incorporated Apparatus for stacking semiconductor chips
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
WO2001045172A1 (fr) * 1999-12-15 2001-06-21 3D Plus Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
FR2802706A1 (fr) * 1999-12-15 2001-06-22 3D Plus Sa Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
EP2136401A1 (fr) * 1999-12-15 2009-12-23 3D Plus Procédé et dispositif d'interconnexion en trois dimensions de composants électroniques
US6809367B2 (en) 1999-12-15 2004-10-26 3D Plus Device for interconnecting, in three dimensions, electronic components
WO2002009182A1 (fr) * 2000-07-25 2002-01-31 3D Plus Procede de blindage et/ou de decouplage repartis pour un dispositif electronique a interconnexion en trois dimensions
FR2812453A1 (fr) * 2000-07-25 2002-02-01 3D Plus Sa Procede de blindage et/ou de decouplage repartis pour un dispositif electronique a interconnexion en trois dimensions , dispositif ainsi obtenu et procede d'obtention de celui- ci
EP1497852A2 (fr) * 2002-04-22 2005-01-19 Irvine Sensors Corporation Procede et appareil de connexion de puces de circuits integres empilees verticalement
EP1497852A4 (fr) * 2002-04-22 2008-05-28 Irvine Sensors Corp Procede et appareil de connexion de puces de circuits integres empilees verticalement
US7777321B2 (en) 2002-04-22 2010-08-17 Gann Keith D Stacked microelectronic layer and module with three-axis channel T-connects
US7872339B2 (en) 2002-04-22 2011-01-18 Keith Gann Vertically stacked pre-packaged integrated circuit chips
US8012803B2 (en) 2002-04-22 2011-09-06 Aprolase Development Co., Llc Vertically stacked pre-packaged integrated circuit chips
US7064055B2 (en) 2002-12-31 2006-06-20 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure having a seamless bonding interface
US7067909B2 (en) 2002-12-31 2006-06-27 Massachusetts Institute Of Technology Multi-layer integrated semiconductor structure having an electrical shielding portion
US7307003B2 (en) 2002-12-31 2007-12-11 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
WO2004061961A1 (fr) * 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Structure integree multicouche de semi-conducteur avec partie d'ecran electrique
US8461542B2 (en) 2008-09-08 2013-06-11 Koninklijke Philips Electronics N.V. Radiation detector with a stack of converter plates and interconnect layers
US8359740B2 (en) 2008-12-19 2013-01-29 3D Plus Process for the wafer-scale fabrication of electronic modules for surface mounting

Also Published As

Publication number Publication date
FR2645681B1 (fr) 1994-04-08

Similar Documents

Publication Publication Date Title
FR2645681A1 (fr) Dispositif d&#39;interconnexion verticale de pastilles de circuits integres et son procede de fabrication
EP0565391B1 (fr) Procédé et dispositif d&#39;encapsulation en trois dimensions de pastilles semi-conductrices
EP0638933B1 (fr) Procédé d&#39;interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant
EP0583201B1 (fr) Module multi-puces à trois dimensions
EP0228953B1 (fr) Boîtier d&#39;encapsulation d&#39;un circuit électronique
EP0490739B1 (fr) Procédé et dispositif d&#39;interconnexion de circuits intégrés en trois dimensions
EP0682365B1 (fr) Interconnexion en trois dimensions de boítiers de composants électroniques utilisant des circuits imprimés
EP0584349B1 (fr) Procede d&#39;interconnexion en trois dimensions de boitiers de composants electroniques, et dispositif obtenu par ce procede
EP0593330B1 (fr) Procédé d&#39;interconnexion 3D de boítiers de composants électroniques, et composant 3D en résultant
EP0310463A1 (fr) Boîtier pour circuit intégré de haute densité
EP0133125A1 (fr) Boîtier de composant électronique muni d&#39;un condensateur
FR2704690A1 (fr) Procédé d&#39;encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l&#39;interconnexion de pastilles en trois dimensions.
JP2004536449A (ja) 半導体または誘電体ウェーハに製造されたシステム・オン・パッケージ
FR2625042A1 (fr) Structure microelectronique hybride modulaire a haute densite d&#39;integration
EP0166634B1 (fr) Dispositif de répartition de potentiel électrique, et boîtier de composant électronique incorporant un tel dispositif
EP0166633A1 (fr) Structure de métallisation de reprise de contacts d&#39;un dispositif semiconducteur, et dispositif doté d&#39;une telle structure
EP0079265A1 (fr) Procédé de réalisation d&#39;un socle pour le montage d&#39;une pastille semiconductrice sur l&#39;embase d&#39;un boîtier d&#39;encapsulation
US5473192A (en) Unitary silicon die module
EP0368741A1 (fr) Support de circuit intégré et son procédé de fabrication, circuit intégré adapté au support et boîtiers en résultant
FR2489592A1 (fr) Micro-boitier ceramique d&#39;encapsulation de circuit electronique
EP0629000B1 (fr) Assemblage haute densité, haute fiabilité de circuits intégrés et son procédé de réalisation
EP0282396A1 (fr) Structure de circuit hybride complexe et procédé de fabrication
EP1054446B1 (fr) Procédé de mise en boítier d&#39;une puce semiconductrice
US20130062720A1 (en) Extended area cover plate for integrated infrared sensor
JPH08236690A (ja) 三次元実装モジュール及びその製造方法

Legal Events

Date Code Title Description
CL Concession to grant licences
TP Transmission of property
CD Change of name or company name