FR2616271A1 - Circuit integre comprenant en particulier un mesfet protege contre les courants de fuites, sur substrat semi-isolant - Google Patents
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Abstract
Un circuit intégré comprend un substrat semi-conducteur semi-isolant 21; une couche enterrée de type p**+ 28; des régions de drain et de source 25, 26 de type n**+; une électrode de grille 24 recouvrant une couche de canal 22; et une région de type p**- 27, formée seulement sous la couche de canal. La couche enterrée 28 entoure complètement les régions de drain et de source. Cette structure améliore l'immunité vis-à-vis d'erreurs fugitives résultant de l'exposition à un rayonnement alpha.
Description
CIRCUIT INTEGRE A SEMICONDUCTEUR
La présente invention concerne un circuit intégré
à semiconducteur, et plus particulièrement un circuit inté-
gré présentant une meilleure immunité aux erreurs fugitives.
Dans la fabrication classique d'un circuit intégré
à semiconducteur sur un substrat semiconducteur composé se-
mi-isolant, tel qu'un substrat en GaAs, on forme directement sur le substrat semiconducteur composé semi-isolant des éléments actifs et des éléments passifs qui constituent un
circuit intégré.
La figure 3 montre un tel circuit intégré classi-
que, utilisant un substrat semiconducteur composé semi-
isolant. Sur la figure 3, un élément actif consistant en un transistor à effet de champ de type métal-semiconducteur
(ou MESFET) 3, et un élément passif consistant en une ré-
sistance 4, utilisant des couches formées par implantation ionique, sont fabriqués directement sur un substrat en GaAs semi-isolant 1. Les références 5, 6 et 7 désignent respectivement une électrode de grille, une électrode de source et une électrode de drain. La référence 9 désigne une couche de canal de type n et la référence 10 désigne une couche n+, et ces deux couches sont formées dans le
substrat en GaAs 1. Le MESFET 3 est constitué par ces cou-
ches et électrodes. La référence 8 désigne une électrode ohmique et la référence 11 désigne une couche de résistance
de type n qui est formée dans le substrat en GaAs 1. La ré-
sistance 4 est constituée par cette couche et ces électrodes.
Dans une telle structure de circuit intégré clas-
sique, on bénéficie effectivement de l'avantage consistant dans l'emploi du substrat en GaAs semi-isolant 1. En effet,
il n'est pas nécessaire de considérer spécialement l'isola-
tion électrique entre des éléments constitutifs, du fait
que le substrat en GaAs semi-isolant 1 assure automatique-
ment la fonction de séparation entre éléments, et ceci sim-
plifie la structure des éléments et facilite la fabrication
du circuit.
Cependant, dans un tel circuit intégré classique dans lequel la séparation entre éléments est obtenue par l'utilisation exclusive de la propriété semi-isolante du substrat semi-isolant 1, lorsqu'on réduit la dimension de séparation entre éléments ou entre des parties constituant
un élément, conjointement à l'augmentation du niveau d'in-
tégration, il apparaît un problème qui consiste en ce qu'un
courant de fuite à l'intérieur du substrat en GaAs semi-
isolant 1 est augmenté, et ce courant influe d'une manière non négligeable sur des caractéristiques des éléments et
des caractéristiques du circuit.
La figure 4 montre un dispositif, qui est décrit dans la publication de brevet du Japon Sho.62-71278, dans lequel, dans le but de réduire le courant de fuite, un transistor FET est formé dans une.couche de type p qui est
formée sur un substrat en GaAs semi-isolant.
Sur la figure 4, des références numériques iden-
tiques désignent des éléments identiques ou similaires à
ceux représentés sur la figure 3.
En premier lieu, on forme une couche de GaAs 2,
comprenant des dopants de type p, avec une épaisseur supé-
rieure à la taille, dans la direction de la profondeur, des éléments constitutifs du circuit intégré qui seront formés ultérieurement, et on forme ensuite sur la couche de GaAs de type p 2, des éléments actifs tels par exemple qu'un MESFET 3 qui comporte une couche de canal 9 de type n et qui fonctionne en utilisant des porteurs de type n en tant
que porteurs majoritaires.
Dans ce dispositif, la partie massive dans la-
quelle sont formés les éléments constitutifs est entière-
ment constituée par un substrat de type p 2, et du fait qu'on donne au potentiel du substrat de type p 2 une valeur telle que Vpsub < 0, la barrière de potentiel entre les + couches n et p et celle entre les couches n et p sont
augmentées, et la fuite dans le substrat est réduite. Si-
multanément, le transistor parasite n±p-n+ formé entre des
éléments est bloqué, et on réalise une isolation'entre élé-
ments. La fuite dans le substrat est ainsi réduite par la commande de la tension du substrat de type p, comme ddcrit
dans la publication de brevet précitée.
Cependant, dans ce dispositif de la figure 4, il
est douteux que la séparation entre éléments puisse réelle-
ment être effectuée de façon complète, du fait que la pro-
priété semi-isolante du substrat en GaAs semi-isolant n'est pas utilisée pour la séparation entre éléments, et il est probable que des capacités parasites seront formées à de nombreux endroits. Il est donc probable-que la vitesse de
fonctionnement sera dégradée.
La figure 5 montre un dispositif dans lequel, pour résoudre le problème décrit ci-dessus, une couche enterrde de type p est formée sélectivement dans la surface
du substrat en GaAs semi-isoiant, et ce dispositif est re-
présenté sur la figure 5 de la publication de brevet du
Japon Sho. 62-214672. Sur la figure 5, la référence 21 dé-
signe un substrat en GaAs semi-isolant, la référence 22 dé-
signe une couche active de type n, la référence 23 désigne
une électrode de drain et une électrode de source, la réfé-
rence 24 désigne une électrode de grille, les références 25 et 26 désignent des couches de drain et de source de type n fortement dopées (n+ ) (l'une ou l'autre de ces couches peut être ici une' couche de drain), et la référence 27 désigne une couche enterrée de type p. Dans ce dispositif, du fait que la couche de type p 27 est produite sélectivement dans le substrat en GaAs semi-isolant 21 et est entourée par le substrat en GaAs 21,
la séparation entre éléments est effectuée de façon complè-
te et il n'y aura pas de diminution de la vitesse de fonc- tionnement.
Le dispositif ayant une telle structure fait ce-
pendant apparaître un problème d'erreur fugitive. Comme in-
diqué dans la publication de brevet précitée, on peut con-
sidérer que le mécanisme de génération d'erreur fugitive
est le suivant. Lorsque des rayons î tombent sur le dispo-
sitif, des paires électron-trou sont produites le long des
trajectoires des rayons i. Au début, les nombres d'élec-
trons et de trous qui sont produits sont mutuellement égaux.
Cependant, du fait que la couche enterrée de type p, 27, est dans un état de déplétion complète, il existe un champ électrique dans le substrat, immédiatement au-dessous de la couche de canal, ce qui fait que les trous produits sont entraînés vers le côté de la source et les électrons sont entraînés vers le côté du drain. Du fait que la mobilité des électrons est plus de dix fois supérieure à celle des trous, la mobilité déterminant la vitesse d'entraînement, des trous restent dans le substrat même après que tous les électrons ont été absorbés dans le drain., Il en résulte que
le potentiel du côté du substrat est abaissé, et des élec-
trons sont injectés dans le substrat à partir de la source, ce qui donne naissance à la circulation d'un courant, par
un chemin de courant autre que le chemin de courant d'ori-
gine. On observe ce courant sous la forme d'un effet d'am-
plification de porteurs qui se produit en présence de rayons Les figures 6 et 7 montrent des dispositifs dans lesquels on a résolu le problème d'erreur fugitive décrit ci-dessus, et qui sont respectivement représentés sur les figures 1 et 2 de la publication de brevet du Japon Sho 62-214672. Sur la figure 6, des références numériques identiques désignent des éléments identiques ou similaires
à ceux.représentés sur la figure 5. La référence 28 dési-
gne une couche enterrée de type p fortement dopée (p), et la référence 27 désigne une couche enterrée de type p fai-
blement dopée (p-). Sur la figure 7, la référence 29 dési-
gne une électrode de commande.
La publication de brevet précitée indique que
des erreurs fugitives sont atténuées par le mécanisme sui-
vant, dans les dispositifs représentés sur les figures 6 et 7. Lorsqu'il ne reste que des trous dans le substrat, comme décrit ci-dessus, il est possible d'empêcher un abaissement du potentiel du côté du substrat, à cause de la barrière due à des trous dans la région neutre (couche
qui n'est pas dans l'état de déplétion) dans la couche en-
+
terrée de type p 28, ce qui évite une erreur fugitive.
Dans la structure de la figure 7, dans laquelle une élec-
trode de commande 29 est placée en contact avec la couche + enterrée de type p 28, de façon à commander la tension de la couche enterrée p+ 28, tous les trous restants sont extraits par l'électrode de commande 29, ce qui augmente
encore davantage l'effet de prévention d'erreur fugitive.
Ainsi, dans lesdispositifdes figures 6 et 7, une couche enterrée p+ 28 est établie de façon à augmenter la hauteur de la barrière entre la couche de canal n 20 et
la couche enterrée p+, ce qui renforce l'immunité aux er-
reurs fugitives et, de plus, une couche p 27 est établie entre la couche de canal n et la couche enterrée p, de
façon à diminuer la capacité parasite de grillé, qui dé-
graderait par ailleurs la vitesse de fonctionnement.
Les dispositifs représentés sur les figures 6 et 7 présentent cependant des limitations en ce qui concerne l'amélioration de l'immunité aux erreurs fugitives, du fait que la couche de drain n'est pas entourée de façon sûre par la couche p 27 et la couche p 28 (il n'est pas indiqué explicitement dans la publication de brevet n 62-214672 que la couche 25 est une couche de drain), et des électrons qui sont produits dans la région du substrat en
GaAs 21 du fait de la projection de rayons o, peuvent en-
trer dans la couche de drain n+ 26, comme représenté sur la
figure 7, partie (b).
Un but de l'invention est de procurer un circuit intégré à semiconducteur, tel qu'un circuit intégré en
GaAs, capable de procurer la plus grande amélioration pos-
sible de l'immunité vis-à-vis des erreurs fugitives.
Un aspect de l'invention procure un circuit in-
tégré à semiconducteur dans lequel une couche enterrée à dopage élevé, d'un premier type de conductivité, est formée dans un substrat semiisolant, des régions de drain et de source à dopage élevé et d'un second type de conductivité, et une couche de canal du second type de conductivité entre les régions de drain et de source, sont formées dans des régions de surface du substrat semiconducteur semi-isolant, dans la couche enterrée à dopage élevé du premier type de conductivité, et les régions de drain et de source ainsi que la région de canal sont complètement entourées par la couche enterrée, au niveau de leurs surfaces inférieures et latérales. Il en résulte que des électrons qui sont produits dans la région du substrat semi-isolant sous l'effet de la
projection de rayons ", ne peuvent pas entrer dans la ré-
gion de drain, et l'immunité vis-à-vis des erreurs fugitives
est encore renforcée.
Selon un autre aspect de l'invention, on forme une région à dopage élevé du premier type de conductivité, de façon qu'elle entoure la région de drain au niveau de la surface inférieure et des surfaces latérales extérieures de la région de drain, et on forme une couche enterrée à dopage
faible du premier type de conductivité, de façon qu'elle en-
toure la couche de canal et la région de source, au niveau
de surfaces inférieures de celles-ci et de la surface laté-
raie extérieure de la région de source. Cette structure per-
met de réduire la capacité parasite de grille et d'améliorer
au maximum les propriétés de l'élément.
D'autres buts, caractéristiques et avantages de l'invention seront mieux compris à la lecture de la descrip-
tion qui va suivre de modes dé réalisation spécifiques, don-
nés uniquement à titre d'exemples non limitatifs. La suite
de la description se réfère aux dessins ànnexés sur lesquels:
La figure 1 est une coupe d'un circuit intégré en
GaAs qui constitue un premier mode de réalisation de l'in-
vention; La figure 2 est une coupe d'un circuit intégré en
GaAs qui constitue un second mode de réalisation de l'inven-
tion; La figure 3 est une coupe d'un circuit intégré en GaAs classique; Les figures 4 et 5 sont des coupes d'un premier exemple et d'un second exemple d'un circuit intégré en GaAs de l'art antérieur; et Les figures 6 et 7 sont des coupes d'un troisième exemple et d'un quatrième exemple d'un circuit intégré en
GaAs de l'art antérieur.
La figure 1 montre un dispositif à circuit intégré en GaAs qui constitue un premier mode de réalisation de l'invention. Sur la figure 1, la référence 21 désigne un substrat en GaAs semi-isolant. Des couches enterrées de type p fortement dopées (p+) 28 sont respectivement formées dans des régions de surface du substrat en GaAs semi-isolant 21, qui sont mutuellement séparées. Des éléments consistant en transistors FET, comprenant chacun une couche de canal de + type n 22 et des couches de source et de drain de type n+
et 26, ainsi qu'une électrode de grille 24 et des élec-
-trodes de source et de drain 23, sont respectivement formés dans chaque couche enterrée de type p±28. Une couche de
type p faiblement dopée (p) 27 est formée directement au-
dessous de la couche de canal n 22, entre les couches de drain et de source n+ 25 et 26, dans la couche enterrée p 28. Une électrode de commande 29 est formée en contact avec la couche enterrée de type p+ 28, de façon à permettre de commander la tension de la couche p 28. La couche enterrée de type p 28 est formée ici dans une condition telle
qu'elle ne soit pas placée dans un état de déplétion com-
plète.
Dans le dispositif de ce premier mode de réalisa-
tion, du fait de la formation sélective des couches enter-
rées de type p+ 28, la séparation entre éléments est entiè-
rement obtenue par la fonction du substrat en GaAs semi-
isolant 21. En outre, les couches de source et de drain de type n 25 et 26 sont entièrement entourées par la couche +
enterrée de type p 28. Par conséquent, en plus de l'ob-
tention d'effets identiques à ceux des dispositifs des fi-
gures 6 et 7, en ce qui concerne l'immunité vis-à-vis des erreurs fugitives, les électrons qui sont produits dans la région du substrat en GaAs semi-isolant 21, du fait de
l'arrivée de rayons c<, ne peuvent pas entrer dans la ré-
gion de drain 26, et l'immunité vis-à-vis des erreurs fu-
gitives est considérablement améliorée.
La figure 2 représente un second mode de réalisa-
tion de l'invention. Sur la figure 2, les parties identi-
ques ou similaires à celles de la figure 1 sont désignées par les mêmes références numériques. Dans ce second mode de + réalisation, une couche enterrée de type p 28a est formée au niveau des surfaces inférieure et latéralesextérieures de la couche de drain de type n+ 25, et une couche enterrée de type p 27 est formée au-dessous de la couche de canal
22 et au niveau des surfaces inférieure et latérales ex-
térieures de la région de source de type n+ 26. Une couche
enterrée de type p 28b peut également être formée au ni-
veau des surfaces inférieure et latérales extérieures de
la couche enterrée de type p 27.
261627 t Dans ce dispositif du second mode de réalisation, + la couche de drain n, à l'exception de son extrémité côté
grille, est entièrement entourée par une couche p forte-
ment dopée 28. Du fait que la région de drain est entourée par la couche p, la barrière n -p+ à la frontière de la région de drain est plus élevée que la barrière de la structure n -p. Par conséquent, en plus de l'obtention d'effets identiques à ceux des dispositifs des figures 6 et 7 en ce qui concerne l'immunité vis-à-vis des erreurs fugitives, les électrons qui sont produits dans la région
du substrat en GaAs semi-isolant 21, sous l'effet de l'ar-
rivée de rayons a, ne peuvent pas entrer dans la région de drain, et l'immunité vis-à-vis des erreurs fugitives est considérablement améliorée. En outre, pour éviter
l'augmentation de la capacité parasite de grille, une cou-
che p+ n'est pas formée dans une partie autre qu'au-dessous et sur les côtés extérieurs de la couche n+ de drain. Pour
la même raison, il est préférable de ne pas former la cou-
che p+ 28b au-dessous de la couche p. La couche p est formée ici dans des conditions telle qu'elle ne soit pas placée dans un état de déplétion complète, bien que cette
couche doive avoir un dopage faible.
Ainsi, dans le dispositif de ce second mode de
réalisation, le courant qui circule sous l'effet de l'ar-
rivée de rayons X est considérablement réduit, et l'immu-
nité vis-à-vis des erreurs fugitives est considérablement améliorée, et la capacité parasite de grille est fortement réduite. On obtient donc un élément ayant d'excellentes propriétés. Dans le mode de réalisation considéré, on utilise GaAs pour le substrat semiconducteur semi-isolant, mais on peut également utiliser InP pour le substrat semiconducteur semiisolant. Dans ce cas, les dopants qui doivent donner au substrat le type p ou le type n sont les mêmes que ceux
utilisés dans le cas de GaAs.
261627 1
Comme il ressort de façon évidente de la descrip-
tion précédente, et conformément à un aspect de l'invention, + du fait que les couches de source et de drain de type n sont entourées par une couche p+ à dopage élevé, la couche enterrée p+ à dopage élevé empêche l'entrée dans la région de drain d'électrons qui sont produits sous l'effet de l'arrivée de rayons c, et l'immunité vis-à-vis des erreurs
fugitives d'un tel circuit intégré en GaAs est considéra-
blement améliorée. En outre, selon un autre aspect de l'in-
vention, seule la couche de drain n+, à l'exception de son extrémité du côté de la grille, est entourée par une couche
enterrée p+ à dopage élevé, et les autres régions de l'élé-
ment FET sont entourées par une couche enterrée p faible-
ment dopée. Il en résulte que l'immunité vis-à-vis des er-
reurs fugitives est améliorée et la capacité parasite de grille est considérablement réduite, ce qui donne un élément
ayant d'excellentespropriétés.
Il va de soi que de nombreuses modifications peu-
vent être apportées au dispositif décrit et représenté,
sans sortir du cadre de l'invention.
*11
Claims (6)
1. Circuit intégré, caractérisé en ce qu'il com-
prend, un substrat semiconducteur semi-isolant (21); une
couche enterrée fortement dopée, d'un premier type de con-
ductivité, formée dans le substrat semi-isolant (21); des régions de drain et de source fortement dopées d'un second type de conductivité (25, 26) formées dans des régions de surface du substrat semi-isolant (21); une électrode de grille (24) formée sur la surface du substrat semi- isolant (21), dans une position située entre les régions de drain et de source (25, 261; une couche de canal du second type de conductivité (22) formée entre les régions de drain et
de source (25, 26); et une région faiblement dopée du pre-
mier type de conductivité (27) formée seulement au-dessous de la couche de canal du second type de conductivité (22), entre les régions de drain et de source du second type de conductivité (25, 26), dans la région fortement dopée du
premier type de conductivité (28); et en ce que les ré-
gions de drain et de source (25, 26) sont oomplètement en-
tourées par la couche enterrée fortement dopée du premier
type de conductivité (28), au niveau de leurs surfaces in-
férieures et latérales extérieures.
2. Circuit intégré selon la revendication 1, ca-
ractérisé en ce que le substrat semiconducteur semi-iso-
lant (21) consiste en GaAs.
3. Circuit intégré selon la revendication 2, ca-
ractérisé en ce que le substrat semiconducteur semi-iso-
lant (21) consiste en InP.
4. Dispositif à circuit intégré caractérisé en
ce qu'il comprend: un substrat semiconducteur semi-iso-
lant (21); des régions de drain et de source fortement dopées d'un second type de conductivité (25, 26), formées dans des régions de surface du substrat semi-isolant (21); une électrode de grille (24) formée sur la surface du substrat semi-isolant (21), dans une position située
entre les régions de drain et de source (25, 26); une cou-
che de canal du second type de conductivité (22), formée
entre les régions de drain et de source (25, 26); une cou-
che enterrée fortement dopée d'un premier type de conduc-
tivité (28a), formée de façon à entourer la région de
drain (25), au niveau des surfaces inférieure et latéra-
les extérieures de la région de drain (25); et une couche enterrée faiblement dopée du premier type de conductivité (27), formée de façon à entourer la région de canal (22) et la région de source (26), au niveau de leurs surfaces inférieures, et des surfaces latérales extérieures de la
région de source.
5. Dispositif à circuit intégré selon la reven-
dication 4, caractérisé en ce que le substrat semiconduc-
teur semi-isolant (21) consiste en GaAs.
6. Dispositif à circuit intégré selon la reven-
dication 4, caractérisé en ce que le substrat semiconduc-
teur semi-isolant (21) consiste en InP.
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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