JPH043395A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH043395A JPH043395A JP2106019A JP10601990A JPH043395A JP H043395 A JPH043395 A JP H043395A JP 2106019 A JP2106019 A JP 2106019A JP 10601990 A JP10601990 A JP 10601990A JP H043395 A JPH043395 A JP H043395A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000012795 verification Methods 0.000 abstract description 17
- 238000001514 detection method Methods 0.000 abstract description 3
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
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- 230000004048 modification Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不揮発性半導体記憶装置に関し、特に、電気
的に一括消去が可能なフラッシュEEPROMに関する
ものである。
的に一括消去が可能なフラッシュEEPROMに関する
ものである。
第4図は従来の不揮発性半導体記憶装置の主要な回路図
であり、第5図は従来の不揮発性半導体記憶装置の消去
(こ関するフローチャートである。
であり、第5図は従来の不揮発性半導体記憶装置の消去
(こ関するフローチャートである。
第4図において、メモリトランジスタエないし3のコン
トロールゲートは共通にワードf!7に接続され、メモ
リトランジスタ4ないし6のコントロールゲートは共通
にワード線8に接続される。メモリトランジスタ1.4
のドレインは共通にビット線9に接続され、メモリトラ
ンジスタ2.5のドレインは共通にビット線10に接続
され、メモリトランジスタ3.6のドレインは共通にビ
ット線11に接続される。メモリトランジスタ1ないし
6のソースは共通にソース線12に接続される。
トロールゲートは共通にワードf!7に接続され、メモ
リトランジスタ4ないし6のコントロールゲートは共通
にワード線8に接続される。メモリトランジスタ1.4
のドレインは共通にビット線9に接続され、メモリトラ
ンジスタ2.5のドレインは共通にビット線10に接続
され、メモリトランジスタ3.6のドレインは共通にビ
ット線11に接続される。メモリトランジスタ1ないし
6のソースは共通にソース線12に接続される。
トランジスタ13のゲートはYゲート線16に接続され
、ソースはピント線9に接続される。トランジスタ14
のゲートはYゲート線17に接続され、ソースはビット
線10に接続される。トランジスタ15のゲートはYゲ
ート線18に接続され、ソースはビット線11に接続さ
れる。トランジスタ13ないし15のドレインは共通に
トランジスタ19.20のソースに接続される。トラン
ジスタ19のゲートはZゲート線21に接続され、ドレ
インはトランジスタ22.23のゲートおよびトランジ
スタ24.26のソースに接続される。
、ソースはピント線9に接続される。トランジスタ14
のゲートはYゲート線17に接続され、ソースはビット
線10に接続される。トランジスタ15のゲートはYゲ
ート線18に接続され、ソースはビット線11に接続さ
れる。トランジスタ13ないし15のドレインは共通に
トランジスタ19.20のソースに接続される。トラン
ジスタ19のゲートはZゲート線21に接続され、ドレ
インはトランジスタ22.23のゲートおよびトランジ
スタ24.26のソースに接続される。
トランジスタ22.23のドレインは共通に接続される
とともにトランジスタ24.26のゲートに接続される
。トランジスタ22のソースは電源電圧に接続され、ト
ランジスタ23のソースは接地される。トランジスタ2
4のドレインは電源電圧に接続される。トランジスタ2
5.26のドレインは共通に接続されるとともにインバ
ータ27に入力される。トランジスタ25のゲートは接
地され、ソースは電源電圧に接続される。インバータ2
7から読出しデータRDが出力される。トランジスタ2
2ないし26およびインバータ27はセンスアンプ28
を構成する。トランジスタ20のゲートは書込み回路2
9に接続され、ドレインは高電圧電源端子30に接続さ
れる。Xデコーダ31はNANDゲート32ないし33
およびインバータ34ないし35で構成され、ワード線
7ないし8に接続される。Yデコーダ36はNANDゲ
ート37ないし39およびインバータ40ないし42で
構成さ、れ、Yゲート線16ないし18に接続される。
とともにトランジスタ24.26のゲートに接続される
。トランジスタ22のソースは電源電圧に接続され、ト
ランジスタ23のソースは接地される。トランジスタ2
4のドレインは電源電圧に接続される。トランジスタ2
5.26のドレインは共通に接続されるとともにインバ
ータ27に入力される。トランジスタ25のゲートは接
地され、ソースは電源電圧に接続される。インバータ2
7から読出しデータRDが出力される。トランジスタ2
2ないし26およびインバータ27はセンスアンプ28
を構成する。トランジスタ20のゲートは書込み回路2
9に接続され、ドレインは高電圧電源端子30に接続さ
れる。Xデコーダ31はNANDゲート32ないし33
およびインバータ34ないし35で構成され、ワード線
7ないし8に接続される。Yデコーダ36はNANDゲ
ート37ないし39およびインバータ40ないし42で
構成さ、れ、Yゲート線16ないし18に接続される。
Xデコーダ43はNANDゲート44およびインバータ
45で構成され、Zゲート線21に接続される。
45で構成され、Zゲート線21に接続される。
次に動作について説明する。
まず書込みについて説明する。メモリトランジスタ1に
書込みを行なう場合について説明する。
書込みを行なう場合について説明する。
書込み回路29により、トランジスタ20のゲートは高
電圧になり、トランジスタ20はオンする。
電圧になり、トランジスタ20はオンする。
Xデコーダ43により、Zゲート線21は「L」レベル
になり、トランジスタ19はオフする。Yデコーダ36
により、Yゲート線16は高電圧、Yゲート線17ない
し18はrLJになり、トランジスタ13はオンし、ト
ランジスタ14ないし15はオフする。Xデコーダ31
により、ワード線7は高電圧になり、ワード線8はrL
Jになる。
になり、トランジスタ19はオフする。Yデコーダ36
により、Yゲート線16は高電圧、Yゲート線17ない
し18はrLJになり、トランジスタ13はオンし、ト
ランジスタ14ないし15はオフする。Xデコーダ31
により、ワード線7は高電圧になり、ワード線8はrL
Jになる。
ソース線12は図示しないアレイソーススイッチによっ
て接地される。それによって、メモリトランジスタ1の
ドレイン近傍でアバランシェ降伏が起こり、発生したホ
ットエレクトロンがフローティングゲートに注入されて
、しきい値は高くなる。
て接地される。それによって、メモリトランジスタ1の
ドレイン近傍でアバランシェ降伏が起こり、発生したホ
ットエレクトロンがフローティングゲートに注入されて
、しきい値は高くなる。
次に読出しについて説明する。メモリトランジスタ1か
ら読出しを行なう場合について説明する。
ら読出しを行なう場合について説明する。
書込み回路29により、トランジスタ20のゲートは「
L」になり、トランジスタ20はオフする。
L」になり、トランジスタ20はオフする。
Xデコーダ43により、Zゲート線21はrHJになり
、トランジスタ19はオンする。Yデコーダ36により
、Yゲート線16は「H」、Yゲート線17ないし18
はrLJになり、トランジスタ13はオンし、トランジ
スタI4ないし15はオフする。Xデコーダ31により
、ワード線7は「H」になり、ワード線8は「L」にな
る。ソース線12は図示しないアレイソーススイッチに
よって接地される。この状態で、メモリトランジスタ1
が書込み状態にあるとオフのままでありビット線9には
電流は流れないが、消去状態にあるとオンしてビット線
9に電流が流れる。これを、センスアンプ28によりセ
ンスすることによって読出しを行なう。
、トランジスタ19はオンする。Yデコーダ36により
、Yゲート線16は「H」、Yゲート線17ないし18
はrLJになり、トランジスタ13はオンし、トランジ
スタI4ないし15はオフする。Xデコーダ31により
、ワード線7は「H」になり、ワード線8は「L」にな
る。ソース線12は図示しないアレイソーススイッチに
よって接地される。この状態で、メモリトランジスタ1
が書込み状態にあるとオフのままでありビット線9には
電流は流れないが、消去状態にあるとオンしてビット線
9に電流が流れる。これを、センスアンプ28によりセ
ンスすることによって読出しを行なう。
次に消去について説明する。消去はチップ全体に一括し
て行な・う。消去は、消去パルス印加と消去ベリファイ
の繰返しによって行なわれる(第5図のステップSTI
〜5T3)。消去パルス印加では、書込み回路29によ
り、トランジスタ20のゲートはrLJになり、トラン
ジスタ20はオフする。Xデコーダ43により、Zゲー
ト線21は「L」になり、トランジスタ19はオフする
。
て行な・う。消去は、消去パルス印加と消去ベリファイ
の繰返しによって行なわれる(第5図のステップSTI
〜5T3)。消去パルス印加では、書込み回路29によ
り、トランジスタ20のゲートはrLJになり、トラン
ジスタ20はオフする。Xデコーダ43により、Zゲー
ト線21は「L」になり、トランジスタ19はオフする
。
Yデコーダ36により、Yゲート線16ないし18はr
LJになり、トランジスタ13ないし15はオフする。
LJになり、トランジスタ13ないし15はオフする。
Xデコーダ31により、ワード線7ないし8はrLJに
なる。ソース線12は図示しないアレイソーススイッチ
によって高電圧の消去パルスが印加される。それによっ
て、メモリトランジスタ1ないし6のフローティングゲ
ートから電子が引き抜かれて、しきい値は低くなる。次
に消去ベリファイが行なわれる。消去ベリファイでは、
書込み回路29により、トランジスタ20のゲートはr
LJになり、トランジスタ20はオフする。図示しない
アドレスカウンタにより発生されたアドレスデータに対
応するメモリトランジスタが選択されて読出しが行なわ
れる。読み出されたメモリトランジスタが消去状態にあ
ると、前記アドレスカウンタはインクリメントされて(
第5図のステップ5T4)次のアドレスデータを発生し
て、次のアドレスデータに対応するメモリトランジスタ
が選択される。読み出されたメモリトランジスタが依然
書込み状態にあると、消去ベリファイを終了して消去パ
ルス印加に移る。すべてのメモリトランジスタが消去状
態にあると、消去は終了する(第5図のステップ5T5
)。
なる。ソース線12は図示しないアレイソーススイッチ
によって高電圧の消去パルスが印加される。それによっ
て、メモリトランジスタ1ないし6のフローティングゲ
ートから電子が引き抜かれて、しきい値は低くなる。次
に消去ベリファイが行なわれる。消去ベリファイでは、
書込み回路29により、トランジスタ20のゲートはr
LJになり、トランジスタ20はオフする。図示しない
アドレスカウンタにより発生されたアドレスデータに対
応するメモリトランジスタが選択されて読出しが行なわ
れる。読み出されたメモリトランジスタが消去状態にあ
ると、前記アドレスカウンタはインクリメントされて(
第5図のステップ5T4)次のアドレスデータを発生し
て、次のアドレスデータに対応するメモリトランジスタ
が選択される。読み出されたメモリトランジスタが依然
書込み状態にあると、消去ベリファイを終了して消去パ
ルス印加に移る。すべてのメモリトランジスタが消去状
態にあると、消去は終了する(第5図のステップ5T5
)。
従来の不揮発性半導体記憶ソースは以上のように構成さ
れているので、消去パルス印加を繰り返していくうちに
、すべてのメモリトランジスタが消去状態になる前に最
も消去し易いメモリトランジスタがデプレッションにな
ってしまい、正常に動作しなくなってしまうというオー
バーイレーズの問題があった。また、消去ベリファイで
はアドレスカウンタを用いて順次メモリトランジスタか
ら読出しを行なっているためにベリファイ時間が長くな
るという問題があった。
れているので、消去パルス印加を繰り返していくうちに
、すべてのメモリトランジスタが消去状態になる前に最
も消去し易いメモリトランジスタがデプレッションにな
ってしまい、正常に動作しなくなってしまうというオー
バーイレーズの問題があった。また、消去ベリファイで
はアドレスカウンタを用いて順次メモリトランジスタか
ら読出しを行なっているためにベリファイ時間が長くな
るという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、オーバーイレーズを防止すると
ともにベリファイ時間を短縮できる不揮発性半導体記憶
ソースを得ることにある。
の目的とするところは、オーバーイレーズを防止すると
ともにベリファイ時間を短縮できる不揮発性半導体記憶
ソースを得ることにある。
このような目的を達成するために本発明は、メモリトラ
ンジスタの最小のしきい値の検出をすべてのメモリトラ
ンジスタに対して一括して行なう手段を設けたものであ
る。
ンジスタの最小のしきい値の検出をすべてのメモリトラ
ンジスタに対して一括して行なう手段を設けたものであ
る。
本発明による不揮発性半導体記憶装置は、メモリトラン
ジスタの最小のしきい値を検出する手段によって最小の
しきい値を検出すると消去を終了する。それによって、
最小のしきい値を正の値に設定することにより、オーバ
ーイレーズを防止できる。また、検出はすべてのメモリ
トランジスタに対して一括して行なうため、ベリファイ
時間を短縮できる。
ジスタの最小のしきい値を検出する手段によって最小の
しきい値を検出すると消去を終了する。それによって、
最小のしきい値を正の値に設定することにより、オーバ
ーイレーズを防止できる。また、検出はすべてのメモリ
トランジスタに対して一括して行なうため、ベリファイ
時間を短縮できる。
第1図は本発明による不揮発性半導体記憶装置の一実施
例を示す回路図であり、第3図は第1図の回路の消去動
作を説明するためのフローチャートである。第1図にお
いて、メモリトランジスタ1ないし3のコントロールゲ
ートは共通にワード線7に接続され、メモリトランジス
タ4ないし6のコントロールゲートは共通にワード線8
に接続される。メモリトランジスタ1,4のドレインは
共通にビット線9に接続され、メモリトランジスタ2.
5のドレインは共通にビット線10に接続され、メモリ
トランジスタ3.6のドレインは共通にビット線11に
接続される。メモリトランジスタ1ないし6のソースは
共通にソースm12に接続される。トランジスタ13の
ゲートはYゲート線16に接続され、ソースはビット線
9に接続される。トランジスタ14のゲートはYゲート
線17に接続され、ソースはビット線10に接続される
。トランジスタ15のゲートはYゲート線18に接続さ
れ、ソースはビット線11に接続される。トランジスタ
13ないし15のドレインは共通にトランジス、り19
,20のソースに接続される。トランジスタ19のゲー
トはZゲート線21に接続され、ドレインはトランジス
タ22.23のゲートおよびトランジスタ24.26の
ソースに接続される。トランジスタ22.23のドレイ
ンは共通に接続されるとともにトランジスタ2426の
ゲートに接続される。トランジスタ22のソースは電源
電圧に接続され、トランジスタ23のソースは接地され
る。トランジスタ24のドレインは電源電圧に接続され
る。トランジスタ25.26のドレインは共通に接続さ
れるとともにインバータ27に入力される。トランジス
タ25のゲートは接地され、ソースは電源電圧に接続さ
れる。インバータ27から読出しデータRDが出力され
る。トランジスタ22ないし26およびインバータ27
はセンスアンプ28を構成する。トランジスタ20のゲ
ートは書込み回路29に接続され、ドレインは高電圧電
源端子30に接続される。Xデコーダ31はNANDゲ
ート32ないし33.46ないし47で構成され、ワー
ド線フないし8に接続される。NANDゲート46ない
し47の電源入力は基準電圧源52に接続される。
例を示す回路図であり、第3図は第1図の回路の消去動
作を説明するためのフローチャートである。第1図にお
いて、メモリトランジスタ1ないし3のコントロールゲ
ートは共通にワード線7に接続され、メモリトランジス
タ4ないし6のコントロールゲートは共通にワード線8
に接続される。メモリトランジスタ1,4のドレインは
共通にビット線9に接続され、メモリトランジスタ2.
5のドレインは共通にビット線10に接続され、メモリ
トランジスタ3.6のドレインは共通にビット線11に
接続される。メモリトランジスタ1ないし6のソースは
共通にソースm12に接続される。トランジスタ13の
ゲートはYゲート線16に接続され、ソースはビット線
9に接続される。トランジスタ14のゲートはYゲート
線17に接続され、ソースはビット線10に接続される
。トランジスタ15のゲートはYゲート線18に接続さ
れ、ソースはビット線11に接続される。トランジスタ
13ないし15のドレインは共通にトランジス、り19
,20のソースに接続される。トランジスタ19のゲー
トはZゲート線21に接続され、ドレインはトランジス
タ22.23のゲートおよびトランジスタ24.26の
ソースに接続される。トランジスタ22.23のドレイ
ンは共通に接続されるとともにトランジスタ2426の
ゲートに接続される。トランジスタ22のソースは電源
電圧に接続され、トランジスタ23のソースは接地され
る。トランジスタ24のドレインは電源電圧に接続され
る。トランジスタ25.26のドレインは共通に接続さ
れるとともにインバータ27に入力される。トランジス
タ25のゲートは接地され、ソースは電源電圧に接続さ
れる。インバータ27から読出しデータRDが出力され
る。トランジスタ22ないし26およびインバータ27
はセンスアンプ28を構成する。トランジスタ20のゲ
ートは書込み回路29に接続され、ドレインは高電圧電
源端子30に接続される。Xデコーダ31はNANDゲ
ート32ないし33.46ないし47で構成され、ワー
ド線フないし8に接続される。NANDゲート46ない
し47の電源入力は基準電圧源52に接続される。
基準電圧源52は、通常は電源電圧を供給し、ベリファ
イ時のみ基準電圧(例えば2V)を供給する。Yデコー
ダ36はNANDゲート37ないし39.48ないし5
0で構成され、Yゲート線16ないし18に接続される
。Xデコーダ43はNANDゲート44.51で構成さ
れ、Zゲート線21に接続される。NANDゲート46
ないし51の1人力にはベリファイ時のみ「L」となる
信号ERが入力される。
イ時のみ基準電圧(例えば2V)を供給する。Yデコー
ダ36はNANDゲート37ないし39.48ないし5
0で構成され、Yゲート線16ないし18に接続される
。Xデコーダ43はNANDゲート44.51で構成さ
れ、Zゲート線21に接続される。NANDゲート46
ないし51の1人力にはベリファイ時のみ「L」となる
信号ERが入力される。
次に動作について説明する。書込み、読出しは従来技術
と同様であるのでその説明は省略する。
と同様であるのでその説明は省略する。
消去について説明する。消去はチップ全体に一括して行
なう。消去は、消去パルス印加と一括ベリファイの繰返
しによって行なわれる。消去パルス印加では、信号ER
はrHJになる。基準電圧源52はNANDゲート46
ないし47の電源入力に電源電圧を供給する。書込み回
路29により、トランジスタ20のゲートは「L」にな
り、トランジスタ20はオフする。Xデコーダ43によ
り、Zゲート線21はrLJになり、トランジスタ19
はオフする。Yデコーダ36により、Yゲート線16な
いし18はrLJになり、トランジスタ13ないし15
はオフする。Xデコーダ31により、ワード線7ないし
8はrLJになる。ソース線12には図示しないアレイ
ソーススイッチによって高電圧の消去パルスが印加され
る(第3図のステップ5TII)。それによって、メモ
リトランジスタ1ないし6のソースから電子が引き抜か
れてしきい値は低くなる。次に一括ベリファイが行なわ
れる(第3図のステップ5T12)。−括ベリファイで
は、信号「百はrLJになる。基準電圧源52はNAN
Dゲート46ないし47の電源入力に基準電圧(たとえ
ば2V)を供給する。
なう。消去は、消去パルス印加と一括ベリファイの繰返
しによって行なわれる。消去パルス印加では、信号ER
はrHJになる。基準電圧源52はNANDゲート46
ないし47の電源入力に電源電圧を供給する。書込み回
路29により、トランジスタ20のゲートは「L」にな
り、トランジスタ20はオフする。Xデコーダ43によ
り、Zゲート線21はrLJになり、トランジスタ19
はオフする。Yデコーダ36により、Yゲート線16な
いし18はrLJになり、トランジスタ13ないし15
はオフする。Xデコーダ31により、ワード線7ないし
8はrLJになる。ソース線12には図示しないアレイ
ソーススイッチによって高電圧の消去パルスが印加され
る(第3図のステップ5TII)。それによって、メモ
リトランジスタ1ないし6のソースから電子が引き抜か
れてしきい値は低くなる。次に一括ベリファイが行なわ
れる(第3図のステップ5T12)。−括ベリファイで
は、信号「百はrLJになる。基準電圧源52はNAN
Dゲート46ないし47の電源入力に基準電圧(たとえ
ば2V)を供給する。
書込み回路29により、トランジスタ20のゲートはr
LJになり、トランジスタ20はオフする。
LJになり、トランジスタ20はオフする。
Xデコーダ43により、Zゲート線21はrHJになり
、トランジスタ19はオンする。Yデコーダ36により
、Yゲート線16ないし18は「H」になり、トランジ
スタ13ないし15はオンする。Xデコーダ31により
、ワード線フないし8は基準電圧(たとえば2V)にな
る。それによって、すべてのメモリトランジスタが選択
されて読出しが行なわれる。すべてのメモリトランジス
タがオフであれば一括ベリファイを終了して消去パルス
印加に移る(第3図のステップ5T13)。
、トランジスタ19はオンする。Yデコーダ36により
、Yゲート線16ないし18は「H」になり、トランジ
スタ13ないし15はオンする。Xデコーダ31により
、ワード線フないし8は基準電圧(たとえば2V)にな
る。それによって、すべてのメモリトランジスタが選択
されて読出しが行なわれる。すべてのメモリトランジス
タがオフであれば一括ベリファイを終了して消去パルス
印加に移る(第3図のステップ5T13)。
すべてのメモリトランジスタのうち、最小しきい値のも
のがオンしたことを検出すると、消去は終了する。
のがオンしたことを検出すると、消去は終了する。
上記の説明では、従来技術と同一のセンスアンプを用い
たが、メモリトランジスタのコントロールゲートの電圧
が低い分セル電流が減少してしまうため、−括ベリファ
イ時のみセンスアンプの感度を上げることが望ましい。
たが、メモリトランジスタのコントロールゲートの電圧
が低い分セル電流が減少してしまうため、−括ベリファ
イ時のみセンスアンプの感度を上げることが望ましい。
センスアンプの感度を上げる方法としていくつか考えら
れるが、その1つとして第2図に示す回路がある。同図
において、トランジスタ25に並列にトランジスタ53
が接続されている。トランジスタ53のインピーダンス
は、微小なセル電流をセンスできるようにトランジスタ
2・5に比べて高くなっている。通常の読出し時には、
信号■1は「L」、信号ERはrHJになり、トランジ
スタ25はオンし、トランジスタ53はオフする。−括
ベリファイ時には、信号■は「H」、信号「下は「L」
になり、トランジスタ25はオフし、トランジスタ53
はオンする。それによって、−括ベリファイ時のセンス
アンプの感度は向上する。
れるが、その1つとして第2図に示す回路がある。同図
において、トランジスタ25に並列にトランジスタ53
が接続されている。トランジスタ53のインピーダンス
は、微小なセル電流をセンスできるようにトランジスタ
2・5に比べて高くなっている。通常の読出し時には、
信号■1は「L」、信号ERはrHJになり、トランジ
スタ25はオンし、トランジスタ53はオフする。−括
ベリファイ時には、信号■は「H」、信号「下は「L」
になり、トランジスタ25はオフし、トランジスタ53
はオンする。それによって、−括ベリファイ時のセンス
アンプの感度は向上する。
上記実施例では、メモリトランジスタの最小のしきい値
の検出をすべてのメモリトランジスタに対して一括して
行なうが、従来技術と同様にアドレスカウンタを用いて
順次ベリファイを行なってもよい。この場合、ベリファ
イ時間、チップサイズは従来技術と同様になるが、オー
バーイレーズを防止でき、信転性が高くなるという効果
がある。
の検出をすべてのメモリトランジスタに対して一括して
行なうが、従来技術と同様にアドレスカウンタを用いて
順次ベリファイを行なってもよい。この場合、ベリファ
イ時間、チップサイズは従来技術と同様になるが、オー
バーイレーズを防止でき、信転性が高くなるという効果
がある。
以上説明したように本発明は、メモリトランジスタの最
小のしきい値の検出を行なう手段を設けたことにより、
最小のしきい値を正の値に設定することによりオーバー
イレーズを防止できる。また、上記検出はすべてのメモ
リトランジスタに対して−括して行なうことにより、ヘ
リファイ時間を短縮できる。さらに、アドレスカウンタ
を必要としないので、チップサイズを縮小できる。よっ
て、信顧性が高く、また消去時間の短いものが得られる
という効果がある。
小のしきい値の検出を行なう手段を設けたことにより、
最小のしきい値を正の値に設定することによりオーバー
イレーズを防止できる。また、上記検出はすべてのメモ
リトランジスタに対して−括して行なうことにより、ヘ
リファイ時間を短縮できる。さらに、アドレスカウンタ
を必要としないので、チップサイズを縮小できる。よっ
て、信顧性が高く、また消去時間の短いものが得られる
という効果がある。
第1図は本発明による不揮発性半導体記憶装置の一実施
例を示す回路図、第2図は第1図の回路の変形例を示す
回路図、第3図は第1図の回路の消去動作を説明するた
めフローチャート、第4図は従来の不揮発性半導体記憶
装置を示す回路図、第5図は第4図の回路の消去動作を
説明するためのフローチャートである。 1〜6・・・メモリトランジスタ、7,8・・・ワード
線、9〜11・・・ビット線、12・・・ソース線、1
3〜15,19,20.22〜26・・・トランジスタ
、16〜18・・・Yゲート線、21・・・Zゲート線
、27・・・インバータ、28・・・センスアンプ、2
9・・・書込み回路、31・・・Xデコーダ、32,3
3.37〜39. 44..46〜51・・・NAND
ゲート、6・・・Yデコーダ、 43・・・Xデコーダ。 第 図 第 図
例を示す回路図、第2図は第1図の回路の変形例を示す
回路図、第3図は第1図の回路の消去動作を説明するた
めフローチャート、第4図は従来の不揮発性半導体記憶
装置を示す回路図、第5図は第4図の回路の消去動作を
説明するためのフローチャートである。 1〜6・・・メモリトランジスタ、7,8・・・ワード
線、9〜11・・・ビット線、12・・・ソース線、1
3〜15,19,20.22〜26・・・トランジスタ
、16〜18・・・Yゲート線、21・・・Zゲート線
、27・・・インバータ、28・・・センスアンプ、2
9・・・書込み回路、31・・・Xデコーダ、32,3
3.37〜39. 44..46〜51・・・NAND
ゲート、6・・・Yデコーダ、 43・・・Xデコーダ。 第 図 第 図
Claims (1)
- フローティングゲートを有するメモリトランジスタを行
方向および列方向に沿って複数個配列したメモリセルア
レイを備えた不揮発性半導体記憶装置において、前記メ
モリトランジスタの最小のしきい値を検出する手段を有
し、前記検出はすべてのメモリトランジスタに対して一
括して行なうことを特徴とする不揮発性半導体記憶装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2106019A JPH043395A (ja) | 1990-04-20 | 1990-04-20 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2106019A JPH043395A (ja) | 1990-04-20 | 1990-04-20 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH043395A true JPH043395A (ja) | 1992-01-08 |
Family
ID=14422944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2106019A Pending JPH043395A (ja) | 1990-04-20 | 1990-04-20 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH043395A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1993019471A1 (en) * | 1992-03-25 | 1993-09-30 | Seiko Epson Corporation | Nonvolatile semiconductor device |
EP0572240A2 (en) * | 1992-05-28 | 1993-12-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
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JP2006228405A (ja) * | 2005-01-19 | 2006-08-31 | Saifun Semiconductors Ltd | 部分的な消去の確認 |
-
1990
- 1990-04-20 JP JP2106019A patent/JPH043395A/ja active Pending
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