JPH09320282A - 不揮発性半導体記憶装置の消去制御方法 - Google Patents
不揮発性半導体記憶装置の消去制御方法Info
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- JPH09320282A JPH09320282A JP13191396A JP13191396A JPH09320282A JP H09320282 A JPH09320282 A JP H09320282A JP 13191396 A JP13191396 A JP 13191396A JP 13191396 A JP13191396 A JP 13191396A JP H09320282 A JPH09320282 A JP H09320282A
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Abstract
(57)【要約】
【課題】 レイアウト面積を増加させることなく、閾値
分布をタイトにできる不揮発性半導体記憶装置の消去制
御方法の提供。 【解決手段】 消去が終了したと判断したセクタへのワ
ード線消去電圧印加を禁止する。
分布をタイトにできる不揮発性半導体記憶装置の消去制
御方法の提供。 【解決手段】 消去が終了したと判断したセクタへのワ
ード線消去電圧印加を禁止する。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートを備え電気的に書き換え可能な不揮発性半導体記憶
装置に関する。特に、消去時の消去パルス印加方法に関
するものである。
ートを備え電気的に書き換え可能な不揮発性半導体記憶
装置に関する。特に、消去時の消去パルス印加方法に関
するものである。
【０００２】
【従来の技術】フラッシュ型ＥＥＰＲＯＭにおいてＥＴ
ＯＸ（米国インテル社登録商標）型メモリセルが知られ
ている。
ＯＸ（米国インテル社登録商標）型メモリセルが知られ
ている。
【０００３】このＥＴＯＸ型セルは、図２に示すよう
に、半導体基板２１内にソース２２及びドレイン２３が
形成されており、このソース・ドレインは半導体基板と
逆の極性を有する。また、このソース・ドレイン間上に
はゲート絶縁膜２４、さらに、その上にはフローティン
グゲート２５、層間絶縁膜２６、コントロールゲート２
７が形成されている。
に、半導体基板２１内にソース２２及びドレイン２３が
形成されており、このソース・ドレインは半導体基板と
逆の極性を有する。また、このソース・ドレイン間上に
はゲート絶縁膜２４、さらに、その上にはフローティン
グゲート２５、層間絶縁膜２６、コントロールゲート２
７が形成されている。
【０００４】このＥＴＯＸ型セルの動作原理は、データ
書き込み（プログラム）時には、ソース電圧Ｖｓとして
通常低電圧（例えば０Ｖ）が与えられ、ドレインにはＶ
ｄ（例えば６Ｖ）、コントロールゲートには高電圧Ｖｐ
ｐ（例えば１２Ｖ）が印加される。この時、ドレイン・
ソース間にはホットエレクトロンとホットホールが発生
する。ホットホールは基板電流として基板に流れ込む。
一方、ホットエレクトロンはフローティングゲートに注
入され、トランジスタのコントロールゲートからみた閾
値電圧が上昇する。
書き込み（プログラム）時には、ソース電圧Ｖｓとして
通常低電圧（例えば０Ｖ）が与えられ、ドレインにはＶ
ｄ（例えば６Ｖ）、コントロールゲートには高電圧Ｖｐ
ｐ（例えば１２Ｖ）が印加される。この時、ドレイン・
ソース間にはホットエレクトロンとホットホールが発生
する。ホットホールは基板電流として基板に流れ込む。
一方、ホットエレクトロンはフローティングゲートに注
入され、トランジスタのコントロールゲートからみた閾
値電圧が上昇する。
【０００５】また、読み出し時には、ソース電圧を低電
圧（例えば０Ｖ）、ドレイン電圧をソース電圧より少し
高い電圧（例えば１Ｖ）、コントロールゲートに５Ｖを
印加する。この時、書き込みセルと非書き込みセルで
は、閾値が異なることからソース・ドレイン間に流れ込
む電流が異なる。これをセンスして、ある一定電流より
電流が大きい場合“１”（消去したセル）、小さい場合
“０”（書き込まれたセル）としている。
圧（例えば０Ｖ）、ドレイン電圧をソース電圧より少し
高い電圧（例えば１Ｖ）、コントロールゲートに５Ｖを
印加する。この時、書き込みセルと非書き込みセルで
は、閾値が異なることからソース・ドレイン間に流れ込
む電流が異なる。これをセンスして、ある一定電流より
電流が大きい場合“１”（消去したセル）、小さい場合
“０”（書き込まれたセル）としている。
【０００６】消去時には、ソースに高電圧Ｖｐｐ（例え
ば１２Ｖ）、コントロールゲートに低電圧（例えば０
Ｖ）が与えられ、さらに、ドレインがフローティング状
態に保たれている。これにより、フローティングゲート
・ソース間にトンネル酸化膜を介してファウラーノルド
ハイム電流が流れ、フローティングゲートから電子が抜
き取られる。
ば１２Ｖ）、コントロールゲートに低電圧（例えば０
Ｖ）が与えられ、さらに、ドレインがフローティング状
態に保たれている。これにより、フローティングゲート
・ソース間にトンネル酸化膜を介してファウラーノルド
ハイム電流が流れ、フローティングゲートから電子が抜
き取られる。
【０００７】このような動作原理により書き込みおよび
消去するセルが所定の閾値以上もしくは以下になってい
るかを確認するためにベリファイを行う。書き込みベリ
ファイは、閾値（Ｖthp）の高い（例えば５．３Ｖ）セ
ル（リファレンスセル）と比較し、これ以上の閾値とな
った場合、書き込みセルと判断している。一方、消去ベ
リファイは、閾値（Ｖthe）が低い（例えば３．１Ｖ）
セル（リファレンスセル）と比較して、これ以下の閾値
となった場合、消去セルと判断している。
消去するセルが所定の閾値以上もしくは以下になってい
るかを確認するためにベリファイを行う。書き込みベリ
ファイは、閾値（Ｖthp）の高い（例えば５．３Ｖ）セ
ル（リファレンスセル）と比較し、これ以上の閾値とな
った場合、書き込みセルと判断している。一方、消去ベ
リファイは、閾値（Ｖthe）が低い（例えば３．１Ｖ）
セル（リファレンスセル）と比較して、これ以下の閾値
となった場合、消去セルと判断している。
【０００８】このようなフラッシュメモリにおいて従来
例に用いるソース共通型のメモリアレイ部の構成図を図
３に示す。ワードデコーダ３１にはアドレス信号Ａ６〜
Ａ１６が入力され、コラムデコーダ３２にはデータ（Ｄ
０〜Ｄ７）、アドレス信号Ａ０〜Ａ５、さらに、消去回
路３３には消去信号Ｅが入力されている。このチップ
は、ｍ本（例えばｍ＝２０４８）のワード線ＷＬ1，
…，ＷＬmを有し、このワード線１本あたりｎ個（例え
ばｎ＝５１２）のメモリセルＭＣのコントロールゲート
がつながっている。つまり、ｎ本のビット線ＢＬ1，
…，ＢＬnを有している。従って、このメモリのメモリ
容量はｍ×ｎ個（例えば１ＭＢ）である。また、このメ
モリアレイのソースは共通であり、共通ソース線ＳＬは
消去回路３３に接続されている。
例に用いるソース共通型のメモリアレイ部の構成図を図
３に示す。ワードデコーダ３１にはアドレス信号Ａ６〜
Ａ１６が入力され、コラムデコーダ３２にはデータ（Ｄ
０〜Ｄ７）、アドレス信号Ａ０〜Ａ５、さらに、消去回
路３３には消去信号Ｅが入力されている。このチップ
は、ｍ本（例えばｍ＝２０４８）のワード線ＷＬ1，
…，ＷＬmを有し、このワード線１本あたりｎ個（例え
ばｎ＝５１２）のメモリセルＭＣのコントロールゲート
がつながっている。つまり、ｎ本のビット線ＢＬ1，
…，ＢＬnを有している。従って、このメモリのメモリ
容量はｍ×ｎ個（例えば１ＭＢ）である。また、このメ
モリアレイのソースは共通であり、共通ソース線ＳＬは
消去回路３３に接続されている。
【０００９】書き込み時は、データの内容により、選択
されたメモリセルに書き込みたいセル、つまり、データ
が“０”のものはビット線をＶｄとし、書き込みたくな
いセル、つまり、データが“１”のものはビット線をＶ
ｓｓとする。選択されたワード線にはＶｐｐが印加さ
れ、セルには所望のデータが書き込まれる。
されたメモリセルに書き込みたいセル、つまり、データ
が“０”のものはビット線をＶｄとし、書き込みたくな
いセル、つまり、データが“１”のものはビット線をＶ
ｓｓとする。選択されたワード線にはＶｐｐが印加さ
れ、セルには所望のデータが書き込まれる。
【００１０】読み出し時は、書き込み時と同様にワード
線が選択され、Ｖｃｃ、ビット線には１Ｖ程度の電圧が
それぞれ印加される。セルに流れる電流によりセンスア
ンプで“１”，“０”を判定し、Ｉ／Ｏからデータが読
み出される。
線が選択され、Ｖｃｃ、ビット線には１Ｖ程度の電圧が
それぞれ印加される。セルに流れる電流によりセンスア
ンプで“１”，“０”を判定し、Ｉ／Ｏからデータが読
み出される。
【００１１】消去時は、消去信号が消去回路に入力さ
れ、図３に示すようにアレイ状に配置されたメモリセル
トランジスタのソースにＶｐｐが印加され、全セル同時
に消去することが出来る。
れ、図３に示すようにアレイ状に配置されたメモリセル
トランジスタのソースにＶｐｐが印加され、全セル同時
に消去することが出来る。
【００１２】上記動作原理およびメモリの構成を有する
フラッシュメモリの消去時のシーケンスについて述べ
る。図４に一般的な消去シーケンスを示す。消去が開始
され、まず、過消去を防止するためにすべてのセルを書
き込み状態にする。次に、消去パルスが印加されて消去
ベリファイが行われる。ベリファイの方法は、先頭アド
レスのものを行い、そのセルの閾値が消去状態でないと
判断されれば、再び消去パルスを印加する。このとき、
必然的に全セルが選択されている。消去状態であると判
断されれば、次のアドレスセルをベリファイする。これ
を最終アドレスに到達するまで繰り返す。
フラッシュメモリの消去時のシーケンスについて述べ
る。図４に一般的な消去シーケンスを示す。消去が開始
され、まず、過消去を防止するためにすべてのセルを書
き込み状態にする。次に、消去パルスが印加されて消去
ベリファイが行われる。ベリファイの方法は、先頭アド
レスのものを行い、そのセルの閾値が消去状態でないと
判断されれば、再び消去パルスを印加する。このとき、
必然的に全セルが選択されている。消去状態であると判
断されれば、次のアドレスセルをベリファイする。これ
を最終アドレスに到達するまで繰り返す。
【００１３】通常、チップ内のメモリセルの特性にばら
つきがあり、消去後のセルの閾値にばらつきが生じる。
図５に、消去後のメモリアレイのセルの閾値の分布の一
例を示す。図５から分かるように、消去後に、メモリセ
ルの閾値は、ある一定の値ではなく、Ｖthmin からＶth
max の値をもつ。仮に消去パルスをさらに印加すると、
図６に示すようにＶthmin の値は０Ｖ以下になる。これ
が過剰消去である。
つきがあり、消去後のセルの閾値にばらつきが生じる。
図５に、消去後のメモリアレイのセルの閾値の分布の一
例を示す。図５から分かるように、消去後に、メモリセ
ルの閾値は、ある一定の値ではなく、Ｖthmin からＶth
max の値をもつ。仮に消去パルスをさらに印加すると、
図６に示すようにＶthmin の値は０Ｖ以下になる。これ
が過剰消去である。
【００１４】図３に示したＮＯＲ型のメモリアレイ構成
方式をとる場合、過剰消去つまりＶｔｈ＜０となったセ
ルでは、ワード線電圧＝０Ｖにおいても、セルトランジ
スタはオンし、そのセルが存在するビット線につながる
セルのデータは全て“１”と判断されることになり、デ
ータの読み出しは正常に行えない。従って、セルの閾値
は０＜Ｖｔｈ＜Ｖｔｈｅの範囲でなければならない。
方式をとる場合、過剰消去つまりＶｔｈ＜０となったセ
ルでは、ワード線電圧＝０Ｖにおいても、セルトランジ
スタはオンし、そのセルが存在するビット線につながる
セルのデータは全て“１”と判断されることになり、デ
ータの読み出しは正常に行えない。従って、セルの閾値
は０＜Ｖｔｈ＜Ｖｔｈｅの範囲でなければならない。
【００１５】このような過剰消去を防止するために、通
常、消去用のリファレンスセルの閾値は、上記のような
０Ｖよりかなり高い値（例えば３．３Ｖ）に設定されて
いる。このことから、低電圧化が進行し、例えば電源電
圧３Ｖの場合、リファレンスセルのトランジスタは、ワ
ード線電圧が電源電圧において、常にオフした状態にな
り、正確なベリファイおよび読み出しが行えない。従っ
て、通常、このような低電圧電源下での読み出し等の動
作は、ワード線電圧を昇圧して行われる。この方法の場
合、ワード線を昇圧するタイミングが微妙なため、アク
セスタイム等の高速化が困難である。さらに、ワード線
を昇圧する回路が必要になり、そこでの電流消費が問題
となり、低電圧化を進めるためにはリファレンスセルの
閾値を少なくとも電源電圧より低い値に設定することが
望まれている。
常、消去用のリファレンスセルの閾値は、上記のような
０Ｖよりかなり高い値（例えば３．３Ｖ）に設定されて
いる。このことから、低電圧化が進行し、例えば電源電
圧３Ｖの場合、リファレンスセルのトランジスタは、ワ
ード線電圧が電源電圧において、常にオフした状態にな
り、正確なベリファイおよび読み出しが行えない。従っ
て、通常、このような低電圧電源下での読み出し等の動
作は、ワード線電圧を昇圧して行われる。この方法の場
合、ワード線を昇圧するタイミングが微妙なため、アク
セスタイム等の高速化が困難である。さらに、ワード線
を昇圧する回路が必要になり、そこでの電流消費が問題
となり、低電圧化を進めるためにはリファレンスセルの
閾値を少なくとも電源電圧より低い値に設定することが
望まれている。
【００１６】しかし、チップ一括消去の場合、メモリ容
量が増加し、メモリアレイの面積が増加すると、閾値の
バラツキはより顕著になると予想され、上記のようなリ
ファレンスセルの閾値を低くすることは困難である。
量が増加し、メモリアレイの面積が増加すると、閾値の
バラツキはより顕著になると予想され、上記のようなリ
ファレンスセルの閾値を低くすることは困難である。
【００１７】チップ一括消去型の場合におけるこの問題
を解決する手段の１つとして、チップをブロックに細分
化する方法が挙げられる。この方式についての１例とし
ては、“Ａ ６０ns １６Ｍｂ Ｆlash ＥＥＰＲＯＭ wit
h Ｐrogram and Ｅrase Ｓequence Ｃontroller”ＩＳ
ＳＣＣ Ｔech Ｄｉｇ. Ｐ２６０（１９９１）或は、特
開平６−１３９７８５号公報で述べられている。
を解決する手段の１つとして、チップをブロックに細分
化する方法が挙げられる。この方式についての１例とし
ては、“Ａ ６０ns １６Ｍｂ Ｆlash ＥＥＰＲＯＭ wit
h Ｐrogram and Ｅrase Ｓequence Ｃontroller”ＩＳ
ＳＣＣ Ｔech Ｄｉｇ. Ｐ２６０（１９９１）或は、特
開平６−１３９７８５号公報で述べられている。
【００１８】図７に、ここで述べられているブロック分
割型のフラッシュメモリのアレイ部のブロック図を示
す。図から分かるようにソースが分割され、分割された
ソースＳＬ1，…，ＳＬkには、個々に独立した電圧を印
加出来る消去回路３３1，…，３３kが接続されている。
消去は、消去信号Ｅがそれぞれ消去回路に入力され、ソ
ースにＶｐｐが印加される。ベリファイにより消去され
たと判断されたブロックの消去回路は非活性となり、そ
のブロックにはＶｐｐは印加されない。このことから、
この方式により余分な消去がされなくなる。この場合、
消去ベリファイの手法が消去時間に大きな影響を及ぼ
す。このメモリアレイ構成を用いたものに、上記した図
４のようなベリファイ動作を用いた場合、同一のブロッ
ク内アドレスに消去不十分のセルが検出されたブロック
のみ同時に消去パルスが印加されることにより非常に効
率が悪くなる。そこで、１本のワード線上のメモリセル
についてすべてのベリファイを行った後、消去不十分の
セルを含むブロックに消去パルスが印加されるように構
成されている。この方法を用いた場合、閾値の分布が
２．２ｅＶから１．５ｅＶまでタイトにできると述べて
いる。このようにブロックの分割を細分化することによ
り閾値の分布（バラツキ）をタイトにできる。
割型のフラッシュメモリのアレイ部のブロック図を示
す。図から分かるようにソースが分割され、分割された
ソースＳＬ1，…，ＳＬkには、個々に独立した電圧を印
加出来る消去回路３３1，…，３３kが接続されている。
消去は、消去信号Ｅがそれぞれ消去回路に入力され、ソ
ースにＶｐｐが印加される。ベリファイにより消去され
たと判断されたブロックの消去回路は非活性となり、そ
のブロックにはＶｐｐは印加されない。このことから、
この方式により余分な消去がされなくなる。この場合、
消去ベリファイの手法が消去時間に大きな影響を及ぼ
す。このメモリアレイ構成を用いたものに、上記した図
４のようなベリファイ動作を用いた場合、同一のブロッ
ク内アドレスに消去不十分のセルが検出されたブロック
のみ同時に消去パルスが印加されることにより非常に効
率が悪くなる。そこで、１本のワード線上のメモリセル
についてすべてのベリファイを行った後、消去不十分の
セルを含むブロックに消去パルスが印加されるように構
成されている。この方法を用いた場合、閾値の分布が
２．２ｅＶから１．５ｅＶまでタイトにできると述べて
いる。このようにブロックの分割を細分化することによ
り閾値の分布（バラツキ）をタイトにできる。
【００１９】しかしながら、このように細分化した場
合、ソースを分割する結果となり、フラッシュメモリの
特長である共通ソースを用いることによるアレイ面積の
縮小化が困難になる。図７で示したような１Ｍブロック
のフラッシュメモリにおいて８ブロック（ｋ＝８）に分
割した場合、通常のブロック分割型のフラッシュメモリ
で用いられているブロック構成方法を用いると、レイア
ウト面積はソース共通型のものを形成するのに比べて約
２５％大きくなる。
合、ソースを分割する結果となり、フラッシュメモリの
特長である共通ソースを用いることによるアレイ面積の
縮小化が困難になる。図７で示したような１Ｍブロック
のフラッシュメモリにおいて８ブロック（ｋ＝８）に分
割した場合、通常のブロック分割型のフラッシュメモリ
で用いられているブロック構成方法を用いると、レイア
ウト面積はソース共通型のものを形成するのに比べて約
２５％大きくなる。
【００２０】従来の方法では消去のパルス印加は図８の
ような電圧条件で行われる。この場合、消去パルスはソ
ース電圧を１２Ｖまで高め、すべてのワード線電圧は０
Ｖ一定である。また、図３，図７のアレイ構成から分か
るように上記パルスはソース共通なセル全てに印加され
る。
ような電圧条件で行われる。この場合、消去パルスはソ
ース電圧を１２Ｖまで高め、すべてのワード線電圧は０
Ｖ一定である。また、図３，図７のアレイ構成から分か
るように上記パルスはソース共通なセル全てに印加され
る。
【００２１】メモリアレイのレイアウト面積を増加させ
ることなく、微細化する一つの方式として、消去時、ワ
ード線に負の電圧を印加し、データを消去する方法があ
る。ソースを２重拡散にする必要がないため、その分セ
ルを小さくすることが可能となるものである。
ることなく、微細化する一つの方式として、消去時、ワ
ード線に負の電圧を印加し、データを消去する方法があ
る。ソースを２重拡散にする必要がないため、その分セ
ルを小さくすることが可能となるものである。
【００２２】この場合、図３に示すアレイ構成に於い
て、図９に示すように、ソース電圧を６Ｖに、ワード線
電圧を−１０Ｖにしている。この条件に於いて、フラッ
シュメモリセルはフローティングゲートとソース間に十
分に電界が生じ、電子が引き抜かれ、消去される。
て、図９に示すように、ソース電圧を６Ｖに、ワード線
電圧を−１０Ｖにしている。この条件に於いて、フラッ
シュメモリセルはフローティングゲートとソース間に十
分に電界が生じ、電子が引き抜かれ、消去される。
【００２３】従来、この負電圧消去型のフラッシュメモ
リに於いて、メモリアレイの一括消去をする場合、全て
のセルが消去されるまで、ソース電圧を６Ｖ、全てのワ
ード線に−１０Ｖを印加して一括消去する方式が用いら
れている。消去シーケンスは、図４と同様である。
リに於いて、メモリアレイの一括消去をする場合、全て
のセルが消去されるまで、ソース電圧を６Ｖ、全てのワ
ード線に−１０Ｖを印加して一括消去する方式が用いら
れている。消去シーケンスは、図４と同様である。
【００２４】
【発明が解決しようとする課題】しかし、この方式を用
いた場合も、上記のような共通ソースに高電圧を印加し
て消去する方法と同様に、全てのセルが消去されるま
で、消去パルスが印加されることから、メモリアレイ内
のセルの特性にバラツキがあると、閾値の分布が広が
る。このことから、上記のように低電圧電源下における
読み出し及びベリファイ時には、ワード線の昇圧が必要
になり、アクセス速度の高速化が容易でなくなる。さら
に昇圧回路での電力消費が多くなる。
いた場合も、上記のような共通ソースに高電圧を印加し
て消去する方法と同様に、全てのセルが消去されるま
で、消去パルスが印加されることから、メモリアレイ内
のセルの特性にバラツキがあると、閾値の分布が広が
る。このことから、上記のように低電圧電源下における
読み出し及びベリファイ時には、ワード線の昇圧が必要
になり、アクセス速度の高速化が容易でなくなる。さら
に昇圧回路での電力消費が多くなる。
【００２５】
【課題を解決するための手段】本発明は上記したような
全メモリセルの全てのソースが共通に接続されて一括消
去を行うフラッシュメモリにおいて、消去が終了したと
判断したセクタ（最小、ワード線１本単位）へのワード
線消去電圧印加を禁止する。さらに、それらのセルは、
共通ソースに正の電圧が印加されるため半消去状態とな
る。この半消去状態による閾値電圧の低下を防止するた
めに、それらのワード線に正の電圧を印加する。
全メモリセルの全てのソースが共通に接続されて一括消
去を行うフラッシュメモリにおいて、消去が終了したと
判断したセクタ（最小、ワード線１本単位）へのワード
線消去電圧印加を禁止する。さらに、それらのセルは、
共通ソースに正の電圧が印加されるため半消去状態とな
る。この半消去状態による閾値電圧の低下を防止するた
めに、それらのワード線に正の電圧を印加する。
【００２６】すなわち、本発明の不揮発性半導体記憶装
置の消去制御方法は、フローティングゲート型ＭＯＳト
ランジスタがマトリックス状に配列され、同一行のトラ
ンジスタのコントロールゲートが共通接続されて、ワー
ド線を構成し、同一列のトランジスタのドレインが共通
接続されて、ビット線を構成し、すべてのトランジスタ
のソースが共通接続されたメモリセルアレイを有し、消
去時には、上記ワード線に所定の第１電圧を印加し、上
記共通接続されたソースに所定の第２電圧を印加して一
括消去を行う構成の不揮発性半導体記憶装置の消去制御
方法において、上記ワード線に上記所定の第１電圧を印
加し、上記共通接続されたソースに上記所定の第２電圧
を印加して、全消去動作を実行した後、各メモリセルト
ランジスタの閾値電圧が所定値より低くなったか否かを
判定し、接続されるすべてのメモリセルトランジスタの
閾値電圧が上記所定値より低くなったワード線又はワー
ド線群については、上記所定の第１電圧の印加を禁止
し、それ以外のワード線又はワード線群に上記所定の第
１電圧を印加すると共に、上記共通接続されたソースに
上記所定の第２電圧を印加して、部分消去を実行し、そ
の後、各メモリセルトランジスタの閾値電圧が所定値よ
り低くなったか否かを判定し、すべてのメモリセルトラ
ンジスタの閾値電圧が上記所定値より低くなるまで、上
記部分消去動作と判定動作とを実行することを特徴とす
るものである。
置の消去制御方法は、フローティングゲート型ＭＯＳト
ランジスタがマトリックス状に配列され、同一行のトラ
ンジスタのコントロールゲートが共通接続されて、ワー
ド線を構成し、同一列のトランジスタのドレインが共通
接続されて、ビット線を構成し、すべてのトランジスタ
のソースが共通接続されたメモリセルアレイを有し、消
去時には、上記ワード線に所定の第１電圧を印加し、上
記共通接続されたソースに所定の第２電圧を印加して一
括消去を行う構成の不揮発性半導体記憶装置の消去制御
方法において、上記ワード線に上記所定の第１電圧を印
加し、上記共通接続されたソースに上記所定の第２電圧
を印加して、全消去動作を実行した後、各メモリセルト
ランジスタの閾値電圧が所定値より低くなったか否かを
判定し、接続されるすべてのメモリセルトランジスタの
閾値電圧が上記所定値より低くなったワード線又はワー
ド線群については、上記所定の第１電圧の印加を禁止
し、それ以外のワード線又はワード線群に上記所定の第
１電圧を印加すると共に、上記共通接続されたソースに
上記所定の第２電圧を印加して、部分消去を実行し、そ
の後、各メモリセルトランジスタの閾値電圧が所定値よ
り低くなったか否かを判定し、すべてのメモリセルトラ
ンジスタの閾値電圧が上記所定値より低くなるまで、上
記部分消去動作と判定動作とを実行することを特徴とす
るものである。
【００２７】また、本発明の不揮発性半導体記憶装置の
消去制御方法は、上記の消去制御方法において、接続さ
れるすべてのメモリセルトランジスタの閾値電圧が上記
所定値より低くなったワード線又はワード線群について
は、消去禁止電圧を印加することを特徴とするものであ
る。
消去制御方法は、上記の消去制御方法において、接続さ
れるすべてのメモリセルトランジスタの閾値電圧が上記
所定値より低くなったワード線又はワード線群について
は、消去禁止電圧を印加することを特徴とするものであ
る。
【００２８】更に、本発明の不揮発性半導体記憶装置の
消去制御方法は、接続されるすべてのメモリセルトラン
ジスタの閾値電圧が上記所定値より低くなったワード線
又はワード線群に印加される上記消去禁止電圧が、上記
共通接続されたソースに印加される上記所定の第２電圧
と同一極性の電圧であることを特徴とするものである。
消去制御方法は、接続されるすべてのメモリセルトラン
ジスタの閾値電圧が上記所定値より低くなったワード線
又はワード線群に印加される上記消去禁止電圧が、上記
共通接続されたソースに印加される上記所定の第２電圧
と同一極性の電圧であることを特徴とするものである。
【００２９】更に、本発明の不揮発性半導体記憶装置の
消去制御方法は、接続されるすべてのメモリセルトラン
ジスタの閾値電圧が上記所定値より低くなったワード線
又はワード線群に印加される上記消去禁止電圧が、上記
共通接続されたソースに印加される上記所定の第２電圧
と同一の電圧であることを特徴とするものである。
消去制御方法は、接続されるすべてのメモリセルトラン
ジスタの閾値電圧が上記所定値より低くなったワード線
又はワード線群に印加される上記消去禁止電圧が、上記
共通接続されたソースに印加される上記所定の第２電圧
と同一の電圧であることを特徴とするものである。
【００３０】また、本発明の不揮発性半導体記憶装置の
消去制御方法は、フローティングゲート型ＭＯＳトラン
ジスタマトリックス状に配列され、同一行のトランジス
タのコントロールゲートが共通接続されて、ワード線を
構成し、同一列のトランジスタのドレインが共通接続さ
れて、ビット線を構成し、すべてのトランジスタのソー
スが共通接続されたメモリセルアレイを有し、消去時に
は、上記ワード線に所定の負電圧を印加し、上記共通接
続されたソースに所定の正電圧を印加して一括消去を行
う構成の不揮発性半導体記憶装置の消去制御方法におい
て、上記ワード線に上記所定の負電圧を印加し、上記共
通接続されたソースに上記所定の正電圧を印加して、全
消去動作を実行した後、各メモリセルトランジスタの閾
値電圧が所定値より低くなったか否かを判定し、接続さ
れるすべてのメモリセルトランジスタの閾値電圧が上記
所定値より低くなったワード線又はワード線群について
は、上記所定の負電圧の印加を禁止し、それ以外のワー
ド線又はワード線群に上記所定の負電圧を印加すると共
に、上記共通接続されたソースに上記所定の正電圧を印
加して、部分消去を実行し、その後、各メモリセルトラ
ンジスタの閾値電圧が所定値より低くなったか否かを判
定し、すべてのメモリセルトランジスタの閾値電圧が上
記所定値より低くなるまで、上記部分消去動作と判定動
作とを実行することを特徴とするものである。
消去制御方法は、フローティングゲート型ＭＯＳトラン
ジスタマトリックス状に配列され、同一行のトランジス
タのコントロールゲートが共通接続されて、ワード線を
構成し、同一列のトランジスタのドレインが共通接続さ
れて、ビット線を構成し、すべてのトランジスタのソー
スが共通接続されたメモリセルアレイを有し、消去時に
は、上記ワード線に所定の負電圧を印加し、上記共通接
続されたソースに所定の正電圧を印加して一括消去を行
う構成の不揮発性半導体記憶装置の消去制御方法におい
て、上記ワード線に上記所定の負電圧を印加し、上記共
通接続されたソースに上記所定の正電圧を印加して、全
消去動作を実行した後、各メモリセルトランジスタの閾
値電圧が所定値より低くなったか否かを判定し、接続さ
れるすべてのメモリセルトランジスタの閾値電圧が上記
所定値より低くなったワード線又はワード線群について
は、上記所定の負電圧の印加を禁止し、それ以外のワー
ド線又はワード線群に上記所定の負電圧を印加すると共
に、上記共通接続されたソースに上記所定の正電圧を印
加して、部分消去を実行し、その後、各メモリセルトラ
ンジスタの閾値電圧が所定値より低くなったか否かを判
定し、すべてのメモリセルトランジスタの閾値電圧が上
記所定値より低くなるまで、上記部分消去動作と判定動
作とを実行することを特徴とするものである。
【００３１】また、本発明の不揮発性半導体記憶装置の
消去制御方法は、上記の消去制御方法において、接続さ
れるすべてのメモリセルトランジスタの閾値電圧が上記
所定値より低くなったワード線又はワード線群について
は、消去禁止電圧を印加することを特徴とするものであ
る。
消去制御方法は、上記の消去制御方法において、接続さ
れるすべてのメモリセルトランジスタの閾値電圧が上記
所定値より低くなったワード線又はワード線群について
は、消去禁止電圧を印加することを特徴とするものであ
る。
【００３２】更に、本発明の半導体記憶装置の消去制御
方法は、接続されるすべてのメモリセルトランジスタの
閾値電圧が上記所定値より低くなったワード線又はワー
ド線群に印加される上記消去禁止電圧が、上記共通接続
されたソースに印加される上記所定の正電圧と同一極性
の正の電圧であることを特徴とするものである。
方法は、接続されるすべてのメモリセルトランジスタの
閾値電圧が上記所定値より低くなったワード線又はワー
ド線群に印加される上記消去禁止電圧が、上記共通接続
されたソースに印加される上記所定の正電圧と同一極性
の正の電圧であることを特徴とするものである。
【００３３】更に、本発明の不揮発性半導体記憶装置の
消去制御方法は、接続されるすべてのメモリセルトラン
ジスタの閾値電圧が上記所定値より低くなったワード線
又はワード線群に印加される上記消去禁止電圧が、上記
共通接続されたソースに印加される上記所定の正電圧と
同一の電圧であることを特徴とするものである。
消去制御方法は、接続されるすべてのメモリセルトラン
ジスタの閾値電圧が上記所定値より低くなったワード線
又はワード線群に印加される上記消去禁止電圧が、上記
共通接続されたソースに印加される上記所定の正電圧と
同一の電圧であることを特徴とするものである。
【００３４】上記に示したように、ソースが共通なメモ
リアレイの一括消去において、すべてのセルが消去した
と認識されたセクタ（ワード線又はワード線群）への消
去パルス印加を禁止することにより、閾値が低い方へ変
化しやすいセルは消去パルス印加が禁止されるため、そ
れ以上閾値が低下することなく、結果的に閾値の分布を
タイトに出来る。従って、消去セルの基準閾値を低下す
ることを可能にし、低電圧電源化において、ワード線を
ブーストすることなく読み出しを可能にし、高速読み出
し、低電力消費化を実現する。さらに、余分な消去を防
止出来ることから、セルの寿命を長くすることが出来
る。
リアレイの一括消去において、すべてのセルが消去した
と認識されたセクタ（ワード線又はワード線群）への消
去パルス印加を禁止することにより、閾値が低い方へ変
化しやすいセルは消去パルス印加が禁止されるため、そ
れ以上閾値が低下することなく、結果的に閾値の分布を
タイトに出来る。従って、消去セルの基準閾値を低下す
ることを可能にし、低電圧電源化において、ワード線を
ブーストすることなく読み出しを可能にし、高速読み出
し、低電力消費化を実現する。さらに、余分な消去を防
止出来ることから、セルの寿命を長くすることが出来
る。
【００３５】
【発明の実施の形態】以下、本発明の実施形態について
詳細に説明する。
詳細に説明する。
【００３６】図１に、本発明に用いるメモリアレイ部の
構成図を示す。
構成図を示す。
【００３７】メモリアレイの各メモリセルＭＣのソース
は共通であり、共通ソース線ＳＬは消去回路１１に接続
されている。消去信号Ｅはワードデコーダ１２と消去回
路１１に入力される。ワードデコーダ１２にはアドレス
信号Ａ６〜Ａ１６、各セクタごとに入力される消去禁止
信号ｉｎｈ０〜ｉｎｈ２５４、さらに、コラムデコーダ
１３にデータ（Ｄ０〜Ｄ７）、アドレス信号Ａ０〜Ａ５
が入力される。従って、ワード線ＷＬはｍ本（例えばｍ
＝２０４８）、ビット線ＢＬはｎ本（例えば５１２）を
有している。
は共通であり、共通ソース線ＳＬは消去回路１１に接続
されている。消去信号Ｅはワードデコーダ１２と消去回
路１１に入力される。ワードデコーダ１２にはアドレス
信号Ａ６〜Ａ１６、各セクタごとに入力される消去禁止
信号ｉｎｈ０〜ｉｎｈ２５４、さらに、コラムデコーダ
１３にデータ（Ｄ０〜Ｄ７）、アドレス信号Ａ０〜Ａ５
が入力される。従って、ワード線ＷＬはｍ本（例えばｍ
＝２０４８）、ビット線ＢＬはｎ本（例えば５１２）を
有している。
【００３８】書き込み時、読み出し時の動作原理は従来
のものと同様である。
のものと同様である。
【００３９】消去時は、消去信号Ｅにより消去回路１１
が活性化され、共通ソースラインＳＬには正の電圧Ｖｎ
ｓ（例えば６Ｖ）が印加される。さらに、消去信号Ｅに
よりワードデコーダ１２から全てのワード線には負の電
圧Ｖｎｅｇ（例えば−１０Ｖ）が出力される。従って、
各セルの端子電圧はコントロールゲート電圧＝Ｖｎｅ
ｇ、ソース電圧＝Ｖｎｓ、ドレイン電圧＝オープンであ
る。ここで、ワード線負電圧消去型のフラッシュメモリ
においてはワード線への負電圧印加を消去パルスとす
る。
が活性化され、共通ソースラインＳＬには正の電圧Ｖｎ
ｓ（例えば６Ｖ）が印加される。さらに、消去信号Ｅに
よりワードデコーダ１２から全てのワード線には負の電
圧Ｖｎｅｇ（例えば−１０Ｖ）が出力される。従って、
各セルの端子電圧はコントロールゲート電圧＝Ｖｎｅ
ｇ、ソース電圧＝Ｖｎｓ、ドレイン電圧＝オープンであ
る。ここで、ワード線負電圧消去型のフラッシュメモリ
においてはワード線への負電圧印加を消去パルスとす
る。
【００４０】図１０に、本発明に用いるワードデコーダ
の構成図を示す。図からわかるように、ワードデコーダ
は、印加電圧デコーダ部１０１、制御電圧デコーダ部１
０２、ドライバー部１０３に分けられる。ワード線に印
加される電圧は、印加電圧デコーダ部で出力された電圧
を、さらに制御電圧デコーダ部で選択し、ドライバー部
を通してワード線に電圧が印加される。図１０中では、
印加電圧デコーダからドライバー部へ入力される信号
は、１本で図示しているが、実際のものでは、hhvxa，n
nvxaの２本がある。さらに、制御電圧デコーダ部からド
ライバー部に入力される信号についても、図中では１本
で示されているが、実際用いられる信号は、hhvgate，n
nvgateの２本である。２０４８本のワード線を有する場
合、印加電圧デコーダは８個、制御電圧デコーダは２５
６個用意される。１つの制御電圧デコーダには８本のワ
ード線が出力されており、これらにつながるセルをセク
タ単位（５１２バイト）とする。
の構成図を示す。図からわかるように、ワードデコーダ
は、印加電圧デコーダ部１０１、制御電圧デコーダ部１
０２、ドライバー部１０３に分けられる。ワード線に印
加される電圧は、印加電圧デコーダ部で出力された電圧
を、さらに制御電圧デコーダ部で選択し、ドライバー部
を通してワード線に電圧が印加される。図１０中では、
印加電圧デコーダからドライバー部へ入力される信号
は、１本で図示しているが、実際のものでは、hhvxa，n
nvxaの２本がある。さらに、制御電圧デコーダ部からド
ライバー部に入力される信号についても、図中では１本
で示されているが、実際用いられる信号は、hhvgate，n
nvgateの２本である。２０４８本のワード線を有する場
合、印加電圧デコーダは８個、制御電圧デコーダは２５
６個用意される。１つの制御電圧デコーダには８本のワ
ード線が出力されており、これらにつながるセルをセク
タ単位（５１２バイト）とする。
【００４１】この印加電圧デコーダを実現する回路の一
例を図１１に示す。ナンドゲート１１１，１１２，１１
３及び１１４、アンドゲート１１５、インバータ１１６
及び１１７、並びにレベルシフタ１１８及び１１９によ
り構成される。また、この回路の入力信号は、アドレス
信号Ａ、全ワード線選択信号ＡＷＬＳ及び消去信号Ｅで
ある。さらに出力は、hhvxa及びnnvxaである。印加電圧
デコーダが８個あるので、全体でhhvxa０〜hhvxa７及び
nnvxa０〜nnvxa７の出力信号がある。また、レベルシフ
タ１１８及び１１９の具体的な回路を、それぞれ図１２
及び図１３に示す。
例を図１１に示す。ナンドゲート１１１，１１２，１１
３及び１１４、アンドゲート１１５、インバータ１１６
及び１１７、並びにレベルシフタ１１８及び１１９によ
り構成される。また、この回路の入力信号は、アドレス
信号Ａ、全ワード線選択信号ＡＷＬＳ及び消去信号Ｅで
ある。さらに出力は、hhvxa及びnnvxaである。印加電圧
デコーダが８個あるので、全体でhhvxa０〜hhvxa７及び
nnvxa０〜nnvxa７の出力信号がある。また、レベルシフ
タ１１８及び１１９の具体的な回路を、それぞれ図１２
及び図１３に示す。
【００４２】消去時に於いては、アドレス信号の状態に
かかわらず、全ワード線選択信号ＡＷＬＳ及び消去信号
Ｅは５Ｖになり、ナンドゲート１１２は５Ｖになる。ア
ンドゲート１１５及びナンドゲート１１３の出力は共に
０Ｖになり、ナンドゲート１１４の出力は５Ｖになる。
消去時には、レベルシフタ１１８のＶｐｐ／Ｖｉｎｈ／
Ｖｃｃの電圧はＶｉｎｈ（３Ｖ）が選択される。入力信
号が０Ｖなので、図１２の回路からわかるように、hhvx
aは３Ｖ（Ｖｉｎｈ）の電圧が出力される。また、消去
時には、レベルシフタ１１９のＶｓｓ／Ｖｎｅｇの電圧
はＶｎｅｇ（−１０Ｖ）が選択される。したがって、図
１３の回路からわかるように、nnvxaは、−１０Ｖ（Ｖ
ｎｅｇ）が出力される。
かかわらず、全ワード線選択信号ＡＷＬＳ及び消去信号
Ｅは５Ｖになり、ナンドゲート１１２は５Ｖになる。ア
ンドゲート１１５及びナンドゲート１１３の出力は共に
０Ｖになり、ナンドゲート１１４の出力は５Ｖになる。
消去時には、レベルシフタ１１８のＶｐｐ／Ｖｉｎｈ／
Ｖｃｃの電圧はＶｉｎｈ（３Ｖ）が選択される。入力信
号が０Ｖなので、図１２の回路からわかるように、hhvx
aは３Ｖ（Ｖｉｎｈ）の電圧が出力される。また、消去
時には、レベルシフタ１１９のＶｓｓ／Ｖｎｅｇの電圧
はＶｎｅｇ（−１０Ｖ）が選択される。したがって、図
１３の回路からわかるように、nnvxaは、−１０Ｖ（Ｖ
ｎｅｇ）が出力される。
【００４３】ベリファイ時には、全ワード線選択信号は
０Ｖ、選択されたアドレスのアドレス信号Ａが５Ｖにな
る。したがって、ナンドゲート１１１の出力は０Ｖ、ナ
ンドゲート１１２の出力は５Ｖになる。さらに、消去信
号Ｅは０Ｖであるので、アンドゲート１１５及びナンド
ゲート１１３の出力は、それぞれ、０Ｖ及び５Ｖ、ナン
ドゲート１１４の出力は５Ｖになる。また、ベリファイ
時には、Ｖｐｐ／Ｖｉｎｈ／Ｖｃｃの電圧はＶｃｃ（５
Ｖ）が選択され、Ｖｓｓ／Ｖｎｅｇの電圧はＶｓｓ（０
Ｖ）が選択されている。したがって、hhvxa及びnnvxaの
出力は、それぞれ５Ｖ及び０Ｖになる。非選択時は、ア
ドレス信号の内どれか若しくは全てが０Ｖになる。した
がって、アンドゲート１１５及びナンドゲート１１３の
出力は共に５Ｖになる。したがって、hhvxa及びnnvxaの
出力は共に０Ｖになる（Ｖｓｓ／Ｖｎｅｇの電圧はＶｓ
ｓが選択されている）。
０Ｖ、選択されたアドレスのアドレス信号Ａが５Ｖにな
る。したがって、ナンドゲート１１１の出力は０Ｖ、ナ
ンドゲート１１２の出力は５Ｖになる。さらに、消去信
号Ｅは０Ｖであるので、アンドゲート１１５及びナンド
ゲート１１３の出力は、それぞれ、０Ｖ及び５Ｖ、ナン
ドゲート１１４の出力は５Ｖになる。また、ベリファイ
時には、Ｖｐｐ／Ｖｉｎｈ／Ｖｃｃの電圧はＶｃｃ（５
Ｖ）が選択され、Ｖｓｓ／Ｖｎｅｇの電圧はＶｓｓ（０
Ｖ）が選択されている。したがって、hhvxa及びnnvxaの
出力は、それぞれ５Ｖ及び０Ｖになる。非選択時は、ア
ドレス信号の内どれか若しくは全てが０Ｖになる。した
がって、アンドゲート１１５及びナンドゲート１１３の
出力は共に５Ｖになる。したがって、hhvxa及びnnvxaの
出力は共に０Ｖになる（Ｖｓｓ／Ｖｎｅｇの電圧はＶｓ
ｓが選択されている）。
【００４４】表１に、消去時及びベリファイ時の印加電
圧デコーダ部の各信号の電圧を示す。
圧デコーダ部の各信号の電圧を示す。
【００４５】
【表１】
【００４６】また、制御電圧デコーダとドライバ部を含
む回路の一例を図１４に示す。オアゲート１４１、ノア
ゲート１４２、インバータ１４３及びエクスクルーシブ
ノアゲート１４４、レベルシフタ１４５及び１４６並び
にドライバ１４７により構成される。また、この回路へ
の入力信号は、アドレス選択信号ＡＳ1、ＡＳ2、全ワー
ド線非選択信号ＡＷＮＳ、消去禁止信号ｉｎｈ及び消去
信号Ｅである。アドレス選択信号ＡＳ1,ＡＳ2 は、外部
からのアドレス信号がプリデコーダに入力され、そこで
デコードされたものである。 これは第１〜第２５５セクタのものに対する制御電圧デ
コーダである。第２５６セクタは、下記に示すように最
終セクタなので、このセクタの消去が終了すれば、消去
は終了ということになる。したがって、このセクタの消
去を禁止する必要はない。従って、オアゲート１４１の
入力信号である消去禁止信号ｉｎｈは０Ｖに接続されて
いる。従って、消去禁止信号はｉｎｈ０〜ｉｎｈ２５４
である。
む回路の一例を図１４に示す。オアゲート１４１、ノア
ゲート１４２、インバータ１４３及びエクスクルーシブ
ノアゲート１４４、レベルシフタ１４５及び１４６並び
にドライバ１４７により構成される。また、この回路へ
の入力信号は、アドレス選択信号ＡＳ1、ＡＳ2、全ワー
ド線非選択信号ＡＷＮＳ、消去禁止信号ｉｎｈ及び消去
信号Ｅである。アドレス選択信号ＡＳ1,ＡＳ2 は、外部
からのアドレス信号がプリデコーダに入力され、そこで
デコードされたものである。 これは第１〜第２５５セクタのものに対する制御電圧デ
コーダである。第２５６セクタは、下記に示すように最
終セクタなので、このセクタの消去が終了すれば、消去
は終了ということになる。したがって、このセクタの消
去を禁止する必要はない。従って、オアゲート１４１の
入力信号である消去禁止信号ｉｎｈは０Ｖに接続されて
いる。従って、消去禁止信号はｉｎｈ０〜ｉｎｈ２５４
である。
【００４７】消去時、プリデコードされたアドレス選択
信号ＡＳ1,ＡＳ2 は０Ｖ（Ｖｓｓ）である。消去完了
前、全ワード線非選択信号ＡＷＮＳ及び消去禁止信号ｉ
ｎｈは０Ｖで、オアゲート１４１の出力は０Ｖである。
従って、ノアゲート１４２の出力は５Ｖ、また消去信号
Ｅは５Ｖであるので、エクスクルーシブノアゲート１４
４の出力は０Ｖになる。このとき、レベルシフタ１４５
（構成は、図１２に示すレベルシフタ１１８と同一）の
Ｖｐｐ／Ｖｉｎｈ／Ｖｃｃの選択電圧はＶｉｎｈ（３
Ｖ）であり、したがって、出力（hhvgate）は、図１２
からわかるように３Ｖである。一方、レベルシフタ１４
６（構成は、図１３に示すレベルシフタ１１９と同一）
のＶｓｓ／Ｖｎｅｇの選択電圧はＶｎｅｇ（−１０Ｖ）
が選択されており、図１３からわかるように、出力nnvg
atebは−１０Ｖ、nnvgateは３Ｖである。この時、上記
したように、hhvxa，nnvxaはそれぞれ３Ｖ，−１０Ｖで
ある。図１５にその構成を示すドライバ１４７では、Ｖ
ｐｐ／Ｖｉｎｈ／Ｖｃｃ及びＶｓｓ／Ｖｎｅｇの選択電
圧は、消去時、それぞれ、Ｖｉｎｈ（３Ｖ）及びＶｎｅ
ｇ（−１０Ｖ）である。したがって、出力ＷＬには、−
１０Ｖの電圧が出力される。
信号ＡＳ1,ＡＳ2 は０Ｖ（Ｖｓｓ）である。消去完了
前、全ワード線非選択信号ＡＷＮＳ及び消去禁止信号ｉ
ｎｈは０Ｖで、オアゲート１４１の出力は０Ｖである。
従って、ノアゲート１４２の出力は５Ｖ、また消去信号
Ｅは５Ｖであるので、エクスクルーシブノアゲート１４
４の出力は０Ｖになる。このとき、レベルシフタ１４５
（構成は、図１２に示すレベルシフタ１１８と同一）の
Ｖｐｐ／Ｖｉｎｈ／Ｖｃｃの選択電圧はＶｉｎｈ（３
Ｖ）であり、したがって、出力（hhvgate）は、図１２
からわかるように３Ｖである。一方、レベルシフタ１４
６（構成は、図１３に示すレベルシフタ１１９と同一）
のＶｓｓ／Ｖｎｅｇの選択電圧はＶｎｅｇ（−１０Ｖ）
が選択されており、図１３からわかるように、出力nnvg
atebは−１０Ｖ、nnvgateは３Ｖである。この時、上記
したように、hhvxa，nnvxaはそれぞれ３Ｖ，−１０Ｖで
ある。図１５にその構成を示すドライバ１４７では、Ｖ
ｐｐ／Ｖｉｎｈ／Ｖｃｃ及びＶｓｓ／Ｖｎｅｇの選択電
圧は、消去時、それぞれ、Ｖｉｎｈ（３Ｖ）及びＶｎｅ
ｇ（−１０Ｖ）である。したがって、出力ＷＬには、−
１０Ｖの電圧が出力される。
【００４８】一方、ベリファイ後に、消去が終了したと
判断されたセクタは、対応する制御電圧デコーダに入力
される消去禁止信号ｉｎｈがＶｃｃ（５Ｖ）になる。
判断されたセクタは、対応する制御電圧デコーダに入力
される消去禁止信号ｉｎｈがＶｃｃ（５Ｖ）になる。
【００４９】この消去禁止信号は図１６に示す回路から
発生している。Ａ０Ｐ〜Ａ１６Ｐはアドレス信号で、パ
ッドから直接のアドレス信号である。Ａ０〜Ａ１６は内
部アドレス信号で、ワードデコーダ、コラムデコーダ等
に入力されている。また、ＣＡ０〜ＣＡ１６は１７ビッ
ト同期式アドレスカウンター１６１の出力であり、内部
クロック信号により、アドレスが増加していく。消去禁
止信号発生回路１６２は図１７に示すようにＣＡ９〜Ｃ
Ａ１６の８ビットの信号をデコードし、１セクタの消去
が完了したと判断されるごとに消去禁止信号を順にセッ
ト（５Ｖ）していく機能を有している。
発生している。Ａ０Ｐ〜Ａ１６Ｐはアドレス信号で、パ
ッドから直接のアドレス信号である。Ａ０〜Ａ１６は内
部アドレス信号で、ワードデコーダ、コラムデコーダ等
に入力されている。また、ＣＡ０〜ＣＡ１６は１７ビッ
ト同期式アドレスカウンター１６１の出力であり、内部
クロック信号により、アドレスが増加していく。消去禁
止信号発生回路１６２は図１７に示すようにＣＡ９〜Ｃ
Ａ１６の８ビットの信号をデコードし、１セクタの消去
が完了したと判断されるごとに消去禁止信号を順にセッ
ト（５Ｖ）していく機能を有している。
【００５０】消去禁止信号は最初すべて０Ｖである。Ｃ
Ａ１６〜ＣＡ９の８ビットが０００００００１（０１
Ｈ）になった時（第１セクタの消去終了を示す）、消去
禁止信号ｉｎｈｂ０が５Ｖになり、図１８にその構成を
示す消去禁止信号ラッチ回路１７１0 に５Ｖがラッチさ
れ、ｉｎｈ０は５Ｖを出力する。この電圧は消去終了信
号ＥＥが入力されるまでは５Ｖに保たれる。このような
回路は、インバータ１８１のｎ−ＭＯＳトランジスタ・
チャネル抵抗を、インバータ１８２のｐ−ＭＯＳトラン
ジスタのものより十分高く（例えば、図１８中に示すよ
うなｌとｗ）することにより得る事が出来る。
Ａ１６〜ＣＡ９の８ビットが０００００００１（０１
Ｈ）になった時（第１セクタの消去終了を示す）、消去
禁止信号ｉｎｈｂ０が５Ｖになり、図１８にその構成を
示す消去禁止信号ラッチ回路１７１0 に５Ｖがラッチさ
れ、ｉｎｈ０は５Ｖを出力する。この電圧は消去終了信
号ＥＥが入力されるまでは５Ｖに保たれる。このような
回路は、インバータ１８１のｎ−ＭＯＳトランジスタ・
チャネル抵抗を、インバータ１８２のｐ−ＭＯＳトラン
ジスタのものより十分高く（例えば、図１８中に示すよ
うなｌとｗ）することにより得る事が出来る。
【００５１】ベリファイが開始されると１７ビット同期
式カウンター１６１へベリファイ開始信号ＶＳＲＴ（パ
ルス）が入力される。内部クロック信号が入力され、カ
ウンターは動作し、ベリファイが開始される。閾値が予
想される値より高いセル、つまり消去不十分なセルが検
出されるまで、カウンターのアドレス（ＣＡ０〜ＣＡ１
６）が増加し、ベリファイは続けられる。
式カウンター１６１へベリファイ開始信号ＶＳＲＴ（パ
ルス）が入力される。内部クロック信号が入力され、カ
ウンターは動作し、ベリファイが開始される。閾値が予
想される値より高いセル、つまり消去不十分なセルが検
出されるまで、カウンターのアドレス（ＣＡ０〜ＣＡ１
６）が増加し、ベリファイは続けられる。
【００５２】不十分なセルが検出された場合、ベリファ
イは中止され、ベリファイストップ信号ＶＳＴＰが５Ｖ
になり、内部クロック信号は止まり１７ビット同期カウ
ンターのアドレスは増加しなくなる。
イは中止され、ベリファイストップ信号ＶＳＴＰが５Ｖ
になり、内部クロック信号は止まり１７ビット同期カウ
ンターのアドレスは増加しなくなる。
【００５３】次に消去パルスが印加され、再度ベリファ
イが開始されると、ベリファイストップ信号ＶＳＴＰは
０Ｖになり、内部クロック信号が入力される。これによ
り同期カウンターのアドレスは再度増加し始める。上記
したように第１セクタの消去が終了すると消去禁止信号
ｉｎｈ０が５Ｖにセットされる。
イが開始されると、ベリファイストップ信号ＶＳＴＰは
０Ｖになり、内部クロック信号が入力される。これによ
り同期カウンターのアドレスは再度増加し始める。上記
したように第１セクタの消去が終了すると消去禁止信号
ｉｎｈ０が５Ｖにセットされる。
【００５４】第２５５セクタの消去が終了と判定される
とｉｎｈ２５４が５Ｖにセットされる。さらに第２５６
セクタ（最終セクタ）の消去が終了すると、そこで消去
が終了し、消去終了信号ＥＥが５Ｖになり、消去禁止信
号ラッチ回路がリセットされる。従って、最終セクタの
消去を禁止する信号は必要ない。したがって、最終セク
タに対応する制御電圧デコーダのオアゲート１４１の入
力信号である消去禁止信号ｉｎｈは０Ｖに接続されてい
る（消去禁止信号はｉｎｈ０〜ｉｎｈ２５４である）。
とｉｎｈ２５４が５Ｖにセットされる。さらに第２５６
セクタ（最終セクタ）の消去が終了すると、そこで消去
が終了し、消去終了信号ＥＥが５Ｖになり、消去禁止信
号ラッチ回路がリセットされる。従って、最終セクタの
消去を禁止する信号は必要ない。したがって、最終セク
タに対応する制御電圧デコーダのオアゲート１４１の入
力信号である消去禁止信号ｉｎｈは０Ｖに接続されてい
る（消去禁止信号はｉｎｈ０〜ｉｎｈ２５４である）。
【００５５】以上のようにして消去禁止信号は出力され
る。
る。
【００５６】消去禁止信号が入力されると、オアゲート
１４１及びノアゲート１４２の出力は、それぞれ、５Ｖ
及び０Ｖになり、エクスクルーシブノアゲート１４４の
出力は５Ｖに変化し、レベルシフタ１４５の出力hhvgat
eは０Ｖ、レベルシフタ１４６の出力nnvgate及びnnvgat
ebは、それぞれ、−１０Ｖ及び３Ｖになり、ＷＬには消
去禁止電圧３Ｖが出力される。この消去禁止電圧は、上
記消去条件の場合２Ｖ〜４Ｖ程度であればよい。
１４１及びノアゲート１４２の出力は、それぞれ、５Ｖ
及び０Ｖになり、エクスクルーシブノアゲート１４４の
出力は５Ｖに変化し、レベルシフタ１４５の出力hhvgat
eは０Ｖ、レベルシフタ１４６の出力nnvgate及びnnvgat
ebは、それぞれ、−１０Ｖ及び３Ｖになり、ＷＬには消
去禁止電圧３Ｖが出力される。この消去禁止電圧は、上
記消去条件の場合２Ｖ〜４Ｖ程度であればよい。
【００５７】ベリファイ時、アドレスが選択された場
合、アドレス選択信号ＡＳ1,ＡＳ2 は０Ｖになる。ま
た、全ワード線非選択信号ＡＷＮＳおよび消去禁止信号
ｉｎｈは０Ｖで、オアゲート１４１の出力は０Ｖであ
る。ノアゲート１４２の出力は５Ｖであり、消去信号Ｅ
は０Ｖであるので、エクスクルーシブノアゲート１４４
の出力は５Ｖになる。レベルシフタ１４５及び１４６の
選択電圧は、それぞれＶｃｃ及びＶｓｓ、さらに、ワー
ドドライバ１４７の選択電圧はＶｐｐ，Ｖｓｓが選択さ
れる。したがって、hhvgate，nnvgate及びnnvgatebは、
それぞれ０Ｖ，０Ｖ及び５Ｖになり、また、hhvxa及びn
nvxaは、それぞれ５Ｖ及び０Ｖであるので、ワード線Ｗ
Ｌには５Ｖが出力される。一方、非選択の場合、アドレ
ス選択信号のどれかが５Ｖになり、ノアゲート１４２の
出力は０Ｖになる。エクスクルーシブノアゲート１４４
の出力は０Ｖであるので、レベルシフタ１４５及び１４
６の出力hhvgate及びnnvgate，nnvgatebは、それぞれ５
Ｖ及び５Ｖ，０Ｖになり、ワード線ＷＬには０Ｖが出力
される。
合、アドレス選択信号ＡＳ1,ＡＳ2 は０Ｖになる。ま
た、全ワード線非選択信号ＡＷＮＳおよび消去禁止信号
ｉｎｈは０Ｖで、オアゲート１４１の出力は０Ｖであ
る。ノアゲート１４２の出力は５Ｖであり、消去信号Ｅ
は０Ｖであるので、エクスクルーシブノアゲート１４４
の出力は５Ｖになる。レベルシフタ１４５及び１４６の
選択電圧は、それぞれＶｃｃ及びＶｓｓ、さらに、ワー
ドドライバ１４７の選択電圧はＶｐｐ，Ｖｓｓが選択さ
れる。したがって、hhvgate，nnvgate及びnnvgatebは、
それぞれ０Ｖ，０Ｖ及び５Ｖになり、また、hhvxa及びn
nvxaは、それぞれ５Ｖ及び０Ｖであるので、ワード線Ｗ
Ｌには５Ｖが出力される。一方、非選択の場合、アドレ
ス選択信号のどれかが５Ｖになり、ノアゲート１４２の
出力は０Ｖになる。エクスクルーシブノアゲート１４４
の出力は０Ｖであるので、レベルシフタ１４５及び１４
６の出力hhvgate及びnnvgate，nnvgatebは、それぞれ５
Ｖ及び５Ｖ，０Ｖになり、ワード線ＷＬには０Ｖが出力
される。
【００５８】表２に制御電圧デコーダの消去時の各信号
の電圧を示す。
の電圧を示す。
【００５９】
【表２】
【００６０】図１９に、本発明に適用される消去シーケ
ンスを示す。コマンドを受け、消去が開始されると、従
来のフラッシュメモリと同様に過消去を防止するための
消去前書き込みを行う。したがって、消去パルス印加前
のセル状態は図２０に示すように全て書き込み状態であ
る。次に、消去パルスを全てのセルに印加する。
ンスを示す。コマンドを受け、消去が開始されると、従
来のフラッシュメモリと同様に過消去を防止するための
消去前書き込みを行う。したがって、消去パルス印加前
のセル状態は図２０に示すように全て書き込み状態であ
る。次に、消去パルスを全てのセルに印加する。
【００６１】消去が開始されると、最初に共通ソースラ
インに＋６Ｖの電圧が印加され、消去セットアップ状態
にはいる。次に、消去信号が５Ｖになるとともに全ワー
ド線選択信号が０Ｖになり、上記したように全てのワー
ド線には−１０Ｖが出力される（消去パルス印加）。こ
れにより全てのセルの閾値は低下する。ベリファイ時に
は上記したように、選択されたワード線には５Ｖ、非選
択ワード線には０Ｖが出力される。これにより、最初、
先頭アドレスからベリファイを行い消去不十分なセルが
検出された時点でベリファイを中止し、再度、消去パル
スを印加する。
インに＋６Ｖの電圧が印加され、消去セットアップ状態
にはいる。次に、消去信号が５Ｖになるとともに全ワー
ド線選択信号が０Ｖになり、上記したように全てのワー
ド線には−１０Ｖが出力される（消去パルス印加）。こ
れにより全てのセルの閾値は低下する。ベリファイ時に
は上記したように、選択されたワード線には５Ｖ、非選
択ワード線には０Ｖが出力される。これにより、最初、
先頭アドレスからベリファイを行い消去不十分なセルが
検出された時点でベリファイを中止し、再度、消去パル
スを印加する。
【００６２】次のベリファイ動作はそのセルから開始す
る。図２１に示すように先頭の第１セクタ（この場合、
ワード線ＷＬ０〜ＷＬ７につながるセル：５１２Ｂ）が
イレース完了と判定されると、図１０に示す制御電圧デ
コーダ１０２0 の消去禁止信号が５Ｖになる。したがっ
て、次の消去パルス印加では、制御電圧デコーダ１０２
0 につながるワード線ＷＬ０〜ＷＬ７は、上記したよう
な回路動作により、消去禁止電圧３Ｖが出力し、これら
のワード線につながるセルの閾値はこれ以上低下しな
い。
る。図２１に示すように先頭の第１セクタ（この場合、
ワード線ＷＬ０〜ＷＬ７につながるセル：５１２Ｂ）が
イレース完了と判定されると、図１０に示す制御電圧デ
コーダ１０２0 の消去禁止信号が５Ｖになる。したがっ
て、次の消去パルス印加では、制御電圧デコーダ１０２
0 につながるワード線ＷＬ０〜ＷＬ７は、上記したよう
な回路動作により、消去禁止電圧３Ｖが出力し、これら
のワード線につながるセルの閾値はこれ以上低下しな
い。
【００６３】一方、図２１のように、第２セクタのワー
ド線ＷＬ８に消去不十分なセルが存在しているので、ワ
ード線ＷＬ８〜ＷＬ２０４７には−１０Ｖが出力し、消
去パルスが印加され、これらのワード線につながるセル
の閾値はさらに低下する。この動作は最終セクタ（第２
５６セクタ）のものが終了するまで繰り返される。一度
消去が終了したと判定されたセクタには、上記に示した
ように、ワード線には−１０Ｖが出力されず消去パルス
は印加されない。
ド線ＷＬ８に消去不十分なセルが存在しているので、ワ
ード線ＷＬ８〜ＷＬ２０４７には−１０Ｖが出力し、消
去パルスが印加され、これらのワード線につながるセル
の閾値はさらに低下する。この動作は最終セクタ（第２
５６セクタ）のものが終了するまで繰り返される。一度
消去が終了したと判定されたセクタには、上記に示した
ように、ワード線には−１０Ｖが出力されず消去パルス
は印加されない。
【００６４】また、図１に示す、本発明に用いるメモリ
アレイ部の構成に於いて、消去時にソースに対し高電位
Ｖｐｐ（例えば、１２Ｖ）、コントロールゲートに低電
圧（例えば、０Ｖ）を印加し、ドレインをフローティン
グ状態に設定する場合に於いても、消去完了セクタに対
して、その消去禁止信号を設定し、ワード線に消去禁止
電圧として高電圧Ｖｐｐを印加し、消去電圧の印加を禁
止することが可能となる。これにより、閾値の分布をタ
イトにすることが可能となる。
アレイ部の構成に於いて、消去時にソースに対し高電位
Ｖｐｐ（例えば、１２Ｖ）、コントロールゲートに低電
圧（例えば、０Ｖ）を印加し、ドレインをフローティン
グ状態に設定する場合に於いても、消去完了セクタに対
して、その消去禁止信号を設定し、ワード線に消去禁止
電圧として高電圧Ｖｐｐを印加し、消去電圧の印加を禁
止することが可能となる。これにより、閾値の分布をタ
イトにすることが可能となる。
【００６５】更に、上述の実施の形態に於いては、セク
タ（８ワード線）単位で消去禁止の制御を行っている
が、ワード線単位の制御としてもよい。また、セクタを
構成するワード線数も任意の本数を設定できることは言
うまでもない。
タ（８ワード線）単位で消去禁止の制御を行っている
が、ワード線単位の制御としてもよい。また、セクタを
構成するワード線数も任意の本数を設定できることは言
うまでもない。
【００６６】また、最初の全セル消去動作を実行した
後、すべてのセクタについてベリファイを実行し、最初
の消去動作で消去が十分に行われなかったセルを含むセ
クタについてのみ、二度目の消去動作を実行し、すべて
のセルの消去が完了したセクタについては消去禁止信号
により、以降の消去電圧の印加を禁止する構成としても
よい。この場合、二度目の消去動作完了後、二度目の消
去動作を行ったすべてのセクタについてベリファイを実
行し、その結果、すべてのセルの消去が完了したセクタ
については以降の消去電圧の印加を禁止し、以降、同様
の処理を繰り返して全セクタの消去を完了する。
後、すべてのセクタについてベリファイを実行し、最初
の消去動作で消去が十分に行われなかったセルを含むセ
クタについてのみ、二度目の消去動作を実行し、すべて
のセルの消去が完了したセクタについては消去禁止信号
により、以降の消去電圧の印加を禁止する構成としても
よい。この場合、二度目の消去動作完了後、二度目の消
去動作を行ったすべてのセクタについてベリファイを実
行し、その結果、すべてのセルの消去が完了したセクタ
については以降の消去電圧の印加を禁止し、以降、同様
の処理を繰り返して全セクタの消去を完了する。
【００６７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、閾値の分布をタイトにすることが可能となるた
め、その結果として、消去用リファレンスセルの閾値を
低下させることができ、低電圧電源化において、ワード
線をブーストすることなく読み出しを可能にし、高速読
み出し、低電力消費化を実現できるものである。
れば、閾値の分布をタイトにすることが可能となるた
め、その結果として、消去用リファレンスセルの閾値を
低下させることができ、低電圧電源化において、ワード
線をブーストすることなく読み出しを可能にし、高速読
み出し、低電力消費化を実現できるものである。
【図１】本発明に用いるメモリアレイ部の構成図であ
る。
る。
【図２】ＥＴＯＸ型メモリセルの断面図である。
【図３】従来技術に用いるソース共通型メモリアレイ部
の構成図である。
の構成図である。
【図４】従来技術に於ける消去シーケンスを示す図であ
る。
る。
【図５】消去後のメモリセルの閾値分布を示す図であ
る。
る。
【図６】過剰消去が生じた場合のメモリセルの閾値分布
を示す図である。
を示す図である。
【図７】従来技術に用いるソース部ブロック分割型のメ
モリアレイ部の構成図である。
モリアレイ部の構成図である。
【図８】高電圧消去方式の場合の消去パルスを示す図で
ある。
ある。
【図９】ワード線負電圧消去方式の場合の消去パルスを
示す図である。
示す図である。
【図１０】本発明に用いるワードデコーダの構成図であ
る。
る。
【図１１】本発明に用いるワードデコーダ内の印加電圧
デコーダの回路図である。
デコーダの回路図である。
【図１２】レベルシフターの回路図である。
【図１３】レベルシフターの回路図である。
【図１４】本発明に用いるワードデコーダ内の制御電圧
デコーダの回路図である。
デコーダの回路図である。
【図１５】本発明に用いるワードデコーダ内のワード線
ドライバの回路図である。
ドライバの回路図である。
【図１６】ベリファイ時の内部アドレス信号と消去禁止
信号を発生する回路を示す図である。
信号を発生する回路を示す図である。
【図１７】消去禁止信号発生回路の回路図である。
【図１８】消去禁止信号ラッチ回路の回路図である。
【図１９】本発明における消去シーケンスを示す図であ
る。
る。
【図２０】消去前書き込み終了後のメモリセルの状態を
示す図である。
示す図である。
【図２１】消去途中のメモリセルの状態を示す図であ
る。
る。
ＭＣ メモリセル ＷＬ1，…，ＷＬm ワード線 ＢＬ1，…，ＢＬn ビット線 ＳＬ 共通ソース線 １１ 消去回路 １２ ワードデコーダ １３ コラムデコーダ
Claims (5)
- 【請求項１】 フローティングゲート型ＭＯＳトランジ
スタがマトリックス状に配列され、同一行のトランジス
タのコントロールゲートが共通接続されて、ワード線を
構成し、同一列のトランジスタのドレインが共通接続さ
れて、ビット線を構成し、すべてのトランジスタのソー
スが共通接続されたメモリセルアレイを有し、消去時に
は、上記ワード線に所定の第１電圧を印加し、上記共通
接続されたソースに所定の第２電圧を印加して一括消去
を行う構成の不揮発性半導体記憶装置の消去制御方法に
おいて、 上記ワード線に上記所定の第１電圧を印加し、上記共通
接続されたソースに上記所定の第２電圧を印加して、全
消去動作を実行した後、各メモリセルトランジスタの閾
値電圧が所定値より低くなったか否かを判定し、接続さ
れるすべてのメモリセルトランジスタの閾値電圧が上記
所定値より低くなったワード線、又はワード線群につい
ては、上記所定の第１電圧の印加を禁止し、それ以外の
ワード線又はワード線群に上記所定の第１電圧を印加す
ると共に、上記共通接続されたソースに上記所定の第２
電圧を印加して、部分消去を実行し、その後、各メモリ
セルトランジスタの閾値電圧が所定値より低くなったか
否かを判定し、すべてのメモリセルトランジスタの閾値
電圧が上記所定値より低くなるまで、上記部分消去動作
と判定動作とを実行することを特徴とする、不揮発性半
導体記憶装置の消去制御方法。 - 【請求項２】 接続されるすべてのメモリセルトランジ
スタの閾値電圧が上記所定値より低くなったワード線又
はワード線群については、消去禁止電圧を印加すること
を特徴とする、請求項１に記載の不揮発性半導体記憶装
置の消去制御方法。 - 【請求項３】 接続されるすべてのメモリセルトランジ
スタの閾値電圧が上記所定値より低くなったワード線又
はワード線群に印加される上記消去禁止電圧が、上記共
通接続されたソースに印加される上記所定の第２電圧と
同一極性の電圧であることを特徴とする、請求項２に記
載の不揮発性半導体記憶装置の消去制御方法。 - 【請求項４】 接続されるすべてのメモリセルトランジ
スタの閾値電圧が上記所定値より低くなったワード線又
はワード線群に印加される上記消去禁止電圧が、上記共
通接続されたソースに印加される上記所定の第２電圧と
同一の電圧であることを特徴とする、請求項２に記載の
不揮発性半導体記憶装置の消去制御方法。 - 【請求項５】 上記所定の第１電圧が所定の負電圧であ
り、上記所定の第２電圧が所定の正電圧であることを特
徴とする、請求項１，２，３または４に記載の、不揮発
性半導体記憶装置の消去制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13191396A JPH09320282A (ja) | 1996-05-27 | 1996-05-27 | 不揮発性半導体記憶装置の消去制御方法 |
| US08/819,531 US5831905A (en) | 1996-05-27 | 1997-03-17 | Method for controlling erasure of nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13191396A JPH09320282A (ja) | 1996-05-27 | 1996-05-27 | 不揮発性半導体記憶装置の消去制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320282A true JPH09320282A (ja) | 1997-12-12 |
Family
ID=37622021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13191396A Pending JPH09320282A (ja) | 1996-05-27 | 1996-05-27 | 不揮発性半導体記憶装置の消去制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5831905A (ja) |
| JP (1) | JPH09320282A (ja) |
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| US6657898B2 (en) | 2001-12-26 | 2003-12-02 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device and data erase method therefor |
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| US6888773B2 (en) | 2002-12-05 | 2005-05-03 | Sharp Kabushiki Kaisha | Semiconductor memory device and erase method for memory array |
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| JP2008536247A (ja) * | 2005-03-31 | 2008-09-04 | サンディスク コーポレイション | メモリセルの部分集合を個別に検証して追加的に消去する不揮発性メモリの消去 |
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