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HINTERGRUND
DER ERFINDUNG
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Gebiet der Erfindung:
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Diese Erfindung bezieht sich auf
eine Halbleitervorrichtung mit einer Halbleiterspeicherschaltung,
deren Operation in Kombination mit einer externen Testeinrichtung
getestet wird, auf ein Layout der Halbleitervorrichtung und auf
ein Verfahren zum Testen der Halbleiterspeicherschaltung.
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Beschreibung des Standes
der Technik:
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Ein eingebauter Selbsttest (der im
Folgenden als "BIST" bezeichnet wird),
ist als ein Test bei der Operation einer Halbleitervorrichtung bekannt gewesen.
Als Literaturhinweise über
den BIST sind veröffentlicht
worden: (1) "A 45ns
64 Mb DRAM with a Merged Match-line Test Architecture", S. Mori u. a., IEEE,
Dige. of Tech. Papers, S. 110–111,
1991, (2) "Design
and Test on Computer" von
H. Fujiwara, herausgegeben durch Engineering book publisher, S. 204–208, und
(3) "55ns 16 Mb
DRAM provided with a Self-Test Function", Koike u. a., Singaku Giho SDM69-39,
S. 79–85,
1999, usw.
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Ferner ist "A zero-Overhead Self-Timed 160ns 546
CMOS Divider", Williams
T. E. u. a., ISSCC, Dig. of Tech. Papers, S. 98–99, 1991, als ein Literaturhinweis über ein
Verfahren zum Steuern einer FIFO-Schaltung (Siloschaltung) offenbart
worden, die mit einem Test in Beziehung steht.
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Im Stand der Technik, der durch die
oben beschriebenen Offenbarungen verkörpert wird, wird jedoch die
Zeit, die erforderlich ist, um die Halbleiterspeicherschaltung zu
testen, länger,
weil die Menge der zwischen einer Halbleitervorrichtung und einer externen
Testeinrichtung übertragenen
Daten mit einer großen
Zunahme der Kapazität
eines Speicherabschnitts einer Halbleiterspeicherschaltung zunimmt.
Eine Zunahme in der Rate der Komprimierung der Daten wird außerdem als
ein Verfahren zum Verringern der Menge der dazwischen übertragenen
Daten betrachtet. Aus dem Ergebnis eines auf komprimierten Daten
basierenden Tests ist es jedoch selbstverständlich, dass nur der Test verwirklicht
werden kann, um eine Entscheidung zu treffen, ob die komprimierten
Daten in jeder Einheit der komprimierten Daten gut oder schlecht
sind. Es ist folglich schwierig, die Positio nen zu spezifizieren,
an denen fehlerhafte Daten erzeugt werden. Dies übt einen Einfluss auf die Entlastung
der Redundanz der Halbleiterspeicherschaltung mit großer Kapazität aus.
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Die Entlastung ihrer Redundanz ist
nämlich für die Verbesserung
der Ausbeute durch die Ersetzung einer fehlerhaften Speicherzelle
durch eine Ersatzspeicherzelle für
ihre Ablösung
beabsichtigt. Die fehlende Eingrenzung oder Bestimmung der Position der
fehlerhaften Speicherzelle macht es jedoch schwierig, die Redundanzablösung auszuführen, oder
sie wird eine unnötige
Verwendung einer für
die Ablösung
ihrer Redundanz verwendeten Speicherzelle verursachen, weil die
Redundanzablösung
für jede
große
Einheit ausgeführt
wird.
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In US-Patent 5.706.234, das ein weiteres Dokument
des Standes der Technik darstellt, enthält ein Halbleiterspeicher eine
Anordnung aus Speicherzellen, die durch Zeilen und Spalten adressierbar
und insbesondere für
das Testen konstruiert sind. Die Zeilen- und Spaltenadressen werden
decodiert, um auf eine Zeile und mehrere Spalten gleichzeitig zugreifen.
Ein Testdatenbit, das in die Speicherzellen zu schreiben ist, wird
kopiert und in so viele Speicherzellen auf einmal gespeichert, wie
es Spalten gibt, auf die gleichzeitig zugegriffen wird. Nach dem
Auslesen für
einen Vergleichstest werden die mehrfachen Vorkommen des gespeicherten
Testdatenbits miteinander und mit einem erwarteten Datenbit innerhalb
einer Parallelkomparator-Schaltungsanordnung verglichen, die sich
innerhalb der Speichervorrichtung befindet. Ein Gut-/Schlechtsignal
von der Parallelkomparator-Schaltungsanordnung wird zur Testeinrichtung
für die
Speichervorrichtung für
die endgültige Fehleranalyse
und -korrektur übertragen.
Wenn ein Ausfall/Fehler erfasst wird, werden die Informationen,
die die Adresse und den Typ des Ausfalls darstellen, in der Testeinrichtung
für die
Speichervorrichtung gespeichert.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es wird eine Halbleitervorrichtung
geschaffen, wie sie in Anspruch 1 definiert.
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Gemäß einer derartigen Halbleitervorrichtung
kann, weil eine fehlerhafte Speicherzelle der Speicherzellen spezifiziert
wird, sie durch eine Ersatzspeicherzelle in einem Redundanzablösungsprozess
effizient ersetzt werden, der einem Prozess anschließend an
die Ausführung
dieses Spezifizierungstestes entspricht. Weil nämlich während des Redundanzablösungsprozesses
nur die fehlerhafte Speicherzel le durch die Ersatzspeicherzelle
ersetzt werden kann, kann eine unnötige Verschwendung der Ersatzspeicherzelle
beseitigt werden, wobei die für
ihre Ersetzung notwendige Zeit außerordentlich verkürzt werden
kann.
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Normalerweise ist viel Zeit für den Redundanzablösungsprozess
erforderlich. Deshalb trägt eine
Verkürzung
der Zeit durch eine derartige Konstruktion zu einer Verringerung
der Kosten, der Verkürzung
einer Periode bis zur Lieferung der Produkte usw. bei, wobei eine
sehr große
Wirkung in einem Halbleitergebiet erwartet werden kann. Weil ferner die
Testeinrichtung durch eine so einfache Konfiguration verwirklicht
sein kann, dass nur die Adressendaten, die die fehlerhaften Abschnitte
anzeigen, gespeichert werden können,
ist die Testeinrichtung mit sehr niedrigen Kosten verfügbar.
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KURZBESCHREIBUNG
DER ZEICHNUNG
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Während
die Beschreibung mit den Ansprüchen
schließt,
die den Gegenstand besonders zeigen und deutlich beanspruchen, der
als die Erfindung betrachtet wird, wird davon ausgegangen, dass
die Aufgaben und Merkmale der Erfindung und weitere ihrer Aufgaben,
Merkmale und Vorteile aus der folgenden Beschreibung in Verbindung
mit der beigefügten Zeichnung
besser verstanden werden, worin:
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1 ein
Blockschaltplan ist, der eine erste Ausführungsform der vorliegenden
Erfindung zeigt;
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2 ein
teilweiser Blockschaltplan ist, der eine zweite Ausführungsform
der vorliegenden Erfindung veranschaulicht;
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3 ein
teilweiser Blockschaltplan ist, der eine dritte Ausführungsform
der vorliegenden Erfindung darstellt;
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4 ein
teilweiser Blockschaltplan ist, der die dritte Ausführungsform
der vorliegenden Erfindung ausführlich
zeigt;
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5 ein
teilweiser Blockschaltplan ist, der eine vierte Ausführungsform
der vorliegenden Erfindung veranschaulicht;
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6 ein
Blockschaltplan ist, der eine Teilkonfiguration der vierten Ausführungs form
ausführlich
darstellt;
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7 ein
Blockschaltplan ist, der eine fünfte Ausführungsform
der vorliegenden Erfindung zeigt;
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8 ein
Stromlaufplan ist, der eine C-Elementschaltung veranschaulicht,
die in der fünften Ausführungsform
verwendet wird;
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9 ein
Blockschaltplan ist, der eine weitere Modifikation der fünften Ausführungsform
darstellt;
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10 ein
Stromlaufplan ist, der eine C-Elementschaltung zeigt, die in der
in 9 gezeigten Modifikation
verwendet wird;
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11 ein
Blockschaltplan ist, der eine weitere Modifikation der fünften Ausführungsform
veranschaulicht;
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12 ein
Stromlaufplan ist, der eine C-Elementschaltung darstellt, die in
der in 11 gezeigten
weiteren Modifikation verwendet wird;
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13 ein
teilweises Layout ist, das eine sechste Ausführungsform der vorliegenden
Erfindung zeigt;
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14 ein
teilweiser Blockschaltplan ist, der die sechste Ausführungsform
veranschaulicht;
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15 ein
Blockschaltplan ist, der die sechste Ausführungsform ausführlich zeigt;
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16 ein
teilweiser Taktplan ist, um die Operation der sechsten Ausführungsform
zu beschreiben;
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17 ein
teilweises Layout ist, das eine siebente Ausführungsform der vorliegenden
Erfindung veranschaulicht;
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18 eine
teilweise Schnittansicht ist, die eine achte Ausführungsform
der vorliegenden Erfindung darstellt;
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19 ein
teilweises Layout der Schaltung ist, das eine neunte Ausführungsform
der vorliegenden Erfindung veranschaulicht;
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20 ein
teilweises Layout der Schaltung ist, das eine zehnte Ausführungsform
der vorliegenden Erfindung zeigt;
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21 ein
Blockschaltplan ist, der die zehnte Ausführungsform ausführlich veranschaulicht;
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22 ein
teilweises Layout (ein Vorbehandlungsprozess) ist, das eine elfte
Ausführungsform
der vorliegenden Erfindung zeigt;
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23 ein
teilweises Layout (ein Wafer-Testprozess) ist, das die elfte Ausführungsform veranschaulicht;
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24 ein
teilweises Layout (ein Ritzprozess) ist, das die elfte Ausführungsform
zeigt;
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25 einen
Ablaufplan (ein Klassifizierungsprozess) ist, um die elfte Ausführungsform
zu beschreiben;
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26 ein
teilweiser Blockschaltplan ist, der eine zwölfte Ausführungsform der vorliegenden
Erfindung zeigt;
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27 ein
Stromlaufplan ist, der eine in der zwölften Ausführungsform verwendete Bestimmungsschaltung
veranschaulicht;
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28 ein
teilweiser Blockschaltplan ist, der eine dreizehnte Ausführungsform
der vorliegenden Erfindung darstellt;
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29 ein
teilweiser Blockschaltplan ist, der eine vierzehnte Ausführungsform
der vorliegenden Erfindung zeigt; und
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30 ein
teilweiser Blockschaltplan ist, der eine fünfzehnte Ausführungsform
der vorliegenden Erfindung veranschaulicht.
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AUSFÜHRLICHE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Die bevorzugten Ausführungsformen
der Erfindung gemäß der vorliegenden
Anmeldung werden im Folgenden unter Bezugnahme auf die beigefügte Zeichnung
beschrieben. Obwohl typische Abschnitte zentral als Ausführungsformen
in der Beschreibung der verschiedenen später zu beschreibenden Ausführungsformen
beschrieben sind, werden die Abschnitte, deren Beschreibungen weggelassen
sind, oder die Abschnitte, deren Beschreibungen vereinfacht ist,
leicht verstanden, falls die Beschreibungen der anderen Ausführungsformen
betrachtet werden. Die für
ihre Beschreibung verwendete beigefügte Zeichnung ist schematisch
veranschaulicht, um das Verständnis
der vorliegenden Erfindung zu unterstützen. Die Strukturelemente,
die zueinander ähnlich sind,
die in den entsprechenden Zeichnungen verwendet werden, sind durch
die gleichen Bezugszeichen und Symbole gekennzeichnet, wobei die
Beschreibung bestimmter gemeinsamer Elemente weggelassen ist, wann
immer sie überflüssig ist.
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Eine erste Ausführungsform wird zuerst unter
Bezugnahme auf 1 beschrieben.
Nur ein schematischer Standpunkt der vorliegenden Erfindung ist
in der ersten Ausführungsform
veranschaulicht, wobei die einzelnen Abschnitte in den anderen später zu erklärenden Ausführungsformen
ausführlich
beschrieben sind.
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Die Halbleitervorrichtung 100 wird
durch eine extern vorgesehene Testeinrichtung 101 auf verschiedene
Testelemente getestet. Als der Test für die Elemente wird z. B. ein
Test für
eine Entscheidung, ob die Operation der vorliegenden Halbleitervorrichtung 100 gut
oder schlecht ist, oder ein Test für eine Bestimmung oder Spezifikation
eines fehlerhaften Abschnitts betrachtet. Zusätzlich zu diesem werden verschiedene
Tests außerdem
betrachtet. Die Testelemente werden jedoch durch einen Ausführenden des
Tests geeignet gewählt.
Die Folgenden entsprechenden Ausführungsformen zeigen jeweils
einen Fall, in dem eine Halbleitervorrichtung eine Halbleiterspeicherschaltung
besitzt, wobei ein Test an der Halbleiterspeicherschaltung ausgeführt wird.
Die vorliegende Erfindung kann jedoch auf Tests für verschiedene
andere integrierte Halbleiterschaltungen angewendet werden.
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Die Testeinrichtung 101 besitzt
z. B. die Funktion des Erzeugens eines Testanfangsbefehls, der einem
Befehl entspricht, der die Einleitung oder den Anfang eines Tests
anzeigt, und des Ausführens des
endgültigen
Prozesses in Reaktion auf das Ergebnis ihres Tests.
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Die Halbleitervorrichtung 100 umfasst
einen Testmustergenerator 102, der ein Testmuster, das den
Typ des Tests anzeigt, einen Testbefehl für die Bestimmung und die Steuerung
einer Adresse (ein Steuersignal in Bezug auf die jeweiligen Abschnitte) und
einen erwarteten Wert, der als die Referenz für den Vergleich in einer Bestimmungs-
oder Entscheidungseinheit definiert ist, in Reaktion auf den von
der Testeinrichtung 101 gesendeten Testanfangsbefehl erzeugt,
eine Halbleiterspeicherschaltung 103, die einen Test beim
Halten der Daten darin und dem Lesen der Daten aus ihr oder dem
Schreiben der Daten in sie basierend auf dem Testmuster und dem
Testbefehl ausführt,
die Entscheidungseinheit 104, die einen Vergleich zwischen
den aus der Halbleiterspeicherschaltung 103 ausgegebenen
Ergebnissen für jede
Spalte mit dem erwarteten Wert ausführt und das Vergleichsergebnis
ausgibt, und eine Umsetzungs- oder Übersetzungseinheit 105,
die das von der Entscheidungseinheit 104 ausgegebene Vergleichsergebnis
in ein Adressenwort umsetzt und es überträgt.
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Als Nächstes wird die Operation der
Halbleitervorrichtung 100 kurz beschrieben. Wenn der Testanfangsbefehl
von der Testeinrichtung 101 ausgegeben wird, erzeugt der
Testmustergenerator 102 in Reaktion auf den Testanfangsbefehl
zuerst ein Testmuster, einen Testbefehl und einen erwarteten Wert,
die alle im Voraus programmiert sind. Danach liefert der Testmustergenerator 102 das
Testmuster und den Testbefehl an die Halbleiterspeicherschaltung 103, während er
den erwarteten Wert zur Entscheidungseinheit 104 liefert.
Die Halbleiterspeicherschaltung 103, die das Testmuster
und den Testbefehl empfangen hat, führt eine Datenschreiboperation
aus, wobei sie danach die Daten basierend auf den in jeder Speicherzelle,
die in einer gewünschten
Zeile für
jede Spalte definiert ist, gespeicherten Daten liest. Die für jede Spalte
ausgelesenen Daten werden durch die Entscheidungseinheit 104 mit
dem erwarteten Wert verglichen. Aus ihrem Vergleich kann eine Entscheidung
getroffen werden, ob jede in der Halbleiterspeicherschaltung 103 angeordnete
Speicherzelle gut oder schlecht ist. Jedes Vergleichsergebnis wird
zur Umsetzungseinheit 105 geliefert, von der basierend auf
dem Vergleichsergebnis ein Adressenwort, das einen Abschnitt anzeigt,
in dem ein Ausfall oder ein Fehler aufgetreten ist, erzeugt und
danach zur Testeinrichtung 101 ausgegeben wird. Die Testeinrichtung 101 speichert
das ausgegebene Adressenwort. Weil eine derartige Operation an allen
Zeilen ausgeführt
wird, werden die Adressenwörter,
die alle ausgefallenen Abschnitte in der Halbleiterspeicherschal tung 103 anzeigen,
in der Testeinrichtung 101 gespeichert.
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Weil jedes gespeicherte Adressenwort
verwendet wird, um den fehlerhaften Abschnitt jeder Speicherzelle
zu spezifizieren, wird eine dem Adressenwort zugeordnete Speicherzelle
während
des nächsten
Redundanzablösungsprozesses
effizient durch eine Ersatzspeicherzelle ersetzt. Weil nämlich nur
die fehlerhafte Speicherzelle während
des Redundanzablösungsprozesses
durch die Ersatzspeicherzelle ersetzt werden kann, kann die unnötige Verschwendung
jeder Ersatzspeicherzelle vermieden werden, wobei die Zeit, die
erforderlich ist, um die fehlerhafte Speicherzelle durch eine Ersatzspeicherzelle
zu ersetzen, außerordentlich
verkürzt
werden kann.
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Es ist normalerweise sehr viel Zeit
für den Redundanzablösungsprozess
erforderlich. Weil die Verkürzung
der Zeit durch die Konstruktion der vorliegenden Ausführungsform
zu einer Verringerung der Kosten, der Verkürzung der Periode bis zur Lieferung der
Produkte usw. beiträgt,
kann eine sehr große
Wirkung in einem Halbleitergebiet erwartet werden. Weil ferner die
Testeinrichtung durch eine so einfache Konfiguration verwirklicht
sein kann, dass nur die Adressendaten, die jeden fehlerhaften Abschnitt
anzeigen, gespeichert werden können,
ist die Testeinrichtung mit niedrigen Kosten verfügbar.
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Als Nächstes wird unter Bezugnahme
auf 2 eine zweite Ausführungsform
beschrieben. In der zweiten Ausführungsform
sind spezifische Beispiele der Konfigurationen der oben erwähnten Halbleiterspeicherschaltung 103 und
der Entscheidungsschaltung 104 veranschaulicht. Weil die
Konfigurationen für
jede Spalte zu denjenigen ähnlich
sind, die in der obigen Ausführungsform
verwendet werden, ist in 2 die
Konfiguration einer beliebigen Spalte m (m = 1 ~ m) aus mehreren
Spalten gezeigt.
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Die Halbleiterspeicherschaltung 103 umfasst mehrere
Leseverstärkereinheiten
SAU1 bis SAUn, die Eingabe-/Ausgabebusse I/Om, die jeweils die Daten
von den Leseverstärkereinheiten
lesen (als "Datenleseoperation" bezeichnet) oder
sie in die Leseverstärkereinheiten
schreiben (als "Datenschreiboperation" bezeichnet), einen
Datenbus DB, die Leseschaltungen 103Rm, die bei der Datenleseoperation die
an die Eingabe-/Ausgabebusse I/Om angelegten Daten jeweils an den
Datenbus DB ausgeben und die an die Eingabe-/Ausgabebusse I/Om angelegten
Daten bei einer Testoperation der Halbleiterspeicherschaltung an
die Entscheidungs schaltung 104 ausgeben, die Schreibschaltungen 103Wm,
die die Daten durch die I/O-Busse bei der Datenschreiboperation
in ihre entsprechenden Leseverstärkereinheiten schreiben,
und die Schalteinrichtungen SWdm (die aus N-Kanal-MOS-Transistoren bestehen
(die im Folgenden als "NMOSs" bezeichnet werden)),
die jede zwischen der Leseschaltung 103Rm und den Datenbus
DB angeordnet sind.
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Die Leseverstärkereinheit SAUn (n = 1 ~ n,
n > m) umfasst die
Bitleitungspaare BLnm, die jeweils die in den Speicherzellen gespeicherten
Daten übertragen,
die Leseverstärker
SAnm, die die an den Bitleitungspaaren BLnm liegenden Daten jeweils
verstärken,
und die Schalteinrichtungen SWnm, die zwischen den Leseverstärkern SAnm
und den I/O-Bussen angeordnet sind. Jede Schalteinrichtung SWnm wird
durch ein Leseverstärkereinheit-Auswahlsignal ϕsn
gesteuert. Jeder Leseverstärker
SAnm wird durch ein an eine Spaltenleitung CLm geliefertes Spaltensignal ϕCLm
gesteuert. In diesem Fall, in dem sich das Spaltensignal ϕCLm
auf hohem Pegel befindet, ist der Leseverstärker SAnm aktiviert, um eine
Verstärkungsoperation
auszuführen.
Dieses Spaltensignal wird außerdem
durch einen Inverter 103Im an die Schalteinrichtung SWdm
geliefert. In der vorliegenden Ausführungsform ist der I/O-Bus
so angeordnet, dass er sich in derselben Richtung wie die der Spaltenleitung
erstreckt.
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Die Entscheidungseinheit 104 umfasst
mehrere Entscheidungsschaltungen 104m (m = 1 ~ m) (jede
Entscheidungsschaltung umfasst in diesem Fall eine Exklusiv-ODER-Schaltung).
Jede Entscheidungsschaltung 104m vergleicht ein von der
Leseschaltung 103Rm erzeugtes Ausgangssignal mit einem
vom Testmustergenerator 102 ausgegebenen erwarteten Wert ϕ104
und gibt das Vergleichsergebnis aus.
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Das Spaltensignal ϕCL und
das Leseverstärkereinheit-Auswahlsignal ϕsn
werden basierend auf den von den nicht veranschaulichten Y- und
X-Decodierern oder ihren entsprechenden Decodierern gelieferten
Decodierungssignalen erzeugt.
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Als Nächstes wird die Operation der
Konfigurationen der Halbleiterspeicherschaltung beschrieben. Weil
jedoch die Lese- und Schreiboperationen leicht verstanden werden
können,
falls die oben beschriebene Konfiguration mit der Operation der
häufig
verwendeten Halbleiterspeicherschaltung betrachtet wird, wird die
Beschreibung ihrer Operation bei der Testoperation hier gegeben.
Die Operation der Halbleiterspeicherschaltung 103 ist hierin
hauptsächlich
beschrieben. Das Ver ständnis
der Operation der vorliegenden Schaltung wird jedoch leicht gemacht,
falls sogar auf die Beschreibung der Operation der ersten Ausführungsform
Bezug genommen wird, auf die oben Bezug genommen worden ist.
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Bei der Testoperation werden die
Spaltensignale ϕCL1 bis ϕCLm mit hohem Pegel zuerst
an ihre entsprechenden Spaltenleitungen CL1 bis CLm geliefert. Folglich
sind die Schalteinrichtungen SWd1 bis SWdm ausgeschaltet, während die
Leseverstärker
SA11 bis SAnm aktiviert sind, sodass die Daten an den Bitleitungspaaren
BL11 bis BLnm verstärkt werden.
Danach werden die Schalteinrichtungen der Reihe nach für jede Leseverstärkereinheit
(jede Zeile) eingeschaltet. Die Schalteinrichtungen SW11 bis SW1m
werden nämlich
zuerst in Reaktion auf das Leseverstärkereinheit-Auswahlsignal ϕs1
eingeschaltet, sodass die durch die Leseverstärker verstärkten Daten jeweils zu den
Eingabe-/Ausgabebussen I/O1 bis I/Om geliefert werden. Danach werden die
Daten auf den Eingabe-/Ausgabebussen I/O1 bis I/Om durch die Leseschaltungen 103R1 bis 103Rm jeder
Spalte jeweils zu den Entscheidungsschaltungen 1041 bis 104m geliefert.
Danach vergleichen die Entscheidungsschaltungen 1041 bis 104m die
jeweiligen Daten mit dem erwarteten Wert f104 und geben die Vergleichsergebnisse
aus. Ähnlich
sind die Leseverstärkereinheiten
SAU2 bis SAUn außerdem
aktiviert, um die entsprechenden Daten und den erwarteten Wert f104
zu vergleichen.
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Weil folglich alle Speicherzellen
getestet werden können,
in dem einfach die entsprechenden Zeilen der Reihe nach in Übereinstimmung
mit den Leseverstärkereinheiten-Auswahlsignalen
ausgewählt
werden, können
fehlerhafte Abschnitte in einer kurzen Zeit spezifiziert werden,
wobei ein einfacher Test ermöglicht
ist.
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Als Nächstes wird unter Bezugnahme
auf die 3 und 4 eine dritte Ausführungsform
der vorliegenden Erfindung beschrieben. 3 zeigt die Konfiguration der Umsetzungs-
oder Übersetzungseinheit 105. 4 ist eine graphische Darstellung,
um die Konfiguration nach 3 weiter
ausführlich
zu beschreiben.
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Die Übersetzungseinheit 105 umfasst
einen m-Spaltenadressen-Übersetzungsschaltungsblock 105A,
der das Entscheidungsergebnis (m Bits), ob die Entscheidungseinheit 104 gut
oder schlecht ist, in eine Bitadresse aus j Bits (2j ≥ m) umsetzt,
und einen n-stufigen Pufferschaltungsblock 105B.
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Der Adressenübersetzungsschaltungsblock 105A umfasst
die Merkerschaltungen FLGA1 bis FLGAm und die Übersetzungsschaltungen AT1
bis ATm. Der Pufferschaltungsblock 105B umfasst die Merkerschaltungen
FLGB1 bis FLGBn. Der Adressenübersetzungsschaltungsblock 105A und
der Pufferschaltungsblock 105B der Umsetzungseinheit 105 werden
synchron mit dem Taktsignal CLK aktiviert.
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Wenn das von der Entscheidungsschaltung 104i (1 ≤ i ≤ m) der Entscheidungsschaltung 104 ausgegebene
Entscheidungsergebnis den Ausfall der Daten in der Übersetzungseinheit 105 zeigt,
zeigt die Merkerschaltung FLGAi einen auf "1" gesetzten
Merker an, wobei die Übersetzungsschaltung
ATi, die der Merkerschaltung FLGAi entspricht, ein Adressenwort erzeugt,
um den fehlerhaften Abschnitt der Daten zu bezeichnen oder zu spezifizieren.
Danach werden der Merker und das Adressenwort nacheinander synchron
mit dem Taktsignal verschoben, um in einer Pufferschaltung BB gespeichert
zu werden. Danach werden die in der Pufferschaltung BB gespeicherten Adressen
kontinuierlich seriell zu der Testeinrichtung 101 übertragen.
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Weitere ausführliche Konfigurationen und Operationen
der Übersetzungseinheit 105 sind
im Folgenden unter Bezugnahme auf 4 beschrieben.
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Die Adressenübersetzungsschaltung ATi umfasst
eine Multiplexerschaltung MUX-1i, die die Daten empfängt oder
in die die Daten eingegeben werden, die in Reaktion auf ein Steuersignal ϕ31
zu irgendeinem ihrer A- und B-Anschlüsse geliefert werden, eine
j-Bit-Multiplexerschaltung MUX-2i, in die die Daten eingegeben werden,
die in Reaktion auf das Steuersignal ϕ31 zu irgendeinem
ihrer A- und B-Anschlüsse
geliefert werden, einen ROMi, in dem eine für jeden Schaltungsblock typische
Adresse gespeichert ist, und ein Adressenregister RAi, das eine j-Bit-Adresse hält.
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An den A-Anschluss der MUX-1i wird
das Entscheidungsergebnis von der Entscheidungsschaltung 104i geliefert,
das anzeigt, ob die Daten gut oder fehlerhaft oder schlecht sind.
Wenn festgestellt wird, dass das Entscheidungsergebnis "fehlerhaft oder schlecht" lautet, gibt die
Merkerschaltung FLGAi ein Signal aus, um Befehle bereitzustellen,
um den Merker als "1" anzuzeigen. Wenn
festgestellt wird, dass das Entscheidungsergebnis "gut" lautet, gibt die
Merkerschaltung FLGAi ein Signal aus, um Befehle bereitzustellen,
um den Merker als "0" anzuzeigen. Ferner
wird ein von der Merkerschaltung FLGAi-1 der vorhergehenden Stufe
gesendetes Ausgangssignal zum B-Anschluss der MUX-1i geliefert, wobei
ein Ausgangsanschluss der MUX-1i mit einem Eingang der Merkerschaltung
FLGAi elektrisch verbunden ist. An den Eingangsanschluss des ROMi wird
das Entscheidungsergebnis von der Entscheidungsschaltung 104i geliefert,
das anzeigt, ob die Daten gut oder schlecht sind. Wenn festgestellt
wird, dass das Entscheidungsergebnis "schlecht" lautet, gibt der ROMi eine j-Bit-Adresse
aus. Wenn andererseits das Entscheidungsergebnis "gut" lautet, wird vom
ROMi kein Ausgangssignal erzeugt, wobei ein Ausgangsanschluss des
ROMi mit dem A-Anschluss der Multiplexerschaltung MUX-2i elektrisch
verbunden ist. Der A-Anschluss der MUX-2i ist mit dem Ausgangsanschluss
des ROMi elektrisch verbunden, während
der B-Anschluss der MUX-2i mit einem Ausgangsanschluss eines Adressenregisters
RAi-i der vorhergehenden Stufe elektrisch verbunden ist. Ein Ausgangsanschluss
der MUX-2i ist mit einem Eingangsanschluss des Adressenregisters
RAi elektrisch verbunden. Die Merkerschaltung FLGAi und das Adressenregister
RAi werden synchron mit dem Taktsignal CLK aktiviert.
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Die Pufferschaltung BBj umfasst eine MUX-3j,
die Daten empfängt
oder in die die Daten eingegeben werden, die in Reaktion auf ein
Steuersignal ϕ32 zu irgendeinem ihrer A- und B-Anschlüsse geliefert
werden, eine j-Bit-Multiplexerschaltung MUX-4j, in die die Daten
eingegeben werden, die in Reaktion auf das Steuersignal ϕ32
zu irgendeinem ihrer A- und B-Anschlüsse geliefert werden, und ein Adressenregister
RBj, das eine j-Bit-Adresse hält.
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Der A-Anschluss der MUX-3j ist mit
einem Ausgangsanschluss einer Merkerschaltung FLBj-1 der vorhergehenden
Stufe elektrisch verbunden. Der B-Anschluss der MUX-3j ist mit einem
Ausgangsanschluss einer Merkerschaltung FLGBj, die der nächsten Stufe
entspricht, elektrisch verbunden. Ferner ist ein Ausgangsanschluss
der MUX-3j mit einem Eingangsanschluss der Merkerschaltung FLGBj
elektrisch verbunden. Der A-Anschluss der MUX-4j ist elektrisch
mit einem Ausgangsanschluss eines Adressenregisters RBj-1 der vorhergehenden
Stufe verbunden, während
ihr B-Anschluss mit einem Ausgangsanschluss eines Adressenregisters
RBj, das der nächsten
Stufe entspricht, elektrisch verbunden ist. Ferner ist ein Ausgangsanschluss
der MUX-4j mit einem Eingangsanschluss des Adressenregisters RBj
elektrisch verbunden. Der Ausgangsanschluss des Adressenregisters
RBj ist mit einem Eingangsanschluss einer Multiplexerschaltung MUX-4j
+ 1, die der nächsten
Stufe entspricht, elektrisch verbunden. Der Ausgangsanschluss der
Merkerschaltung FLGBj ist mit dem B-Anschluss der Multiplexerschaltung MUX-3j,
einem Eingangsanschluss einer Gatterschaltung ANDj (die in der vorlie genden
Ausführungsform
einer UND-Schaltung entspricht) und einem A-Anschluss einer Multiplexerschaltung
MUX-3j + 1, die der nächsten
Stufe entspricht, elektrisch verbunden. Der andere Eingangsanschluss
der Gatterschaltung ANDj ist mit einem Ausgangsanschluss der Gatterschaltung
ANDj + 1 der nächsten
Stufe elektrisch verbunden. Ein von der Merkerschaltung FLGBn erzeugtes
Ausgangssignal wird jedoch wie es ist als das Steuersignal ϕ32
an der letzten Stufe, die einer n-ten Stufe entspricht, verwendet.
Ferner wird den jeweiligen A-Anschlüssen der Multiplexerschaltungen
MUX-31 und MUX-41 der ersten Stufe ein von einer Merkerschaltung
FLGAm bzw. einem Adressenregister RAn, die den letzten Stufen des Übersetzungsschaltungsblocks 105A entsprechen,
erzeugtes Ausgangssignal geliefert. Die Merkerschaltung FLGBj und
das Adressenregister RBj werden synchron mit dem Taktsignal CLK
aktiviert.
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Die Operation der vorliegenden Ausführungsform
wird als Nächstes
beschrieben. Die Beschreibung der Operationen der oben beschriebenen ersten
und zweiten Ausführungsformen
wird berücksichtigt,
um ein weiteres Verständnis
ihrer Operation zu schaffen.
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Wenn das Steuersignal ϕ31
mit einem hohen Pegel wiedergegeben wird, werden die zu den A-Anschlüssen der
Multiplexerschaltungen MUX-1i und MUX-2i gelieferten Daten zuerst
in die Multiplexerschaltungen MUX-1i und MUX-2i eingegeben.
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Wenn in diesem Fall festgestellt
wird, dass das Entscheidungsergebnis von der Entscheidungsschaltung 104i ⎡schlecht⎦ lautet,
gibt die Multiplexerschaltung MUX-1i ein Signal aus, um Befehle
bereitzustellen, die einen Merker als "1" anzeigen.
Die Multiplexerschaltung MUX-2i gibt eine inhärente j-Bit-Adresse vom ROMi
ein und liefert die Adresse zum Adressenregister RAi.
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Wenn andererseits festgestellt wird,
dass das Entscheidungsergebnis von der Entscheidungsschaltung 104i "gut" lautet, erlaubt
die Multiplexerschaltung MUX-1i der Merkerschaltung FLGAi-1, ein Signal
auszugeben, um Befehle bereitzustellen, die den Merker als "0" anzeigen. Weil der Multiplexerschaltung
MUX-2i die Adresse vom ROMi nicht geliefert wird, wird das Adressenregister
RAi im Anfangs zustand gehalten.
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Als Nächstes werden, wenn das Steuersignal ϕ31
mit einem tiefen Pegel wieder gegeben wird, die zu den B-Anschlüssen der
Multiplexerschaltung MUX-1i und MUX-2i gelieferten Daten in die
Multiplexerschaltungen MUX-1i und MUX-2i eingegeben. In diesem Fall
wird dem B-Anschluss des Multiplexers MUX-1i der Merker der Merkerschaltung
FLAGi-1 der vorangehenden Stufe synchron mit dem Taktsignal CLK
geliefert. Folglich veranlasst die Multiplexerschaltung MUX-1i die
Merkerschaltung FLAGi der nächsten
Stufe, ein Signal auszugeben, um Befehle bereitzustellen, die entsprechend
dem Merker den Merker als "1" oder "0" anzeigen. Ähnlich wird das von der Merkerschaltung
FLGAi produzierte Ausgangssignal zum B-Anschluss einer Multiplexerschaltung
MUX-1i + 1, die der nächsten
Stufe entspricht, geliefert. Dem B-Anschluss der Multiplexerschaltung
MUX-2i wird die im Adressenregister RAi-1 der vorhergehenden Stufe
gespeicherte Adresse synchron mit dem Taktsignal CLK geliefert,
wobei danach die Multiplexerschaltung MUX-2i die Adresse zum Adressenregister
RAi der nächsten
Stufe liefert. Ähnlich
wird das Ausgangssignal des Adressenregisters RAi zum B-Anschluss
einer Multiplexerschaltung MUX-2i + 1, die der nächsten Stufe entspricht, geliefert.
-
Ähnlich
werden die Informationen über
den Merker und die Adresseinformationen, die dem Merker entsprechen,
anschließend
nacheinander synchron mit dem Taktsignal CLK (für jeden Takt) verschoben.
-
Als Nächstes werden die so verschobenen Informationen
zum Pufferschaltungsblock 105B geliefert, um die Pufferschaltungen
BB1 bis BBn nacheinander zu verschieben, die n Stufen entsprechen, die
innerhalb des Pufferschaltungsblocks 105B vorgesehen sind.
Diese Operation wird nun beschrieben.
-
Weil das Steuersignal ϕ32
einen tiefen Pegel aufweist, wenn die Pufferschaltungen BB1 bis
BBn, die den n Stufen entsprechen, in ihre Anfangszustände versetzt
sind, werden die zu den A-Anschlüssen der
Multiplexerschaltungen MUX-31 bis MUX-3n und MUX-41 bis MUX-4n gelieferten
Daten eingegeben.
-
Selbst in diesem Fall werden ein
von der Merkerschaltung FLGAm gelieferter Merker und eine vom Adressenregister
RAn gelieferte Adresse in einer Weise, die zum Beispiel des Verschiebens
der Daten durch den oben erwähnten
Adressenübersetzungsschaltungsblock ähnlich ist,
Stufe für
Stufe für jeden
Takt synchron mit dem Taktsignal CLK verschoben, nachdem sie zu
den A-Anschlüssen
der Multiplexerschaltungen MUX-31 bzw. MUX-41 geliefert worden sind.
-
Wenn die Informationen (d. h., die
Informationen, die schlechte oder fehlerhafte Daten anzeigen), die
den Merker "1" anzeigen, danach
in die Merkerschaltung FLGBn der letzten Stufe eingegeben werden,
erhält
das Ausgangssignal (das dem Steuersignal ϕ32 entspricht)
der Merkerschaltung FLGBn einen hohen Pegel, sodass die B-Anschlüsse der
Multiplexerschaltungen MUX-3n und MUX-4n der letzten Stufe ausgewählt werden.
Deshalb empfangen die Multiplexerschaltungen MUX-3n und MUX-4n die
von einer Merkerschaltung FLGBn-1 und einem Adressenregister RBn-1,
die beide den vorhergehenden Stufen entsprechen, erzeugten Ausgangssignale
nicht. Im Ergebnis werden der Merker "1",
der "Ausfall oder
Fehler" anzeigt,
und eine Adresse, die ihrem fehlerhaften oder schlechten Abschnitt entspricht,
jeweils in der Merkerschaltung FLGBn und im Adressenregister RBn
der letzten Stufe gespeichert. Ähnlich
gibt, wenn die Informationen (d. h., die Informationen, die "fehlerhafte oder
schlechte Daten" anzeigen),
die den Merker "1" anzeigen, in die Merkerschaltung
FLGBn-1 der n – 1-ten
Stufe eingegeben werden, eine Gatterschaltung ANDn in Reaktion auf
die von der Merkerschaltung FLGBn-1 und der Merkerschaltung FLGBn
der letzten Stufe erzeugten Ausgangssignale ein Steuersignal ϕ32
mit hohem Pegel aus, sodass die B-Anschlüsse einer Multiplexerschaltung
MUX-3n-1 und einer Multiplexerschaltung MUX-4n-1, die beide den
n – 1-ten
Stufen entsprechen, ausgewählt
werden. Folglich empfangen die Multiplexerschaltungen MUX-3n-1 und MUX-4n-1
die von einer Merkerschaltung FLGBn-2 und einem Adressenregister
RBn-2, die beide vorhergehenden Stufen entsprechen, erzeugten Ausgangssignale
nicht. Im Ergebnis werden ein Merker "1",
der einen zweiten Ausfall oder Fehler anzeigt, und eine Adresse,
die ihrem fehlerhaften Abschnitt entspricht, in der Merkerschaltung
FLGBn-1 der n – 1-ten
Stufe bzw. im Adressenregister RBn-1 gespeichert.
-
Durch das Wiederholen derartiger
Operationen werden die vom Übersetzungsschaltungsblock 105A des
m-Stufen-Typs erzeugten Daten in Reaktion auf die m Taktsignale
CLK alle zum Pufferschaltungsblock 105B verschoben. Die
vom Übersetzungsschaltungsblock 105A des
m-Stufen-Typs erzeugten Daten sind jeweils den m-stufigen Entscheidungsschaltungen 104 zugeordnet.
Weil nämlich
die daraus erzeugten Daten jeweils den m Spalten der Halbleiterspeicherschaltung 103 entsprechen,
werden alle Adressen, die jede eine Speicherzelle anzeigen, in der
ein Fehler aufgetreten ist, durch eine Folge dieser Operationen
in ihren entsprechenden Pufferschaltungen gespeichert.
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Danach werden alle im Pufferschaltungsblock 105B gespeicherten
Adressen kon tinuierlich seriell zur Testeinrichtung 101 ausgegeben.
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Entsprechend einer derartigen Konstruktion, wie
sie oben beschrieben worden ist, werden nur die Adressen, die Speicherzellen
anzeigen, in denen Ausfälle
aufgetreten sind, spezifiziert und nacheinander zur Testeinrichtung
ausgegeben. Es ist deshalb möglich,
ein Testzeitintervall außerordentlich
zu verkürzen,
das für
den anschließenden
Redundanzablösungsprozess
notwendig ist. Weil ferner die Testeinrichtung durch eine so einfache
Struktur verwirklicht sein kann, dass nur die Adressendaten, die
fehlerhafte Abschnitte anzeigen, gespeichert werden können, ist
die Testeinrichtung mit niedrigen Kosten verfügbar.
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Als Nächstes wird eine vierte Ausführungsform
der vorliegenden Erfindung unter Bezugnahme auf die 5 und 6 beschrieben. 5 ist eine graphische Darstellung,
die einen Übersetzungsschaltungsblock 105A' zeigt, der
einem weiteren Konfigurationsbeispiel des Übersetzungsschaltungsblocks 105A entspricht. 6 ist eine graphische Darstellung,
die die Konfiguration nach 5 in
weiteren Einzelheiten zeigt. Die Beschreibung der oben beschriebenen
dritten Ausführungsform
wird für
Referenzzwecke verwendet, um die folgende Beschreibung zu verstehen.
-
Der Übersetzungsschaltungsblock 105A' besitzt im
Wesentlichen dieselbe Funktion wie die des oben erwähnten Übersetzungsschaltungsblocks 105A.
Jede der Übersetzungsschaltungen
AT'i, die den Übersetzungsschaltungsblock 105A' bilden, wird im
Folgenden beschrieben.
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Die Adressenübersetzungsschaltung AT'i umfasst eine j-Bit-Multiplexerschaltung
MUX-5i, in die in Reaktion auf ein Steuersignal ϕ41 die
an irgendeinen der A- und B-Anschlüsse gelieferten Daten eingegeben
werden, und die die Daten von einem Ausgangsanschluss C ausgibt,
einen ROMi, der eine für
den Schaltungsblock typische Adresse speichert, ein Adressenregister,
das eine j-Bit-Adresse hält,
und eine Handshake-Steuerschaltung HSi, die in Reaktion auf ein
Steuersignal ϕ42 einen aktiven Zustand auswählt, um
einen Eingangszustand, in dem das Entscheidungsergebnis von einer
Bestimmungs- oder Entscheidungsschaltung 104i eingegeben
werden kann, oder darin gespeicherte Daten zu einer Adressenübersetzungsschaltung
AT'i + 1, die der
folgenden Stufe entspricht, zu übertragen.
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An einen Eingangsanschluss des ROMi
wird das Entscheidungsergebnis von der Entscheidungsschaltung 104i geliefert,
das anzeigt, ob die Daten gut oder schlecht sind, wobei ein Ausgangsanschluss
von ihm mit einem A-Anschluss der Multiplexerschaltung MUX-5i elektrisch
verbunden ist.
-
An einen B-Anschluss der MUX-5i wird
ein vom Adressenregister RAi-1 der vorhergehenden Stufe erzeugtes
Ausgangssignal geliefert, während ein
Ausgangsanschluss von ihr mit einem Eingangsanschluss des Adressenregisters
RAi der nächsten Stufe
elektrisch verbunden ist.
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An einen Eingangsanschluss T der
Handshake-Steuerschaltung HSi wird das Entscheidungsergebnis von
der Entscheidungsschaltung 104i geliefert, das anzeigt,
ob die Daten gut oder schlecht sind. Ferner ist ein Eingangsanschluss
A der Handshake-Steuerschaltung HSi mit einem Ausgangsanschluss
B der Handshake-Steuerschaltung HSi-1 der vorhergehenden Stufe elektrisch
verbunden (ein Ausgangsanschluss B der Handshake-Steuerschaltung
HSi ist mit einem Eingangsanschluss A einer Handshake-Steuerschaltung
HSi + 1, die der folgenden Stufe entspricht, elektrisch verbunden).
Ein Ausgangsanschluss C der Handshake-Steuerschaltung HSi ist mit
einem Eingangsanschluss D der Handshake-Steuerschaltung HSi-1 elektrisch
verbunden (ein Eingangsanschluss D der Handshake-Steuerschaltung
HSi ist mit einem Ausgangsanschluss C der Handshake-Steuerschaltung
HSi + 1 elektrisch verbunden). Ein Ausgangsanschluss E der Handshake-Steuerschaltung
HSi ist mit einem Eingangsanschluss F der Handshake-Steuerschaltung HSi-1 elektrisch
verbunden (ein Eingangsanschluss F der Handshake-Steuerschaltung
HSi mit einem Ausgangsanschluss E der Handshake-Steuerschaltung HSi + 1 elektrisch verbunden).
Außerdem
ist der Ausgangsanschluss B der Handshake-Steuerschaltung HSi mit
der Multiplexerschaltung MUX-5i elektrisch verbunden, wobei ein
von der Multiplexerschaltung MUX-5i erzeugtes Ausgangssignal als
ein Steuersignal ϕ41 zur Multiplexerschaltung MUX-5i geliefert wird.
Diese Handshake-Steuerschaltung NS besitzt die Funktion, den Zustand
der Handshake-Steuerschaltung HS der folgenden Stufe zu erfassen
und entsprechend dem Erfassungsergebnis zu bestimmen, ob die in
der folgenden Stufe gespeicherten Informationen übertragen werden sollten.
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Eine spezifische Konfiguration der
Verbindung zwischen der Multiplexerschaltung MUX-5i und dem ROMi
ist in 6 gezeigt.
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Der ROMi umfasst einen Kontakt ROM
CR, der mit dem A-Anschluss der Mul tiplexerschaltung MUX-5i elektrisch
verbunden ist, und der entweder die Verbindung oder die Nichtverbindung
entsprechend dem Vorhandensein oder dem Fehlen des Kontakts bereitstellt,
und einen P-Kanal-MOS-Transistor (im Folgenden "PMOS") 41,
dessen Drain-, Source- und Gate-Elektroden mit dem Kontakt ROM CR,
einem Versorgungspotential Vcc bzw. dem Ausgang der Entscheidungsschaltung 104i elektrisch verbunden
sind.
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Die Multiplexerschaltung MUX-5i umfasst
einen A-Anschluss, der mit dem Kontakt ROM CR elektrisch verbunden
ist, eine Übertragungsschaltung, die
zwischen einen B-Anschluss und einen C-Anschluss elektrisch geschaltet
ist und aus einem NMOS, an dessen Gate-Elektrode durch einen Inverter
I41 ein Steuersignal ϕ41 geliefert wird, und einem PMOS,
an dessen Gate-Elektrode das Steuersignal ϕ41 geliefert
wird, besteht und einen NMOS 41, der zwischen den A-Anschluss
und ein Massepotential GND elektrisch geschaltet ist. An eine Gate-Elektrode
des NMOS 41 wird ein Initialisierungssignal ϕIni geliefert.
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Die Operation der oben beschriebenen Schaltung
wird als Nächstes
beschrieben.
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Wenn das Steuersignal ϕ42
einen hohen Pegel annimmt, tritt die Handshake-Steuerschaltung HSi zuerst in eine Eingabebetriebsart
ein, wobei sie das Steuersignal ϕ41 vom Ausgangsanschluss
B ausgibt. Folglich wird entsprechend dem Steuersignal ϕ41
der A-Anschluss der Multiplexerschaltung MUX-5i ausgewählt. Wenn
das Entscheidungsergebnis von der Entscheidungsschaltung 104i "Ausfall oder Fehler" anzeigt, wird die
im ROMi gespeicherte j-Bit-Adresse ausgelesen und zum A-Anschluss
der Multiplexerschaltung MUX-5i geliefert. Weil der A-Anschluss
der Multiplexerschaltung MUX-5i durch das Steuersignal ϕ41
ausgewählt
ist, wird die zum A-Anschluss gelieferte Adresse vom C-Anschluss
ausgegeben, um im Adressenregister RAi gespeichert zu werden. Wenn
festgestellt wird, dass das Entscheidungsergebnis von der Entscheidungsschaltung 104i "fehlerhaft" lautet, werden die
Informationen "1" in die Handshake-Steuerschaltung
HSi geschrieben.
-
Wenn andererseits das Entscheidungsergebnis
von der Entscheidungsschaltung 104i als "gut" angezeigt wird,
werden alle Adressen vom ROMi auf "0" gebracht,
sodass die Informationen "0" in die Handshake-Steuerschaltung
HSi geschrieben werden.
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Als Nächstes wird, wenn das Steuersignal ϕ42
mit tiefem Pegel wiedergegeben wird, die Handshake-Steuerschaltung
HSi in eine aktive Betriebsart gebracht. Wenn die aktive Betriebsart
erreicht ist, geht das vom Ausgangsanschluss B der Handshake-Steuerschaltung
HSi, in die die Informationen "0" geschrieben worden
sind, ausgegebene Steuersignal ϕ41 zu einem tiefen Pegel über oder wird
in einen tiefen Pegel geändert.
Folglich wird der B-Anschluss des Multiplexers MUX-5i in Reaktion
auf den Übergang
des Steuersignals ϕ41 auf tiefen Pegel ausgewählt. Danach
empfängt
die Multiplexerschaltung MUX-5i die im Adressenregister RAi-1 der vorhergehenden
Stufe gespeicherte Adresse. Die empfangene Adresse wird im Adressenregister
RAi der nächsten
Stufe gespeichert. Gleichzeitig empfängt die Handshake-Steuerschaltung
HSi darin Informationen, die in die Handshake-Steuerschaltung HSi-1
der vorhergehenden Stufe geschrieben worden sind.
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Wenn in diesem Fall die Informationen "0" in die Handshake-Steuerschaltung HSi
+ 1 der folgenden Stufe geschrieben werden, während die Informationen "1" in die Handshake-Steuerschaltung HSi
geschrieben werden, werden die Daten vom Adressenregister RAi und
der Handshake-Steuerschaltung HSi ausgegeben, wobei danach das Steuersignal ϕ41
einen tiefen Pegel annimmt und das Ausgangssignal des Adressenregisters
RAi-1 der vorhergehenden Stufe zum Adressenregister RAi geliefert
wird. Ferner empfängt
die Handshake-Steuerschaltung HSi der nächsten Stufe darin die Informationen,
die in die Handshake-Steuerschaltung HSi-1 der vorhergehenden Stufe
geschrieben worden sind.
-
Wenn die Informationen "1" in die Handshake-Steuerschaltungen
von der Handshake-Steuerschaltung HSm der letzten Stufe des Übersetzungsschaltungsblocks 105A' der m-ten Stufe
zur Handshake-Steuerschaltung HSi geschrieben werden, bleibt das
Steuersignal ϕ41 auf einem hohen Pegel, wobei die Eingabe
jede Adresse und der Informationen von der vorhergehenden Stufe
nicht akzeptiert werden kann.
-
Infolge einer derartigen Operation
werden nur mehrere Adressen, die Abschnitten zugeordnet sind, in
denen Ausfälle
aufgetreten sind, nacheinander vom Adressenregister RAm, das der
Handshake-Steuerschaltung HSm der letzten Stufe entspricht, gespeichert.
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Danach werden die Adressendaten,
die die fehlerhaften Abschnitte anzeigen, nacheinander seriell zur
Testeinrichtung 101 in einer Weise ausgegeben, die zur dritten
Ausführungsform ähnlich ist,
auf die oben Bezug genommen worden ist.
-
Gemäß der vorliegenden Ausführungsform kann
außer
der durch die dritte Ausführungsform
erhaltenen Wirkung die folgende vorteilhafte Wirkung erhalten werden.
Weil nämlich
die Handshake-Steuerschaltung durch das Erfassen des Zustands der Handshake-Steuerschaltung
der nächsten
Stufe aktiviert werden kann, kann die Handshake-Steuerschaltung
die Adressendaten unabhängig
von den Taktsignalen übertragen,
ohne auf die m Taktsignale zu warten. Folglich kann die vorliegende
Ausführungsform
eine Hochgeschwindigkeitsoperation bereitstellen.
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Als Nächstes wird eine fünfte Ausführungsform
der vorliegenden Erfindung unter Bezugnahme auf die 7 bis 12 beschrieben.
In der vorliegenden Ausführungsform
wird ein spezifisches Konfigurationsbeispiel der Handshake-Steuerschaltung
veranschaulicht, die in der oben beschriebenen vierten Ausführungsform
verwendet wird.
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Die Handshake-Steuerschaltung umfasst
einen Inverter I51, an dessen Eingang ein Steuersignal ϕ42
geliefert wird, eine Übertragungsgatterschaltung I52,
die zwischen einen Eingangsanschluss T, der mit einer Entscheidungsschaltung 104i elektrisch
verbunden ist, und einen Knoten N51 elektrisch geschaltet ist, und
die einen NMOS, an dessen Gate-Elektrode das Steuersignal ϕ42
geliefert wird, und einen PMOS, dessen Gate-Elektrode mit dem Ausgang des
Inverters I51 elektrisch verbunden ist, umfasst, eine Übertragungsgatterschaltung
I53, die zwischen einen Eingangsanschluss A und den Knoten 51 elektrisch
geschaltet ist, und die einen NMOS, dessen Gate-Elektrode mit dem
Ausgang des Inverters I51 elektrisch verbunden ist, und einen PMOS,
an dessen Gate-Elektrode das Steuersignal ϕ42 geliefert wird,
umfasst, einen NMOS 51, dessen Drain- und Source-Elektroden
mit dem Knoten N51 bzw. einem Massepotential Vss elektrisch verbunden
sind und an dessen Gate-Elektrode ein Initialisierungssignal ϕIni geliefert
wird, eine C-Elementschaltung I54 (deren spezifische Schaltung in 8 gezeigt ist), deren a-, b-
und g-Anschlüsse
mit dem Knoten N51, einem Eingangsanschluss D bzw. einem Knoten
N52 elektrisch verbunden sind, eine C-Elementschaltung I55 (deren
spezifische Schaltung in 8 veranschaulicht
ist), deren a-, b- und g-Anschlüsse mit
dem Knoten N52, einem Eingangsanschluss F bzw. einem Ausgangsanschluss
B elektrisch verbunden sind, einen NMOS 52, dessen Drain-
und Source-Elektroden mit dem Knoten N52 bzw. dem Massepotential
Vss elektrisch verbunden sind und an dessen Gate-Elektrode das Initialisierungssignal ϕIni geliefert
wird, einen Ausgangsanschluss C, der mit dem Knoten N51 elektrisch
verbunden ist, und einen Ausgangsanschluss E, der mit dem Knoten
N52 elektrisch verbunden ist.
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Der Eingangsanschluss A ist mit einem
Ausgangsanschluss B einer Handshake-Steuerschaltung der vorhergehenden Stufe
elektrisch verbunden. Ein Ausgangsanschluss D der vorhergehenden Stufe
ist mit dem Ausgangsanschluss C der Handshake-Steuerschaltung der
folgenden Stufe elektrisch verbunden, während ein Eingangsanschluss
F von ihr mit dem Ausgangsanschluss E der Handshake-Steuerschaltung der
nächsten
Stufe elektrisch verbunden ist.
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Wie in 8 gezeigt
ist, besitzt jede der C-Elementschaltungen I54 und I55 die PMOSs 51 und 52,
die zwischen ein Versorgungspotential Vcc und einen Knoten N53 elektrisch
in Reihe geschaltet sind, die NMOSs 53 und 54,
die zwischen den Knoten N53 und ein Massepotential Vss elektrisch
in Reihe geschaltet sind, einen Inverter I56, der zwischen den Knoten
N53 und einen g-Anschluss elektrisch geschaltet ist, und einen Inverter
I57, der zwischen die Gate-Elektroden des PMOS 51 und des
NMOS 54 und einen b-Anschluss elektrisch geschaltet ist. Ein
a-Anschluss ist mit den Gate-Elektroden des PMOS 52 und
des NMOS 53 elektrisch verbunden.
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Die Operation der Handshake-Steuerschaltung
wird als Nächstes
beschrieben.
-
Wenn das Initialisierungssignal ϕIni
einen hohen Pegel annimmt, werden die Knoten N51 und N52 zuerst
auf den Massepotentialpegel Vss gebracht. Wenn die Handshake-Steuerschaltung
in eine Eingabebetriebsart eintritt und das Steuersignal ϕ42
einen hohen Pegel annimmt, wird die Übertragungsgatterschaltung
I52 eingeschaltet, während
die Übertragungsgatterschaltung
I53 ausgeschaltet wird. Indem so verfahren wird, erscheint das Entscheidungsergebnis
von der Entscheidungsschaltung 104i, das anzeigt, ob die
Daten gut oder schlecht sind, am Knoten N51.
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Wenn die Handshake-Steuerschaltung
danach in eine aktive Betriebsart eintritt und das Steuersignal ϕ42
mit tiefem Pegel wiedergegeben wird, wird die Übertragungsgatterschaltung
I52 ausgeschaltet, während
die Übertragungsgatterschaltung I53
eingeschaltet wird.
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Nun besitzt, wenn das Entscheidungsergebnis,
das "Ausfall" anzeigt, d. h.,
die Daten "1" (hoher Pegel), am
Knoten N51 der nächsten
Stufe erscheint und das Entscheidungsergebnis, das als "zufriedenstellend" angezeigt wird,
d. h., die Daten "0" (tiefer Pegel),
am Knoten N51 der nächsten
Stufe erscheint, der Eingangsanschluss D der nächsten Stufe tiefen Pegel bei
der Eingabebetriebsart. Deshalb sind der NMOS 54 und der
NMOS 53 der C-Elementschaltung I54 durchgesteuert, sodass
der Knoten N52 auf den hohen Pegel gebracht ist. Die Daten "1", die das Entscheidungsergebnis anzeigen,
die am Knoten N51 erschienen sind, werden nämlich zum Knoten N52 übertragen
oder verschoben.
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Weil ferner der Knoten N52 der nächsten Stufe
tiefen Pegel aufweist, ist die C-Elementschaltung
I55 der nächsten
Stufe außerdem
in der gleichen Weise aktiviert, wie sie oben beschrieben worden
ist, sodass die Daten "1" am Knoten N52 zum Ausgangsanschluss
B verschoben werden.
-
Weil die Daten "1" zum
Knoten N51 der nächsten
Stufe verschoben werden, wenn sich die Handshake-Steuerschaltung
in der aktiven Betriebsart befindet, nimmt der Eingangsanschluss
D der nächsten
Stufe den hohen Pegel an. Im Ergebnis wird der NMOS 54 der
C-Elementschaltung I54 gesperrt. Wenn die vom Ausgangsanschluss
B der vorhergehenden Stufe gelieferten Daten zu diesem Zeitpunkt "0" sind, nimmt der Knoten N51 der nächsten Stufe
den tiefen Pegel an, der die Daten "0" anzeigt. Wenn
andererseits die vom Ausgangsanschluss B der vorhergehenden Stufe
gelieferten Daten "1" sind, nimmt der
Knoten N51 der nächsten
Stufe den hohen Pegel an, der die Daten "1" anzeigt.
-
Wenn sich der Knoten N51 der nächsten Stufe
auf tiefem Pegel befindet, der die Daten "0" anzeigt,
nimmt der Ausgangsanschluss D der nächsten Stufe den hohen Pegel
an, sodass der Knoten N52 der nächsten
Stufe auf den tiefen Pegel gebracht wird, der die Daten "0" anzeigt. Wenn sich der Knoten N51 der
nächsten
Stufe auf dem hohen Pegel befindet, der die Daten "1" anzeigt, wird der Knoten N52 der nächsten Stufe
auf den tiefen Pegel gebracht, der die Daten "0" anzeigt,
bevor der Ausgangsanschluss D der folgenden Stufe den hohen Pegel
annimmt.
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Weil ferner der NMOS 54 der
C-Elementschaltung I54 der vorhergehenden Stufe außerdem gesperrt
ist, wenn sich der Knoten N51 der nächsten Stufe auf dem tiefen
Pegel befindet, der die Daten "1" anzeigt, hält der Knoten
N51 der nächsten
Stufe die Daten "1". Wenn der Knoten
N51 der nächsten
Stufe auf den tiefen Pegel gebracht wird, der die Daten "0" anzeigt, beginnt die Verschiebung der
Daten "1" an der nächsten Stufe.
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Durch das Wiederholen derartiger
Operationen werden nur die Entscheidungsergebnisse, die jedes die
Daten "1" anzeigen, der Reihe
nach von der letzten Stufe gespeichert.
-
Entsprechend der in der vorliegenden
Ausführungsform
verwendeten Handshake-Steuerschaltung
kann die Handshake-Steuerschaltung, weil die Handshake-Steuerschaltungen
den Zustand der Handshake-Steuerschaltung der folgenden Stufe erfassen
und die Daten von ihr übertragen,
die Daten mit hoher Geschwindigkeit sammeln, wenn die Anzahl der
Entscheidungsergebnisse, die die Daten "1" anzeigen,
(d. h., die Entscheidungsergebnisse, die jedes den "Ausfall" anzeigen), verringert
wird. Obwohl in der vorliegenden Ausführungsform die Handshake-Steuerschaltung
für die Übertragung
jeder Adresse mit hoher Geschwindigkeit verwendet wird, kann sie
auf die Komprimierung oder dergleichen von Bilddaten angewendet
werden.
-
Als Nächstes wird unter Bezugnahme
auf die 9 und 10 ein weiteres Beispiel
der Handshake-Steuerschaltung beschrieben.
-
Dieser Typ der Handshake-Steuerschaltung umfasst
einen Inverter I61, an dessen Eingang ein Steuersignal ϕ42
geliefert wird, eine Übertragungsgatterschaltung
I62, die zwischen einen Eingangsanschluss T, der mit der Entscheidungsschaltung 104i elektrisch
verbunden ist, und einen Knoten N60 (den Eingangsanschluss A) elektrisch
geschaltet ist und einen NMOS, an dessen Gate-Elektrode das Steuersignal ϕ42
geliefert wird, und einen PMOS, dessen Gate-Elektrode mit dem Ausgang
des Inverters I61 elektrisch verbunden ist, umfasst, einen PMOS 61, dessen
Drain- und Source-Elektroden mit dem Knoten N60 bzw. einem Versorgungspotential
Vcc elektrisch verbunden sind und an dessen Gate-Elektrode ein Initialisierungssignal ϕIni
geliefert wird, einen Inverter I63, dessen Eingang und Ausgang mit
dem Knoten N60 bzw. einem Knoten N61 elektrisch verbunden sind,
eine C-Elementschaltung I64 (deren spezifische Schaltung in 10 gezeigt ist), deren a-,
b- und g-Anschlüsse
mit dem Knoten 61, einem Knoten N63 (dem Eingangsanschluss
D) bzw. einem Knoten N62 elektrisch verbunden sind, an deren s-Anschluss
das Steuersignal ϕ42 geliefert wird und deren h-Anschluss
mit einem Knoten N67 elektrisch verbunden ist, einen Inverter I65,
dessen Eingang und Ausgang mit dem Knoten N62 bzw. einem Knoten
N64 elektrisch verbunden sind, eine C-Elementschaltung I66 (deren
spezifische Schaltung in 10 veranschaulicht
ist), deren a-, b- und g-Anschlüsse mit
dem Knoten N64, einem Knoten N65 (dem Eingangsanschluss F) bzw.
einem Knoten N66 (dem Ausgangsanschluss B) elektrisch verbunden
sind, an deren s-Anschluss das Steuersignal ϕ42 geliefert wird
und deren h-Anschluss mit dem Knoten N67 elektrisch verbunden ist,
und einen PMOS 62, dessen Drain- und Source-Elektroden
mit dem Knoten 62 bzw. dem Versorgungspotential Vcc elektrisch verbunden
sind und an dessen Gate-Elektrode
das Initialisierungssignal ϕIni geliefert wird.
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Der Eingangsanschluss A ist mit einem
Ausgangsanschluss B der Handshake-Steuerschaltung der vorhergehenden Stufe
elektrisch verbunden. Ein Ausgangsanschluss D der vorhergehenden
Stufe ist mit dem Ausgangsanschluss C der Handshake-Steuerschaltung
der folgenden Stufe elektrisch verbunden, während ein Eingangsanschluss
F von ihr mit dem Ausgangsanschluss E der Handshake-Steuerschaltung der
nächsten
Stufe elektrisch verbunden ist.
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Wie in 10 gezeigt
ist, besitzt jede der C-Elementschaltungen I64 und I66 die PMOSs 63, 64 und 65,
die zwischen ein Versorgungspotential Vcc und einen Knoten N62 elektrisch
in Reihe schaltet sind, die NMOSs 60, 61 und 62,
die zwischen den Knoten N62 und ein Massepotential Vss elektrisch
in Reihe geschaltet sind, und einen Inverter I67, der zwischen die
Gate-Elektroden des PMOS 64 und des NMOS 61 und
einen b-Anschluss elektrisch geschaltet ist. Ein a-Anschluss ist mit
den Gate-Elektroden des PMOS 65 und des NMOS 60 elektrisch
verbunden. Ein s-Anschluss ist mit einer Gate-Elektrode des PMOS 63 elektrisch
verbunden. Ein h-Anschluss ist mit einer Gate-Elektrode des NMOS 62 elektrisch verbunden.
-
Als Nächstes wird die Operation der
Handshake-Steuerschaltung beschrieben.
-
Wenn das Initialisierungssignal ϕIni
einen tiefen Pegel annimmt, werden zuerst die Knoten N60 und N62
auf den Versorgungspotentialpegel Vcc gebracht. Als Nächstes wird,
wenn die Handshake-Steuerschaltung in eine Eingabebetriebsart eintritt und
das Steuersignal ϕ42 einen hohen Pegel annimmt, die Übertragungsgatterschaltung
I62 eingeschaltet, während
die C-Elementschaltungen I64 und I66 ausgeschaltet werden. In dem
so verfahren wird, erscheint das Entscheidungsergebnis von der Entscheidungsschaltung 104i,
das anzeigt, ob die Daten gut oder schlecht sind, an Knoten N60.
-
Wenn die Handshake-Steuerschaltung
danach in eine aktive Betriebsart eintritt und das Steuersignal ϕ42
mit tiefem Pegel wiedergegeben wird, wird die Übertragungsgatterschaltung
I62 ausgeschaltet, während
die C-Elementschaltungen I64 und I66 eingeschaltet werden.
-
Nun hält, wenn die Daten "0" vom Knoten N60 aufgefangen werden,
um die Daten "1", die einen "Ausfall" anzeigen, am Knoten
N61 zu halten, während
die Daten "1" in den Knoten N60
der nächsten
Stufe eingegeben werden, um die Daten "0" am Knoten
N61 der nächsten
Stufe zu halten, der Knoten N63 der nächsten Stufe die Daten "0" bei der Eingabebetriebsart. Deshalb
sind die NMOSs 60, 61 und 62 der C-Elementschaltung
I64 durchgesteuert. Folglich werden, weil der Knoten N62 tiefen
Pegel annimmt, während
der Knoten N64 hohen Pegel annimmt, die Daten "1" am
Knoten N61 zum Knoten N64 verschoben.
-
Ferner wird, weil der Knoten N64
der folgenden Stufe außerdem
auf den Daten "1" gehalten wird, die
C-Elementschaltung I66 der nächsten
Stufe in der gleichen Weise aktiviert, wie sie oben beschrieben worden
ist, sodass die Daten "1" am Knoten N64 zum Knoten
N61 der nächsten
Stufe verschoben werden.
-
Weil die Daten "1" zum
Knoten N61 der nächsten
Stufe verschoben werden, wenn sich die Handshake-Steuerschaltung
in der aktiven Betriebsart befindet, nimmt der Knoten N63 (der Eingangsanschluss
D) der nächsten
Stufe hohen Pegel an. Im Ergebnis wird der NMOS 61 der
C-Elementschaltung I64 gesperrt. Wenn die vom Ausgangsanschluss
B der vorhergehenden Stufe gelieferten Daten zu diesem Zeitpunkt "1" sind, nimmt der Knoten N61 der nächsten Stufe
einen tiefen Pegel an, der die Daten "0" anzeigt.
Wenn andererseits die vom Ausgangsanschluss B der vorhergehenden
Stufe gelieferten Daten "0" sind, nimmt der
Knoten N61 der nächsten
Stufe einen hohen Pegel an, der die Daten "1" anzeigt.
-
Wenn sich der Knoten N61 der nächsten Stufe
auf dem tiefen Pegel befindet, der die Daten "0" anzeigt,
nimmt der Knoten N63 (der Ausgangsanschluss D) der nächsten Stufe
den hohen Pegel an, sodass der Knoten N64 (der Ausgangsanschluss
E) der nächsten
Stufe auf den tiefen Pegel gebracht wird, der die Daten "0" anzeigt. Wenn sich der Knoten N61 der
nächsten
Stufe auf dem hohen Pegel befindet, der die Daten "1" anzeigt, wird der Knoten N64 der nächsten Stufe
auf dem hohen Pegel gebracht, der die Daten "1" anzeigt,
bevor der Knoten N63 (der Ausgangsanschluss D) der folgenden Stufe
hohen Pegel annimmt.
-
Weil ferner der NMOS 61 der
C-Elementschaltung I64 der vorhergehenden Stufe gesperrt ist, wenn
sich der Knoten N61 der nächsten
Stufe auf dem hohen Pegel befindet, der die Daten "1" anzeigt, hält der Knoten N61 der nächsten Stufe
die Daten "1". Wenn der Knoten
N61 der nächsten
Stufe auf den tiefen Pegel gebracht wird, der die Daten "0" anzeigt, beginnt die Verschiebung der
Daten "1" in der nächsten Stufe.
-
Durch das Wiederholen derartiger
Operationen werden nur die Entscheidungsergebnisse, die jedes die
Daten "1" anzeigen, der Reihe
nach von der letzten Stufe gespeichert.
-
Entsprechend einer derartigen Konstruktion kann
außer
der oben erwähnten
vorteilhaften Wirkung insofern eine vorteilhafte Wirkung erhalten
werden, als eine stabile Operation mit hoher Geschwindigkeit erwartet
werden kann, weil zwischen den Pegeln zum Zeitpunkt des Übergangs
der Handshake-Steuerschaltung vom Anfangszustand zum Betriebszustand
keine Kollision auftritt und weil kein Übertragungsgatter in einer
Datenübertragungsroute oder
einem Datenübertragungsweg
vorgesehen ist.
-
Ein weiteres Beispiel der Handshake-Steuerschaltung
wird als Nächstes
unter Bezugnahme auf die 11 und 12 beschrieben.
-
Dieser Typ der Handshake-Steuerschaltung umfasst
einen Inverter I71, an dessen Eingang ein Steuersignal ϕ42
geliefert wird, eine Übertragungsgatterschaltung
I72, die zwischen einen Eingangsanschluss T, der mit einer Entscheidungsschaltung 104i elektrisch
verbunden ist, und einen Knoten N70 (einem Eingangsanschluss A)
elektrisch geschaltet ist und einen NMOS, an dessen Gate-Elektrode
das Steuersignal ϕ42 geliefert wird, und einen PMOS, dessen
Gate-Elektrode mit dem Ausgang des Inverters I67 elektrisch verbunden
ist, umfasst, einen PMOS 71, dessen Drain- und Source-Elektroden
mit dem Knoten N70 bzw. einem Versorgungspotential Vcc elektrisch
verbunden sind und an dessen Gate-Elektrode ein Initialisierungssignal ϕIni
geliefert wird, einen Inverter I73, dessen Eingang und Ausgang mit
dem Knoten N70 bzw. einem Knoten N71 elektrisch verbunden sind,
eine C-Elementschaltung I74 (deren spezifische Schaltung in 12 gezeigt ist), deren a-,
b- und g-Anschlüsse
mit dem Knoten 71, einem Knoten N73 (dem Eingangsanschluss
D) bzw. einem Knoten N72 elektrisch verbunden sind und deren h-Anschluss
mit einem Knoten N77 elektrisch verbunden ist, einen Inverter I75,
dessen Eingang und Ausgang mit dem Knoten N72 bzw. einem Knoten
N74 elektrisch verbunden sind, eine C-Elementschaltung I76 (deren
spezifische Schaltung in 12 veranschaulicht
ist), deren a-, b- und g-Anschlüsse
mit dem Knoten N74, einem Knoten N75 (dem Eingangsanschluss F) bzw.
einem Knoten N76 (einem Ausgangsanschluss B) elektrisch verbunden sind
und deren h-Anschluss
mit dem Knoten N77 elektrisch verbunden ist, und einen PMOS 72,
dessen Drain- und Source-Elektroden mit dem Knoten 72 bzw.
dem Versorgungspotential Vcc elektrisch verbunden sind und an dessen
Gate-Elektrode das Initialisierungssignal ϕIni geliefert
wird.
-
Der Eingangsanschluss A ist mit dem
Ausgangsanschluss B einer Handshake-Steuerschaltung der vorhergehenden Stufe
elektrisch verbunden. Ein Ausgangsanschluss D der vorhergehenden Stufe
ist mit dem Ausgangsanschluss C der Handshake-Steuerschaltung der
folgenden Stufe elektrisch verbunden, während ein Eingangsanschluss
F von ihr mit dem Ausgangsanschluss E der Handshake-Steuerschaltung der
nächsten
Stufe elektrisch verbunden ist.
-
Wie in 12 gezeigt
ist, besitzt jede der C-Elementschaltungen I74 und I76 die PMOSs 74 und 75,
die zwischen ein Versorgungspotential Vcc und einen Knoten N72 elektrisch
in Reihe geschaltet sind, die NMOSs 70, 71 und 72,
die zwischen den Knoten N72 und ein Massepotential Vss elektrisch
in Reihe geschaltet sind, und einen Inverter 77, der zwischen
die Gate-Elektroden des PMOS 74 und des NMOS 71 und
einen b-Anschluss elektrisch geschaltet ist. Ein a-Anschluss ist
mit den Gate-Elektroden des PMOS 75 und des NMOS 70 elektrisch
verbunden. Ein h-Anschluss ist mit einer Gate-Elektrode des NMOS 72 elektrisch
verbunden.
-
Als Nächstes wird die Operation der
Handshake-Steuerschaltung beschrieben.
-
Wenn das Initialisierungssignal ϕIni
auf einen tiefen Pegel gebracht wird, erreichen die Knoten N70 und
N72 zuerst den Versorgungspotentialpegel Vcc. Als Nächstes wird,
wenn die Handshake-Steuerschaltung in eine Eingabebetriebsart eintritt
und das Steuersignal ϕ42 auf einen hohen Pegel gebracht
wird, die Übertragungsgatterschaltung
I72 eingeschaltet, während
die C-Elementschaltungen I74 und I76 ausgeschaltet werden. Indem
so verfahren wird, erscheint das Entscheidungsergebnis von der Entscheidungsschaltung 104i,
das anzeigt, ob die Daten gut oder schlecht sind, am Knoten N70.
-
Wenn die Handshake-Steuerschaltung
danach in eine aktive Betriebsart eintritt und das Steuersignal ϕ42
mit tiefem Pegel wiedergegeben wird, wird die Übertragungsgatterschaltung
I72 ausgeschaltet, während
die C-Elementschaltungen I74 und I76 eingeschaltet werden.
-
Nun hält, wenn die Daten "0" vom Knoten N70 aufgefangen werden,
um die Daten "1", die einen "Ausfall" anzeigen, am Knoten
N71 zu halten, während
die Daten "1" in den Knoten N70
der nächsten
Stufe eingegeben werden, um die Daten "0" am Knoten
N71 der nächsten
Stufe zu halten, der Knoten N73 der nächsten Stufe die Daten "0" bei der Eingabebetriebsart. Deshalb
sind die NMOSs 70, 71 und 72 der C-Elementschaltung
I74 durchgesteuert. Folglich werden, weil der Knoten N72 tiefen
Pegel annimmt, während
der Knoten N74 hohen Pegel annimmt, die Daten "1" am
Knoten N71 zum Knoten N74 verschoben.
-
Weil ferner der Knoten N74 der folgenden Stufe
außerdem
auf den Daten "1" gehalten wird, wird
die C-Elementschaltung I76 der nächsten
Stufe in der gleichen Weise aktiviert, wie sie oben beschrieben
worden ist, sodass die Daten "1" am Knoten N74 zum
Knoten N71 der nächsten
Stufe verschoben werden.
-
Weil die Daten "1" zum
Knoten N71 der nächsten
Stufe verschoben werden, wenn sich die Handshake-Steuerschaltung
in der aktiven Betriebsart befindet, nimmt der Knoten N73 (der Eingangsanschluss
D) der nächsten
Stufe hohen Pegel an. Im Ergebnis wird der NMOS 71 der
C-Elementschaltung I74 gesperrt. Wenn die vom Ausgangsanschluss
B der vorhergehenden Stufe gelieferten Daten zu diesem Zeitpunkt "1" sind, nimmt der Knoten N71 der nächsten Stufe
einen tiefen Pegel an, der die Daten "0" anzeigt.
Wenn andererseits die vom Ausgangsanschluss B der vorhergehenden
Stufe gelieferten Daten "0" sind, nimmt der
Knoten N71 der nächsten
Stufe einen hohen Pegel an, der die Daten "1" anzeigt.
-
Wenn sich der Knoten N71 der nächsten Stufe
auf dem tiefen Pegel befindet, der die Daten "0" anzeigt,
nimmt der Knoten N73 (der Ausgangsanschluss D) der nächsten Stufe
den hohen Pegel an, sodass der Knoten N74 (der Ausgangsanschluss
E) der nächsten
Stufe auf den tiefen Pegel gebracht wird, der die Daten "0" anzeigt. Wenn sich der Knoten N71 der
nächsten
Stufe auf dem hohen Pegel befindet, wenn die Daten "1" anzeigt, wird der Knoten N74 der nächsten Stufe
auf den hohen Pegel gebracht, der die Daten "1" anzeigt,
bevor der Knoten N73 (der Ausgangsanschluss D) der folgenden Stufe
hohen Pegel annimmt.
-
Weil ferner der NMOS 71 der
C-Elementschaltung I74 der vorhergehenden Stufe außerdem gesperrt
ist, wenn sich der Knoten N71 der nächsten Stufe auf dem hohen
Pegel befindet, der die Daten "1" anzeigt, hält der Knoten
N71 der nächsten
Stufe die Daten "1". Wenn der Knoten
N71 der nächsten Stufe
auf den tiefen Pegel gebracht wird, der die Daten "0" anzeigt, beginnt die Verschiebung der
Daten "1" in der nächsten Stufe.
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Durch das Wiederholen derartiger
Operationen werden nur die Entscheidungsergebnisse, die jedes die
Daten "1" anzeigen, der Reihe
nach von der letzten Stufe gespeichert.
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Entsprechend einer derartigen Konstruktion kann
außer
der oben erwähnten
vorteilhaften Wirkung insofern eine vorteilhafte Wirkung erhalten
werden, als die Anzahl der Elemente in der Handshake-Steuerschaltung
verringert werden kann, wenn irgendeiner der hohen und tiefen Pegel
verwendet wird, und weil kein Übertragungsgatter
in einer Datenübertragungsroute
oder einem Datenübertragungsweg
vorgesehen ist, kann eine stabile Operation mit hoher Geschwindigkeit
erwartet werden. Weil ferner die Pegel an allen Knoten in den hauptsächlichen Übertragungswegen
im Anfangszustand bestimmt werden, kann eine stabilere Operation
erwartet werden.
-
Entsprechend der Konstruktion der
in der oben beschriebenen vorliegenden Ausführungsform verwendeten Handshake-Steuerschaltung
ist es möglich,
die Daten mit hoher Geschwindigkeit zu sammeln, eine stabile Operation
zu verwirklichen, während
ein Hochgeschwindigkeitsbetrieb aufrechterhalten wird, und die Anzahl
der Elemente zu verringern, während
eine stabile Operation mit hoher Geschwindigkeit aufrechterhalten
wird.
-
Obwohl in der vorliegenden Ausführungsform
die Handshake-Steuerschaltung für
die Übertragung
jeder Adresse mit hoher Geschwindigkeit verwendet wird, kann sie
auf die Komprimierung oder dergleichen von Bilddaten angewendet
werden.
-
Als Nächstes wird eine sechste Ausführungsform
der vorliegenden Erfindung unter Bezugnahme auf die 13 bis 16 beschrieben. 13 zeigt eine Ausführungsform,
die mit einem Layout einer Halbleitervorrichtung der vorliegenden
Erfindung auf einem Wafer in Beziehung steht. 14 ist eine graphische Darstellung, die
eine interne Konfiguration der in 13 gezeigten
Halbleitervorrichtung spezifisch veranschaulicht. In der vorliegenden
Ausführungsform
kann für
die ausführlichen
Konfigurationen und Operationen der entsprechenden Abschnitte auf diejenigen
Bezug genommen werden, die in der oben beschriebenen Ausführungsform
verwendet werden. 15 ist
eine graphische Darstellung, die die in der vorliegenden Ausführungsform
verwendeten Verbindungsabschnitte zeigt. 16 ist ein Taktplan, der die Beziehung
zwischen den Operationen der entsprechenden Abschnitte beschreibt.
Der vorliegende Taktplan kann sogar für das Verständnis der durch die oben beschriebene
Ausführungsform
ausgeführten
Operationen verwendet werden.
-
Wie in 13 gezeigt
ist, sind mehrere Zielvorrichtungen DUT10, DUT11, ..., die zu testen
sind, wie z. B. die oben beschriebene Halbleiterspeicherschaltung 103 oder
dergleichen, auf einem Halbleiter-Wafer SU angeordnet. Die Testmanagementvorrichtungen
TMU10, TMU11, ..., die jede den Testmustergenerator 102,
die Entscheidungseinheit 104 und die Übersetzungseinheit 105 oder
dergleichen, die oben beschrieben worden sind, enthalten, sind jeweils
angrenzend an die Zielvorrichtungen DUT10, DUT11, ... angeordnet.
Diese Zielvorrichtungen und die Testmanagementvorrichtungen sind
durch eine eingeritzte Linie SL10 unterteilt, die während eines später beschriebenen
Einritzprozesses als ein Schneidbereich verwendet wird.
-
Diese Zielvorrichtungen und die Testmanagementvorrichtungen
sind jeweils durch die Verbindungseinrichtungen W, die auf der eingeritzten
Linie SL10 gebildet sind, miteinander verbunden. Die Übertragung
der Daten und Steuersignale oder dergleichen wird zwischen den zwei
ausgeführt.
-
14 veranschaulicht
spezifisch die Konfigurationen der Zielvorrichtung DUT10 und der
Testmanagementvorrichtung TMU10.
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Die Testmanagementvorrichtung TMU10 umfasst
eine Schnittstelle EInt10, die durch die Eingangs-Anschlussinseln
PI10, PI11, ... verschiedene Befehle oder Kommandos von einer Testeinrichtung 101 empfängt, eine
Schnittstelle EInt11, die durch die Ausgangs-Anschlussinseln PO10,
PO11, ... die Daten zur Testein richtung 101 ausgibt, einen
Testmustergenerator 102, der von der Schnittstelle EInt10
einen Befehl oder ein Kommando empfängt, eine Schnittstelle TInt10,
die einen vom Testmustergenerator 102 ausgegebenen Befehl
oder ein vom Testmustergenerator 102 ausgegebenen Kommando
zur Zielvorrichtung DUT10 liefert, eine Schnittstelle TInt11, die
die Daten von der Zielvorrichtung DUT10 empfängt, eine Bestimmungs- oder
Entscheidungseinheit 104 und eine Umsetzungs- oder Übersetzungseinheit 105.
-
In Reaktion auf einen von der Testeinrichtung 101 ausgegebenen
Testanfangsbefehl liefert der Testmustergenerator 102 ein
Testmuster und einen Testbefehl zur Schnittstelle TInt10, während er
einen erwarteten Wert zur Entscheidungseinheit 104 liefert, wie
oben beschrieben worden ist.
-
Die Schnittstelle TInt10 ist durch
eine Verbindungseinrichtung W10 mit einer Schnittstelle TI10 der
Zielvorrichtung DUT10 elektrisch verbunden. Die Halbleiterspeicherschaltung 103 wird
in Übereinstimmung
mit dem Testmuster und dem Testbefehl getestet, die zur Schnittstelle
TI10 geliefert werden. Die Daten, die das Ergebnis ihres Tests anzeigen,
werden zu einer Schnittstelle TM10 geliefert, wie in der oben erwähnten Ausführungsform
beschrieben worden ist. Die zur Schnittstelle TM10 gelieferten Daten werden
durch eine Verbindungseinrichtung W11 zur Schnittstelle TInt11 geliefert.
-
Die zur Schnittstelle TInt11 gelieferten
Daten werden durch die Entscheidungseinheit 104 mit einem
Referenzwert verglichen. Das Vergleichsergebnis wird als das Entscheidungsergebnis
zur Übersetzungseinheit 105 ausgegeben.
Die Übersetzungseinheit 105 führt die
Adressenübersetzung
oder dergleichen aus, wie oben beschrieben worden ist, und liefert
deren Ergebnis zur Schnittstelle EInt11.
-
Um beim Testen Leistung zur Zielvorrichtung DUT10
zu liefern, ist die Testmanagementvorrichtung TMU10 mit einer Leistungs-Anschlussinsel
Vcc, an die eine Ansteuerspannung geliefert wird, und einer Leistungs-Anschlussinsel
Vss, an die eine Massespannung geliefert wird, versehen. Die durch
diese Anschlussinseln gelieferten Spannungen werden an interne Zwischenverbindungen
gekoppelt oder geliefert, um Leistung zur Testmanagementvorrichtung TMU10
zu liefern, und sie werden durch die Verbindungseinrichtung WPW
zur Zielvorrichtung DUT10 geliefert.
-
Als Nächstes werden unter Bezugnahme
auf 15 die Schnittstelle
TI10, die einen Befehl an jeden der Knoten in jeder Schaltung ausgibt,
die innerhalb der Zielvorrichtung DUT10 vorgesehen ist, und die
Schnittstelle TM10, die einen Logikzustand jedes Knotens in der
Schaltung überwacht,
kurz beschrieben. In derselben Zeichnung sind Einheitsschaltungen,
die einzelnen Schnittstellen bilden, gezeigt.
-
In den Einheitsschaltungen TIU10
und TMQU10 ist jeder Eingangsanschluss C, an den ein Steuersignal
geliefert wird, jeweils mit dem Steuereingangsanschluss TE und einer
Pegelhalteinrichtung LHC, die die Funktion besitzt, einen Pegel
zu halten, elektrisch verbunden. Der Steuereingangsanschluss TE
ist mit der Schnittstelle TInt10 elektrisch verbunden, wobei das
Steuersignal von der Testmanagementvorrichtung TMU10 an ihn geliefert
wird.
-
Die Einheitsschaltung TIU10 besitzt
die Eingangsanschlüsse
In1 und In2, wobei sie basierend auf einem Logikpegel an ihrem Eingangsanschluss ein
Signal von ihrem Ausgangsanschluss Q ausgibt.
-
Nun wird betrachtet, dass eine zu
testende Schaltung eine Schaltungsgruppe besitzt, die aus den Unterschaltungen
Fa, Fb und Fc besteht. Die Verbindungsbeziehung zwischen den entsprechenden
Einheitsschaltungen und der getesteten Schaltung wird beschrieben.
Bei einer Konstruktion ohne die Betrachtung des Testens ist ein
Ausgangsknoten a der Unterschaltung Fa mit einem Eingangsknoten a' der Unterschaltung
Fb elektrisch verbunden. In der vorliegenden Ausführungsform
gibt es jedoch keine Verbindung zwischen den Knoten a und a'. Der Knoten a ist
mit dem Eingangsanschluss In1 der Einheitsschaltung TIU10 elektrisch
verbunden, wohingegen der Knoten a' mit dem Ausgangsanschluss Q elektrisch
verbunden ist. Der Eingangsanschluss In2 der Einheitsschaltung TIU10
ist durch die Verbindungseinrichtung W10 mit der Testmanagementvorrichtung TMU10
elektrisch verbunden.
-
Andererseits ist die Einheitsschaltung TMQU10
eine Pufferschaltung, um basierend auf dem Logikpegel des Steuersignals
C ihren Ausgang auf hohe Impedanz (hohes Z) zu bringen oder ein Eingangssignal
wie es ist auszugeben. Ein Eingangsanschluss der Pufferschaltung
ist mit einem Knoten b, der dem Ausgang der Unterschaltung Fb entspricht
(der außerdem
dem Eingang der Unterschaltung Fc entspricht), elektrisch verbunden,
während
der Ausgang der Pufferschaltung durch die Verbindungseinrichtung
W11 mit der Schnittstelle TInt11 der Testmanagementvorrichtung TMU10
elektrisch verbunden ist. Die Reaktion der Unterschaltung Fb kann
in der oben beschriebenen Weise getestet werden.
-
Die Operationen der Ausführungsform
mit den obigen Konfigurationen werden unter Verwendung des in 16 gezeigten Taktplanes
kurz beschrieben. Die vorliegenden Operationen können unter Bezugnahme auf die
Beschreibung der obigen Operationen leicht verstanden werden. Dieser
Taktplan definiert ferner sowohl die Operationen als auch die Beschreibung
der Operationen der oben beschriebenen Ausführungsformen.
-
Bei einer Testoperation ist die Testmanagementvorrichtung
TMU10 durch die Eingangs-Anschlussinseln PI10, PI11, ... und die
Ausgangs-Anschlussinseln PO10, PO11, ... mit der Testeinrichtung 101 elektrisch
verbunden.
-
Ferner liefert die Testeinrichtung 101 ein Taktsignal
CLK und einen Testanfangsbefehl Tcm (z. B. Tcmd0, Tcmd1, ...) an
die Schnittstelle EInt10.
-
Der Testmustergenerator 102 erzeugt
in Reaktion auf den Testanfangsbefehl Tcmd ein Testmuster und einen
Testbefehl (z. B. Tiv0, Tiv1, ...), die im Voraus programmiert worden
sind, und einen erwarteten Wert Tev (z. B. Tev0, Tev1, ...). Das
Testmuster und der Testbefehl Tiv werden durch die Schnittstelle EInt10
und die Verbindungseinrichtung W10 zur Zielvorrichtung DUT10 geliefert.
-
In der Zielvorrichtung DUT10 werden
das Testmuster und der Testbefehl Tiv durch die Schnittstelle TI10
zu den entsprechenden Knoten in der Schaltung geliefert.
-
Danach werden m-Bit-Daten Trv (z.
B. Trv0, Trv1, ...), die auf das Eingangstestmuster und den Testbefehl
Tiv reagieren, durch die Schnittstelle TM10 und die Verbindungseinrichtung
W11 zur Schnittstelle EInt11 der Testmanagementvorrichtung TMU10
geliefert.
-
Die über die Schnittstelle EInt11
in die Entscheidungseinheit 104 eingegebenen Daten Trv
werden durch die Entscheidungseinheit 104 mit dem erwarteten
Wert Tev verglichen. Die Entscheidungseinheit 104 gibt
das Vergleichsergebnis als ein Entscheidungsergebnis Tjv (z. B.
Tjv0, Tjv1, ...) aus. Wenn die Daten Trv und der erwartete Wert
Tev jeweils m Bits umfassen, wie oben beschrieben worden ist, dann umfasst
das Entscheidungsergebnis Tiv selbstverständlich m Bits.
-
Als Nächstes gibt die Übersetzungseinheit 105,
nachdem das in den m Bits dargestellte Entscheidungsergebnis Tiv
durch die Übersetzungseinheit 105 auf
j-Bit-Daten (ein
Adressenwort) komprimiert worden ist, es als die Testdaten Dr (z.
B. Dr0, Dr1, ...) zur Testeinrichtung 101 aus.
-
Wenn eine Anforderung bis zur Spezifikation oder
Bestimmung eines fehlerhaften oder schlechten Abschnitts nicht gemacht
wird, ist es überflüssig zu sagen,
dass alle Bits für
das Entscheidungsergebnis Tjv UND-verknüpft werden.
-
Nachdem die Zielvorrichtung DUT10
durch eine einritzte Linie während
des anschließenden Ritzprozesses
abgeschnitten worden ist, wird jeder durch die Pegelhalteinrichtung
LHC mit dem Steuersignalanschluss TE verbundene Knoten auf einen derartigen
vorgegebenen Pegel gebracht, um die oben beschriebene Testfunktion
innerhalb der Zielvorrichtung DUT10 unwirksam zu machen. Im Ergebnis
bildet die Schnittstelle TI10 die Logik jedes internen Knotens während aller
Zeiten, während
der Ausgang der Schnittstelle TM10 auf hohe Impedanz gebracht wird.
Es kann nämlich
verhindert werden, dass, zurückzuführen auf
die Tatsache, dass die entsprechenden Knoten (Schneidabschnitte)
der Verbindungseinrichtungen W in einen schwebenden Zustand gebracht
werden, nachdem die Zielvorrichtung DUT 10 während des
Ritzprozesses bei den eingeritzten Linien abgeschnitten worden ist,
die Zielvorrichtung DUT10 instabil aktiviert wird.
-
Entsprechend der Konstruktion der
oben beschriebenen Ausführungsform
kann außer
den in den oben erwähnten
anderen Ausführungsformen
beschriebenen vorteilhaften Wirkungen die folgende vorteilhafte
Wirkung verursacht werden.
-
Weil nämlich die Testmanagementvorrichtungen,
die beim Testen der Zielvorrichtungen verwendet werden, außerhalb
der eingeritzten Linien vorgesehen sind, die die Zielvorrichtungen
jeweils umgeben, kann jede Hochfunktions-Testmanagementvorrichtung
ohne jede Einschränkung
an eine Schaltungsgröße jeder
Zielvorrichtung konstruiert werden. Weil die Hochfunktions-Testmanagementvorrichtung
in dieser Weise mit der Zunahme im Freiheitsgrad der Konstruktion
in jeder Testmanagementvorrichtung verwirklicht sein kann, kann
sogar für eine
Vorrichtung, deren Schaltungsgröße so streng eingeschränkt ist,
ein Testzeitintervall verkürzt
werden.
-
Weil ferner die Konstruktion eines
Layouts jeder Testmanagementvorrichtung unabhängig von der eines Layouts
jeder Zielvorrichtung ausgeführt werden
kann, kann die Testmanagementvorrichtung mit einer hohen allgemeinen
Vielseitigkeit konstruiert werden. Ferner kann die Testmanagementvorrichtung
auf verschiedene Vorrichtungen angewendet werden, indem allein die
Schnittstellen geändert
werden.
-
Als Nächstes wird unter Bezugnahme
auf 17 eine siebente
Ausführungsform
der vorliegenden Erfindung beschrieben.
-
Wie in 17 gezeigt
ist sind mehrere Zielvorrichtungen DUT30, DUT31, ... auf einem Halbleiter-Wafer
SU angeordnet. Die Testmanagementvorrichtungen TMU30, TMU31, ...
sind jeweils angrenzend an die Zielvorrichtungen DUT30, DUT31, ...
vorgesehen. In der sechsten Ausführungsform,
auf die oben Bezug genommen worden ist, sind die Testmanagementvorrichtungen
TMU30, TMU31, ... jeweils außerhalb
der eingeritzten Linien angeordnet, die um die Zielvorrichtungen
DUT30, DUT31, ... vorgesehen sind. In der vorliegenden Ausführungsform
sind jedoch die Testmanagementvorrichtungen TMU30, TMU31, ... jeweils
innerhalb ihrer entsprechenden eingesetzten Linien angeordnet.
-
Die Funktionen und Operationen der
entsprechenden Abschnitte, die in der vorliegenden Ausführungsform
verwendet werden, werden unter Bezugnahme auf die Beschreibung der
oben beschriebenen Ausführungsform
verstanden.
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Gemäß der vorliegenden Ausführungsform sind
die entsprechenden Vorrichtungen effizient auf dem Wafer angeordnet,
weil die Testmanagementvorrichtungen jeweils an den eingesetzten
Linien angeordnet sind, die als Schneidbereiche verwendet werden.
Falls nämlich
die entsprechenden Vorrichtungen eine gleiche Größe wie diejenigen aufweisen, die
in der sechsten Ausführungsform
verwendet werden, kann eine größere Anzahl
von Vorrichtungen darauf angeordnet werden. Falls alternativ die
Anzahl der auf dem Wafer angeordneten Vorrichtungen gleich der ist,
die in der sechsten Ausführungsform verwendet
wird, kann in einem Bereich, in dem die Vorrichtungen angeordnet
sind, ein Spielraum des Raums hergestellt werden, dadurch wird es
möglich gemacht,
Vorrichtungen anzuordnen, die den Freiheitsgrad ihrer Konstruktion
weiter vergrößern oder in
der Funktion höher
und komplex sind.
-
Es kann folglich gesagt werden, dass
die vorliegende Ausführungsform
zu einer Verringerung der Kosten beitragen kann.
-
Als Nächstes wird unter Bezugnahme
auf 18 eine achte Ausführungsform
der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform
wird eine spezifische Struktur der in der sechsten Ausführungsform
verwendeten Verbindungseinrichtung W veranschaulicht. Obwohl die Konfiguration
der in der sechsten Ausführungsform verwendeten
Verbindungseinrichtung W hierin spezifisch beschrieben ist, kann
die Konfiguration einer in der siebenten Ausführungsform verwendeten Verbindungseinrichtung
aus der folgenden Beschreibung außerdem leicht verstanden werden.
-
Die Verbindungseinrichtung W führt die Übertragung
der Daten und der Signale zwischen der in einem Testmanagementvorrichtungsbereich
TMUr gebildeten Testmanagementvorrichtung TMU und einer in einem
Zielvorrichtungsbereich DUTr gebildeten Zielvorrichtung DUT und
die Lieferung der Leistung dazwischen aus.
-
Der Testmanagementvorrichtungsbereich TMUr
und der Zielvorrichtungsbereich DUTT sind durch einen Bereich SL
mit eingeritzten Linien unterteilt. Der Bereich SL mit eingeritzten
Linien wird während
des anschließenden
Ritzprozesses geschnitten. Zu diesem Zeitpunkt werden die Schneideoberflächen sI1
und sI2 gebildet. Zwischen der Schneideoberfläche sI1 und der Schneideoberfläche sI2
ist eine eingeritzte Linie gebildet.
-
Im Bereich SL mit eingeritzten Linien
ist eine Feldoxidschicht 41 auf einem Halbleitersubstrat 40 (dem
Wafer SU) gebildet. Ein leitender Abschnitt 42, der aus
Polysilicium oder Polysilicid besteht, ist auf der Feldoxidschicht 41 gebildet,
sodass es sich vom Testmanagementvorrichtungsbereich TMUr zum Zielvorrichtungsbereich
DUTr erstreckt.
-
Außerhalb des Bereichs SL mit
eingeritzten Linien ist ein Ende des leitenden Abschnitts 42 durch einen
Kontakt 44 mit einem Metallmuster oder einer Metallzwischenverbindung 43 elektrisch
verbunden, das bzw. die einem internen Knoten der im Testmanagementvorrichtungsbereich
TMUr gebildeten Testmanagementvorrichtung TMU entspricht. Außerhalb des
Bereichs SL mit eingeritzten Linien ist das andere Ende des leitenden
Abschnitts 42 durch einen Kontakt 46 mit einer
Metallzwischenverbindung 45, die einem internen Knoten
der im Zielvorrichtungsbereich DUTT gebildeten Zielvorrichtung DUT
entspricht, elektrisch verbunden.
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Eine Intra-Isolierschicht 47 ist
auf dem leitenden Abschnitt 42 und den Metallzwischenverbindungen 43 und 45 gebildet.
Eine Passivierungsschicht 48 ist auf der Intra-Isolierschicht 47 gebildet.
-
Gemäß der vorliegenden Ausführungsform kann
eine ausgezeichnete Feuchtigkeitsbeständigkeit erwartet werden, weil
die Metallzwischenverbindungen nicht freiliegen, nachdem der Bereich
SL mit eingeritzten Linien während
des anschließenden Ritzprozesses
geschnitten worden ist. Ferner kann der Einfluss der Späne auf die
Umgebung im anschließenden
Zusammenbauprozess minimiert werden, weil die während des Ritzprozesses erzeugten Späne aus Polysilicium
oder Polysilicid bestehen, das im Wesentlichen in der Zusammensetzung
zum Substrat völlig
gleich ist.
-
Als Nächstes wird unter Bezugnahme
auf 19 eine neunte Ausführungsform
der vorliegenden Erfindung beschrieben.
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Wie in 19 gezeigt
ist, sind mehrere Zielvorrichtungen DUT50, DUT51, ... auf einem
Halbleiter-Wafer SU angeordnet.
-
Die vorliegende Ausführungsform
ist insofern von der sechsten und siebenten Ausführungsform verschieden, als
zwei Testmanagementvorrichtungen TMUa und TMUb, die jeder Zielvorrichtung DUT
entsprechen, jeweils angrenzend an die gegenüberliegenden zwei Seiten der
Zielvorrichtungen DUT angeordnet sind.
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Die Testmanagementvorrichtungen TMU50a und
TMU50b sind nämlich
in geteilter Form angrenzend an die Zielvorrichtung DUT50 vorgesehen. Ähnlich sind
die Testmanagementvorrichtungen TMU51a und TMU51b angrenzend an
eine Zielvorrichtung DUT51 angeordnet. In der vorliegenden Ausführungsform
sind die Testmanagementvorrichtungen TMU jeweils außerhalb
der um die Zielvorrichtungen DUT gebildeten eingeritzten Linien
angeordnet.
-
In einer zur oben beschriebenen Ausführungsform ähnlichen
Weise sind die Zielvorrichtungen und die Testmanagementvorrichtungen
jeweils durch eine Verbin dungseinrichtung W miteinander elektrisch
verbunden, sodass die Übertragung
der Daten und Steuersignale oder dergleichen zwischen den zwei ausgeführt wird.
Die Verbindungseinrichtungen W50a und W50b sind nämlich zwischen
der Zielvorrichtung DUT50 und der Testmanagementvorrichtung TMU50a
bzw. der Zielvorrichtung DUT50 und der Testmanagementvorrichtung
TMU50b gebildet. Ferner sind die Verbindungseinrichtungen W51a und
W51b außerdem
zwischen der Zielvorrichtung DUT51 und der Testmanagementvorrichtung TMU51a
bzw. zwischen der Zielvorrichtung DUT51 und der Testmanagementvorrichtung
TMU51b gebildet.
-
Folglich kann, wenn die vorliegende
Ausführungsform
entsprechend dem Typ der Zielvorrichtung angewendet wird, dann die
Länge eines
Musters oder einer Zwischenverbindung zwischen jeder Zielvorrichtung
und jeder Testmanagementvorrichtung minimiert werden.
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Als Nächstes wird unter Bezugnahme
auf die 20 und 21 eine zehnte Ausführungsform
der vorliegenden Erfindung beschrieben. Die zehnte Ausführungsform
zeigt ein Beispiel, in dem die neunte Ausführungsform auf eine Speicherschaltung
mit Speicherzelleanordnungen angewendet wird.
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Wie in 20 gezeigt
ist, besitzt eine Speicherschaltung, die einer Zielvorrichtung DUT
entspricht, die Anordnungen ARY51, ARY52, ARY53 und ARY54, die jede
mehrere Speicherzellen besitzen, die in einer Matrixform angeordnet
sind, und einen Peripherieschaltungsbereich PER1, der in der Mitte
der Speicherschaltung vorgesehen ist. Die Speicherschaltung ist
symmetrisch zu einer Linie R-R' in
der Zeichnung als die Achse vorgesehen. Im Peripherieschaltungsbereich
sind mehrere Drahtbond-Anschlussinseln PADs vorgesehen.
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Die Schnittstellen Dint51, Dint52,
Dint53 und Dint54, die z. B. die Daten zu und von den Testmanagementvorrichtungen übertragen,
sind jeweils um die Peripherien der Anordnungen ARY51, ARY52, ARY53
und ARY54 vorgesehen. Die Schnittstellen Dint51 und Dint52 dieser
Schnittstellen Dint51, Dint52, Dint53 und Dint54 sind mit einer
Verbindungseinrichtung W50a elektrisch verbunden, während die
verbleibenden Schnittstellen Dint53 und Dint54 mit einer Verbindungseinrichtung
W50b elektrisch verbunden sind.
-
Nun wird unter Bezugnahme auf 21 eine ausführliche
Konfiguration jeder Anordnung ARY beschrieben. In der folgenden
Beschreibung ist die Anordnung ARY52 als ein veranschaulichendes
Beispiel gezeigt. Weil jedoch andere Anordnungen in der Konfiguration
mit diesem Beispiel völlig
gleich sind, können
aus der folgenden Beschreibung die Konfigurationen der anderen Anordnungen
verstanden werden.
-
Die Anordnung ARY52 umfasst einen
X-Decodierer (X-DEC), der basierend auf einer X-Adresse eine vorgegebene
Wortleitung WL aus mehreren Wortleitungen auswählt, eine Y-Wähleinrichtung (Y-SE),
die basierend auf einer Y-Adresse eine vorgegebene Datenleitung
I/O aus mehreren Datenleitungen I/O auswählt, eine Leseverstärkerschaltung SAU
und die Schnittstelle Dint52.
-
Die Leseverstärkerschaltung SAU umfasst mehrere
Wortleitungen WL, mehrere Bitleitungspaare BLpair, die jeweils zu
den Wortleitungen WL orthogonal sind, mehrere Speicherzellen C,
die jeweils zwischen den Wortleitungen WL und den Bitleitungspaaren
BLpair angeordnet sind, die Leseverstärker SA, die die Daten auf
den Bitleitungspaaren BLpair verstärken, und die Datenleitungen
I/O, an die die verstärkten
Daten geliefert werden. Die einen Enden der Datenleitungen I/O sind
mit der Schnittstelle Dint52 elektrisch verbunden, während ihre
anderen Enden mit der Y-Wähleinrichtung
(Y-SE) elektrisch verbunden sind.
-
Wenn sich die Anordnung ARY52 in
einer Datenleseoperation befindet, werden die von den einzelnen
Leseverstärkern
SA auf den entsprechenden Datenleitungen I/O gelieferten Daten gemeinsam
zur Y-Wähleinrichtung
(Y-SE) geliefert. Danach wählt
die Y-Wähleinrichtung
(Y-SE) in Übereinstimmung
mit der Y-Adresse
eine vorgegebene Datenleitung I/O aus den mehreren Datenleitungen
I/O aus und gibt die Daten auf der ausgewählten Datenleitung I/O an eine
globale Datenleitung GDB aus.
-
Wenn sich andererseits die Anordnung ARY52
in einer Datenschreiboperation befindet, werden die Schreibdaten
zur durch die Y-Wähleinrichtung
(Y-SE) ausgewählten
Datenleitung I/O geliefert.
-
Weil die Lese- und Schreiboperation
aus der vorliegenden Offenbarung und dem allgemeinen Wissen verstanden
werden können,
können
sie einfach beschrieben werden.
-
Im Folgenden wird eine Testoperation
dieser Anordnung ARY52 beschrieben.
-
Die vorgegebene Wortleitung WL wird
basierend auf der X-Adresse, die einer von der Testmanagementvorrichtung
TMU gelieferten Adresse entspricht, zuerst aktiviert. Als Nächstes werden
die von der Testmanagementvorrichtung TMU gelieferten Schreibdaten
in alle Speicherzellen MC geschrieben, die mit der Wortleitung WL
verbunden sind. Die Schreibdaten werden von der Schnittstelle Dint52 durch
jede Datenleitung I/O zu jedem Leseverstärker SA liefert (wenn jedoch
alle Bits, die die Schreibdaten darstellen, in der Form von entweder "1" oder "0" ausgedrückt werden
oder einfach in der Form von "1" und "0" für
jedes Bit wiederholt werden, dann wird außerdem eine Konfiguration zum
Anwenden ihrer Funktion auf die Y-Wähleinrichtung (Y-SE) betrachtet).
-
Wenn andererseits die Anordnung ARY52
in die Leseoperation versetzt ist, werden die durch die einzelnen
Leseverstärker
SA verstärkten
jeweiligen Daten durch die entsprechenden Datenleitungen I/O zur
Schnittstelle Dint52 übertragen.
Die Schnittstelle Dint52 gibt die übertragenen Daten zur Testmanagementvorrichtung
TMU aus.
-
Demzufolge kann die Testmanagementvorrichtung
TMU bestimmen, ob die Operation der Speicherschaltung für jede Spalte
der Speicherschaltung gut ist oder nicht.
-
Gemäß der vorliegenden Ausführungsform können die
Testmanagementvorrichtungen und die Schnittstellen, die in einer
allgemeinen Speicher-LSI vorgesehen sind, die einen in der Mitte
einer Schaltung gebildeten Peripherieschaltungsbereich besitzt, durch
die kürzesten
Muster oder Zwischenverbindungen durch die Verbindungseinrichtungen
miteinander elektrisch verbunden werden. Folglich werden die Zwischenverbindungen,
die verwendet werden, um eine Anzahl von Zielvorrichtungen und Testmanagementvorrichtungen
miteinander zu verbinden, nicht länger innerhalb der Zielvorrichtungen
geführt.
-
Weil die Testmanagementvorrichtungen
in unterteilter Form vorgesehen sind, können außerdem die entsprechenden Managementvorrichtungen parallel
aktiviert werden, sodass eine weitere Verringerung der Testzeit
ausgeführt
werden kann.
-
Als Nächstes wird unter Bezugnahme
auf die 22 bis 25 eine elfte Ausfüh rungsform
der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform
wird eine Beschreibung von einer Prozedur von einem Prozess (Vorbehandlungsprozess)
zum Bilden von Zielvorrichtungen und Testmanagementvorrichtungen
auf einem Wafer zu einem Testprozess und einer Prozedur vom Testprozess
zu einem Redundanzablösungsprozess
zum Ausführen der
Redundanzablösung
basierend auf dem Ergebnis des Testens gegeben. Es ist nur eine
Folge der Prozesse beschrieben, wobei die jeweiligen Prozesse nicht
ausführlich
beschrieben sind. Ferner kann der Testprozess aus der obigen Beschreibung
und der folgenden Beschreibung ausreichend verstanden werden.
-
Wie in 22 gezeigt
ist, werden im Vorbehandlungsprozess die Zielvorrichtungen DUT60, DUT61,
... und die Testmanagementvorrichtungen TMU60, TMU61, ... auf einem
Halbleiter-Wafer SU gebildet. Die Zielvorrichtungen DUT60, DUT61,
... und die Testmanagementvorrichtungen TMU60, TMU61, ... sind jeweils
durch die Verbindungseinrichtungen W60, W61, ... miteinander verbunden.
-
Im Testprozess, wie er in 23 gezeigt ist, wird als
Nächstes
eine Sonde (die einer Testnadel oder -leitung entspricht) einer
Testeinrichtung 101 in Kontakt mit einer Prüf-Anschlussinsel
gebracht, die auf der Oberfläche
der Testmanagementvorrichtung TMU60 gebildet ist, sodass die Testmanagementvorrichtung
TMU60 mit einem Taktsignal CLK, einem Testanfangsbefehl Tcmd und
einer Ansteuerspannung oder dergleichen beliefert wird.
-
Danach wird die oben beschriebene
Testoperation ausgeführt,
sodass das Testergebnis Dr von der Testmanagementvorrichtung TMU60
zu Testeinrichtung 101 ausgegeben wird. Die vorliegende
Testoperation wird ausgeführt,
indem auf alle Testoperationen Bezug genommen wird, auf die oben
Bezug genommen worden ist und die später beschrieben werden.
-
Nach dem Abschluss des vorgegebenen Tests
bewirkt die Testeinrichtung 101 geeignet die Markierung
in der Zielvorrichtung DUT60 entsprechend dem Testergebnis Dr. In
der vorliegenden Ausführungsform
wird die Markierung ausgeführt,
um die entsprechenden Vorrichtungen als nicht markierte gute Produkte
(ohne Markierung), redundanzablösbare
Produkte (mit der Markierung Δ)
und nicht ablösbare
Produkte (mit der Markierung v) zu klassifizieren.
-
Danach bringt die Testeinrichtung 101 ihre Sonde
mit einer Prüf-Anschlussinsel
in Kontakt, die auf der Oberfläche
der Testmanagementvorrichtung TMU61 gebildet ist, um die Zielvorrichtung
DUT61 zu testen.
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Ähnlich
werden alle auf dem Wafer gebildeten Zielvorrichtungen DUT getestet
und der Markierung unterworfen. Die vorliegende Ausführungsform zeigt
einen Fall, in dem die entsprechenden Zielvorrichtungen nacheinander
getestet werden. Die Sonde kann jedoch mit den entsprechenden Zielvorrichtungen
in Kontakt gebracht werden, sodass die Zielvorrichtungen gleichzeitig
getestet (parallel gemessen) werden.
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Danach wird der Wafer SU längs der
eingeritzten Linien SL auf dem Wafer SU geschnitten, um die einzelnen
Zielvorrichtungen zu erhalten, wie in 24 gezeigt
ist. Die so erhaltenen Zielvorrichtungen werden in gute Produkte,
redundanzablösbare Produkte
und nicht ablösbare
Produkte klassifiziert.
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Danach werden die als die nicht fehlerhaften Produkte
beurteilten Vorrichtungen zum anschließenden Zusammenbauprozess geschickt,
die als die redundanzablösbaren
Produkte bestimmten Vorrichtungen werden nach dem Redundanzablösungsprozess
zum Zusammenbauprozess geliefert und die als die nicht ablösbaren Produkte
beurteilten Vorrichtungen werden beseitigt, wie in 25 gezeigt ist.
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Gemäß der vorliegenden Ausführungsform, wie
sie oben beschrieben worden ist, nimmt die Größe jedes Endprodukts nicht
zu, weil die Testmanagementvorrichtungen vor dem Zusammenbauprozess ausgeschnitten
werden. Es ist nämlich
möglich,
die Produkte mit kleiner Größe zu liefern.
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Als Nächstes wird unter Bezugnahme
auf 26 eine zwölfte Ausführungsform
der vorliegenden Erfindung beschrieben.
-
In 26 sind
mehrere Leseverstärkereinheiten
SAU1 bis SAUn, ein Y-Decodierer YDEC, der basierend auf einem Adressensignal
eine vorgegebene Spalte von den Leseverstärkereinheiten SAU1 bis SAUn
auswählt
und ein Spaltensignal zu einer Spaltenleitung CLk der ausgewählten Spalte
liefert, die Lesedatenbusse RD und RDB, die die Datenübertragung
zwischen den Leseverstärkereinheiten SAU1
und SAUn ausführen,
eine Leseschaltung RC, die die Daten auf den Lesedatenbussen RD
und RDB nach außen
liest, ein Referenzsignalgenerator REFG, der ein Referenzsignal
mit einem Referenzpegel zu den Lesedatenbussen RD und RDB liefert und
ein Signal VR des erwarteten Wertes mit einem vorgegebenen Potential,
das einem erwarteten Wert entspricht, an jede der Bestimmungs- oder
Entscheidungsschaltungen 1041 bis 104m einer Entscheidungseinheit 104 liefert,
die Vorladungsschaltungen PCC1 bis PCCm, die die Spaltenleitungen
jeweils vorladen, die Entscheidungseinheit 104 (die die
Entscheidungsschaltungen 1041 bis 104m umfasst),
die das Potential an jeder Spaltenleitung mit dem Signal VR des
erwarteten Wertes vergleicht und das Vergleichsergebnis ausgibt,
eine erste Schalteinrichtung SW1, die zwischen den Lesedatenbussen
RD und RDB und dem Referenzsignalgenerator REFG angeordnet ist,
eine zweite Schalteinrichtung SW2, die zwischen den Lesedatenbussen
RD und RDB und der Leseschaltung RC angeordnet ist, die dritten Schalteinrichtungen
SW31 bis SW3m, die zwischen den einen Enden der entsprechenden Spaltenleitungen
CL und dem Y-Decodierer YDEC angeordnet sind, und die vierten Schalteinrichtungen
SW41 bis SW4m, die zwischen den anderen Enden der entsprechenden
Spaltenleitungen CL und den entsprechenden Entscheidungsschaltungen 1041 bis 104m sowie
den entsprechenden Vorladungsschaltungen PCC1 bis PCCm angeordnet
sind, gezeigt.
-
Ferner sind die entsprechenden Leseverstärkereinheiten
in der folgenden Weise konstruiert. Weil die oben erwähnten entsprechenden
Leseverstärkereinheiten
SAU1 bis SAUn eine zueinander völlig
gleiche Konfiguration aufweisen, wird hierin die vorliegende Ausführungsform
unter Verwendung der Leseverstärkereinheit
SAU1 beschrieben. Weil ferner die Leseverstärkereinheit SAU1 die Leseverstärkergruppen
SAG1 bis SAGm umfasst, die den jeweiligen Spalten entsprechen und
eine zueinander völlig gleiche
Konfiguration aufweisen, wird die vorliegende Ausführungsform
unter Verwendung der Leseverstärkergruppe
SAGk (1 ≤ k ≤ m) beschrieben.
-
Obwohl verschiedene Typen als die
Konfigurationen der oben erwähnten
jeweiligen Schalteinrichtungen SW1 bis SW4 betrachtet werden, wird
einer als ein Beispiel betrachtet, das einen N-MOS-Transistor umfasst.
Diese jeweiligen Schalteinrichtungen SW1 bis SW4 werden durch ihre
entsprechenden Steuersignale gesteuert.
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Ein weiteres Konfigurationsbeispiel
der Entscheidungsschaltung 104 ist in 27 gezeigt. Im vorliegenden Beispiel
werden die von der entsprechenden Leseverstärkereinheit durch die vierte Schalteinrichtung
SW4 an einen Eingangsanschluss IN gelieferten Daten mit einem erwarteten
Wert VR verglichen. Danach wird das Vergleichsergebnis von den Ausgangsanschlüssen O und
OB ausgegeben. Weil diese Konfiguration selbst eine allgemein bekannte
Vergleichseinrichtung ist, wird die Beschreibung ihrer Konfiguration
und ihrer Operation weggelassen.
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Die Leseverstärkergruppe SAGk umfasst einen
Leseverstärker
SA1k, der eine Wortleitung WL1k auswählt und die in einer Speicherzelle
MC1k gespeicherten Daten verstärkt,
die auf einem Bitleitungspaar BL1k bereitgestellt werden, eine Schreibschaltung
WC1k, die die Daten durch das Bitleitungspaar BL1k in die Speicherzelle
MC1k schreibt, und eine Leseschaltung CAM1k, die eine Datenvergleichsfunktion
besitzt. Eine spezifische Konfiguration und Operation der Leseschaltung
CAM1k wird später
beschrieben.
-
Als Nächstes wird die Operation der
oben beschriebenen Schaltung beschrieben.
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Bei einer Datenleseoperation der
Schaltung sind die zweiten und dritten Schalteinrichtungen SW2 und
SW3k eingeschaltet, während
die ersten und vierten Schalteinrichtungen SW1 und SW4k ausgeschaltet
sind. Folglich wird durch den Y-Decodierer YEDC
eine beliebige Spaltenleitung CL ausgewählt, sodass eine mit der ausgewählten Spaltenleitung
CL verbundene Leseschaltung CAM aktiviert wird. Nachdem die in einer
Speicherzelle gespeicherten Daten verstärkt worden sind, werden sie
durch die Lesedatenbusse RD und RDB zur Leseschaltung RC übertragen.
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Wenn z. B. die Spaltenleitung CLk
ausgewählt
wird, wird die Leseschaltung CAMk aktiviert. Ferner werden die in
der Speicherzelle MC1k gespeicherten Daten, die durch das Auswählen der
Wortleitung WL1k auf dem Bitleitungspaar BL1k gegeben oder gesetzt
sind, durch den Leseverstärker
SA1k verstärkt.
Danach werden die verstärkten
Daten von der Leseschaltung CAM1k zu den Lesedatenbussen RD und
RDB geliefert. Die Lesedatenbusse RD und RDB übertragen die Daten zur Leseschaltung
RC, wobei folglich die Leseschaltung RC basierend auf den übertragenen
Daten die Lesedaten nach außen ausgibt.
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Als Nächstes sind bei einer Testoperation
der Schaltung die zweiten und dritten Schalteinrichtungen SW2 und
SW3k ausgeschaltet, während
die ersten und vierten Schalteinrichtungen SW1 und SW4k eingeschaltet
sind. Folglich liefert der Referenzsignalgenerator REFG das Referenzsignal
mit dem Referenzpegel (der in der vorliegenden Ausführungsform
einem Versorgungspotentialpegel Vcc oder einem Massepotentialpegel
Vss entspricht) an die Lesedatenbusse RD und RDB. Deshalb erhalten
die Lesedatenbusse RD und RDB den Referenzpegel. Zu diesem Zeitpunkt
lädt die
Vorladungsschaltung PCCk alle Spaltenleitungen CL1 bis CLn auf den
Versorgungspotentialpegel Vcc vor.
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Danach wird eine gewünschte Wortleitung ausgewählt, sodass
die Leseschaltungen CAM1 bis CAMn aktiviert werden. Folglich vergleicht
jede der Leseschaltungen CAM1 bis CAMn in Reaktion auf ein CAM-Steuersignal
(das später
beschrieben ist), das auf den Versorgungspotentialpegel Vcc gesetzt ist,
die verstärkten
Daten auf jedem Bitleitungspaar BL mit dem Referenzpegel auf den
Lesedatenbussen RD und RDB. Danach gibt jede Leseschaltung das Vergleichsergebnis
an jede der Spaltenleitungen CL1 bis CLn aus. Das an jede der Spaltenleitungen
CL1 bis CLn ausgegebene Vergleichsergebnis wird durch die Entscheidungsschaltung 104k mit
dem Signal VR des erwarteten Wertes verglichen. Das Vergleichsergebnis
von der Entscheidungsschaltung 104k wird als das Ergebnis
der getroffenen Entscheidung ausgegeben, ob die Daten entweder gut
oder schlecht sind.
-
Wenn nun bei dem obigen Vergleich
zwischen den Daten und dem Referenzpegel durch die Leseschaltung
CAM festgestellt wird, dass ein Potentialpegel, der den verstärkten Daten
an jedem Bitleitungspaar entspricht, gleich dem Referenzpegel an jedem
der Lesedatenbusse RD und RDB ist, dann wird das Potential auf jeder
Spaltenleitung CL auf dem Vorladungspegel gehalten. Als Nächstes wird das
ungeänderte
Potential an der Spaltenleitung CL mit dem Potential des Signals
VR des erwarteten Wertes verglichen. Basierend auf dem Vergleichsergebnis
bestimmt die Entscheidungseinheit 104 die Daten an ihrer
Spalte als "gut". Das Entscheidungsergebnis
von der Entscheidungseinheit 104 wird von jeder der Entscheidungsschaltungen 1041 bis 104m der
Entscheidungseinheit 104 ausgegeben.
-
Wenn andererseits festgestellt wird,
dass die verstärkten
Daten auf jedem Bitleitungspaar BL sich vom Referenzpegel auf jedem
der Lesedatenbusse RD und RDB unterscheiden, dann wird das Potential der
Spaltenleitung CL niedriger als der Vorladungspegel. Das geänderte Potential
an der Spaltenleitung CL wird mit dem Potential des Signals VR des
erwarteten Wertes verglichen. Aus dem Vergleichsergebnis bestimmt
die Entscheidungsschaltung 104 die Daten an ihrer Spalte
als "schlecht oder
fehlerhaft". Das
Entscheidungsergebnis wird von jeder der Entscheidungsschaltungen 1041 bis 104m der
Entscheidungseinheit 104 ausgegeben. Durch das Wiederholen
derartiger Operationen wird ein Test an jeder Spalte ausgeführt.
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Gemäß der oben beschriebenen zwölften Ausführungsform
ist es möglich,
Abschnitte zu spezifizieren, in denen fehlerhafte Daten aufgetreten
sind, weil eine Entscheidung, ob die Daten gut oder schlecht sind,
für jede
Spalte ausgeführt
werden kann.
-
Weil ferner bei der Testoperation
infolge der Bereitstellung der ersten bis vierten Schalteinrichtungen
die Spaltenleitungen, die vordem nur für nichts als die Spaltenauswahl
verwendet worden sind, als Leitungen verwendet werden können, von
denen Daten gelesen werden, d. h., jede bei der normalen Operation
verwendete Spaltenleitung und die Leitung, von der die Daten gelesen
werden, gemeinsam verwendet werden können, kann in einer sehr einfachen
und kleinen Konfiguration eine Struktur verwirklicht werden, die
eine Funktion besitzt, die zu der einer sehr komplexen und großen Struktur
völlig
gleich ist, die vordem als notwendig betrachtet worden ist, um die
Abschnitte zu spezifizieren, in denen fehlerhafte Daten aufgetreten
sind.
-
Ferner können die durch die Konstruktion
der vorliegenden Ausführungsform
spezifizierten fehlerhaften Abschnitte im anschließenden Redundanzablösungsprozess
durch Ersatzspeicherzellen effizient ersetzt werden. Weil nämlich während des
Redundanzablösungsprozesses
nur der fehlerhafte Abschnitt durch die Ersatzspeicherzelle ersetzt
werden kann, ist es nicht notwendig, die überflüssige Verschwendung der Ersatzspeicherzellen
zu beseitigen und die für
ihre Ersetzung notwendige Zeit außerordentlich zu verkürzen.
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Normalerweise ist viel Zeit beim
Redundanzablösungsprozess
erforderlich. Weil die Verkürzung der
Zeit durch die Konstruktion der vorliegenden Ausführungsform
zu einer Verringerung der Kosten, der Verkürzung der Periode bis zur Lieferung
der Produkte usw. beiträgt,
kann deshalb eine große
Wirkung in einem Halbleitergebiet erwartet werden. Weil die Testeinrichtung
durch eine so einfache Konfiguration verwirklicht sein kann, dass
nur die Adressendaten, die jeden fehlerhaften Abschnitt anzeigen,
gespeichert werden können,
ist die Testeinrichtung ferner bei niedrigen Kosten verfügbar.
-
Unter Bezugnahme auf 28 wird als Nächstes eine dreizehnte Ausführungs form
der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform
werden eine spezifische Beschreibung der Konfiguration jeder Leseschaltung CAM,
auf die oben Bezug genommen worden ist, und eine spezifische Beschreibung,
wie sich das Potential an jeder Spaltenleitung bei einer Testoperation ändert, zentral
gegeben.
-
Die Leseschaltung CAM umfasst einen NMOS 21 mit
einer Drain-Elektrode, die mit einer Spaltenleitung CL elektrisch
verbunden ist, einer Source-Elektrode, an die ein CAM-Steuersignal ϕMEB
geliefert wird, und einer Gate-Elektrode, die mit einem Knoten N21
elektrisch verbunden ist, einen NMOS 22 mit einer Drain-Elektrode, die mit
einem Knoten N22 elektrisch verbunden ist, einer Source-Elektrode, die mit
dem Knoten N21 elektrisch verbunden ist, und einer Gate-Elektrode, die mit
einer Bitleitung BL eines Bitleitungspaars elektrisch verbunden
ist, einen NMOS 23 mit einer Drain-Elektrode, die mit einem
Knoten N23 elektrisch verbunden ist, einer Source-Elektrode, die
mit dem Knoten N21 elektrisch verbunden ist, und einer Gate-Elektrode, die
mit der anderen Bitleitung BLB des Bitleitungspaars elektrisch verbunden
ist, einen NMOS 24 mit einer Drain-Elektrode, die mit einem
Lesedatenbus RD elektrisch verbunden ist, einer Source-Elektrode, die
mit dem Knoten N22 elektrisch verbunden ist, und einer Gate-Elektrode,
die mit der Spaltenleitung CL elektrisch verbunden ist, einen NMOS 25 mit
einer Drain-Elektrode, die mit einem Lesedatenbus RDB elektrisch
verbunden ist, einer Source-Elektrode, die mit dem Knoten N23 elektrisch
verbunden ist, und einer Gate-Elektrode, die mit der Spaltenleitung
CL elektrisch verbunden ist, einen NMOS 26 mit einer Drain-Elektrode,
die mit dem Knoten N21 elektrisch verbunden ist, einer Source-Elektrode,
die mit einem Massepotential GND elektrisch verbunden ist, und einer
Gate-Elektrode, an die ein Lesesteuersignal ϕRE geliefert
wird, und eine Vorladungsschaltung I21, die den Knoten N21 anfangs
auf einen Versorgungspotentialpegel Vcc setzt.
-
Wenn die Leseschaltung CAM in die
in der oben erwähnten
zwölften
Ausführungsform
beschriebene Testoperationsbetriebsart eintritt, wird der Pegel
des CAM-Steuersignals ϕMEB vom Massepotentialpegel Vss
(dem tiefen Pegel) zu einem MEB-Potentialpegel geändert, der
um ein vorgegebenes Potential vom Versorgungspotentialpegel Vcc
(dem hohen Pegel) verringert ist. Im Ergebnis ist der in NMOS 26 gesperrt,
während
der NMOS 21 durchgesteuert ist (weil der Knoten N21 durch
die Vorladungsschaltung I21 auf den Versorgungspotentialpegel Vcc
vorgeladen ist). Die Spaltenleitung CL wird durch eine Vorladungsschal tung
PCC auf den Versorgungspotentialpegel Vcc vorgeladen.
-
Wie in den anderen Ausführungsformen
beschrieben worden ist, auf die oben Bezug genommen worden ist,
wird das Potential, das den in jeder Speicherzelle gespeicherten
Daten entspricht, danach durch ihren entsprechenden Leseverstärker verstärkt, wobei
das verstärkte
Potential an ihrem entsprechenden Bitleitungspaar erscheint.
-
Danach liefert, wenn z. B. ein Test
ausgeführt wird,
dass erwartet wird, dass der Pegel des Potentials an der Bitleitung
BL der Versorgungspotentialpegel Vcc wird, während erwartet wird, dass der
Pegel des Potentials an der Bitleitung BLB der Massepotentialpegel
Vss wird, ein Referenzsignalgenerator REFG ein Referenzsignal mit
dem Massepotentialpegel Vss zum Lesedatenbus RD, während er
ein Referenzsignal mit dem Versorgungspotentialpegel Vcc zum Lesedatenbus
RDB liefert.
-
Weil in diesem Fall beide NMOSs 22 und 24 durchgesteuert
sind, wird der Potentialpegel am Knoten N21 vom Versorgungspotentialpegel
Vcc auf den Massepotentialpegel Vss verringert. Weil der NMOS 21 zu
diesem Zeitpunkt gesperrt ist, wird der Potentialpegel an der Spaltenleitung
CL auf dem vorgeladenen Versorgungspotentialpegel Vcc aufrechterhalten.
Der Potentialpegel der Spaltenleitung CL wird durch eine vierte
Schalteinrichtung SW4 zu einer Entscheidungsschaltung 104 geliefert.
Die Entscheidungsschaltung 104 vergleicht den Potentialpegel (den
Versorgungspotentialpegel Vcc) an der Spaltenleitung CL mit einem
Potentialpegel eines Signals VR des erwarteten Wertes und gibt ein
Entscheidungsergebnis "kein
Fehler" aus, das
die Tatsache anzeigt, dass "die
an jede Bitleitung gelieferten Daten normal sind".
-
Falls andererseits der Potentialpegel
an der Bitleitung BL der Massepotentialpegel Vss wird und der Potentialpegel
an der Bitleitung BLB den Versorgungspotentialpegel Vcc erreicht,
selbst wenn ein zum oben beschriebenen Test ähnlicher Test ausgeführt wird,
wird die Leseschaltung CAM wie folgt aktiviert:
-
Der NMOS 22 wird nämlich gesperrt,
während
die NMOSs 23 und 25 beide gesperrt gehalten werden,
weil im Anfangszustand der Leseschaltung CAM der Potentialpegel
am Knoten N21 der Versorgungspotentialpegel Vcc ist, während der
Potentialpegel am Knoten N23 ein Versorgungspotentialpegel Vcc ist.
Weil der Knoten N21 im Anfangszustand den Versorgungspotentialpegel
Vcc hält,
ist der NMOS 21 durchgesteuert, sodass der Potentialpegel
an der Spaltenleitung CL von einem vorgeladenen Versorgungspotentialpegel
Vcc auf einen MEB-Potentialpegel (der einem um ein vorgegebenes
Potential vom Versorgungspotentialpegel Vcc verringerten Pegel entspricht)
verringert ist.
-
Der Potentialpegel an der Spaltenleitung
CL wird durch die vierte Schalteinrichtung SW4 zur Entscheidungsschaltung 104 geliefert.
Die Entscheidungsschaltung 104 vergleicht den Potentialpegel (den
MEB-Potentialpegel) an der Spaltenleitung CL mit einem Potentialpegel
eines Signals VR des erwarteten Wertes und gibt ein Entscheidungsergebnis "Fehler oder Ausfall" aus, das die Tatsache
anzeigt, dass "die
an jede Bitleitung gelieferten Daten fehlerhaft sind".
-
Wenn z. B. ein Test ausgeführt wird,
dass erwartet wird, dass der Potentialpegel an der Bitleitung BL
der Massepotentialpegel Vss wird, während erwartet wird, dass der
Potentialpegel an der Bitleitung BLB der Versorgungspotentialpegel
Vcc wird, liefert der Referenzsignalgenerator REFG ein Referenzsignal
mit dem Versorgungspotentialpegel Vcc zum Lesedatenbus RD, während er
ein Referenzsignal dem Massepotentialpegel Vss an den Lesedatenbus
RDB liefert.
-
Weil in diesem Fall die NMOSs 22 und 25 beide
durchgesteuert sind, wird der Potentialpegel am Knoten N21 vom Versorgungspotentialpegel
Vcc zum Massepotentialpegel Vss verringert. Weil der NMOS 21 zu
diesem Zeitpunkt gesperrt ist, wird der Potentialpegel an der Spaltenleitung
CL auf dem vorgeladenen Versorgungspotentialpegel Vcc aufrechterhalten.
Der Potentialpegel an der Spaltenleitung CL wird durch die vierte
Schalteinrichtung SW4 zu Entscheidungsschaltung 104 geliefert.
Die Entscheidungsschaltung 104 vergleicht den Potentialpegel (den
Versorgungspotentialpegel Vcc) an der Spaltenleitung CL mit einem
Potentialpegel eines Signals VR des erwarteten Wertes und gibt ein
Entscheidungsergebnis "kein
Fehler" aus, das
die Tatsache anzeigt, dass "die
an jede Bitleitung gelieferten Daten normal sind".
-
Wenn andererseits der Potentialpegel
an der Bitleitung BL der Versorgungspotentialpegel Vcc wird und
der Potentialpegel an der Bitleitung BLB den Massepotentialpegel
Vss erreicht, selbst wenn ein zum oben beschriebenen Test ähnlicher
Test ausgeführt
wird, wird die Leseschaltung CAM wie folgt aktiviert:
-
Der NMOS 23 ist nämlich gesperrt,
während die
NMOSs 22 und 24 beide nicht durchgesteuert sind,
weil im Anfangszustand der Leseschaltung CAM der Potentialpegel
am Knoten N21 der Versorgungspotentialpegel Vcc ist, während der
Potentialpegel am Knoten N22 ein Versorgungspotentialpegel Vcc ist.
Weil der Knoten N21 im Anfangszustand den Versorgungspotentialpegel
Vcc hält,
ist der NMOS 21 durchgesteuert, sodass der Potentialpegel
an der Spaltenleitung CL von einem vorgeladenen Versorgungspotentialpegel
Vcc auf einen MEB-Potentialpegel (der einem um ein vorgegebenes
Potential vom Versorgungspotentialpegel Vcc verringerten Pegel entspricht)
verringert ist.
-
Der Potentialpegel an der Spaltenleitung
CL wird durch die vierte Schalteinrichtung SW4 zu Entscheidungsschaltung 104 geliefert.
Die Entscheidungsschaltung 104 vergleicht den Potentialpegel (den
MEB-Potentialpegel) an der Spaltenleitung CL mit einem Potentialpegel
eines Signals VR des erwarteten Wertes und gibt ein Entscheidungsergebnis "Fehler oder Ausfall" aus, das die Tatsache
anzeigt, dass "die
an jede Bitleitung gelieferten Daten fehlerhaft sind".
-
In die Leseschaltung CAM in eine
Leseoperation eintritt, werden die Lesedatenbusse RD und RDB durch
eine nicht veranschaulichte Vorladungseinrichtung auf den Versorgungspotentialpegel
Vcc vorgeladen. Nachdem das Lesesteuersignal ϕRE vom Massepotential
Vss zum Versorgungspotential Vcc geändert worden ist (der Knoten
N21 auf Massepotentialpegel Vcc gebracht worden ist, weil der NMOS 26 durchgesteuert
ist), erhält
eine Spaltenleitung CL für
eine ausgewählte
Spalte den Versorgungspotentialpegel Vcc (die NMOSs 24 und 25 sind durchgesteuert),
sodass die Daten in die Lesedatenbusse RD und RDB gelesen werden.
-
Weil der nämlich der NMOS 22 (oder
der NMOS 23), der mit der Bitleitung BL (oder der Bitleitung
BLB) des Bitleitungspaars verbunden ist, an die die Daten mit hohem
Pegel (die Daten "1") geliefert werden,
durchgesteuert ist, ändert
sich der Potentialpegel am Lesedatenbus RD (oder am Lesedatenbus RDB).
Andererseits bleibt der Potentialpegel am Lesedatenbus RDB (oder
am Lesedatenbus RD) unverändert.
Die Daten werden entsprechend der Differenz zwischen den Potentialpegeln
an den Lesedatenbussen RD und RDB gelesen.
-
Weil gemäß der vorliegenden Ausführungsform
der einstufige Transistor den Pegel an der Spaltenleitung ändern kann,
kann eine Operation mit einer höheren
Geschwindigkeit erreicht werden. Durch das Setzen des Potentialpegels
an der Spaltenleitung, die zu ändern
ist, auf einen gewünschten
der Pegel, die vom Massepotentialpegel bis zu kleiner als der Versorgungspotentialpegel
reichen, können
die Informationen mit einer kleinen Amplitude übertragen werden, wobei schließlich eine
Hochgeschwindigkeitsoperation erlaubt ist.
-
Als Nächstes wird unter Bezugnahme
auf 29 eine vierzehnte
Ausführungsform
der vorliegenden Erfindung beschrieben. In der vorliegenden Ausführungsform
ist ein weiteres Beispiel der Konfiguration der oben erwähnten Leseschaltung
CAM veranschaulicht. In der folgenden Beschreibung werden eine spezifische
Beschreibung der Konfiguration der obigen Leseschaltung CAM und
eine spezifische Beschreibung, wie sich das Potential an jeder Spaltenleitung
bei einer Testoperation ändert,
zentral gegeben.
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Dieser Typ der Leseschaltung CAM' umfasst einen NMOS 31 mit
einer Drain-Elektrode,
die mit einer Spaltenleitung CL elektrisch verbunden ist, einer Source-Elektrode, die mit
einem Knoten N31 elektrisch verbunden ist, und einer Gate-Elektrode, an die ein
CAM-Steuersignal ϕME geliefert wird, einen NMOS 32 mit
einer Drain-Elektrode, die mit einem Knoten N32 elektrisch verbunden
ist, einer Source-Elektrode, die mit dem Knoten N31 elektrisch verbunden
ist, und einer Gate-Elektrode, die mit einer Bitleitung BL eines
Bitleitungspaars elektrisch verbunden ist, einen NMOS 33 mit
einer Drain-Elektrode, die mit einem Knoten N33 elektrisch verbunden ist,
einer Source-Elektrode, die mit dem Knoten N31 elektrisch verbunden
ist, und einer Gate-Elektrode, die mit der anderen Bitleitung BLB
des Bitleitungspaars elektrisch verbunden ist, einen NMOS 34 mit einer
Drain-Elektrode, die mit einem Lesedatenbus RD elektrisch verbunden
ist, einer Source-Elektrode, die mit dem Knoten N32 elektrisch verbunden
ist, und eine Gate-Elektrode, die mit der Spaltenleitung CL elektrisch
verbunden ist, einen NMOS 35 mit einer Drain-Elektrode,
die mit einem Lesedatenbus RDB elektrisch verbunden ist, einer Source-Elektrode,
die mit dem Knoten N33 elektrisch verbunden ist, und einer Gate-Elektrode,
die mit der Spaltenleitung CL elektrisch verbunden ist, und einen
NMOS 36 mit einer Drain-Elektrode, die mit dem Knoten N31
elektrisch verbunden ist, einer Source-Elektrode, die mit einem
Massepotential GND elektrisch verbunden ist, und einer Gate-Elektrode,
an die ein Lesesteuersignal ϕRE geliefert wird.
-
Wenn die Leseschaltung CAM' in die Testoperationsbetriebsart
gebracht wird, die in der oben erwähnten zwölften Ausführungsform beschrieben worden
ist, wird der Pegel des Lesesteuersignals ϕRE ein Massepotentialpegel
Vss, während
der Pegel des CAM-Steuersignals ϕME vom Massepotentialpegel
Vss zu einem erhöhten
Potentialpegel VBOOST geändert
wird, der von einem Versorgungspotentialpegel Vcc um ein vorgegebenes
Potential erhöht
ist. Die Spaltenleitung CL wird durch eine Vorladungsschaltung PCC
auf den Versorgungspotentialpegel Vcc vorgeladen. Demzufolge wird
der Potentialpegel am Knoten N31 auf den Versorgungspotentialpegel
Vcc gebracht.
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Wie in den anderen Ausführungsform
beschrieben worden ist, auf die oben Bezug genommen worden ist,
wird das Potential, das den in jeder Speicherzelle gespeicherten
Daten entspricht, danach durch ihren entsprechenden Leseverstärker verstärkt, wobei
das verstärkte
Potential an ihrem entsprechenden Bitleitungspaar scheint.
-
Danach liefert, wenn z. B. ein Test
ausgeführt wird,
dass erwartet wird, dass der Potentialpegel an der Bitleitung BL
der Versorgungspotentialpegel Vcc ist, während erwartet wird, dass der
Potentialpegel an der Bitleitung BLB der Massepotentialpegel Vss ist,
ein Referenzsignalgenerator REFG ein Referenzsignal mit dem Versorgungspotentialpegel
Vcc zum Lesedatenbus RD, während
er ein Referenzsignal mit dem Massepotentialpegel Vss zum Lesedatenbus
RDB liefert.
-
Weil sich in diesem Fall der Potentialpegel des
Lesedatenbusses RD auf dem Versorgungspotentialpegel Vcc befindet,
sich der Potentialpegel am Knoten N31 auf dem Versorgungspotentialpegel
Vcc befindet, sich der Potentialpegel an der Bitleitung BL auf dem
Versorgungspotentialpegel Vcc befindet und sich der Potentialpegel
an der Bitleitung BLB auf dem Massepotentialpegel Vss befindet,
sind die NMOSs 32 und 34 nicht durchgesteuert,
während
der NMOS 33 gesperrt ist. Demzufolge wird der Potentialpegel am
Knoten N31 auf dem Versorgungspotentialpegel Vcc aufrechterhalten,
während
der Potentialpegel an der Spaltenleitung CL außerdem auf dem vorgeladenen
Versorgungspotentialpegel Vcc aufrechterhalten wird.
-
Der Potentialpegel an der Spaltenleitung
CL wird durch die vierte Schalteinrichtung SW4 zur Entscheidungsschaltung 104 geliefert.
Die Entscheidungsschaltung 104 vergleicht den Potentialpegel (den
Versorgungspotentialpegel Vcc) an der Spaltenleitung CL mit einem
Potentialpegel eines Signals VR des erwarteten Wertes und gibt ein
Entscheidungsergebnis kein ⎡Fehler⎦ aus, das die
Tatsache anzeigt, dass "die
an jede Bitleitung gelieferten Daten normal sind".
-
Wenn andererseits der Potentialpegel
an der Bitleitung BL der Massepotentialpegel Vss wird und der Potentialpegel
an der Bitleitung BLB der Versorgungspotentialpegel Vcc wird, selbst
wenn ein Test ausgeführt
wird, der zum obigen Test ähnlich
ist, wird die vorliegende Leseschaltung CAM' wie folgt aktiviert:
-
Weil sich der Potentialpegel am Lesedatenbus
RDB auf dem Massepotentialpegel Vss befindet, sich der Potentialpegel
am Knoten N31 auf dem Versorgungspotentialpegel Vcc befindet, sich
der Potentialpegel an der Bitleitung BL auf dem Massepotentialpegel
Vss befindet und sich der Potentialpegel an der Bitleitung BLB auf
dem Versorgungspotentialpegel Vcc befindet, sind die in NMOSs 33 und 35 durchgesteuert.
Im Ergebnis beginnt die Entladung des Potentialpegels an der Spaltenleitung
CL durch den NMOS 31, den NMOS 33 und den NMOS 35 vom Versorgungspotentialpegel
Vcc zum Massepotentialpegel Vss. Wenn der Potentialpegel an der
Spaltenleitung CL, die mit der Gate-Elektrode des NMOS 35 verbunden
ist, einen Schwellenpegel Vt des NMOS 35 erreicht, wird
der NMOS 35 gesperrt. Demzufolge wird der Potentialpegel
an der Spaltenleitung CL der Schwellenpegel Vt des NMOS 35.
-
Der Potentialpegel an der Spaltenleitung
CL wird durch die vierte Schalteinrichtung SW4 zur Entscheidungsschaltung 104 geliefert.
Die Entscheidungsschaltung 104 vergleicht den Potentialpegel (den
Schwellenpegel Vt) an der Spaltenleitung CL mit einem Potentialpegel
eines Signals VR des erwarteten Wertes und gibt ein Entscheidungsergebnis "Fehler oder Ausfall" aus, das die Tatsache
anzeigt, dass "die
an jede Bitleitung gelieferten Daten "fehlerhaft sind".
-
Wenn z. B. ein Test ausgeführt wird,
dass erwartet wird, dass der Potentialpegel an der Bitleitung BL
der Massepotentialpegel Vss ist, während erwartet wird, dass der
Potentialpegel an der Bitleitung BLB der Versorgungspotentialpegel
Vcc ist, liefert der Referenzsignalgenerator REFG ein Referenzsignal
mit dem Massepotentialpegel Vss zum Lesedatenbus RD, während er
ein Referenzsignal dem Versorgungspotentialpegel Vcc an den Lesedatenbus RDB
liefert.
-
Weil sich in diesem Fall der Potentialpegel des
Lesedatenbusses RD auf dem Massepotentialpegel Vss befindet, sich
der Potentialpegel am Knoten N31 auf dem Versorgungspotentialpegel
Vcc befindet, sich der Potentialpegel an der Bit leitung BL auf dem
Massepotentialpegel Vss befindet und sich der Potentialpegel an
der Bitleitung BLB auf dem Versorgungspotentialpegel Vcc befindet,
sind die NMOSs 33 und 35 nicht durchgesteuert,
während
der NMOS 32 gesperrt ist. Demzufolge wird der Potentialpegel am
Knoten N31 auf dem Versorgungspotentialpegel Vcc aufrechterhalten,
während
der Potentialpegel an der Spaltenleitung CL außerdem auf dem vorgeladenen
Versorgungspotentialpegel Vcc aufrechterhalten wird.
-
Der Potentialpegel an der Spaltenleitung
CL wird durch die vierte Schalteinrichtung SW4 zur Entscheidungsschaltung 104 geliefert.
Die Entscheidungsschaltung 104 vergleicht den Potentialpegel (den
Versorgungspotentialpegel Vcc) an der Spaltenleitung CL mit einem
Potentialpegel eines Signals VR des erwarteten Wertes und gibt ein
Entscheidungsergebnis "kein
Fehler" aus, das
die Tatsache anzeigt, dass "die
an jede Bitleitung gelieferten Daten normal sind".
-
Wenn andererseits der Potentialpegel
an der Bitleitung BL der Versorgungspotentialpegel Vcc wird, während der
Potentialpegel an der Bitleitung BLB der Massepotentialpegel Vss
wird, selbst wenn ein Test ausgeführt wird, der zum obigen Test ähnlich ist,
wird die vorliegende Leseschaltung CAM' wie folgt aktiviert:
-
Weil sich der Potentialpegel am Lesedatenbus
RDB auf dem Versorgungspotentialpegel Vcc befindet, sich der Potentialpegel
am Knoten N31 auf dem Versorgungspotentialpegel Vcc befindet, sich der
Potentialpegel an der Bitleitung BL auf dem Versorgungspotentialpegel
Vcc befindet und sich der Potentialpegel an der Bitleitung BLB auf
dem Massepotentialpegel Vss befindet, sind die in NMOSs 32 und 34 durchgesteuert.
Im Ergebnis beginnt die Entladung des Potentialpegels an der Spaltenleitung
CL durch den NMOS 31, den NMOS 32 und den NMOS 34 vom
Versorgungspotentialpegel Vcc zum Massepotentialpegel Vss. Wenn
der Potentialpegel an der Spaltenleitung CL, die mit der Gate-Elektrode
des NMOS 34 verbunden ist, einen Schwellenpegel Vt des
NMOS 34 erreicht, wird der NMOS 34 gesperrt. Demzufolge
wird der Potentialpegel an der Spaltenleitung CL der Schwellenpegel
Vt des NMOS 34.
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Der Potentialpegel an der Spaltenleitung
CL wird durch die vierte Schalteinrichtung SW4 zur Entscheidungsschaltung 104 geliefert.
Die Entscheidungsschaltung 104 vergleicht den Potentialpegel (den
Schwellenpegel Vt) an der Spaltenleitung CL mit einem Potentialpegel
eines Signals VR des erwarteten Wertes und gibt ein Entscheidungsergebnis "Fehler oder Ausfall" aus, das die Tatsache
anzeigt, dass "die
an jede Bitleitung gelieferten Daten fehlerhaft sind".
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Wenn die Leseschaltung CAM' in eine Leseoperation
eintritt, wird das CAM-Steuersignal ϕME auf
den Massepotentialpegel Vss gebracht, während die Lesedatenbusse RD
und RDB durch eine nicht veranschaulichte Vorladungseinrichtung
auf den Versorgungspotentialpegel Vcc vorgeladen werden. Nachdem
sich das Lesesteuersignal ϕRE vom Massepotential Vss zum
Versorgungspotential Vcc geändert
hat (der Knoten N31 mit dem Durchsteuern des NMOS 36 auf
den Massepotentialpegel Vss gebracht worden ist), wird eine Spaltenleitung
für eine ausgewählte Spalte
auf den Versorgungspotentialpegel Vcc gebracht (die NMOSs 34 und 35 werden durchgesteuert),
sodass die Daten in die Lesedatenbusse RD und RDB gelesen werden.
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Weil nämlich an den NMOS 32 (oder
den NMOS 33), der mit der Bitleitung BL (oder der Bitleitung
BLB) des Bitleitungspaars verbunden ist, an die die Daten mit hohem
Pegel (die Daten "1") geliefert werden,
durchgesteuert ist, ändert
sich der Potentialpegel am Lesedatenbus RD (oder am Lesedatenbus RDB).
Andererseits verbleibt der Potentialpegel am Lesedatenbus RDB (oder
am Lesedatenbus RD) unverändert.
Die Daten werden entsprechend der Differenz zwischen den Potentialpegeln
an den Lesedatenbussen RD und RDB gelesen.
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Gemäß der vorliegenden Ausführungsform kann
die Leseschaltung mit einer weniger verringerten Anzahl von Elementen
im Vergleich zur Leseschaltung, die in der dreizehnten Ausführungsform verwendet
wird, verwirklicht werden. Weil ferner der Potentialpegel an jeder
Spaltenleitung nur zwischen dem Versorgungspotentialpegel und dem
Schwellenpegel Vt entladen wird, kann eine Verringerung der Leistungsaufnahme
erwartet werden.
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Als Nächstes wird unter Bezugnahme
auf 30 eine fünfzehnte
Ausführungsform
der vorliegenden Erfindung beschrieben. Die Konfiguration und die
Operation der vorliegenden Ausführungsform werden
im Wesentlichen unter Bezugnahme auf die Beschreibung der zwölften Ausführungsform,
auf die oben Bezug genommen worden ist, erklärt.
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Die Leseschaltung CAM1k und Leseschaltung
CAM1k-1, die in der oben erwähnten
zwölften Ausführungsform
verwendet werden, sind gemeinsam mit einer Spaltenleitung CLk verbunden.
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Entsprechend einer derartigen Konstruktion tritt,
wenn in irgendeiner der zwei Leseverstärkergruppen SAGk und SAGk-1
oder in beiden von ihnen fehlerhafte Abschnitte vorhanden sind,
eine Änderung
des Potentials in jeder Spaltenleitung in einer Weise auf, die zur
zwölften
Ausführungsform,
auf die oben Bezug genommen worden ist, ähnlich ist. Demzufolge können die
normalen oder fehlerhaften Informationen der zwei Leseverstärkergruppen
SAGk und SAGk-1 auf eine Spaltenleitung komprimiert werden. Weil
nämlich
die Anzahl der zu übertragenen
Informationen verringert ist, kann der Test mit hoher Geschwindigkeit
ausgeführt
werden.
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Während
die vorliegende Erfindung unter Bezugnahme auf die veranschaulichenden
Ausführungsformen
beschrieben worden ist, ist nicht beabsichtigt, dass diese Beschreibung
in einem einschränkenden
Sinn ausgelegt wird. Für
die Fachleute auf dem Gebiet werden unter Bezugnahme auf diese Beschreibung
sowohl verschiedene Modifikationen der veranschaulichenden Ausführungsformen
als auch andere Ausführungsformen
der Erfindung offensichtlich sein. Es wird deshalb davon ausgegangen,
dass die beigefügten
Ansprüche
alle derartigen Modifikationen oder Ausführungsformen überdecken,
da sie in den wahren Umfang der Erfindung fallen.
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Entsprechend der Konstruktion der
vorliegenden Erfindung kann, weil eine fehlerhafte Speicherzelle
der Speicherzellen spezifiziert wird, sie effizient durch eine Ersatzspeicherzelle
in einem Redundanzablösungsprozess
ersetzt werden, der einem Prozess anschließend an die Ausführung dieses Spezifizierungstestes
entspricht. Weil nämlich
während
des Redundanzablösungsprozesses
nur die fehlerhafte Speicherzelle durch die Ersatzspeicherzelle
ersetzt werden kann, kann die überflüssige Verschwendung
der Ersatzspeicherzelle beseitigt und die für ihre Ersetzung notwendige
Zeit außerordentlich
verkürzt
werden.
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Normalerweise ist viel Zeit beim
Redundanzablösungsprozess
erforderlich. Weil die Verkürzung der
Zeit durch eine derartige Konstruktion zu einer Verringerung der
Kosten, der Verkürzung
der Periode bis zur Lieferung der Produkte usw. beiträgt, kann deshalb
eine große
Wirkung in einem Halbleitergebiet erwartet werden. Weil ferner eine
Testeinrichtung durch eine so einfache Konfiguration verwirklicht
sein kann, dass nur die Adressendaten, die die fehlerhaften Abschnitte
anzeigen, gespeichert werden können,
ist die Testeinrichtung bei niedrigen Kosten verfügbar.
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Entsprechend einer weiteren Konstruktion der
vorliegenden Erfindung werden nur die Adressen, die die Speicherzellen
anzeigen, in denen Fehler oder Ausfälle aufgetreten sind, spezifiziert
und nacheinander an eine Testeinrichtung ausgegeben. Es ist deshalb
möglich,
dass Testzeitintervall außerordentlich
zu verkürzen,
dass für
den anschließenden
Redundanzablösungsprozess
notwendig ist. Weil ferner die Testeinrichtung durch eine so einfache
Struktur verwirklicht sein kann, dass nur die Adressendaten, die
die fehlerhaften Abschnitte anzeigen, gespeichert werden können, ist
die Testeinrichtung bei niedrigen Kosten verfügbar.
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Entsprechend einer weiteren Konstruktion der
vorliegenden Erfindung kann, weil eine Handshake-Steuerschaltung
durch das Erfassen des Zustands der Handshake-Steuerschaltung der
nächsten
Stufe aktiviert werden kann, die Handshake-Steuerschaltung die Adressendaten unabhängig von
den Taktsignalen übertragenen,
ohne auf die m Taktsignale zu warfen. Folglich kann eine Operation mit
höherer
Geschwindigkeit erreicht werden.
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Entsprechend einer noch weiteren
Konstruktion der vorliegenden Erfindung kann eine Handshake-Steuerschaltung,
weil sie den Zustand der Handshake-Steuerschaltung der folgenden
Stufe erfasst und die Daten überträgt, die
Daten mit einer hohen Geschwindigkeit sammeln, wenn die Anzahl der
Entscheidungsergebnisse, die die Daten "1" anzeigen (d.
h. die Entscheidungsergebnisse, die jedes "Fehler oder Ausfall" anzeigen), verringert ist.
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Entsprechend einer noch weiteren
Konstruktion der vorliegenden Erfindung kann eine stabile Operation
mit hoher Geschwindigkeit erwartet werden, weil keine Kollision
zwischen den Pegeln zum Zeitpunkt des Übergangs einer Handshake-Steuerschaltung
vom Anfangszustand zu einem Betriebszustand auftritt und weil kein Übertragungsgatter
in einer Datenübertragungsroute
oder einem Datenübertragungsweg
vorgesehen ist.
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Entsprechend einer noch weiteren
Konstruktion der vorliegenden Erfindung kann, wenn irgendeiner der
hohen und tiefen Pegel in einer Handshake-Steuerschaltung verwendet
wird, die Anzahl der Elemente in der Handshake-Steuerschaltung verringert
werden, wobei eine stabile Operation mit hoher Geschwindigkeit erwartet werden
kann, weil kein Übertragungsgatter
in einer Datenübertragungsroute oder
einem Datenübertragungsweg
vorgesehen ist. Weil ferner die Pegel an allen Knoten in den hauptsächlichen Übertragungswegen
im Anfangszustand bestimmt werden, kann eine stabilere Operation
erwartet werden.
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Entsprechend einer noch weiteren
Konstruktion der vorliegenden Erfindung kann jede Hochfunktions-Testmanagementvorrichtung
ohne jede Einschränkung
an eine Schaltungsgröße jeder
Zielvorrichtung konstruiert werden, weil die Testmanagementvorrichtungen,
die im beim Testen der Zielvorrichtungen verwendet werden, außerhalb
der eingeritzten Linien vorgesehen sind, die die Zielvorrichtungen
jeweils umgeben. Weil die Hochfunktions-Testmanagementvorrichtung
in dieser Weise mit der Zunahme im Freiheitsgrad der Konstruktion
in jeder Testmanagementvorrichtung verwirklicht sein kann, kann
sogar für
eine Vorrichtung, deren Schaltungsgröße so streng eingeschränkt ist,
ein Testzeitintervall verkürzt
werden. Weil ferner die Konstruktion des Layouts jeder Testmanagementvorrichtung
unabhängig
von der eines Layouts jeder Zielvorrichtung ausgeführt werden
kann, kann die Testmanagementvorrichtung mit einer hohen allgemeinen
Vielseitigkeit konstruiert werden. Außerdem kann die Testmanagementvorrichtung
auf verschiedene Vorrichtungen angewendet werden, indem allein die
Schnittstellen geändert
werden.
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Entsprechend einer noch weiteren
Konstruktion der vorliegenden Erfindung kann eine ausgezeichnete
Feuchtigkeitsbeständigkeit
erwartet werden, weil die Metallzwischenverbindungen nicht freiliegen,
nachdem der Bereich SL mit eingeritzten Linien während des anschließenden Ritzprozesses
geschnitten worden ist. Ferner kann der Einfluss der Späne auf die
Umgebung im anschließenden
Zusammenbauprozess minimiert werden, weil die während des Ritzprozesses erzeugten
Späne aus
Polysilicium oder Polysilicid bestehen, das im Wesentlichen in der
Zusammensetzung zu einem Substrat völlig gleich ist.
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Entsprechend einer noch weiteren
Konstruktion der vorliegenden Erfindung sind die Testmanagementvorrichtungen
und die Schnittstellen, die in einer allgemeinen Speicher-LSI vorgesehen
sind, die einen in der Mitte einer Schaltung gebildeten Peripherieschaltungsbereich
besitzt, durch die kürzesten Muster
oder Zwischenverbindungen durch die Verbindungseinrichtungen miteinander
elektrisch verbunden. Folglich werden die Zwischenverbindungen, die
verwendet werden, um eine Anzahl von Zielvorrichtungen und Testmanagementvorrichtungen
miteinander zu verbinden, nicht länger innerhalb der Zielvorrichtungen
geführt.
Weil ferner die Testmanagementvorrichtungen in unterteilter Form
vorgesehen sind, können
außerdem
die entsprechenden Managementvorrichtungen parallel aktiviert werden,
sodass eine weitere Verringerung der Testzeit ausgeführt werden
kann.
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Entsprechend einer noch weiteren
Konstruktion der vorliegenden Erfindung kann in einer sehr einfachen
und kleinen Konfiguration eine Struktur verwirklicht werden, die
eine Funktion besitzt, die zu der eine sehr komplexen und großen Struktur
völlig gleich
ist, die vordem als notwendig betrachtet worden ist, um die Abschnitte
zu spezifizieren, in denen fehlerhafte Daten aufgetreten sind, weil
bei der Testoperation infolge der Bereitstellung der ersten bis vierten
Schalteinrichtungen die Spaltenleitungen, die vordem nur für nichts
als die Spaltenauswahl verwendet worden sind, als Leitungen verwendet
werden können,
von denen Daten gelesen werden, d. h., jede bei der normalen Operation
verwendete Spaltenleitung und die Leitung, von der die Daten gelesen
werden, gemeinsam verwendet werden können.
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Entsprechend einer noch weiteren
Konstruktion der vorliegenden Erfindung kann eine Operation mit
höherer
Geschwindigkeit erreicht werden, weil ein einstufiger Transistor
den Pegel an jeder Spaltenleitung ändern kann. Durch das Setzen
des Potentialpegels an der Spaltenleitung, die zu ändern ist,
auf einen gewünschten
der Pegel, die von einem Massepotentialpegel bis zu kleiner als
ein Versorgungspotentialpegel reichen, können die Informationen mit
einer kleinen Amplitude übertragen
werden, wobei schließlich
eine Hochgeschwindigkeitsoperation erlaubt ist.
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Entsprechend einer noch weiteren
Konstruktion der vorliegenden Erfindung kann eine Leseschaltung
mit einer weniger verringerten Anzahl der Elemente verwirklicht
sein. Weil ferner der Potentialpegel an jeder Spaltenleitung nur
zwischen einem Versorgungspotentialpegel und einem Schwellenpegel Vt
entladen wird, kann eine Verringerung der Leistungsaufnahme erwartet
werden.