JP2001014900A - 半導体装置及び記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】試験回路の占有面積増加を抑え、且つそれによ
り複数のメモリ回路の動作試験を同時に実施することが
可能な半導体装置を提供すること。 【解決手段】試験部１８は、２つのメモリ回路２１，２
３に制御信号ＣＮＴＬを出力し、各メモリ回路２１，２
３はそれに応答して読み出しデータＲＤＡＴ−１，ＲＤ
ＡＴ−２を比較判定回路２２，２４に出力する。比較判
定回路２２，２４は、試験部１８から供給される期待値
データＴＰと、読み出しデータＲＤＡＴ−１，ＲＤＡＴ
−２を比較し、判定信号ＪＵＤＧ１，ＪＵＤＧ２を出力
する。比較判定回路２２，２４が受け取る期待値データ
ＴＰは、各メモリ回路２１，２３が受け取る制御信号Ｃ
ＮＴＬと同じ遅延を受ける。従って、期待値データＴＰ
と読み出しデータＲＤＡＴ−１，ＲＤＡＴ−２を受け取
るタイミングがほぼ一致する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは複数のメモリ回路とそれの試験回路を同一チッ
プ上に搭載してなる半導体装置と、その半導体装置を作
成するためのデータを記録した記録媒体に関するもので
ある。

【０００２】近年の半導体装置（ＬＳＩ）、例えばＡＳ
ＩＣ等は、高集積化及び高機能化に伴い、１つのチップ
上にロジック回路と共に複数のメモリ回路が搭載される
ようになってきている。

【０００３】このような半導体装置は、ロジック回路と
メモリ回路の間の転送レート（単位時間あたりの転送デ
ータ量）を従来の半導体装置におけるそれに比べて高く
することができる。また、この半導体装置は、ロジック
回路とメモリ回路の間に入出力回路を必要としないた
め、ロジック回路とメモリ回路を別々に搭載した半導体
装置を接続する場合に比べて、全体の消費電力を少なく
することができる。

【０００４】半導体装置は、その出荷に先立ってロジッ
ク回路及びメモリ回路が正常に動作しているか否かをテ
ストする動作試験が実施される。即ち、半導体装置はテ
スト装置に接続され、そのテスト装置からから供給され
るテスト信号に基づいて動作する。テスト装置は、半導
体装置の出力信号に基づいて、その半導体装置が正常か
否かを判定する。

【０００５】ところで、メモリ回路は、その構造上、メ
モリセルの欠陥や、メモリセル間の干渉等による動作不
良が発生する。そのため、メモリ回路のみの動作試験
が、ロジック回路の動作試験に先立って行われる必要が
ある。しかし、メモリ回路の入出力端子はロジック回路
に接続されているため、半導体装置の外部からメモリ回
路の入出力を行うことは難しい。これは、メモリ回路の
入出力のためのパッドを必要とし、半導体装置のチップ
面積を大きくするからである。

【０００６】そのため、半導体装置にメモリ回路の為の
試験回路を搭載することが検討されてきた。しかし、半
導体装置の多機能化に従って、その半導体装置に搭載さ
れるメモリ回路の数も多くなってきている。しかし、メ
モリ回路の為の試験回路をメモリ回路に対応して搭載す
ることは、試験回路の占有面積を大きくし、その半導体
装置のチップ面積増加及びコストアップを招く。このた
め、複数のメモリ回路を、それらの数よりも少ない数の
試験回路で動作試験を実施することが要求されている。

【０００７】

【従来の技術】図２１は、第１の従来例を示すブロック
回路図である。半導体装置１は、メモリ回路２と試験回
路３を含み、それら回路２，３は図示しないロジック回
路と共に１つのチップ上に形成されている。

【０００８】メモリ回路２は、ＳＤＲＡＭ(Synchronous
Dynamic Random Access Memory)に似た構成の入出力イ
ンタフェースを有している。試験回路３は、メモリ回路
２の制御信号ＣＭＤ、アドレス信号ＡＤＤ、動作クロッ
ク信号ＣＬＫ、及びデータ信号ＤＡＴＡを生成し、これ
らをメモリ回路２に出力する。

【０００９】メモリ回路２は、クロック信号ＣＬＫに同
期して制御信号ＣＭＤを受け取り、この制御信号に基づ
く動作モードにて動作する。ライトモードにおいて、メ
モリ回路２はクロック信号ＣＬＫに同期してアドレス信
号ＡＤＤ及びデータ信号ＤＡＴＡを受け取り、アドレス
信号ＡＤＤに対応するアドレスのセルにデータ信号ＤＡ
ＴＡをセル情報として記憶する。リードモードにおい
て、メモリ回路２は、クロック信号ＣＬＫに同期してア
ドレス信号ＡＤＤを受け取り、そのアドレス信号ＡＤＤ
に対応するアドレスのセルに記憶されているセル情報を
読み出し、これをデータ信号ＤＡＴＡとして出力する。

【００１０】試験回路３は期待値を発生する機能を持
ち、その期待値とメモリ回路２から入力されるデータ信
号ＤＡＴＡの値とを比較し、その比較結果に基づいて生
成した判定信号ＪＵＤＧを図示しないテスト装置へ出力
する。

【００１１】図２２は、第２の従来例を示すブロック回
路図である。半導体装置４は、複数（本例では２つ）の
メモリ回路５ａ，５ｂと、それら一対一に対応する２つ
の試験回路６ａ，６ｂを含み、それら回路５ａ，５ｂ，
６ａ，６ｂは図示しないロジック回路と共に１つのチッ
プ上に形成されている。

【００１２】試験回路６ａ，６ｂは、上記の試験回路３
と同様に動作する。即ち、試験回路６ａは、発生した制
御信号ＣＭＤ−１、アドレス信号ＡＤＤ−１、クロック
信号ＣＬＫ−１及びデータ信号ＤＡＴＡ−１をメモリ回
路５ａに与える。そして、試験回路６ａは、メモリ回路
５ａから受け取るデータ信号ＤＡＴＡ−１の値と期待値
を比較し、その比較結果に基づく判定信号ＪＵＤＧ−１
を図示しないテスト装置へ出力する。

【００１３】また、試験回路６ｂは、発生した制御信号
ＣＭＤ−２、アドレス信号ＡＤＤ−２、クロック信号Ｃ
ＬＫ−２及びデータ信号ＤＡＴＡ−２をメモリ回路５ｂ
に与える。そして、試験回路６ｂは、メモリ回路５ｂか
ら受け取るデータ信号ＤＡＴＡ−２の値と期待値を比較
し、その比較結果に基づく判定信号ＪＵＤＧ−２を図示
しないテスト装置へ出力する。

【００１４】ところで、上記のようにメモリ回路と一対
一に対応して試験回路を搭載することは、半導体装置の
チップ面積を著しく増加させる。そのため、複数のメモ
リ回路を１つの試験回路により動作試験する方法が考え
られる。その方法による第３の従来例を図２３に示す。

【００１５】半導体装置７は、複数（本例では２つ）の
メモリ回路８ａ，８ｂと１つの試験回路９を含み、それ
ら回路８ａ，８ｂ，９は図示しないロジック回路と共に
１つのチップ上に形成されている。

【００１６】試験回路９は、メモリ回路８ａ，８ｂの動
作試験を同時に実施する。これは、メモリ回路８ａ，８
ｂの動作試験を別々に行うと、動作試験に長時間を要
し、半導体装置７のコストアップを招くからである。

【００１７】試験回路９は、メモリ回路８ａ，８ｂに対
して共通に発生した制御信号ＣＭＤ、アドレス信号ＡＤ
Ｄ及びクロック信号ＣＬＫをメモリ回路８ａに与える。
また、試験回路９は、個別に発生したデータ信号ＤＡＴ
Ａ−１，ＤＡＴＡ−２をそれぞれメモリ回路８ａ，８ｂ
に与える。これは、メモリ回路８ａ，８ｂがデータ信号
の入出力を共通の端子を介して行うためであり、入出力
分離型のメモリ回路の場合はデータ信号を共通に発生し
ても良い。

【００１８】試験回路６ａは、メモリ回路８ａから受け
取るデータ信号ＤＡＴＡ−１の値と期待値を比較した比
較結果と、メモリ回路８ｂから受け取るデータ信号ＤＡ
ＴＡ−２の値と期待値を比較した比較結果を併せ持つ判
定信号ＤＪＵＤＧを図示しないテスト装置へ出力する。
このように、１つの試験回路９にて２つのメモリ回路８
ａ，８ｂの動作試験を同時に実施することで、チップ面
積の増大と試験時間の長期化を防ぐ。

【００１９】

【発明が解決しようとする課題】しかしながら、図２３
に示す第３例の半導体装置７では、試験回路９と各メモ
リ回路８ａ，８ｂの距離が問題になる。即ち、試験回路
９とメモリ回路８ａの間に形成された信号線の配線長に
比べて、試験回路９とメモリ回路８ｂの間に形成された
信号線の配線長の方が長い。これは、試験回路９から出
力される信号に配線長に対応する遅延を与え、それを各
メモリ回路８ａ，８ｂが受け取るタイミングにずれを生
じさせる。

【００２０】図２４（ａ）は試験回路９の入出力端子に
おける波形図、図２４（ｂ）はメモリ回路８ａの入出力
端子における波形図、図２４（ｃ）はメモリ回路８ｂの
入出力端子における波形図を示す。

【００２１】今、時刻ｔ１において、試験回路９は、ク
ロック信号ＣＬＫに同期してコマンド「ＡＣＴ」のため
の制御信号ＣＭＤを出力する。メモリ回路８ａは、時刻
ｔ１からΔｔ１時間だけ経過した時刻ｔ２にそれを受け
取り、メモリ回路８ｂは時刻Δｔ２だけ経過した時刻ｔ
３にそれを受け取る。

【００２２】各メモリ回路８ａ，８ｂは、それぞれ受け
取ったコマンドに応答して動作する。そして、各メモリ
回路８ａ，８ｂが出力する信号は、それらが受け取る信
号と同様に配線長による遅延を受けて試験回路９に到達
する。従って、試験回路９が各メモリ回路８ａ，８ｂか
らデータ信号ＤＡＴＡ−１，ＤＡＴＡ−２を受け取るタ
イミングにずれが生じる。

【００２３】即ち、試験回路９は、時刻ｔ４においてメ
モリ回路８ａが応答したデータ信号ＤＡＴＡ−１の判定
を行うことになり、それよりも遅い時刻ｔ５においてメ
モリ回路８ｂが応答したデータ信号ＤＡＴＡ−２の判定
を行うことになる。このように、試験回路９は、メモリ
回路８ａの判定動作と、メモリ回路８ｂの判定動作を同
時に行うことができない。このことは、試験回路９に複
雑な判定動作を必要とし、単一の試験回路による動作試
験の実施を阻害する要因になる。

【００２４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は試験回路の占有面積増加
を抑え、且つそれにより複数のメモリ回路の動作試験を
同時に実施することが可能な半導体装置、及びその装置
を設計するために用いられるデータを記録した記録媒体
を提供することにある。

【００２５】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、試験回路は、複数
のメモリ回路を動作させ、各メモリ回路の読み出しデー
タに対応する期待値データを出力する１つの試験部と、
各メモリ回路毎に該メモリ回路の近傍に設けられ、メモ
リ回路の読み出しデータと期待値データを比較判定し、
その比較結果に基づく判定信号を出力する複数の比較判
定回路と、を備えた。期待値データは、メモリ回路に供
給される信号とほぼ同じ遅延を受けるため、比較判定回
路に入力される読み出しデータと期待値データの入力タ
イミングがほぼ一致する。これにより、試験回路は、複
数のメモリ回路の動作試験を同時に実施する。

【００２６】試験部は、比較タイミング信号を各比較判
定回路に出力し、各比較判定回路は、読み出しデータと
期待値データを比較した比較結果を出力する比較手段
と、比較タイミング信号による比較タイミング毎に比較
結果をラッチ更新するラッチ手段と、を備える。これに
より、試験部の動作よりも遅いテスト装置により各比較
タイミング毎に半導体装置の良否が判定可能になる。

【００２７】試験部は、比較タイミング信号とリセット
信号を各比較判定回路に出力し、各比較判定回路は、読
み出しデータと期待値データを比較する比較手段と、比
較タイミング信号により比較手段の出力をラッチ保持す
るラッチ手段と、を備え、ラッチ手段はリセット信号に
より比較結果をリセットする。これにより、半導体装置
全体の良否が判定可能になる。

【００２８】試験部は、比較タイミング信号とリセット
信号を各比較判定回路に出力し、各比較判定回路は、読
み出しデータと期待値データを比較する比較手段と、比
較タイミング信号による比較タイミング毎に比較結果を
ラッチ更新する第１ラッチ手段と、比較タイミング信号
により比較手段の出力をラッチ保持する第２ラッチ手段
と、外部から入力される切替信号に基づいて第１ラッチ
手段と第２ラッチ手段とを切り替える切替手段と、を備
える。試験部の動作よりも遅いテスト装置により各比較
タイミング毎に半導体装置の良否判定と、半導体装置全
体の良否判定を容易に切り替えることができる。

【００２９】請求項２に記載の発明は、複数のメモリ回
路と、複数のメモリ回路を試験する１つの試験回路を同
一チップ上に搭載した半導体装置において、試験回路
は、複数のメモリ回路を動作させ、各メモリ回路の読み
出しデータを受け取り、各読み出しデータと期待値デー
タを比較判定する１つの試験部と、複数のメモリ回路と
一対一に設けられ、試験部が受け取る複数の読み出しデ
ータがほぼ同時に試験部に到達するように対応するメモ
リ回路と試験回路との間の信号を遅延する複数の信号補
正回路と、を備える。これにより、試験回路は、各メモ
リ回路の読み出しデータをほぼ同時に受け取るため、同
時に期待値データと比較判定することができ、試験時間
が短くなる。

【００３０】請求項３に記載の発明は、複数のメモリ回
路を試験する１つの試験回路の動作をハードウェア記述
言語により記述したデータを記録した記録媒体であっ
て、データは、複数のメモリ回路を動作させ、各メモリ
回路の読み出しデータに対応する期待値データを出力す
る試験部の動作を記述したデータ区分と、メモリ回路の
読み出しデータと期待値データを比較判定し、その比較
結果に基づく判定信号を出力する比較判定回路の動作を
記述したデータ区分と、比較判定回路を各メモリ回路毎
に該メモリ回路の近傍に設ける動作を記述したデータ区
分と、を含む。このデータを用いることで、チップ面積
を抑えると共に複数のメモリ回路の動作試験を同時に行
うことができる試験回路を搭載した半導体装置を作成す
ることができる。

【００３１】請求項４に記載の発明は、複数のメモリ回
路を試験する１つの試験回路を作成するために該回路の
動作がハードウェア記述言語により記述されたデータを
記録した記録媒体であって、データは、複数のメモリ回
路を動作させ、各メモリ回路の読み出しデータを受け取
り、各読み出しデータと期待値データを比較判定する試
験部の動作を記述したデータ区分と、複数のメモリ回路
と一対一に設けられ、試験部が受け取る複数の読み出し
データがほぼ同時に試験部に到達するように対応するメ
モリ回路と試験回路との間の信号を遅延する複数の信号
補正回路の動作を記述したデータ区分と、を含む。この
データを用いることで、チップ面積を抑えると共に複数
のメモリ回路の動作試験を同時に行うことができる試験
回路を搭載した半導体装置を作成することができる。

【００３２】請求項５に記載の発明は、複数のメモリ回
路を試験する１つの試験回路のセル情報データを記録し
た記録媒体であって、データは、複数のメモリ回路を動
作させ、各メモリ回路の読み出しデータに対応する期待
値データを出力する試験部のセル情報データ区分と、メ
モリ回路の読み出しデータと期待値データを比較判定
し、その比較結果に基づく判定信号を出力する比較判定
回路のセル情報データ区分と、比較判定回路を各メモリ
回路毎に該メモリ回路の近傍に設ける情報データ区分
と、を含む。このデータを用いることで、チップ面積を
抑えると共に複数のメモリ回路の動作試験を同時に行う
ことができる試験回路を搭載した半導体装置を作成する
ことができる。

【００３３】請求項６に記載の発明は、複数のメモリ回
路を試験する１つの試験回路のセル情報データを記録し
た記録媒体であって、データは、複数のメモリ回路を動
作させ、各メモリ回路の読み出しデータを受け取り、各
読み出しデータと期待値データを比較判定する試験部の
セル情報データ区分と、複数のメモリ回路と一対一に設
けられ、試験部が受け取る複数の読み出しデータがほぼ
同時に試験部に到達するように対応するメモリ回路と試
験回路との間の信号を遅延する複数の信号補正回路のセ
ル情報データ区分と、を含む。このデータを用いること
で、チップ面積を抑えると共に複数のメモリ回路の動作
試験を同時に行うことができる試験回路を搭載した半導
体装置を作成することができる。

【００３４】

【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図６に従って説明す
る。

【００３５】図２は、半導体装置１１の概略平面図であ
る。半導体装置１１のチップ１２上には、ロジック部１
３，１４，１５、メモリ部１６，１７及び試験回路とし
ての試験部１８が形成されている。

【００３６】図１は、半導体装置１１の一部ブロック回
路図である。試験部１８は、図示しないテスト装置から
テストモード信号を受け取り、それに応答して生成した
制御信号ＣＮＴＬ、書き込みデータＷＤＡＴ、期待値デ
ータＴＰをメモリ部１６，１７に出力する。

【００３７】制御信号ＣＮＴＬは、図３に示すクロック
信号ＣＬＫ、コマンド制御信号ＣＭＤ、アドレス信号Ａ
ＤＤを含む。即ち、試験部１８は、制御信号ＣＮＴＬ
（ＣＬＫ，ＣＭＤ，ＡＤＤ）を生成する第１の機能のた
めの回路１８ａ、書き込みデータＷＤＡＴを生成する第
２の機能のための回路１８ｂ、期待値データＴＰを生成
する第３の機能のための回路１８ｃを持つ。尚、書き込
みデータＷＤＡＴの値と期待値データＴＰの値を同じに
することもできるため、試験部１８は、少なくとも機能
１８ａ，１８ｃを備えるよう構成されても良い。

【００３８】図１に示すように、第１メモリ部１６は、
メモリ回路２１と試験回路としての比較判定回路２２を
含む。メモリ回路２１は、ＳＤＲＡＭ(Synchronous Dyn
amicRandom Access Memory)に似た構成の入出力インタ
フェースを有し、制御信号ＣＮＴＬと書き込みデータＷ
ＤＡＴを受け取り、書き込みデータＷＤＡＴをセル情報
として記憶する。また、メモリ回路２１は、制御信号Ｃ
ＮＴＬに応答して読み出したセル情報を持つ読み出しデ
ータＲＤＡＴ−１を比較判定回路２２に出力する。

【００３９】比較判定回路２２は、期待値データＴＰを
受け取り、それと読み出しデータＲＤＡＴ−１を比較
し、その比較結果に基づくレベルを持つ判定信号ＪＵＤ
Ｇ１を出力する。本実施形態の比較判定回路２２は、排
他的論理和（ＥＯＲ）回路よりなり、期待値データＴＰ
の値と読み出しデータＲＤＡＴ−１の値が一致する場合
にＬレベルの判定信号ＪＵＤＧ１を出力し、一致しない
場合にＨレベルの判定信号ＪＵＤＧ−１を出力する。

【００４０】第２メモリ部１７は、メモリ部１６と同様
に、メモリ回路２３と試験回路としての比較判定回路２
４を含む。メモリ回路２３は、メモリ回路２１と実質的
に同一の構成を有し、制御信号ＣＮＴＬに応答して書き
込みデータＷＤＡＴをセル情報として記憶し、制御信号
ＣＮＴＬに応答して読み出したセル情報を持つ読み出し
データＲＤＡＴ−２を比較判定回路２４に出力する。比
較判定回路２４は、比較判定回路２２と実質的に同一の
構成を有し、期待値データＴＰを受け取り、それと読み
出しデータＲＤＡＴ−２を比較し、その比較結果に基づ
く判定信号ＪＵＤＧ２を出力する。

【００４１】次に、上記のように構成された半導体装置
の作用を図４に従って説明する。図４（ａ）は試験部１
８の入出力端子における波形図、図４（ｂ）は第１メモ
リ部１６の入出力端子における波形図、図４（ｃ）は第
２メモリ部１７の入出力端子における波形図を示す。

【００４２】今、時刻ｔ１において、試験部１８は、ク
ロック信号ＣＬＫに同期してコマンド「ＡＣＴ」のため
の制御信号ＣＭＤを出力する。第１メモリ部１６は、時
刻ｔ１からΔｔ１時間だけ経過した時刻ｔ２にそれを受
け取り、第２メモリ部１７は時刻Δｔ２だけ経過した時
刻ｔ３にそれを受け取る。第１及び第２メモリ部１６，
１７は、それぞれ受け取ったコマンドに応答して動作す
る。

【００４３】次に、試験部１８は、クロック信号ＣＬＫ
に同期して読み出しのためのコマンド「ＲＥＤ」に対応
する制御信号ＣＭＤを両メモリ部１６，１７に出力す
る。それより各メモリ回路２１，２３の動作に対応する
時間（図４において２クロック）経過後、試験部１８
は、値「Ｔ０」を持つ期待値データＴＰを両メモリ部１
６，１７に出力する。

【００４４】試験部１８から出力された信号は、配線長
に応じた遅延（Δｔ１，Δｔ２）をそれぞれ受け、第１
及び第２メモリ部１６，１７に到達する。第１メモリ部
１６のメモリ回路２１は、クロック信号ＣＬＫに同期し
て受け取ったコマンド「ＲＥＤ」に応答して読み出した
セル情報に基づく読み出しデータＲＤＡＴ−１をクロッ
ク信号ＣＬＫに同期して出力する。第２メモリ部１７の
メモリ回路２３は、クロック信号ＣＬＫに同期して受け
取ったコマンド「ＲＥＤ」に応答して読み出したセル情
報に基づく読み出しデータＲＤＡＴ−２をクロック信号
ＣＬＫに同期して出力する。

【００４５】比較判定回路２２は、読み出しデータＲＤ
ＡＴ−１と期待値データＴＰを受ける。この期待値デー
タＴＰは、制御信号ＣＭＤと同じ遅延（Δｔ１）を受け
る。従って、各比較判定回路２２が読み出しデータＲＤ
ＡＴ−１を受け取るタイミングと、期待値データＴＰの
それとがほぼ一致する。

【００４６】同様に、比較判定回路２４は、読み出しデ
ータＲＤＡＴ−２と期待値データＴＰを受ける。この期
待値データＴＰは、制御信号ＣＭＤと同じ遅延（Δｔ
２）を受ける。従って、各比較判定回路２２が読み出し
データＲＤＡＴ−２を受け取るタイミングと、期待値デ
ータＴＰのそれとがほぼ一致する。

【００４７】即ち、第１メモリ部１６の比較判定回路２
２は、時刻ｔ４において第１メモリ回路２１が正常か否
かの判定を行い、第２メモリ部１７の比較判定回路２４
は、時刻ｔ５においてメモリ回路２３が正常か否かの判
定を行う。このように、試験部１８は、第１メモリ部１
６の動作試験と、第２メモリ部１７の動作試験を同時に
実施する。

【００４８】次に、上記のように構成された半導体装置
１１の設計について説明する。図５は、半導体設計装置
３０のハードウェア構成を概略的に示すブロック図であ
る。

【００４９】半導体設計装置３０は、中央処理装置（Ｃ
ＰＵ）３１を含み、このＣＰＵ３１は、入力装置３２
と、出力装置３３と、メモリ３４と、記憶装置３５，３
６，３７，３８と、ドライブ装置３９とをそれに接続さ
れた状態で有している。

【００５０】入力装置３２は、キーボード、マウス装
置、等を含み、プログラムの起動、パラメータの入力等
のユーザからの要求や指示に用いられる。出力装置３３
は、表示装置（ＶＤＴ）、モニタ、プリンタを含み、図
形表示、リスト表示、パラメータ入力画面表示、等に用
いられる。

【００５１】メモリ３４には、半導体設計処理の機能を
提供するために必要なプログラムとデータが格納され
る。ＣＰＵ３１は、メモリ３４を利用してプログラムを
実行し、半導体設計のために必要な処理を実現する。こ
のメモリ３４としては、通常、キャッシュ・メモリ、シ
ステム・メモリおよびディスプレー・メモリを含む。

【００５２】第１〜第３記憶装置３５〜３７は、通常、
磁気ディスク装置、光ディスク装置、光磁気ディスク装
置を含み、これらは各記憶装置３５〜３７に格納される
データの種類，状態等に応じて適宜用いられる。尚、図
５は記憶装置３５〜３７を機能的に分割して示してお
り、分割しない状態、又は複数の記憶装置にデータ等を
分割して格納する構成としても良い。

【００５３】第１記憶装置３５には、図１の半導体装置
１１を作成するために所定の設計レベルの記述言語によ
り記述されたデータが格納されている。尚、本実施形態
では、第１記憶装置３５には、動作(Behavior)レベルの
ハードウェア記述言語(Hardware Description Languag
e) により記述されたデータが格納されている。

【００５４】詳述すると、図６に示すように、入力デー
タは、図１のロジック部１２〜１５、メモリ部１６及び
１７、試験部１８の動作記述がそれぞれ格納された領域
４１，４２，４３を含む。図６（ａ）の領域４１は試験
部の動作が記述されたデータを含む領域であり、この領
域４１は、試験部１８が備える各機能１８ａ，１８ｂ，
１８ｃ（図３）の動作記述が格納された領域４１ａ，４
１ｂ，４１ｃを含む。図６（ｂ）の領域４２は比較判定
回路の動作が記述されたデータを含む領域である。図６
（ｃ）の領域４３はメモリ回路の動作が記述された領域
であり、この領域４３は、アドレッシングのための信号
（図１の制御信号ＣＮＴＬであり、図４のクロック信号
ＣＬＫと制御信号ＣＭＤとアドレス信号ＡＤＤを含む）
を受ける第１の入力部の動作が記述されたデータを含む
領域４３ａ、書き込みデータＷＤＡＴを受け入れる第２
の入力部の動作が記述されたデータを含む領域４３ｂ、
読み出しデータＲＤＡＴを出力する出力部の動作が記述
されたデータを含む領域４３ｃをを含む。

【００５５】第２記憶装置３６には、半導体装置１１を
作成するための設計ルールライブラリが格納され、この
設計ルールは所定の設計レベルに対応した値を持つ。第
３記憶装置３７には、ＣＰＵ３１が実行するプログラム
データが格納されている。このプログラムデータは、第
１記憶装置３５の入力データから、その入力データより
も下流（下位レベル）のデータを生成する生成プログラ
ムである。

【００５６】ＣＰＵ３１は、入力装置３２の操作に基づ
いて起動され、入力データ及びライブラリに基づく生成
処理を実行して生成した出力データを第４記憶装置３８
に格納する。

【００５７】詳述すると、ＣＰＵ３１は、入力データ及
びライブラリに基づいて、メモリ回路の動作記述データ
から図１に示すメモリ回路２１，２３の図形データを生
成する。また、ＣＰＵ３１は、入力データに含まれる試
験部の動作記述データから、図１に示す試験部１８の図
形データを生成する。この試験部の動作記述データに
は、その試験部が試験対象とするメモリ回路の情報（例
えば、回路数）を含んでいる。従って、ＣＰＵ３１は、
入力データに含まれる比較判定回路の動作記述から、試
験対象であるメモリ回路の数に対応する数の比較判定回
路のためのデータを生成する。

【００５８】更に、ＣＰＵ３１は、図１に示す比較判定
回路２２，２４の図形データ、及び各メモリ回路２１，
２３の出力データ（読み出しデータＲＤＡＴ−１，ＲＤ
ＡＴ−２）を比較判定回路２２，２４へ入力する配線の
ためのデータを生成する。そして、ＣＰＵ３１は、これ
ら生成したデータを含む出力データを図５の第４記憶装
置３８に格納する。

【００５９】図形データは、各回路を構成する素子の種
類や大きさ等を含む電気情報、素子の配置情報、素子間
の接続情報、又はそれらを併せ持つ情報を含み、レイア
ウトデータや露光データ等を含む。

【００６０】尚、上記の説明では、下位のデータとして
図形データを生成する構成としたが、ＲＴＬ(Register
Transfer Level)の情報やネットリスト、回路図等を生
成する構成としても良い。また、入力データに、ＲＴＬ
や論理レベルの動作が記述されたデータ、等を用いても
良い。

【００６１】第１記憶装置３５の入力データの全て又は
その一部分、第２記憶装置３６のライブラリデータ、第
３記憶装置３７のプログラムデータは、記録媒体４０に
より提供される。ＣＰＵ３１は、ドライブ装置３９を駆
動し、記録媒体４０に記録されたデータを各記憶装置３
５，３６，３７にロードする。尚、記録媒体４０に記録
されたプログラムデータを直接実行する構成，又は記録
媒体４０に記録されたデータを直接参照する構成、とし
ても良い。また、第４記憶装置３８の出力データは、記
録媒体４０により半導体製造のための装置に提供され
る。ＣＰＵ３１は、第４記憶装置３８にセーブする。

【００６２】記録媒体４０とはコンピュータ読み取り可
能な記録媒体であり、ＭＴ、メモリカード、フレキシブ
ルディスク、光ディスク（CD-ROM,DVD-ROM,…）、光磁
気ディスク（MO,MD,…）等、任意の媒体を含む。また、
コンピュータによって直接実行可能なプログラムを記録
した記録媒体だけでなく、いったん他の記録媒体（ハー
ドディスク等）にインストールすることによって実行可
能となるようなプログラムを記録した記録媒体や、暗号
化されたり、圧縮されたりしたプログラムを記録した記
録媒体も含む。更に、通信媒体を介してプログラムデー
タをロードした記録媒体又は記憶装置３５〜３７を含
む。

【００６３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）試験部１８は、２つのメモリ回路２１，２３に制
御信号ＣＮＴＬを出力し、各メモリ回路２１，２３はそ
れに応答して読み出しデータＲＤＡＴ−１，ＲＤＡＴ−
２を比較判定回路２２，２４に出力する。比較判定回路
２２，２４は、試験部１８から供給される期待値データ
ＴＰと、読み出しデータＲＤＡＴ−１，ＲＤＡＴ−２を
比較し、判定信号ＪＵＤＧ１，ＪＵＤＧ２を出力する。
比較判定回路２２，２４が受け取る期待値データＴＰ
は、各メモリ回路２１，２３が受け取る制御信号ＣＮＴ
Ｌと同じ遅延を受ける。従って、期待値データＴＰと読
み出しデータＲＤＡＴ−１，ＲＤＡＴ−２を受け取るタ
イミングがほぼ一致する。このように、試験部１８は２
つのメモリ回路２１，２３の動作試験を同時に実行する
ため、試験時間を短縮することができる。

【００６４】（２）１つの試験部１８により２つのメモ
リ回路２１，２３の動作試験を行うことができるため、
図２２の第２の従来例に比べてチップ面積の増加を抑え
ることができる。

【００６５】（３）記録媒体４０に記録されたデータの
記述に従って半導体装置に搭載する試験部１８及び比較
判定回路２２，２４を作成することで、その半導体装置
のチップ面積の増大を抑えると共に、複数のメモリ回路
の動作試験を同時に行って試験時間の短縮を図ることが
できる半導体装置を作成することができる。

【００６６】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態において、試験部１８と比較判定回路２
２，２４のセル情報をセルライブラリに登録しておく。
これにより、半導体設計装置によってそれらのセル情報
を利用して上記の半導体装置１１を容易に作成すること
ができる。

【００６７】○上記実施形態では、比較判定回路２２，
２４をＥＯＲ回路により構成したが、これは、メモリ回
路２１，２３の出力構成、即ち１ビットの読み出しデー
タＲＤＡＴ−１，ＲＤＡＴ−２に対応するものでる。従
って、比較判定回路の構成は、各メモリ回路２１，２３
の構成（読み出しデータのビット数）と期待値データＴ
Ｐのビット数、及び読み出しデータと期待値データの比
較方法に対応して適宜変更される。

【００６８】一例として、図７の比較判定回路５１は、
複数ビットの読み出しデータRDAT#1〜RDAT#6と１ビット
の期待値データＴＰを比較判定する構成を持つ。詳しく
は、比較判定回路５１は、読み出しデータのうちの任意
の複数ビット（図７では２ビット）毎にそれらと期待値
データＴＰを比較判定し、複数の比較結果を合成して生
成した１ビットの判定信号ＪＵＤＧを出力する。

【００６９】比較判定回路５１は、３入力素子のＥＯＲ
回路５２，５３，５４と３入力素子のＯＲ回路を備え
る。各ＥＯＲ回路５２，５３，５４にはそれぞれ２ビッ
トの読み出しデータと期待値データＴＰが入力される。
即ち、第１ＥＯＲ回路５２には２ビットの読み出しデー
タRDAT#1，RDAT#2と期待値データＴＰが入力され、それ
らのレベルが同一の場合にＬレベルの信号を、レベルが
一致しない場合にＨレベルの信号を出力する。同様に、
第２ＥＯＲ回路５３には２ビットの読み出しデータRDAT
#3，RDAT#4と期待値データＴＰが入力され、第３ＥＯＲ
回路５４には２ビットの読み出しデータRDAT#5，RDAT#6
と期待値データＴＰが入力される。

【００７０】ＯＲ回路５５は、各ＥＯＲ回路５２，５
３，５４の出力信号を論理和演算して生成した判定信号
ＪＵＤＧを出力する。従って、この比較判定回路５１
は、期待値データＴＰ及び６ビットの読み出しデータRD
AT#1〜RDAT#6のレベルが一致する場合にＬレベルの判定
信号ＪＵＤＧを出力する。

【００７１】別の例として、図８の比較判定回路６１
は、複数ビットの読み出しデータRDAT#1〜RDAT#3とそれ
に対応するビット数の期待値データTP#1〜TP#3を各ビッ
ト毎に比較判定し、複数の比較結果を合成して生成した
１ビットの判定信号ＪＵＤＧを出力する構成を持つ。即
ち、この比較判定回路６１は、３ビットの読み出しデー
タRDAT#1〜RDAT#3を出力する構成を持つメモリ回路に隣
接して設けられ、それに対応する試験部は３ビットの期
待値データTP#1〜TP#3を出力する構成を持つ。

【００７２】比較判定回路６１は、２入力素子のＥＯＲ
回路６２，６３，６４と３入力素子のＯＲ回路６５を備
える。各ＥＯＲ回路５２，５３，５４には、それぞれ対
応するビット位置の期待値データと読み出しデータが入
力される。即ち、第１ＥＯＲ回路６２には読み出しデー
タRDAT#1とそれに対応する期待値データTP#1が入力さ
れ、それらのレベルが同一の場合にＬレベルの信号を、
レベルが一致しない場合にＨレベルの信号を出力する。
同様に、第２ＥＯＲ回路６３には読み出しデータRDAT#2
とそれに対応する期待値データTP#2が入力され、第３Ｅ
ＯＲ回路６４には読み出しデータRDAT#3とそれに対応す
る期待値データTP#3が入力される。

【００７３】ＯＲ回路６５は、各ＥＯＲ回路６２，６
３，６４の出力信号を論理和演算して生成した判定信号
ＪＵＤＧを出力する。従って、この比較判定回路６１
は、３ビットの読み出しデータRDAT#1〜RDAT#3とそれに
対応する期待値データTP#1〜TP#3のレベルが一致する場
合にＬレベルの判定信号ＪＵＤＧを出力する。

【００７４】又、別の例として、図９の比較判定回路７
１は、複数ビットの読み出しデータRDAT#1〜RDAT#4と１
ビットの期待値データTPを比較判定し、第１判定信号Ｊ
ＵＤＧと第２判定信号ＣＭＰを出力する構成を持つ。詳
しくは、比較判定回路７１は読み出しデータRDAT#1〜RD
AT#4を圧縮し、その圧縮結果と期待値データTPを比較し
て生成した第１判定信号ＪＵＤＧと、圧縮結果に基づく
第２判定信号ＣＭＰを出力する。図示しないテスト装置
は、判定信号ＪＵＤＧ，ＣＭＰを受け取り、それらに基
づいてメモリ回路、ひいては半導体装置（チップ）の良
否を判定する。

【００７５】比較判定回路７１は、ＡＮＤ回路７２、Ｅ
ＯＲ回路７３、ＮＯＲ回路７４，７５を備える。ＡＮＤ
回路７２は読み出しデータのビット数に対応する入力端
子を持ち、読み出しデータRDAT#1〜RDAT#4を圧縮（論理
積演算）して生成した信号Ｓ１を出力する。この信号Ｓ
１は、全ての読み出しデータRDAT#1〜RDAT#4がＨレベル
の時にＨレベルで出力される。従って、ＡＮＤ回路７２
は、Ｈレベルの読み出しデータRDAT#1〜RDAT#4を１ビッ
トの信号Ｓ１に圧縮する。

【００７６】ＥＯＲ回路７３は、信号Ｓ１と期待値デー
タTPを比較（排他的論理和演算）し、その比較結果に基
づいて生成した第１判定信号ＪＵＤＧを出力する。従っ
て、比較判定回路７１は、信号Ｓ１及び期待値データTP
が一致する、即ち読み出しデータRDAT#1〜RDAT#4及び期
待値データTPが一致する場合にＬレベルの第１判定信号
ＪＵＤＧを出力する。

【００７７】ＮＯＲ回路７４は読み出しデータのビット
数に対応する入力端子を持ち、読み出しデータRDAT#1〜
RDAT#4を圧縮（否定論理和演算）して生成した信号Ｓ２
を出力する。この信号Ｓ２は、全ての読み出しデータRD
AT#1〜RDAT#4がＬレベルの時にＨレベルで出力される。
従って、ＮＯＲ回路７４は、Ｌレベルの読み出しデータ
RDAT#1〜RDAT#4を１ビットの信号Ｓ２に圧縮する。従っ
て、信号Ｓ１と信号Ｓ２は、全ての読み出し信号RDAT#1
〜RDAT#4のレベルが一致しているときには相補的に変化
する。

【００７８】ＮＯＲ回路７５は、信号Ｓ１と信号Ｓ２を
比較（否定論理和演算）し、その比較結果に基づいて生
成した第２判定信号ＣＭＰを出力する。従って、ＮＯＲ
回路７５は、信号Ｓ１及び信号Ｓ２のレベルが一致しな
いときにＬレベルの第２判定信号ＣＭＰを出力し、信号
Ｓ１及び信号Ｓ２が共にＬレベルの時にＨレベルの第２
判定信号ＣＭＰを出力する。

【００７９】以上のことから、第１判定信号ＪＵＤＧ及
び第２判定信号ＣＭＰがＬレベルの時に、期待値データ
TP及び読み出しデータRDAT#1〜RDAT#4が一致しているこ
とが判る。

【００８０】このように構成された比較判定回路７１
は、値「０」の期待値データTPにおける誤判定を防止す
る。即ち、期待値データTPの値が「０」であり、読み出
しデータRDAT#1〜RDAT#4の値が「１」「０」「０」
「０」の場合、ＡＮＤ回路７２はＬレベルの信号Ｓ１を
出力し、ＥＯＲ回路７３はＬレベルの第１判定信号ＪＵ
ＤＧを出力する。これは、期待値データTPと読み出しデ
ータRDAT#1〜RDAT#4が一致する場合と同じである。

【００８１】しかし、ＮＯＲ回路７４はＬレベルの信号
Ｓ２を出力し、ＮＯＲ回路７５はＨレベルの第２判定信
号ＣＭＰを出力する。従って、第２判定信号ＣＭＰによ
り、期待値データTP及び読み出しデータRDAT#1〜RDAT#4
が一致していないことが判る。

【００８２】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図１０〜図１２に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成について
は同一の符号を付してその説明を一部省略する。

【００８３】図１０は、半導体装置８１の一部ブロック
回路図である。半導体装置８１は、２つのメモリ部８
２，８３と試験回路としての試験部８４を含み、それら
は第一実施形態と同様にロジック回路とともに１つのチ
ップ上に形成されている。

【００８４】メモリ部８２はメモリ回路８５と試験回路
としての比較判定回路８６を含み、メモリ部８３はメモ
リ回路８７と試験回路としての比較判定回路８８を含
む。メモリ回路８５，８７は、ＳＤＲＡＭに似た構成の
入出力インタフェースを有するとともに、データのため
の入出力端子を共通としている。従って、メモリ部８
２，８３は、それぞれ別のバス線（図１０において信号
ＤＡＴＡ−１，ＤＡＴＡ−２の為の配線）により試験部
８４に接続されている。尚、本実施形態では入出力端子
が共通であるため、書き込みデータと読み出しデータに
同じ符号を用いて説明する。

【００８５】試験部８４は、制御信号（コマンド制御信
号ＣＭＤ，アドレス信号ＡＤＤ，クロック信号ＣＬＫを
含む）を生成する機能、書き込みデータＤＡＴＡ−１，
ＤＡＴＡ−２を生成する機能、期待値データＴＰを生成
する機能、及び比較タイミング信号ＳＴＢを生成する機
能を持つ。試験部８４は、図示しないテスト装置からテ
ストモード信号を受け取り、それに応答して生成した制
御信号（コマンド制御信号ＣＭＤ，アドレス信号ＡＤ
Ｄ，クロック信号ＣＬＫを含む）、期待値データＴＰ、
及び比較タイミング信号ＳＴＢをメモリ部８２，８３に
出力する。また、試験部８４は書き込みデータＤＡＴＡ
−１を第１メモリ部８２に、書き込みデータＤＡＴＡ−
２を第２メモリ部８３に出力する。

【００８６】第１メモリ部８２のメモリ回路８５は、制
御信号（ＣＭＤ，ＡＤＤ，ＣＬＫ）と書き込みデータＤ
ＡＴＡ−１を受け取り、書き込みデータＤＡＴＡ−１を
セル情報として記憶する。また、メモリ回路８５は、制
御信号（ＣＭＤ，ＡＤＤ，ＣＬＫ）に応答して読み出し
たセル情報を持つ読み出しデータＤＡＴＡ−１を比較判
定回路８６に出力する。

【００８７】比較判定回路８６は、比較タイミング信号
ＳＴＢ及び期待値データＴＰを受け取り、期待値データ
ＴＰと読み出しデータＤＡＴＡ−１を比較し、その比較
結果を比較タイミング信号ＳＴＢによって各比較タイミ
ング毎にラッチする。ラッチされた信号レベルは、比較
タイミング信号ＳＴＢによって比較タイミング毎に更新
される。比較判定回路８６は、ラッチ信号と対応するレ
ベルを持つ判定信号ＪＵＤＧ１を出力する。

【００８８】図１１は、比較判定回路８６の回路図であ
る。比較判定回路８６は、ＥＯＲ回路９１とＤフリップ
フロップ回路（ＦＦ回路）９２を含む。ＥＯＲ回路９１
は、入力される読み出しデータＤＡＴＡ−１と期待値デ
ータＴＰを比較し、その比較結果に対応するレベルを持
つ信号Ｓ１をＦＦ回路９２に出力する。

【００８９】ＦＦ回路９２はクロック入力端子に比較タ
イミング信号ＳＴＢが入力され、データ端子に信号Ｓ１
が入力される。ＦＦ回路９２は、比較タイミング信号Ｓ
ＴＢの立ち上がりエッジに応答して信号Ｓ１をラッチし
たレベルを持つ比較判定信号ＪＵＤＧ１を出力する。

【００９０】第２メモリ部８３のメモリ回路８７は、メ
モリ回路８５と実質的に同一の構成を有し、制御信号
（ＣＭＤ，ＡＤＤ，ＣＬＫ）に応答して書き込みデータ
ＤＡＴＡ−２をセル情報として記憶し、制御信号（ＣＭ
Ｄ，ＡＤＤ，ＣＬＫ）に応答して読み出したセル情報を
持つ読み出しデータＤＡＴＡ−２を比較判定回路８８に
出力する。比較判定回路８８は、比較判定回路８６と実
質的に同一の構成を有し、比較タイミング信号ＳＴＢに
応答して期待値データＴＰと読み出しデータＤＡＴＡ−
２を比較した結果をラッチし、そのラッチしたレベルを
持つ判定信号ＪＵＤＧ２を出力する。

【００９１】これは、半導体装置８１の動作周波数（詳
しくはクロック信号ＣＬＫの周波数）よりも遅いテスト
装置による半導体装置８１の動作試験を可能にする。即
ち、比較判定回路８６，８８は、比較タイミング信号Ｓ
ＴＢに応答して読み出しデータＤＡＴＡ−１，ＤＡＴＡ
−２が有効である期間にそれをラッチする。従って、比
較タイミング信号ＳＴＢの周波数を遅くすれば、次の比
較タイミングまでの間比較判定信号ＪＵＤＧ１，ＪＵＤ
Ｇ２のレベルは保持されるため、動作の遅いテスト装置
でも比較判定信号ＪＵＤＧ１，ＪＵＤＧ２を確実に受け
取ることができる。

【００９２】次に、上記のように構成された半導体装置
の作用を図１２に従って説明する。図１２（ａ）は試験
部８４の入出力端子における波形図、図１２（ｂ）は第
１メモリ部８２の入出力端子における波形図、図１２
（ｃ）は第２メモリ部８３の入出力端子における波形図
を示す。

【００９３】今、時刻ｔ１において、試験部８４は、ク
ロック信号ＣＬＫに同期してコマンド「ＡＣＴ」のため
の制御信号ＣＭＤを出力する。第１メモリ部８２は、時
刻ｔ１からΔｔ１時間だけ経過した時刻ｔ２にそれを受
け取り、第２メモリ部８３は時刻Δｔ２だけ経過した時
刻ｔ３にそれを受け取る。第１及び第２メモリ部８２，
８３は、それぞれ受け取ったコマンドに応答して動作す
る。

【００９４】次に、試験部８４は、クロック信号ＣＬＫ
に同期して読み出しのためのコマンド「ＲＥＤ」に対応
する制御信号ＣＭＤを両メモリ部８２，８３に出力す
る。それより各メモリ回路８５，８７の動作に対応する
時間（図１２において２クロック）経過後、試験部８４
は、値「Ｔ０」を持つ期待値データＴＰを両メモリ部８
２，８３に出力する。

【００９５】試験部８４から出力された信号は、配線長
に応じた遅延（Δｔ１，Δｔ２）をそれぞれ受け、第１
及び第２メモリ部８２，８３に到達する。第１メモリ部
８２のメモリ回路８５は、クロック信号ＣＬＫに同期し
て受け取ったコマンド「ＲＥＤ」に応答して読み出した
セル情報に基づく読み出しデータＤＡＴＡ−１をクロッ
ク信号ＣＬＫに同期して出力する。第２メモリ部８３の
メモリ回路８７は、クロック信号ＣＬＫに同期して受け
取ったコマンド「ＲＥＤ」に応答して読み出したセル情
報に基づく読み出しデータＤＡＴＡ−２をクロック信号
ＣＬＫに同期して出力する。

【００９６】次に、時刻ｔ４において、試験部８４は比
較タイミング信号ＳＴＢをＬレベルからＨレベルに立ち
上げる。この比較タイミング信号ＳＴＢは、制御信号Ｃ
ＭＤ等と同じ遅延を受ける。即ち、第１比較判定回路８
６は、時刻ｔ４からΔｔ１だけ経過した時刻ｔ５に比較
タイミング信号ＳＴＢの立ち上がりエッジを受け取り、
第２比較判定回路８８は時刻ｔ４からΔｔ２だけ経過し
た時刻ｔ６にそれを受け取る。

【００９７】時刻ｔ５において、比較判定回路８６は、
読み出しデータＤＡＴＡ−１と期待値データＴＰを受け
る。この期待値データＴＰは、制御信号ＣＭＤと同じ遅
延（Δｔ１）を受ける。従って、この時は読み出しデー
タＤＡＴＡ−１のＶａｌｉｄ期間内であり、比較判定回
路８６が読み出しデータＤＡＴＡ−１を受け取るタイミ
ングと、期待値データＴＰのそれとがほぼ一致する。

【００９８】時刻ｔ６において、比較判定回路８８は、
読み出しデータＤＡＴＡ−２と期待値データＴＰを受け
る。この期待値データＴＰは、制御信号ＣＭＤと同じ遅
延（Δｔ２）を受ける。従って、この時は読み出しデー
タＤＡＴＡ−１のＶａｌｉｄ期間内であり、比較判定回
路８８が読み出しデータＤＡＴＡ−２を受け取るタイミ
ングと、期待値データＴＰのそれとがほぼ一致する。

【００９９】即ち、第１メモリ部８２の比較判定回路８
６は、時刻ｔ５において期待値データＴＰと読み出しデ
ータＤＡＴＡ−１の比較結果をラッチし、第２メモリ部
８３の比較判定回路８８は、時刻ｔ６において期待値デ
ータＴＰと読み出しデータＤＡＴＡ−２の比較結果をラ
ッチする。従って、時刻ｔ６より後の適当な時刻におい
て、テスト装置は比較結果をラッチしたレベルを持つ判
定信号ＪＵＤＧ１，ＪＵＤＧ２を受け取ることができ
る。

【０１００】このように、試験部８４は、第１メモリ部
８２の動作試験と、第２メモリ部８３の動作試験を同時
に実施するとともに、半導体装置８１より動作の遅いテ
スト装置であっても比較判定結果を確実に受け取ること
ができる。

【０１０１】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）第一実施形態と同様に、各比較判定回路８６，８
８が受け取る期待値データＴＰのタイミングと読み出し
データＤＡＴＡ−１ＤＡＴＡ−２のタイミングがほぼ一
致する。更に、試験部８４は、比較タイミング信号ＳＴ
Ｂを各比較判定回路８６，８８に供給し、比較判定回路
８６，８８は比較タイミング信号ＳＴＢの立ち上がりエ
ッジに応答して比較結果をラッチ更新し、そのラッチし
たレベルを持つ判定信号ＪＵＤＧ１，ＪＵＤＧ２を出力
する。これにより、試験部８４は、第１メモリ部８２の
動作試験と、第２メモリ部８３の動作試験を同時に実施
するとともに、半導体装置８１より動作の遅いテスト装
置であっても比較判定結果を確実に受け取ることができ
る。

【０１０２】（第三実施形態）以下、本発明を具体化し
た第三実施形態を図１３〜図１５に従って説明する。
尚、説明の便宜上、第一及び第二実施形態と同様の構成
については同一の符号を付してその説明を一部省略す
る。

【０１０３】図１３は、半導体装置１０１の一部ブロッ
ク回路図である。半導体装置１０１は、２つのメモリ部
１０２，１０３と試験回路としての試験部１０４を含
み、それらは第一実施形態と同様にロジック回路ととも
に１つのチップ上に形成されている。

【０１０４】メモリ部１０２はメモリ回路１０５と試験
回路としての比較判定回路１０６を含み、メモリ部１０
３はメモリ回路１０７と試験回路としての比較判定回路
１０８を含む。メモリ回路１０５，１０７は、第二実施
形態のメモリ回路８５，８７と実質的に同一の機能を持
つ。

【０１０５】試験部１０４は、第二実施形態の試験部８
４が持つ機能に加えて、リセット信号ＲＥＳＥＴを生成
する機能を持つ。試験部１０４は、図示しないテスト装
置からテストモード信号を受け取り、メモリ部１０２，
１０３の動作試験を開始する前にリセット信号ＲＥＳＥ
Ｔを出力する。各メモリ部１０２，１０３の比較判定回
路１０６，１０８は、リセット信号ＲＥＳＥＴに応答し
て比較結果をリセットし、リセット状態に対応するレベ
ル（本実施形態ではＬレベル）の比較判定信号ＪＵＤＧ
１，ＪＵＤＧ２を出力する。

【０１０６】次に、試験部１０４は、各メモリ部１０
２，１０３の動作試験を開始する。即ち、試験部１０４
は、生成した制御信号（ＣＭＤ，ＡＤＤ，ＣＬＫ）、期
待値データＴＰ、比較タイミング信号ＳＴＢ、及びリセ
ット信号ＲＥＳＥＴをメモリ部１０２，１０３に出力す
る。また、試験部１０４は書き込みデータＤＡＴＡ−１
を第１メモリ部１０２に、書き込みデータＤＡＴＡ−２
を第２メモリ部１０３に出力する。

【０１０７】第１メモリ部１０２の比較判定回路１０６
は、比較タイミング信号ＳＴＢ及び期待値データＴＰを
受け取り、期待値データＴＰと読み出しデータＤＡＴＡ
−１を比較し、その比較結果を比較タイミング信号ＳＴ
Ｂによってラッチし、そのラッチしたレベルを持つ判定
信号ＪＵＤＧ１を出力する。更に、比較判定回路１０６
は、一旦Ｈレベル(Fail)の判定信号ＪＵＤＧ１をラッチ
すると、そのレベルを保持する。

【０１０８】図１４は、比較判定回路１０６の回路図で
ある。比較判定回路１０６は、ＥＯＲ回路１１１、ＯＲ
回路１１２、Ｄフリップフロップ回路（ＦＦ回路）１１
３を含む。ＥＯＲ回路１１１は、入力される読み出しデ
ータＤＡＴＡ−１と期待値データＴＰを比較し、その比
較結果に対応するレベルを持つ信号Ｓ１をＯＲ回路１１
２に出力する。

【０１０９】ＯＲ回路１１２には信号Ｓ１と比較判定信
号ＪＵＤＧ１が入力され、それらを論理和演算して生成
した信号Ｓ２をＦＦ回路１１３に出力する。ＦＦ回路１
１３はクロック入力端子に比較タイミング信号ＳＴＢが
入力され、データ端子に信号Ｓ１が入力され、クリア端
子にリセット信号ＲＥＳＥＴが入力される。

【０１１０】ＦＦ回路１１３はリセット信号ＲＥＳＥＴ
の立ち上がりエッジに応答してＬレベルの比較判定信号
ＪＵＤＧ１を出力する。ＦＦ回路１１３は、比較タイミ
ング信号ＳＴＢの立ち上がりエッジに応答して信号Ｓ１
をラッチしたレベルを持つ比較判定信号ＪＵＤＧ１を出
力する。この比較判定信号ＪＵＤＧ１はＯＲ回路１１２
に入力される。

【０１１１】従って、メモリ回路１０５の読み出しデー
タＤＡＴＡ−１と期待値データＴＰが不一致の場合、比
較判定信号ＪＵＤＧ１がＨレベルになり、ＯＲ回路１１
２はＨレベルの信号Ｓ２を出力する。これにより、比較
判定回路１０６は、判定信号ＪＵＤＧ１をＨレベルに保
持する。

【０１１２】第２メモリ部１０３の比較判定回路１０８
は、比較判定回路１０６と実質的に同一の構成を有し、
比較タイミング信号ＳＴＢに応答して期待値データＴＰ
と読み出しデータＤＡＴＡ−２を比較した結果をラッチ
し、そのラッチしたレベルを持つ判定信号ＪＵＤＧ２を
出力する。更に、比較判定回路１０８は、一旦Ｈレベル
(Fail)の判定信号ＪＵＤＧ２をラッチすると、そのレベ
ルを保持する。

【０１１３】このように構成された半導体装置１０１
は、工程試験のように、チップ全体の良否（Pass/Fail
）だけが判れば良いような場合に有効である。即ち、
テスト装置は複数の半導体装置１０１に対して、複数の
動作試験を順次実施する。

【０１１４】半導体装置１０１は、不良（Fail）を示す
Ｈレベルの判定信号ＪＵＤＧ１，ＪＵＤＧ２を出力して
いる。従って、テスト装置は、全ての動作試験を終了し
た後に、各半導体装置１０１が出力する判定信号ＪＵＤ
Ｇ１，ＪＵＤＧ２のレベルに基づいて、全ての動作試験
をパスした半導体装置１０１を容易に確認することがで
きる。

【０１１５】更に、複数のメモリ回路１０５，１０７の
試験結果である判定信号ＪＵＤＧ１，ＪＵＤＧ２をＯＲ
処理した結果をテスト装置が受け取るように構成する。
このようにすれば、テスト装置が判定結果を受け取るた
めの端子の数を少なくすることができる。

【０１１６】次に、上記のように構成された半導体装置
の作用を図１５に従って説明する。図１５（ａ）は試験
部１０４の入出力端子における波形図、図１５（ｂ）は
第１メモリ部１０２の入出力端子における波形図、図１
５（ｃ）は第２メモリ部１０３の入出力端子における波
形図を示す。

【０１１７】今、時刻ｔ１において、試験部１０４は、
リセット信号ＲＥＳＥＴをＬレベルからＨレベルに変更
する。各メモリ部１０２，１０３の比較判定回路１０
６，１０８は、Ｈレベルのリセット信号ＲＥＳＥＴに応
答して判定信号ＪＵＤＧ１，ＪＵＤＧ２をリセットす
る。

【０１１８】次に、試験部１０４は、クロック信号ＣＬ
Ｋに同期してコマンド「ＡＣＴ」のための制御信号ＣＭ
Ｄを出力する。第１メモリ部１０２は、時刻ｔ１からΔ
ｔ１時間だけ経過した時刻ｔ２にそれを受け取り、第２
メモリ部１０３は時刻Δｔ２だけ経過した時刻ｔ３にそ
れを受け取る。第１及び第２メモリ部１０２，１０３
は、それぞれ受け取ったコマンドに応答して動作する。

【０１１９】次に、試験部１０４は、クロック信号ＣＬ
Ｋに同期して読み出しのためのコマンド「ＲＥＤ」に対
応する制御信号ＣＭＤを両メモリ部１０２，１０３に出
力する。それより各メモリ回路１０５，１０７の動作に
対応する時間（図１５において２クロック）経過後、試
験部１０４は、値「Ｔ０」を持つ期待値データＴＰを両
メモリ部１０２，１０３に出力する。

【０１２０】試験部１０４から出力された信号は、配線
長に応じた遅延（Δｔ１，Δｔ２）をそれぞれ受け、第
１及び第２メモリ部１０２，１０３に到達する。第１メ
モリ部１０２のメモリ回路１０５は、クロック信号ＣＬ
Ｋに同期して受け取ったコマンド「ＲＥＤ」に応答して
読み出したセル情報に基づく読み出しデータＤＡＴＡ−
１をクロック信号ＣＬＫに同期して出力する。第２メモ
リ部１０３のメモリ回路１０７は、クロック信号ＣＬＫ
に同期して受け取ったコマンド「ＲＥＤ」に応答して読
み出したセル情報に基づく読み出しデータＤＡＴＡ−２
をクロック信号ＣＬＫに同期して出力する。

【０１２１】次に、試験部１０４は比較タイミング信号
ＳＴＢをＬレベルからＨレベルに立ち上げる。この比較
タイミング信号ＳＴＢは、制御信号ＣＭＤ等と同じ遅延
を受ける。即ち、第１比較判定回路１０６は、時刻ｔ５
に比較タイミング信号ＳＴＢの立ち上がりエッジを受け
取り、第２比較判定回路１０８は時刻ｔ６にそれを受け
取る。

【０１２２】時刻ｔ５において、比較判定回路１０６
は、比較タイミング信号ＳＴＢに応答し、読み出しデー
タＤＡＴＡ−１と期待値データＴＰの比較結果をラッチ
する。この図１５（ｂ）において、比較判定回路１０６
はラッチしたＨレベルの判定信号ＪＵＤＧ１を出力し、
そのレベルを保持する。

【０１２３】時刻ｔ６において、比較判定回路１０８
は、比較タイミング信号ＳＴＢに応答し、読み出しデー
タＤＡＴＡ−２と期待値データＴＰの比較結果をラッチ
する。この図１５（ｃ）において、比較判定回路１０６
はＬレベルの判定信号ＪＵＤＧ２を出力する。

【０１２４】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）第一実施形態と同様に、各比較判定回路１０６，
１０８が受け取る期待値データＴＰのタイミングと読み
出しデータＤＡＴＡ−１，ＤＡＴＡ−２のタイミングが
ほぼ一致する。更に、比較判定回路１０６，１０８は、
試験前に試験部１０４から供給されるリセット信号ＲＥ
ＳＥＴに応答して比較結果をリセットし、比較タイミン
グ信号ＳＴＢにより不良（Fail）を示すＨレベルの判定
信号ＪＵＤＧ１，ＪＵＤＧ２を一旦ラッチすると、以後
これを保持するため、工程試験などのように、全試験を
実施した後に、全ての動作試験をパスした半導体装置１
０１を容易に確認することができる。

【０１２５】（２）複数のメモリ回路１０５，１０７の
試験結果である判定信号ＪＵＤＧ１，ＪＵＤＧ２をＯＲ
処理した結果をテスト装置が受け取るように構成するこ
とで、テスト装置が判定結果を受け取るための端子の数
を少なくすることも可能になる。

【０１２６】（第四実施形態）以下、本発明を具体化し
た第四実施形態を図１６及び図１７に従って説明する。
尚、説明の便宜上、第一〜第三実施形態と同様の構成に
ついては同一の符号を付してその説明を一部省略する。

【０１２７】図１６は、半導体装置１２１の一部ブロッ
ク回路図である。半導体装置１２１は、２つのメモリ部
１２２，１２３と試験回路としての試験部１２４を含
み、それらは第一実施形態と同様にロジック回路ととも
に１つのチップ上に形成されている。

【０１２８】試験部１２４は、第三実施形態の試験部１
０４と実質的に同一の機能を持つ。メモリ部１２２はメ
モリ回路１２５と試験回路としての比較判定回路１２６
を含み、メモリ部１２３はメモリ回路１２７と試験回路
としての比較判定回路１２８を含む。メモリ回路１２
５，１２７は、第二実施形態のメモリ回路８５，８７と
実質的に同一の機能を持つ。

【０１２９】比較判定回路１２６は、外部から切替信号
ＴＭＡＰを受け取り、それによって試験結果としての判
定信号ＪＵＤＧ１を比較タイミング毎にラッチ更新する
機能と、一旦Ｈレベルの判定信号ＪＵＤＧ１を出力する
とそれを保持する機能とを切り替える機能を有する。

【０１３０】比較判定回路１２６は、Ｈレベルの切替信
号ＴＭＡＰに応答して、判定信号ＪＵＤＧ１を比較タイ
ミング毎にラッチ更新する機能を提供する。即ち、この
比較判定回路１２６は、第二実施形態の比較判定回路８
６と同様に機能する。これにより、比較判定回路１２６
は、比較タイミング信号ＳＴＢのタイミングにおける良
否に対応したレベルを持つ判定信号ＪＵＤＧ１を出力す
る。比較タイミング信号ＳＴＢのタイミングを動作試験
の項目等に同期させることで、タイミング毎の良否を知
ることができる。

【０１３１】一方、比較判定回路１２６は、Ｌレベルの
切替信号ＴＭＡＰに応答して、Ｈレベルの判定信号ＪＵ
ＤＧ１を一旦出力すると、これを保持する機能を提供す
る。即ち、この比較判定回路１２６は、第三実施形態の
比較判定回路１０６と同様に機能する。これにより、比
較判定回路１２６は、一旦Ｈレベルの判定信号ＪＵＤＧ
１を出力すると、これを保持する。これにより、メモリ
回路１２５、即ち半導体装置１２１が良品か否かを判定
することが容易になる。

【０１３２】図１７は、比較判定回路１２６の回路図で
ある。比較判定回路１２６は、ＥＯＲ回路１３１、ＯＲ
回路１３２、切替回路１３３、Ｄフリップフロップ回路
（ＦＦ回路）１３４を含む。ＥＯＲ回路１３１は、入力
される読み出しデータＤＡＴＡ−１と期待値データＴＰ
を比較し、その比較結果に対応するレベルを持つ信号Ｓ
１をＯＲ回路１３２に出力する。ＯＲ回路１３２には信
号Ｓ１と比較判定信号ＪＵＤＧ１が入力され、それらを
論理和演算して生成した信号Ｓ２を切替回路１３３に出
力する。

【０１３３】切替回路１３３は、ＡＮＤ回路１３５，１
３６とＯＲ回路１３７を含む。ＡＮＤ回路１３５は反転
入力端子に切替信号ＴＭＡＰが入力され、非反転入力端
子に信号Ｓ２が入力される。従って、ＡＮＤ回路１３５
は、Ｌレベルの切替信号ＴＭＡＰに応答して信号Ｓ２と
同じレベルを持つ信号を出力する。ＡＮＤ回路１３６に
は切替信号ＴＭＡＰと信号Ｓ１が入力され、Ｈレベルの
切替信号ＴＭＡＰに応答して信号Ｓ１と同じレベルを持
つ信号を出力する。

【０１３４】ＯＲ回路１３７はＡＮＤ回路１３５の出力
信号とＡＮＤ回路１３６の出力信号を論理和演算した信
号をＦＦ回路１３４に出力する。これにより、切替回路
１３３は、切替信号ＴＭＡＰのレベルに応じて信号Ｓ１
又は信号Ｓ２をＦＦ回路１３４に出力する。

【０１３５】ＦＦ回路１３４はクロック入力端子に比較
タイミング信号ＳＴＢが入力され、データ端子に切替回
路１３３の出力信号が入力され、クリア端子にリセット
信号ＲＥＳＥＴが入力される。ＦＦ回路１３４はリセッ
ト信号ＲＥＳＥＴの立ち上がりエッジに応答してＬレベ
ルの比較判定信号ＪＵＤＧ１を出力する。ＦＦ回路１３
４は、比較タイミング信号ＳＴＢの立ち上がりエッジに
応答して信号Ｓ１をラッチしたレベルを持つ比較判定信
号ＪＵＤＧ１を出力する。この比較判定信号ＪＵＤＧ１
はＯＲ回路１３２に入力される。

【０１３６】従って、比較判定回路１２６は、Ｈレベル
の切替信号ＴＭＡＰにより第二実施形態の比較判定回路
８６の回路構成と実質的に同一の構成を持つことにな
る。また、比較判定回路１２６は、Ｌレベルの切替信号
ＴＭＡＰにより第三実施形態の比較判定回路１０６の回
路構成と実質的に同一の構成を持つことになる。

【０１３７】第２メモリ部１２３の比較判定回路１２８
は、比較判定回路１２６と実質的に同一の構成を有し、
比較タイミング信号ＳＴＢに応答して期待値データＴＰ
と読み出しデータＤＡＴＡ−２を比較した結果をラッチ
し、そのラッチしたレベルを持つ判定信号ＪＵＤＧ２を
出力する。

【０１３８】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）第一実施形態と同様に、比較判定回路１２６，１
２８が受け取る期待値データＴＰのタイミングと読み出
しデータＤＡＴＡ−１，ＤＡＴＡ−２のタイミングがほ
ぼ一致する。更に、切替回路１３３を備えることで、半
導体装置１２１の動作よりも遅いテスト装置により、各
比較タイミング（試験項目）毎の半導体装置１２１の良
否判定と、半導体装置１２１全体の良否判定を容易に切
り替えることができる。

【０１３９】（第五実施形態）以下、本発明を具体化し
た第五実施形態を図１８〜図２０に従って説明する。
尚、説明の便宜上、第一〜第四実施形態と同様の構成に
ついては同一の符号を付してその説明を一部省略する。

【０１４０】図１８は、半導体装置１４１の一部ブロッ
ク回路図である。半導体装置１４１は、２つのメモリ回
路１４２，１４３と、それらを動作試験する試験回路と
しての１つの試験部１４４と、各メモリ回路１４２，１
４３と一対一に対応した試験回路としての信号補正回路
１４５，１４６を含み、それらは第一実施形態と同様に
ロジック回路とともに１つのチップ上に形成されてい
る。

【０１４１】メモリ回路１４２，１４３は、ＳＤＲＡＭ
に似た構成の入出力インタフェースを有するとともに、
データのための入出力端子を共通としている。従って、
メモリ回路１４２，１４３は、それぞれ別のバス線（図
１８において信号ＤＡＴＡ−１，ＤＡＴＡ−２の為の配
線）により試験部１４４に接続されている。尚、本実施
形態では入出力端子が共通であるため、書き込みデータ
と読み出しデータに同じ符号を用いて説明する。

【０１４２】試験部１４４は、制御信号（コマンド制御
信号ＣＭＤ，アドレス信号ＡＤＤ，クロック信号ＣＬＫ
を含む）を生成する機能、書き込みデータＤＡＴＡ−
１，ＤＡＴＡ−２を生成する機能、及び読み出しデータ
ＤＡＴＡ−１，ＤＡＴＡ−２と期待値データを比較して
生成した判定信号ＪＵＤＧを出力する機能を持つ。

【０１４３】試験部１４４は、図示しないテスト装置か
らテストモード信号を受け取り、それに応答して生成し
た制御信号（コマンド制御信号ＣＭＤ，アドレス信号Ａ
ＤＤ，クロック信号ＣＬＫを含む）をメモリ回路１４
２，１４３に出力する。また、試験部１４４は書き込み
データＤＡＴＡ−１を第１メモリ回路１４２に、書き込
みデータＤＡＴＡ−２を第２メモリ回路１４３に出力す
る。

【０１４４】第１メモリ回路１４２は、制御信号（ＣＭ
Ｄ，ＡＤＤ，ＣＬＫ）と書き込みデータＤＡＴＡ−１を
受け取り、書き込みデータＤＡＴＡ−１をセル情報とし
て記憶する。また、メモリ回路１４２は、制御信号（Ｃ
ＭＤ，ＡＤＤ，ＣＬＫ）に応答して読み出したセル情報
を持つ読み出しデータＤＡＴＡ−１を試験部１４４に出
力する。

【０１４５】第２メモリ回路１４３は、第１メモリ回路
１４２と実質的に同一の構成を有し、制御信号（ＣＭ
Ｄ，ＡＤＤ，ＣＬＫ）に応答して書き込みデータＤＡＴ
Ａ−２をセル情報として記憶し、制御信号（ＣＭＤ，Ａ
ＤＤ，ＣＬＫ）に応答して読み出したセル情報を持つ読
み出しデータＤＡＴＡ−２を試験部１４４に出力する。

【０１４６】試験部１４４は、両メモリ回路１４２，１
４３から読み出しデータＤＡＴＡ−１，ＤＡＴＡ−２を
受け取り、それらと期待値データを比較して生成した判
定信号ＪＵＤＧを出力する。

【０１４７】信号補正回路１４５，１４６は、両メモリ
回路１４２，１４３が出力する読み出しデータＤＡＴＡ
−１，ＤＡＴＡ−２が試験部１４４にほぼ同時に到達す
るように試験部１４４と各メモリ回路１４２，１４３間
の信号に補正を加える機能を持つ。これにより試験部１
４４はほぼ同時に読み出しデータＤＡＴＡ−１，ＤＡＴ
Ａ−２を受け取るため、両メモリ回路１４２，１４３の
判定動作を同時に行うことができる。

【０１４８】詳述すると、信号補正回路１４５，１４６
は、試験部１４４から各メモリ回路１４２，１４３に供
給される信号に、設定された遅延時間を付与する。この
設定遅延時間は、試験部１４４と各メモリ回路１４２，
１４３の間に発生する遅延時間に基づく値を持つ。

【０１４９】今、試験部１４４から第１メモリ回路１４
２に供給される信号が受ける遅延時間をΔｔ１とし、試
験部１４４から第２メモリ回路１４３に供給される信号
が受ける遅延時間をΔｔ２とする。試験部１４４と第１
メモリ回路１４２間の距離に比べて試験部１４４と第２
メモリ回路１４３間の距離が長いため、第１遅延時間Δ
ｔ１は第２遅延時間Δｔ２より小さい。

【０１５０】即ち、試験部１４４が第１及び第２メモリ
回路１４２，１４３に読み出しコマンドを送出すると、
第２メモリ回路１４３は、第１メモリ回路１４２がコマ
ンドを受け取った時刻から（Δｔ２−Δｔ１）時間だけ
遅れて受け取る。それに応答して両メモリ回路１４２，
１４３が読み出しデータＤＡＴＡ−１，ＤＡＴＡ−２を
それぞれ送出すると、試験回路は、第１読み出しデータ
ＤＡＴＡ−１を受け取った時刻から（（Δｔ２−Δｔ
１）×２）時間だけ遅れて第２読み出しデータＤＡＴＡ
−２を受け取る。

【０１５１】従って、両読み出しデータＤＡＴＡ−１，
ＤＡＴＡ−２を受け取る時間差（（Δｔ２−Δｔ１）×
２）だけ第１メモリ回路１４２に供給する信号に遅延を
与える。即ち、第１信号補正回路１４５は、試験部１４
４が第１メモリ回路１４２に供給する信号に（（Δｔ２
−Δｔ１）×２）の遅延を与え、第２信号補正回路１４
６は試験部１４４が第２メモリ回路１４３に供給する信
号に遅延を与えない。これにより、試験部１４４が両読
み出しデータＤＡＴＡ−１，ＤＡＴＡ−２を受け取る時
刻がほぼ一致するため、試験部１４４は両読み出しデー
タＤＡＴＡ−１，ＤＡＴＡ−２に基づく第１及び第２メ
モリ回路１４２，１４３の判定処理を同時に行うことが
できる。

【０１５２】次に、信号補正回路１４５の構成を説明す
る。図１９は、信号補正回路１４５の回路図である。
尚、信号補正回路１４６は、信号補正回路１４５と実質
的に同一の構成を有しているため、図面及び構成の詳細
な説明を省略する。

【０１５３】信号補正回路１４５は、記憶部としてのＲ
ＯＭ１５１と遅延付与部１５２を備えている。ＲＯＭ１
５１は、信号に与える遅延時間に対応する値を記憶し、
その値に基づくレベルを持つ複数（本実施形態では３ビ
ット）の選択信号Ｒ２，Ｒ１，Ｒ０を遅延付与部１５２
に出力する。

【０１５４】遅延付与部１５２には、複数の入力信号Ｉ
１，Ｉ２，…，Ｉｎ（ｎは自然数であり、信号補正回路
１４５が補正する信号の数）が入力される。この入力信
号Ｉ１〜Ｉｎは、図１８のコマンド制御信号ＣＭＤ等に
相当する。

【０１５５】遅延付与部１５２は、選択信号Ｒ２，Ｒ
１，Ｒ０に基づいて、各入力信号Ｉ１〜Ｉｎを補正した
（遅延を与えた）信号Ｏ１〜Ｏｎを出力する。この出力
信号Ｏ１〜Ｏｎは、図１８のメモリ回路１４２に供給さ
れる。

【０１５６】遅延付与部１５２は、入力信号Ｉ１〜Ｉｎ
に対応するｎ個の遅延選択部１５３１〜１５３ｎを備え
ている。各遅延選択部１５３１〜１５３ｎは同一の構成
を持つため、遅延選択部１５３１を代表して符号を付
し、他の遅延選択部１５３２〜１５３ｎに対する符号を
省略する。

【０１５７】遅延選択部１５３１は、ＡＮＤ回路１５
４，１５５，１５６、遅延回路１５７，１５８、ＯＲ回
路１５９を備えている。第１ＡＮＤ回路１５４には入力
信号Ｉ１と選択信号Ｒ０が入力され、出力端子はＯＲ回
路１５９に接続されている。第２ＡＮＤ回路１５５には
入力信号Ｉ１と選択信号Ｒ１が入力され、出力端子は第
１遅延回路１５７を介してＯＲ回路１５９に接続されて
いる。第３ＡＮＤ回路１５６には、入力信号Ｉ１と選択
信号Ｒ２が入力され、出力端子は第２遅延回路１５８を
介してＯＲ回路１５９に接続されている。

【０１５８】第１及び第２遅延回路１５７，１５８は、
互いに異なる値を持つ遅延時間DELAYb，DELAYcを信号に
与えるように構成されている。従って、遅延選択部１５
３１は、選択信号Ｒ０，Ｒ１，Ｒ２に対応して遅延時間
「０」（ゼロ），DELAYb，DELAYcを入力信号Ｉ１に与え
る。

【０１５９】尚、本実施形態では遅延時間DELAYb＝（Δ
ｔ２−Δｔ１）×２に設定されている。従って、ＲＯＭ
１５１は、この遅延時間DELAYbを選択するように選択信
号Ｒ０，Ｒ１，Ｒ２(R0=L,R1=H,R2=L)を出力する。これ
により、入力信号Ｉ１は、ＡＮＤ回路１５５を介して第
１遅延回路１５７により遅延時間DELAYbが与えられ、信
号Ｏ１として出力される。

【０１６０】次に、上記のように構成された半導体装置
の作用を図２０に従って説明する。図２０（ａ）は試験
部１４４の入出力端子における波形図、図２０（ｂ）は
第１メモリ回路１４２の入出力端子における波形図、図
２０（ｃ）は第２メモリ回路１４３の入出力端子におけ
る波形図を示す。

【０１６１】今、時刻ｔ１において、試験部１４４は、
クロック信号ＣＬＫに同期してコマンド「ＡＣＴ」のた
めの制御信号ＣＭＤを出力する。第１信号補正回路１４
５は、試験部１４４から出力される信号に遅延時間DELA
Ybを与え、第１メモリ回路１４２に出力する。これによ
り、第１メモリ回路１４２は、時刻ｔ１からΔｔ１時間
だけ経過した時刻ｔ２にそれを受け取る。

【０１６２】第２信号補正回路１４６は、試験部１４４
から出力される信号に遅延時間を与えない。これによ
り、第２メモリ回路１４３は時刻ｔ１から時刻Δｔ２だ
け経過した時刻ｔ３にそれを受け取る。

【０１６３】第１及び第２メモリ回路１４２，１４３
は、それぞれ受け取ったコマンドに応答して動作する。
次に、試験部１４４は、クロック信号ＣＬＫに同期して
読み出しのためのコマンド「ＲＥＤ」に対応する制御信
号ＣＭＤを両メモリ回路１４２，１４３に出力する。

【０１６４】試験部１４４から出力された信号は、配線
長に応じた遅延（Δｔ１，Δｔ２）と信号補正回路１４
５，１４６による遅延（DELAYb，０）をそれぞれ受け、
第１及び第２メモリ回路１４２，１４３に到達する。

【０１６５】第１メモリ回路１４２は、クロック信号Ｃ
ＬＫに同期して受け取ったコマンド「ＲＥＤ」に応答し
て読み出したセル情報に基づく読み出しデータＤＡＴＡ
−１をクロック信号ＣＬＫに同期して出力する。第２メ
モリ回路１４３は、クロック信号ＣＬＫに同期して受け
取ったコマンド「ＲＥＤ」に応答して読み出したセル情
報に基づく読み出しデータＤＡＴＡ−２をクロック信号
ＣＬＫに同期して出力する。

【０１６６】読み出しデータＤＡＴＡ−１は、制御信号
ＣＭＤと同じ遅延（Δｔ１）を受け、試験部１４４に到
達する。読み出しデータＤＡＴＡ−２は、制御信号ＣＭ
Ｄと同じ遅延（Δｔ２）を受け、試験部１４４に到達す
る。これらは、図２０（ａ）に示すように、試験部１４
４が読み出しデータＤＡＴＡ−１を受け取るタイミング
と、ＤＡＴＡ−２を受け取るタイミングがほぼ一致す
る。

【０１６７】従って、試験部１４４は、第１メモリ回路
１４２の判定と第２メモリ回路１４３の判定を同時に行
う。このように、試験部１４４は、第１メモリ回路１４
２の動作試験と、第２メモリ回路１４３の動作試験を同
時に実施する。

【０１６８】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）信号補正回路１４５，１４６により試験部１４４
と各メモリ回路１４２，１４３の間の信号を補正するこ
とで、試験部１４４が各メモリ回路１４２，１４３から
受け取る読み出しデータＤＡＴＡ−１，ＤＡＴＡ−２の
タイミングがほぼ一致する。これにより、試験部１４４
は各メモリ回路１４２，１４３の動作判定を同時に行う
ことができ、試験時間を短くすることができる。

【０１６９】尚、前記実施形態は、以下の態様に変更し
てもよい。 ○上記実施形態では、信号補正回路１４５，１４６は試
験部１４４が第１，第２メモリ回路１４２，１４３に供
給する信号を補正する（遅延を与える）ようにしたが、
試験部１４４が各メモリ回路１４２，１４３から受け取
る信号を補正するようにしてもよい。また、双方向の信
号（試験部１４４が供給する信号と、試験部１４４が受
け取る信号）を補正するようにしてもよい。

【０１７０】○上記実施形態では、信号補正回路１４
５，１４６は、試験部１４４と第１及び第２メモリ回路
１４２，１４３間の遅延時間の差に基づいて第１メモリ
回路１４２に供給する信号に遅延を与える信号補正を行
うようにしたが、互いに他方の遅延時間に基づいて第１
及び第２メモリ回路１４２，１４３に供給する信号に遅
延を与える信号補正を行うようにしても良い。即ち、第
１信号補正回路１４５は、第２メモリ回路１４３に対す
る遅延時間Δｔ２の２倍の遅延時間を第１メモリ回路１
４２に供給する信号に与える信号補正を行い、第２信号
補正回路１４６は、第１メモリ回路１４２に対する遅延
時間Δｔ１の２倍の遅延時間を第２メモリ回路１４３に
供給する信号に与える信号補正を行うようにする。この
ようにしても、試験部１４４に読み出しデータＤＡＴＡ
−１，ＤＡＴＡ−２が到達する時間を一致させることが
できるため、試験部１４４は両メモリ回路１４２，１４
３の良否判定を同時に実施することができる。

【０１７１】尚、上記各実施形態は、以下の態様に変更
してもよい。 ○上記各実施形態では、試験部が試験対象とするメモリ
回路の数を「２」としたが、３つ以上のメモリ回路を試
験対象とする試験部を備えた半導体装置に具体化して実
施しても良い。試験対象とするメモリ回路の数が多いほ
ど、試験部とメモリ回路を一対一で搭載する半導体装置
に比べて、試験部の占有面積の割合を少なくして半導体
装置のチップ面積の増大を抑えることと、複数もメモリ
回路を同時に動作試験することができる。

【０１７２】○上記各実施形態では、半導体装置に搭載
する複数のメモリ回路の回路構成を同一に設定したが、
セル数、入出力ビット数、インタフェース仕様、等の構
成がそれらを利用するロジック部の仕様に従って異なる
構成を持つ複数のメモリ回路を搭載して実施しても良
い。

【０１７３】○上記各実施形態の試験部を複数備えた半
導体装置に具体化して実施しても良い。その場合、少な
くとも１つの試験部は、少なくとも２つ以上のメモリ部
を試験対象とするように作成する。即ち、半導体装置の
データには、複数の試験部を生成するためのデータが格
納された領域を含み、そのうちの少なくとも１つの領域
には少なくとも２つ以上のメモリ部を試験対象とする記
述が含まれる。このようにしても、上記各実施形態と同
様の効果を奏する。

【０１７４】以上の実施形態をまとめ、本発明の構成に
関する以下の事項を開示する。 （１）請求項２に記載の半導体装置において、前記信号
補正回路は、各メモリ回路に供給される信号が受ける遅
延時間の差に基づいて、前記各メモリ回路に供給される
信号と、前記試験回路が前記各メモリ回路から受け取る
信号のうちの少なくとも一方に遅延を与える、ことを特
徴とする半導体装置。

【０１７５】（２）請求項２に記載の半導体装置におい
て、前記信号補正回路は、前記各メモリ回路に供給され
る信号が受ける遅延時間に基づいて前記信号を遅延する
遅延時間の情報を記憶する記憶部と、前記記憶部に記憶
された情報に基づいて、前記各信号に遅延を与える遅延
付与部と、を備えたことを特徴とする半導体装置。

【０１７６】（３）請求項３に記載の記録媒体におい
て、前記試験部は、比較タイミング信号を前記各比較判
定回路に出力し、前記各比較判定回路の動作を記述した
データ区分は、前記読み出しデータと期待値データを比
較した比較結果を出力する比較手段の動作を記述したデ
ータ区分と、前記比較タイミング信号による比較タイミ
ング毎に前記比較結果をラッチ更新するラッチ手段の動
作を記述したデータ区分と、を含む、記録媒体。

【０１７７】（４）請求項３に記載の記録媒体におい
て、前記試験部の動作を記述したデータ区分は、比較タ
イミング信号とリセット信号を前記各比較判定回路に出
力する動作記述を含み、前記各比較判定回路の動作を記
述したデータ区分は、前記読み出しデータと期待値デー
タを比較する比較手段の動作を記述したデータ区分と、
前記比較タイミング信号により前記比較手段の出力をラ
ッチ保持するラッチ手段の動作を記述したデータ区分
と、を含み、前記ラッチ手段の動作を記述したデータ区
分は前記リセット信号により前記比較結果をリセットす
る動作記述を含む、記録媒体。

【０１７８】（５）請求項３に記載の記録媒体におい
て、前記試験部の動作を記述したデータ区分は、比較タ
イミング信号とリセット信号を前記各比較判定回路に出
力する動作記述を含み、前記各比較判定回路の動作を記
述したデータ区分は、前記読み出しデータと期待値デー
タを比較する比較手段の動作を記述したデータ区分と、
前記比較タイミング信号による比較タイミング毎に前記
比較結果をラッチ更新する第１ラッチ手段の動作を記述
したデータ区分と、前記比較タイミング信号により前記
比較手段の出力をラッチ保持する第２ラッチ手段の動作
を記述したデータ区分と、外部から入力される切替信号
に基づいて前記第１ラッチ手段と前記第２ラッチ手段と
を切り替える切替手段の動作を記述したデータ区分と、
を含む、記録媒体。

【０１７９】（６）請求項４に記載の記録媒体におい
て、前記信号補正回路の動作を記述したデータ区分は、
各メモリ回路に供給される信号が受ける遅延時間の差に
基づいて、前記各メモリ回路に供給される信号と、前記
試験回路が前記各メモリ回路から受け取る信号のうちの
少なくとも一方に遅延を与える、動作を記述したデータ
区分を含む、ことを特徴とする半導体装置。

【０１８０】（７）請求項４に記載の記録媒体におい
て、前記信号補正回路の動作を記述したデータ区分は、
前記信号を遅延する遅延時間の情報を記憶する記憶部の
動作を記述したデータ区分と、前記記憶部に記憶された
情報に基づいて、前記各信号に遅延を与える遅延付与部
の動作を記述したデータ区分と、を含む、記録媒体。

【０１８１】（８）請求項５に記載の記録媒体におい
て、前記試験部は、比較タイミング信号を前記各比較判
定回路に出力し、前記各比較判定回路のセル情報データ
区分は、前記読み出しデータと期待値データを比較した
比較結果を出力する比較手段のセル情報データ区分と、
前記比較タイミング信号による比較タイミング毎に前記
比較結果をラッチ更新するラッチ手段のセル情報データ
区分と、を含む、記録媒体。

【０１８２】（９）請求項５に記載の記録媒体におい
て、前記試験部のセル情報データ区分は、比較タイミン
グ信号とリセット信号を前記各比較判定回路に出力する
動作記述を含み、前記各比較判定回路のセル情報データ
区分は、前記読み出しデータと期待値データを比較する
比較手段のセル情報データ区分と、前記比較タイミング
信号により前記比較手段の出力をラッチ保持するラッチ
手段のセル情報データ区分と、を含み、前記ラッチ手段
のセル情報データ区分は前記リセット信号により前記比
較結果をリセットする動作記述を含む、記録媒体。

【０１８３】（１０）請求項５に記載の記録媒体におい
て、前記試験部のセル情報データ区分は、比較タイミン
グ信号とリセット信号を前記各比較判定回路に出力する
動作記述を含み、前記各比較判定回路のセル情報データ
区分は、前記読み出しデータと期待値データを比較する
比較手段のセル情報データ区分と、前記比較タイミング
信号による比較タイミング毎に前記比較結果をラッチ更
新する第１ラッチ手段のセル情報データ区分と、前記比
較タイミング信号により前記比較手段の出力をラッチ保
持する第２ラッチ手段のセル情報データ区分と、外部か
ら入力される切替信号に基づいて前記第１ラッチ手段と
前記第２ラッチ手段とを切り替える切替手段のセル情報
データ区分と、を含む、記録媒体。

【０１８４】（１１）請求項６に記載の記録媒体におい
て、前記信号補正回路のセル情報データ区分は、前記信
号を遅延する遅延時間の情報を記憶する記憶部のセル情
報データ区分と、前記記憶部に記憶された情報に基づい
て、前記各信号に遅延を与える遅延付与部のセル情報デ
ータ区分と、を含む、記録媒体。

【０１８５】

【発明の効果】以上詳述したように、請求項１及び２の
発明によれば、複数のメモリ回路の試験時間が短く、チ
ップ面積の増大が抑えられた半導体装置を提供すること
ができる。

【０１８６】請求項３及び４の発明によれば、記録媒体
に記録されたデータの動作記述にしたがって試験回路を
形成することで、チップ面積の増大が抑えられ、試験時
間の短い半導体装置を作成することができる。

【０１８７】請求項５及び６の発明によれば、記録媒体
に記録されたセル情報を用いて試験回路を形成すること
で、チップ面積の増大が抑えられ、試験時間の短い半導
体装置を作成することができる。

【図面の簡単な説明】

【図１】 第一実施形態の半導体装置のブロック回路図
である。

【図２】 半導体装置の概略平面図である。

【図３】 試験部の機能説明図である。

【図４】 第一実施形態のタイミング図である。

【図５】 半導体設計装置の概略構成図である。

【図６】 データ記述の概略説明図である。

【図７】 別の比較判定回路の回路図である。

【図８】 別の比較判定回路の回路図である。

【図９】 別の比較判定回路の回路図である。

【図１０】 第二実施形態の半導体装置のブロック回路
図である。

【図１１】 第二実施形態の比較判定回路の回路図であ
る。

【図１２】 第二実施形態のタイミング図である。

【図１３】 第三実施形態の半導体装置のブロック回路
図である。

【図１４】 第三実施形態の比較判定回路の回路図であ
る。

【図１５】 第三実施形態のタイミング図である。

【図１６】 第四実施形態の半導体装置のブロック回路
図である。

【図１７】 第四実施形態の比較判定回路の回路図であ
る。

【図１８】 第五実施形態の半導体装置のブロック回路
図である。

【図１９】 第五実施形態の信号補正回路の回路図であ
る。

【図２０】 第五実施形態のタイミング図である。

【図２１】 従来の半導体装置のブロック回路図であ
る。

【図２２】 従来の半導体装置のブロック回路図であ
る。

【図２３】 従来の半導体装置のブロック回路図であ
る。

【図２４】 図２３のタイミング図である。

【符号の説明】

１１ 半導体装置 ２１，２３ メモリ回路 １８ 試験回路としての試験部 ２２，２４ 試験回路としての比較判定回路 ＴＰ 期待値データ ＲＤＡＴ−１，ＲＤＡＴ−２ 読み出しデータ ＪＵＤＧ１，ＪＵＤＧ２ 判定信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ 21/822 (72)発明者 伊藤 栄作 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 2G032 AA01 AA07 AC03 AE08 AK11 5B018 GA03 HA32 HA33 HA35 JA03 JA04 JA21 JA22 NA02 NA10 PA03 QA13 RA11 5F038 DF06 DF11 DT02 DT03 DT07 DT15 EZ09 EZ20 5L106 DD03 DD04 DD22 DD25 GG03 GG07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のメモリ回路と、前記複数のメモリ
   回路を試験する１つの試験回路を同一チップ上に搭載し
   た半導体装置において、 前記試験回路は、 前記複数のメモリ回路を動作させ、各メモリ回路の読み
   出しデータに対応する期待値データを出力する１つの試
   験部と、 前記各メモリ回路毎に該メモリ回路の近傍に設けられ、
   前記メモリ回路の読み出しデータと前記期待値データを
   比較判定し、その比較結果に基づく判定信号を出力する
   複数の比較判定回路と、を備えた、ことを特徴とする半
   導体装置。
2. 【請求項２】 複数のメモリ回路と、前記複数のメモリ
   回路を試験する１つの試験回路を同一チップ上に搭載し
   た半導体装置において、 前記試験回路は、 前記複数のメモリ回路を動作させ、各メモリ回路の読み
   出しデータを受け取り、各読み出しデータと期待値デー
   タを比較判定する１つの試験部と、 前記複数のメモリ回路と一対一に設けられ、前記試験部
   が受け取る複数の読み出しデータがほぼ同時に前記試験
   部に到達するように対応する前記メモリ回路と前記試験
   回路との間の信号を遅延する複数の信号補正回路と、を
   備えた、ことを特徴とする半導体装置。
3. 【請求項３】 前記複数のメモリ回路を試験する１つの
   試験回路の動作をハードウェア記述言語により記述した
   データを記録した記録媒体であって、 前記データは、 前記複数のメモリ回路を動作させ、各メモリ回路の読み
   出しデータに対応する期待値データを出力する試験部の
   動作を記述したデータ区分と、 前記メモリ回路の読み出しデータと前記期待値データを
   比較判定し、その比較結果に基づく判定信号を出力する
   比較判定回路の動作を記述したデータ区分と、 前記比較判定回路を前記各メモリ回路毎に該メモリ回路
   の近傍に設ける動作を記述したデータ区分と、を含む、
   記録媒体。
4. 【請求項４】 前記複数のメモリ回路を試験する１つの
   試験回路を作成するために該回路の動作がハードウェア
   記述言語により記述されたデータを記録した記録媒体で
   あって、 前記データは、 前記複数のメモリ回路を動作させ、各メモリ回路の読み
   出しデータを受け取り、各読み出しデータと期待値デー
   タを比較判定する試験部の動作を記述したデータ区分
   と、 前記複数のメモリ回路と一対一に設けられ、前記試験部
   が受け取る複数の読み出しデータがほぼ同時に前記試験
   部に到達するように対応する前記メモリ回路と前記試験
   回路との間の信号を遅延する複数の信号補正回路の動作
   を記述したデータ区分と、を含む、記録媒体。
5. 【請求項５】 前記複数のメモリ回路を試験する１つの
   試験回路のセル情報データを記録した記録媒体であっ
   て、 前記データは、 前記複数のメモリ回路を動作させ、各メモリ回路の読み
   出しデータに対応する期待値データを出力する試験部の
   セル情報データ区分と、 前記メモリ回路の読み出しデータと前記期待値データを
   比較判定し、その比較結果に基づく判定信号を出力する
   比較判定回路のセル情報データ区分と、 前記比較判定回路を前記各メモリ回路毎に該メモリ回路
   の近傍に設ける情報データ区分と、を含む、記録媒体。
6. 【請求項６】 前記複数のメモリ回路を試験する１つの
   試験回路のセル情報データを記録した記録媒体であっ
   て、 前記データは、 前記複数のメモリ回路を動作させ、各メモリ回路の読み
   出しデータを受け取り、各読み出しデータと期待値デー
   タを比較判定する試験部のセル情報データ区分と、 前記複数のメモリ回路と一対一に設けられ、前記試験部
   が受け取る複数の読み出しデータがほぼ同時に前記試験
   部に到達するように対応する前記メモリ回路と前記試験
   回路との間の信号を遅延する複数の信号補正回路のセル
   情報データ区分と、を含む、記録媒体。