CN105023912B - 半导体晶片以及其测试方法 - Google Patents

Abstract

本发明提供一种半导体晶片以及其测试方法，其中，半导体晶片具有一晶粒区域以及一切割区域，且包括晶粒以及测试电路。晶粒形成于半导体晶片中的晶粒区域上，且晶粒包括主电路。测试电路设置于半导体晶片的切割区域上，并且电连接至晶粒以测试主电路。

Description

半导体晶片以及其测试方法

技术领域

本发明主要是一种半导体晶片，特别是具有测试晶粒用的晶片外测试电路的半导体晶片。

背景技术

目前，传统半导体晶片的工艺中，形成于在晶粒(或称晶片)中的集成电路需要测试其功能性、程序完整性、装置特性以及可靠性等。图1显示一传统半导体晶片10的上视图，其半导体晶片10包括多个晶粒12形成于半导体晶片10上的晶粒区域14，而半导体晶片10上的其他区域则定义为切割区域16。此外，在传统的半导体晶片10中，用以测试晶粒中集成电路的测试电路18亦形成于晶粒区域14内的晶粒中。然而，测试电路18被嵌入至晶粒中会增加晶粒的尺寸大小，换句话说，晶粒区域可提供给主要集成电路的范围相对的减少了。此外，考虑到晶粒的尺寸的问题，测试电路的测试功能需要被减少。

再者，用于传统半导体晶片10的测试电路18可作为测试接口(如，导电焊垫、导电凸块)以提供给外部测试设备，因此外部测试设备可取得测试的信息或是测试结果来判断所测试的晶粒是否正常。然而，企图不法窃取信息的使用者可能会利用这个测试接口来从晶粒中的集成电路窃取信息，相当不安全。因此，需要一种改善的测试电路及方法。

发明内容

为了上述问题，本发明提供一种半导体晶片，具有一晶粒区域以及一切割区域，且上述半导体晶片包括一晶粒以及一测试电路。上述晶粒形成于上述半导体晶片的上述晶粒区域，且具有一主电路。上述测试电路设置于上述半导体晶片的上述切割区域，且电连接至上述晶粒以测试上述主电路。在本发明一些实施例中，上述测试电路可分为二个部分，其中一部分的测试电路设置于上述切割区域中，另一个部分的测试电路则设置于上述晶粒区域中。

在一些实施例中，半导体晶片更包括一封环以及一阱(well)。上述封环设置于上述晶粒***，而上述阱形成于上述封环之下。上述测试电路通过上述阱电连接至上述晶粒。

在一些实施例中，当测试上述主电路时，上述测试电路更传送一测试数据至上述主电路。当上述主电路接收到上述测试数据时传送一回应数据至上述测试电路，接着，上述测试电路判断上述回应数据是否相同于上述测试数据以检测其连接可靠度。

在本发明一些实施例中，上述晶粒更包括一解码电路连接于上述主电路以及上述测试电路之间。上述测试电路更将上述测试数据编码并将编码后的上述测试数据传送至上述解码电路，上述解码电路将上述编码后的上述测试数据解码。上述主电路根据上述解码电路的上述测试数据传送上述回应数据。

在本发明一些实施例中，上述晶粒更具有一非易失性存储器熔丝用以储存决定上述主电路的一功能的数值。上述测试电路提供一高电压至上述非易失性存储器熔丝以执行一抹除操作或一写入操作。

本发明更提供一种测试方法，适用于具有一晶粒区域以及一切割区域的一半导体晶片。上述测试方法包括：在上述半导体晶片的上述晶粒区域上形成一晶粒，其中上述晶粒包括一主电路；在上述半导体晶片的上述切割区域形成一测试电路；以及电连接上述测试电路至上述晶粒以测试上述主电路。

在本发明一些实施例中，上述测试方法更包括：在上述晶粒***形成一封环；以及形成一阱将上述测试电路电连接至上述晶粒的上述主电路。此外，上述阱形成于上述封环的下方。

在本发明一些实施例中，上述测试方法更包括：利用上述测试电路传送一测试数据至上述主电路；通过上述测试电路接收来自上述主电路的一回应数据；以及判断上述回应数据是否相同于上述测试数据。此外，上述晶粒的上述主电路根据上述测试数据产生上述回应数据。

在本发明一些实施例中，上述晶粒更包括一解码电路连接于上述主电路以及上述测试电路之间。在此实施例中，上述测试方法更包括：将上述测试数据编码；传送编码后的上述测试数据至上述解码电路；以及通过上述解码电路将上述编码后的上述测试数据解码。此外，上述主电路根据上述解码电路的上述测试数据传送上述回应数据。

在本发明一些实施例中，上述晶粒更具有一非易失性存储器熔丝用以储存决定上述主电路的一功能的数值。在此实施例中，上述测试方法更包括：利用上述测试电路提供一高电压至上述非易失性存储器熔丝以执行一抹除操作或一写入操作。

通过本发明的半导体晶片以及其测试方法，提升了晶粒中主电路的信息安全，使企图不法窃取信息的使用者无法使用测试电路来存取晶粒中的信息。

附图说明

由阅读以下详细说明及配合所附图式的举例，可更完整地了解本发明所揭露，如下：

图1显示包括多个晶粒及测试电路的一传统半导体晶片10的上视图。

图2为根据本发明的一实施例的包括多个晶粒以及测试电路一半导体晶片的上视图。

图3显示根据本发明一实施例所述的一晶粒以及一测试电路的示意图。

图4A为根据本发明的一实施例的晶粒以及测试电路的示意图。

图4B显示根据本发明的一实施例的半导体晶片的部分剖面图。

附图标号说明：

10、100～半导体晶片

12、120～晶粒

14、140～晶粒区域

16、160～切割区域

18、180～测试电路

122～主电路

124～解码电路

126～封环

DNW～深N型井

Ls～切割线

NW1、NW2～N型井

N+～N+扩散区

PSUB～P型基板

具体实施方式

以下配合所附图式来说明本发明的实施例。应了解到，本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为简化说明之用，并非用以限制本发明。此外，实施例中的参数可能会重复使用，其重复为了简化说明，并非意指不同实施例之间的关联性。

图2为根据本发明的一实施例的包括多个晶粒以及测试电路一半导体晶片的上视图。在此实施例中，半导体晶片100包括多个晶粒120以及多个测试电路180。晶粒120分布于半导体晶片100上的各个晶粒区域140中，而测试电路180分布于切割区域160。此外，测试电路180个别地设置于对应的晶粒120旁边，测试电路180电连接至对应的晶粒120以测试晶粒120其中的主电路。

在一实施例中，当测试晶粒120中的主电路时，测试电路180会通过其电连接的路径来测试主电路。举例来说，测试电路180可通过该连接通路与晶粒120中的主电路进行通讯，测试电路180并根据主电路的回应来判断晶粒120的测试结果。应了解到，测试电路180可根据测试的目的来提供不同命令、数据、外部偏压信号以及/或是其组合(以下皆称作“测试信号”)至晶粒120的主电路。此外，晶粒120中的主电路可具有一个专用总线作为测试使用，此专用总线接收来自测试电路180的上述测试信号。此外，晶粒120的主电路可具有一般数据总线，在晶粒120的主电路与测试电路180之间的同步化建立后，此一般数据总线亦可接收来自测试电路180的上述测试信号作为测试使用。在半导体晶片工艺中，在晶粒120测试完毕后，通过移除切割区域160可将该些晶粒120分割为独立的元件。由于形成于切割区域160的测试电路180在此程序中一并被移除，因此企图不法窃取信息的使用者则无法使用测试电路180来存取晶粒120中的信息。在以下的段落中将进一步说明晶粒的测试。

在本发明一实施例中，测试电路180可传送测试数据至晶粒120的主电路来测试连接可靠度。当晶粒120的主电路接收到测试数据时，主电路可传送回应数据给测试电路180。最后，测试电路180根据晶粒120的主电路的回应数据来判断连接是否正常。举例来说，当检测连接可靠度时，测试电路180可判断回应数据是否同于测试数据。当回应数据与测试数据相同时，测试电路180则可判断此连接为正常。当回应数据与测试数据不相同时，测试电路180则可判断此连接为错误。在一些实施例中，为了安全的理由而避免企图不法窃取信息的使用者进入测试模式，来自测试电路180的数据可被编码，而晶粒120中的主电路可将所接收的数据解码并判断该数据是否来自可信任的来源。此外，当晶粒120中的主电路所接收的数据来自可信任的来源时，将建立同步。

应了解到，在一些实施例中可具有外部的测试设备。在此实施例中，测试电路180可提供一输出端给外部的测试设备，而外部的测试设备则可从测试电路180收集测试信息。在一些实施例中，测试电路可提供一输入端给外部的测试设备，而外部的测试设备则可控制测试电路180来进行测试。

为了提升晶粒中主电路的信息安全，本发明更提供一个解码***。图3显示根据本发明一实施例所述的一晶粒以及一测试电路的示意图。在本发明的实施例中，晶粒120包括主电路122以及解码电路124。解码电路124连接于主电路122与测试电路180之间。为了测试主电路122，测试电路180将测试数据/指令编码并传送编码后的测试数据/指令至解码电路124。接着，解码电路124将被编码的测试数据/指令解码，并提供解码后的测试数据/指令至主电路122。当主电路122接收到解码后的测试数据/指令时，则传送回应数据至测试电路180。最后，测试电路180可根据主电路122的回应数据决定测试的结果。应了解到，在本发明一些实施例中，解码电路124亦可被包括于主电路122中。由于主电路122与测试电路180之间的通讯通过解码电路124而具有编码及解码的机制，企图不法窃取信息的使用者无法轻易存取主电路中的正确的数据/指令，以致于强化了主电路的安全性。

在本发明一些实施例中，晶粒可包括非易失性存储器熔丝。此非易失性存储器熔丝用来储存决定晶粒120中主电路功能的数值，且在非易失性存储器熔丝中的该些数值是在测试期间被设定。因此，为了确保非易失性存储器熔丝在晶粒切割程序后被窜改，此非易失性存储器熔丝的抹除操作仅由测试电路180提供。举例来说，测试电路180可提供一高电压至非易失性存储器熔丝来执行抹除操作。由于非易失性存储器熔丝与测试电路180之间的通讯通道在晶粒切割程序后被移除，因此非易失性存储器熔丝的内容可以被保护。

在本发明一些实施例中，为了避免造成晶粒120受到晶粒切割的应力及污染，可形成封环于晶粒120的周围，如图4A、图4B所示。图4A为根据本发明的一实施例的晶粒以及测试电路的示意图。在此实施例中，封环126可由金属层、氧化层、扩散层或其组合所形成。由于封环126设置于晶粒120***，若测试电路180如图2设置于晶粒区域外160的切割区域160，测试电路180将难以电连接至晶粒120的主电路。应注意到，虽金属层或是扩散层可作为晶粒120的主电路122与测试电路180之间的沟通通道或是连接路径，但仅止于将封环126破坏以形成开口时。然而，封环126的开口可能会造成晶粒120的污染，且开口容易被企图不法窃取信息的使用者所观察到，以致于增加其信息被窃取的风险。

为了解决上述问题，本发明一实施例提供一井作为晶粒120的主电路与测试电路180之间的通讯通道。举例来说，图4B显示根据图4A的实施例所示的半导体晶片的部分剖面图。由于主电路122与测试电路180随着其作用或功能的不同可能会具有不同的结构，为了简化说明，图4B中仅仅使用方块来表示主电路122与测试电路180。如图4B所示，半导体晶片包括P型基板PSUB、深N型井DNW、N型井NW1、N 型井NW2以及形成于N型井NW1、NW2中的N+扩散区N+。晶粒120的主电路连接至N型井NW1的N+扩散区N+，而测试电路180连接至NW2的N+扩散区N+。由于深N型井DNW连接于N型井NW1、NW2之间，因而可实现晶粒120与测试电路180之间的通讯通道。在此实施例中，测试电路180可经由N型井NW2、深N 型井DNW及N型井NW1传送数据或指令至晶粒120的主电路。此外，当晶粒120的主电路接收到数据或指令可经由N型井NW1、深N型井DNW及N型井NW2回应至测试电路180。由于深N型井DNW相较封环126形成于较低的层，因此可不需要在封环126上形成开口，且可建立晶粒120的主电路与测试电路180之间的通讯通道。应了解到，主电路122与测试电路180之间的连接可以通过晶粒120的任意层来完成，例如金属层(图式未显示)。由于金属层较为上层且相较阱来的可明显，为了增加安全性，在较佳的实施例下，主电路122与测试电路180之间的连接通过阱NW1、DNW、NW2来实现。

此外，在晶粒120的测试结束后，在切割程序中半导体晶片沿着虚线Ls切割出晶粒120，而测试电路180将被移除。晶粒120的主电路与测试电路180之间的连接通过深N型井DNW(Deep N Well)所形成，而深N型井DNW在切割程序后已断裂。因此，晶粒120的主电路与测试电路180之间的连接在切割程序后不容易被发现。

虽然本发明和其优点已详述于上，应该了解到在不脱离本发明定义于随附的专利范围的精神和范畴内，可以做多种变化、替代和修改。并且，本应用的范围非用以限定说明中叙述的特定实施例的流程、机器、制造、物质结构、工具、方法和步骤。因此，随附的专利范围用以包含流程、机器、制造、物质结构、工具、方法或步骤的范畴。此外，每个权利要求构成不同实施例和不同请求项与实施例的组合，包含在本发明的范围内。

Claims (6)

1.一种半导体晶片，其特征在于，具有一晶粒区域以及一切割区域，包括：

一晶粒，形成于所述半导体晶片的所述晶粒区域，且具有一主电路；以及

一测试电路，设置于所述半导体晶片的所述切割区域，且电连接至所述晶粒以测试所述主电路；

其中，所述测试电路更传送一测试数据至所述主电路，当所述主电路接收到所述测试数据时传送一回应数据至所述测试电路，以及所述测试电路判断所述回应数据是否相同于所述测试数据；

其中，所述晶粒更包括一解码电路连接于所述主电路以及所述测试电路之间，所述测试电路更将所述测试数据编码并将编码后的所述测试数据传送至所述解码电路，所述解码电路将所述编码后的所述测试数据解码，而所述主电路根据所述解码电路的所述测试数据传送所述回应数据；

其中，所述解码电路使得企图不法窃取信息的使用者无法轻易存取主电路中的正确的数据/指令，以致于强化了主电路的安全性。

2.如权利要求1所述的半导体晶片，其特征在于，更包括：

一封环，设置于所述晶粒***；以及

一阱，形成于所述封环之下；

其中所述测试电路通过所述阱电连接至所述晶粒。

3.如权利要求1所述的半导体晶片，其特征在于，所述晶粒更具有一非易失性存储器熔丝用以储存决定所述主电路的一功能的数值，且所述测试电路提供一高电压至所述非易失性存储器熔丝以执行一抹除操作或一写入操作。

4.一种测试方法，其特征在于，适用于具有一晶粒区域以及一切割区域的一半导体晶片，包括：

在所述半导体晶片的所述晶粒区域上形成一晶粒，其中所述晶粒包括一主电路；

在所述半导体晶片的所述切割区域形成一测试电路；以及

电连接所述测试电路至所述晶粒以测试所述主电路；

利用所述测试电路传送一测试数据至所述主电路；

通过所述测试电路接收来自所述主电路的一回应数据；以及

判断所述回应数据是否相同于所述测试数据；

其中，所述晶粒的所述主电路根据所述测试数据产生所述回应数据；

其中，所述晶粒更包括一解码电路连接于所述主电路以及所述测试电路之间，而所述测试方法更包括：

将所述测试数据编码；

传送编码后的所述测试数据至所述解码电路；以及

通过所述解码电路将所述编码后的所述测试数据解码；

其中，所述主电路根据所述解码电路的所述测试数据传送所述回应数据；

其中，所述解码电路使得企图不法窃取信息的使用者无法轻易存取主电路中的正确的数据/指令，以致于强化了主电路的安全性。

5.如权利要求4所述的测试方法，其特征在于，更包括：

在所述晶粒***形成一封环；以及

形成一阱将所述测试电路电连接至所述晶粒的所述主电路；

其中所述阱形成于所述封环的下方。

6.如权利要求4所述的测试方法，其特征在于，所述晶粒更具有一非易失性存储器熔丝用以储存决定所述主电路的一功能的数值，而所述测试方法更包括：利用所述测试电路提供一高电压至所述非易失性存储器熔丝以执行一抹除操作或一写入操作。