DE69631667T2 - Schalter mit ein-Bit Auflösungsvermögen - Google Patents

Description

• Die Erfindung bezieht sich auf ein Verfahren gemäß dem Oberbegriff des beigefügten Anspruchs 1 und einen Schalter gemäß dem Oberbegriff des beigefügten Anspruchs 5 zum Ausführen eines Schaltens mit Ein-Bit-Auflösungsvermögen.
• Bei digitalen Übertragungssystemen werden Daten in einem aufeinanderfolgenden Strom von Bits oder Symbolen in Zeitschlitzen übertragen, in welchen eine vorbestimmte Anzahl von Bits, typischerweise 8 Bits, übertragen werden. Bei herkömmlichen PCM-Systemen sind diese Bits in einem Zeitschlitz alle für einen Kanal reserviert. Bei dem europäischen 2048 kbit/s Grundmultiplexsystem (bei welchem die Rahmenlänge 32 Zeitschlitze, das heißt 256 Bits, beträgt) können auf diese Weise insgesamt 30 Sprachkanäle, die jeweils eine Übertragungsrate von 64 kbit/s aufweisen, gesendet werden (das entsprechende System der Vereinigten Staaten weist 24 Kanäle auf, wobei die Rate 1544 kbit/s ist).
• Heute sind jedoch hochentwickelte Sprachcodierverfahren zum Verbessern der Übertragungskapazität verfügbar. Die Kapazität des vorangehenden 2048 kbit/s Grundsystems kann beispielsweise auf 60 oder 120 Sprachkanäle vergrößert werden. In einem derartigen Fall müssen die Informationen in den Sprachkanälen in einer Kompressionskarte codiert werden.
• Unter Berücksichtigung derartiger Codierverfahren belegt ein Sprachkanal folglich nur einige der Bits in dem Zeitschlitz, beispielsweise 4 oder 2 Bits von 8. Es sind auch Kompressionskarten verfügbar, mit welchen beispielsweise ein Band von 7 kHz übertragen werden kann, indem 6, 7 oder 8 Bits pro Zeitschlitz eingesetzt werden, das heißt durch Beanspruchung von 48, 56 oder 64 kbit/s der Kapazität des Grundmultiplexsystems. Derartige Ansätze ermöglichen, dass Unterkanäle, wie beispielsweise Datenkanäle, in einen Zeitschlitz gepackt werden, da weniger als 8 Bits pro Zeitschlitz zum Übertragen des tatsächlichen Kanals benötigt werden.
• Als ein Ergebnis der zuvor beschriebenen Entwicklung entstand ein Bedarf, mit Ein-Bit-Auflösungsvermögen zu transferierende Informationen zu schalten, anstatt dass Byte für Byte (das heißt jeweils ein Wort) geschaltet wird. Derartige mit Ein-Bit-Auflösungsvermögen arbeitende bzw. operierende Schalter wurden normalerweise unter Verwendung von Schaltspeicherschaltungen mit einer Breite von einem Bit ausgeführt. Das mit einem derartigen Ansatz einhergehende Problem besteht jedoch dahingehend, dass die Anzahl von Speicherschaltungen im Verhältnis zu der Anzahl von Kanälen quadratisch zunimmt. Konsequenterweise stellen die Speicherschaltungen in der Praxis eine Begrenzung der Kapazität des Schalters dar, da die physische Größe und auch der Energieverbrauch des Schalters sehr schnell unausführbar zunimmt, wenn die Anzahl von Kanälen zunimmt.
• Dieser Nachteil geht auch mit dem Schalter einher, der in der PCT-Anmeldung WO 93/16568 offenbart ist. Diese Veröffentlichung veröffentlicht einen Schalter, welcher auf Bitniveau schaltet und als Hilfe für einen Schalter dient, der auf Byteniveau arbeitet. Bei diesem Schalter weist das Schalten zwei Phasen auf eine derartige Weise auf, dass zuerst die gewünschten Bytes ausgewählt werden und danach die gewünschten Bits aus diesen Bytes ausgewählt werden. Die hereinkommenden Bytes (Wörter) in den Hilfsschalter werden zuerst in Sprachspeichern mit einer Breite von einem Byte geschrieben, wobei deren Anzahl gleich der Anzahl von Bits in einem Byte ist. Unter der Steuerung eines ersten Steuerspeicherblocks wird ein Byte aus jedem Sprachspeicher ausgewählt, und dieses Byte wird in einem entsprechenden Bytespeicher gespeichert. Daher ist die Anzahl von Bytespeichern gleich der Anzahl von Sprachspeichern. Danach wird unter der Steuerung eines zweiten Steuerspeicherblocks aus jedem Bytespeicher ein Bit zur Speicherung in einem Bitspeicher ausgewählt. Auf diese Weise wird ein neues PCM-Wort als die Ausgabe des Speichers gebildet.
• Der mit der vorangehenden Lösung einhergehende Nachteil ist jedoch weiterhin die Tatsache, dass eine relativ große Anzahl von Speicherschaltungen benötigt wird, da die Anzahl von Kopien jedes hereinkommenden Bytes gleich der Anzahl von Bits in dem Byte sein muss. Als ein Ergebnis sind auch die physische Größe und der Energieverbrauch des Schalters noch relativ hoch. Darüber hinaus beabsichtigt diese Lösung neben einem ein byteorientiertes Schalten durchführenden Schalter als ein kleiner Hilfsschalter zu dienen, und ist nicht als ein unabhängiger (Hochkapazitäts-) Schalter beabsichtigt beziehungsweise gedacht.
• Es ist eine Aufgabe der Erfindung, eine Verbesserung bei einem unabhängigen Schalter mit Ein-Bit-Auflösungsvermögen zur Verfügung zu stellen, um eine beträchtlich effizientere Speicherschaltungsverwendung zu gestatten. Diese Aufgabe wird mit dem Verfahren gemäß der Erfindung gelöst, welche dadurch gekennzeichnet ist, was in dem kennzeichnenden Teil des beigefügten Anspruchs 1 offenbart ist. Der Schalter gemäß der Erfindung ist dadurch gekennzeichnet, was in dem kennzeichnenden Teil des beigefügten Anspruchs 5 offenbart ist.
• Der Grundgedanke der Erfindung besteht darin, einen Schalter auf die nachfolgend beschriebene Weise auszuführen. Eingangsanschlüsse des Schalters sind in Multiplexer gruppiert, welche die Eingangssignale des Schalters in eine kleinere Anzahl von seriellen Signalen mit höherer Rate ineinander verschachteln. Diese Signale werden durch Schreiben der Bits der seriellen Signale an denselben Speicherort mit einer Breite von mehreren Bits gespeichert. Dies wird vorzugsweise auf eine derartige Weise ausgeführt, dass einander entsprechende Bits (das heißt, in demselben Schreibzeitschlitz auftretende Bits) an einem Speicherort gespeichert werden. Bei einem bevorzugten Ausführungsbeispiel entspricht ein Speicherort in der Breite der Anzahl von Multiplexern. Ein Auslesen aus dem Speicher wird in zwei Schritten ausgeführt, wobei zuerst das richtige Byte aus dem Speicher ausgewählt wird und danach aus diesem Byte das gewünschte Bit ausgewählt wird.
• Aufgrund der Lösung gemäß der Erfindung ist es möglich, Daten sehr effektiv in den Speicher des Schalters zu packen. Mit anderen Worten kann der Schaltspeicher mit einem Minimum an Speicherschaltungen ausgeführt werden, was folglich einen niedrigen Energieverbrauch und eine kleine physische Größe des Schalter ermöglicht.
• Nachfolgend werden die Erfindung und ihre bevorzugten Ausführungsbeispiele unter Bezugnahme auf Beispiele gemäß der beiliegenden Zeichnung beschrieben. Es zeigen:
• 1 einen Schalter gemäß der Erfindung,
• 2a und 2b zwei hereinkommende Signale in den in 1 gezeigten Schalter,
• 2c ein in dem in 1 gezeigten Schalter zu speicherndes Signal,
• 3 ein Speichern in einen in 1 gezeigten Schaltspeicher, und
• 4 einen umfangreicheren Schalter, der aus vier einzelnen Schaltern zusammengesetzt ist.
• 1 zeigt einen Schalter gemäß der Erfindung mit Ein-Bit-Auflösungsvermögen. Bei diesem als Beispiel dienenden Fall sind N hereinkommende serielle Zeitteilungsverbindungen oder -anschlüsse, welche durch Bezugszeichen PCM_in1 ... PCM_inN bezeichnet sind, mit dem Schalter verbunden. In jedem dieser hereinkommenden Signale beträgt die Rahmenlänge K Bits und daher weist ein einzelnes Signal ein Maximum an K Kanälen gemäß dem Vorangehenden auf.
• Ein einzelnes hereinkommendes Signal kann beispielsweise das vorangehende 2048 kbit/s Signal gemäß den ITU-T (früher CCITT)-Empfehlungen G.703 und G.704 oder ein Signal mit einer Rate sein, welche ein Vielfaches dieser Grundrate ist. Handelt es sich um ein 2048 kbit/s Signal, kann der Rahmen beispielsweise nur einen Kanal mit einer Breite von 256 Bits oder 256 Kanälen mit einer Breite von einem Bit aufweisen, oder eine Kombination dieser beiden extremen Fälle. Allgemein umrissen, kann ein Rahmen von K Bits für ein einzelnes hereinkommendes Signal 1 ... K Kanäle umfassen, wobei jeder davon eine Breite von n Bits aufweist, und n eine ganze Zahl ist, welche kleiner oder gleich K ist. Nachfolgend wird anhand eines Beispiels eine Rate eingesetzt, welche gleich oder zweimal so groß wie die Grundrate ist, wobei jede hereinkommende Leitung eine 4096 kbit/s (K = 512) serielle Verbindung bildet, 32 derartiger hereinkommender Signale zur Verfügung gestellt sind (N = 32), und daher eine Gesamtsumme von K*N = 512*32 = 16384 hereinkommenden "Ein-Bit-Kanälen" für den Schalter vorhanden ist, die jeweils eine Kapazität von 8 kbit/s aufweisen. Alle Kanäle werden folglich aus derartigen Ein-Bit-Kanälen oder Vielfachen davon gebildet. Da jedoch der Schalter der Erfindung ein Schalten aller Kanäle jeweils für einen Einzelbit-"Unterkanal" durchführt, wird dieser Ein-Bit-Kanal in diesem Zusammenhang ein Grundkanal beziehungsweise Basiskanal genannt (auch wenn er nur einen Teil eines Kanals mit hoher Rate bildet).
• Die hereinkommenden Leitungen werden in Multiplexer A₁ ... A_x unterteilt, wobei X Multiplexer zur Verfügung gestellt sind. Daher sind M = N/X ähnliche Signale für jeden Multiplexer vorhanden. Folglich weist das Verhältnis von hereinkommenden Signalen zu Multiplexern (vorzugsweise) einen derartigen Wert auf, dass die Signale zwischen den Multiplexern gleichmäßig aufgeteilt werden können. Jeder Multiplexer verschachtelt die hereinkommenden Signale in serieller Form, und daher beträgt die Bitrate an dem Ausgang jedes Multiplexers N/X-mal die Bitrate des hereinkommenden Signals. Die Anzahl X kann beispielsweise 4, 8 oder 16 sein; in dem Folgenden dient ein Fall als Beispiel, bei dem X = 4 ist.
• 2a und 2b veranschaulichen ein erstes und zweites hereinkommendes Signal für den ersten Multiplexer (A₁), das heißt 2a zeigt ein hereinkommendes Signal von dem Anschluss PCM_in1, und 2b zeigt ein hereinkommendes Signal von dem Anschluss PCM_in2. Jedes Bit wird mit x.y bezeichnet, wobei die Nummer x vor dem Punkt die fortlaufende Nummer des hereinkommenden Signals oder Anschlusses in den Multiplexer angibt, und die Nummer y nach dem Punkt die Folgenummer des Bits innerhalb der Signalrahmenstruktur angibt (1 ≤ y ≤ K).
• An dem Ausgang des ersten Multiplexers (A₁) wird ein Signal IN1 der in 2c gezeigten Art erzeugt, wobei es zu anfangs das erste Bit von jedem hereinkommenden Signal, danach das zweite Bit von jedem hereinkommenden Signal usw., und zuletzt das K-te Bit von jedem hereinkommenden Signal zeigt (N/X hereinkommende Signale stehen zur Verfügung). Entsprechenderweise verschachtelt jeder Multiplexer die hereinkommenden Signale in ein einzelnes serielles Ausgangssignal. Daher ist eine Gesamtsumme von X derartiger Ausgangssignale vorhanden, die in 1 als IN1 ... INX bezeichnet sind.
• Die Ausgangssignale der Multiplexer werden in einem Schaltspeicher SM gespeichert, der eine Gesamtsumme von (N*K)/X Speicherorten aufweist, die jeweils eine Breite von X Bits aufweisen. 3 veranschaulicht ein Speichern in dem Schaltspeicher. In jedem Zeitschlitz für die hereinkommenden Signale (das heißt von Ausgangssignalen des Multiplexers) wird ein Schreiben an denselben Speicherort mit einer Breite von X Bits auf eine derartige Weise ausgeführt, dass die Daten in dem ersten Zeitschlitz des Rahmens an Speicherort 1, in dem zweiten Zeitschlitz des Rahmens an Speicherort 2, usw., und in dem letzten Zeitschlitz des Rahmens an Speicherort (N*K)/X geschrieben werden. (Es sollte erwähnt werden, dass der Zeitschlitz in diesem Fall einem Grundkanal entspricht.) Daher werden die Inhalte des Ausgangssignalrahmens des ersten Multiplexers (A₁) an Bitpositionen 1, die Inhalte des Ausgangssignalrahmens des zweiten Multiplexers (A₂) an Bitpositionen 2 gespeichert, usw., und die Inhalte des Rahmens für den letzten Multiplexer (A_X) werden an der letzten Bittposition (X) an den Speicherorten des Schaltspeichers gespeichert.
• Die Schreibadressen werden in einem Schreibadressenzähler 12 erzeugt, welcher (in Synchronisation mit dem Taktsignal auf der Schreibseite) kontinuierlich von eins bis (N*K)/X (in diesem Beispielfall 4096) heraufzählt beziehungsweise heraufsetzt. Die Schreiboperation wird mit von einem Zähler 12 erzeugten Adressen zyklisch ausgeführt.
• Es ist eine herausgehende gemultiplexte 8*4M-Leitung (das heißt 16 Standard-2M-PCM-Signale) aus dem Schalter von 1 vorhanden. In dem Steuerspeicher CM des Schalters steht für jedes an die Leitung ausgegebene Bit ein Speicherort zur Verfügung, das heißt es gibt eine Gesamtsumme von N*K/X Speicherorten. Der Steuerspeicher wird im Schritt mit einem Leseadressenzähler 13 gelesen. Der Zähler setzt kontinuierlich von eins bis N*K/X herauf. Jeder Speicherort in dem Steuerspeicher CM ist auf eine derartige Weise zweiteilig, dass der erste Teil CM1 die Leseadressen des Schaltspeichers SM speichert und die Bits des zweiten Teils CM2 eine Auswahleinrichtung SEL steuern. Die in dem ersten Teil jedes Speicherorts gespeicherten Daten zeigen die Speicheradresse in dem Schaltspeicher des X-Bit-Worts an, dessen Bitinhalt (das heißt ein Kanal mit einer Grundrate von 8 kbit/s) zu dem relevanten Ausgangskanal zu schalten ist.
• Daher wird eine Verbindung zwischen zwei Kanälen aufgebaut, wenn der Steuerspeicher CM bei von dem Zähler 13 erzeugten Adressen zyklisch gelesen wird, und aus den Daten in dem Steuerspeicher wird eine Leseadresse für den Schaltspeicher SM erlangt. In dem Schaltspeicher wechselt ein Schreiben in den Speicher konstant mit dem daraus Auslesen ab. Die vorangehende Anordnung ist, wie sie ist, von byteorientierten Schaltern bekannt.
• Mittels der aus dem ersten Teil des Steuerspeichers erlangten Leseadresse werden die Inhalte des entsprechenden Speicherorts (in dem Schaltspeicher) in ein Register REG mit einer Breite von X Bits gelesen. Andererseits wird mittels des aus dem zweiten Teil des Steuerspeichers erlangten Steuerworts das korrekte Bit dieses Worts, welches in das Register eingeführt wurde, mit einer Auswahleinrichtung SEL ausgewählt. Daher wird für jedes ausgegebene Bit ein Wort in das Register ausgelesen, und aus diesen wird das korrekte Bit ausgewählt.
• Die in dem Steuerspeicher gespeicherten Schaltinformationen werden von einer (nicht abgebildeten) Verarbeitungseinheit CP erlangt, die die Anlage steuert, welche die Informationen beispielsweise durch das Signalisiernetzwerk empfangen haben kann, mit welchem die Anlage verbunden ist. Da eine Aufrechterhaltung der Inhalte des Steuerspeichers auf eine per se bekannte Weise stattfindet und sich nicht auf den tatsächlichen erfinderischen Gedanken bezieht, wird sie in diesem Zusammenhang nicht genauer beschrieben.
• Zuletzt werden serielle Verbindungen für die herausgehende Richtung aus seriellen Daten gebildet, die aus der Auswahleinrichtung SEL auf eine per se bekannte Weise in einer Demultiplexereinheit 14 erlangt werden. Da das Bilden der herausgehenden Verbindungen nicht innerhalb des Geltungsbereichs des tatsächlichen erfinderischen Gedankens liegt, wird es in diesem Zusammenhang nicht genauer beschrieben.
• Die Anzahl von herausgehenden Verbindungen M des Grundblocks des zuvor beschriebenen Schalters ist gleich N/X, mit anderen Worten ist sie gleich der Anzahl von von einem Multiplexer gemultiplexten Verbindungen. Die Anzahl von herausgehenden Verbindungen kann reproduziert werden, indem Teile SM, CM, REG und SEL in 1 reproduziert werden. In diesem Fall werden, wenn beispielsweise gemäß dem vorangehenden bevorzugten Ausführungsbeispiel eine 64 PCM*64 PCM Schaltmatrix (PCM bezeichnet ein Standard-2M-PCM-Signal) gewünscht ist, vier parallele Schaltspeicher -Steuerspeicher -Register-Auswahleinrichtungsverbindungen benötigt, welche jeweils eine herausgehende 8*4M gemultiplexte Leitung schalten. Während der Schreibphase wird das 4-Bit 8*4M-Ausgangssignal der Multiplexer A₁–A₄ unter der Steuerung eines gemeinsamen Schreibadressenzählers gleichzeitig in jedes der vier Schaltspeicher geschrieben. Während der Lesephase wird das in dem Schaltspeicher entsprechend jeder gemultiplexten 8*4M-Leitung gespeicherte Wort entsprechend dem gewünschten Schalten in dem Register entsprechend der passenden Leitung gespeichert. Die der Leitung entsprechende Auswahleinrichtung wählt unter der Steuerung des Steuerspeichers das der gewünschten Verbindung entsprechende Bit aus diesem Register. Dies ermöglicht ein Schalten der gewünschten Verbindung von den vier hereinkommenden gemultiplexten 8*4M-Leitungen zu den vier herausgehenden 8*4M-Leitungen. Kann die Leserate des Schaltspeichers SM auf das Vierfache im Verhältnis zu der Schreibrate erhöht werden, muss der Schaltspeicher nicht reproduziert werden, sondern alle vier Steuerspeicher -Register -Auswahleinrichtungskombinationen können einen Schaltspeicher gemeinsam verwenden.
• Erfindungsgemäß können hereinkommende PCM-Verbindungen einfach zu der zuvor beschriebenen Kombination hinzugefügt werden, ohne dass sie zu der tatsächlichen Schaltanlage hinzugefügt werden. Der zuvor beschriebene 64 PCM*64 PCM Schalter kann beispielsweise einfach auf einen 256 PCM*64 PCM Schalter erweitert werden, indem nur eine vierfache Anzahl von Eingangsmultiplexern eingesetzt wird, und indem eine Speicherbreite von 16 Bits in dem Schaltspeicher (den Schaltspeichern) vorhanden ist.
• Beispielsweise wird auf die in 4 gezeigte Weise entsprechend eine 256 PCM*256 PCM Matrix erlangt, indem vier 256 PCM*64 PCM Schalter SW1 ... SW4, wie zuvor beschrieben, parallel eingesetzt werden. Alle Schalter werden von einer Steuerverarbeitungsrichtung CP durch einen Steuerbus 42 gesteuert. Die Steuerverarbeitungseinrichtung verteilt auch die notwendigen Taktsignale an alle Schalter. Jeder Schalter (SW) verschachtelt hereinkommende serielle Signale PCM_in1 ... PCM_in4M zu einem gemeinsamen Datenbus 42, welcher in diesem Fall eine Breite von 4X-Bits aufweist, und aus jedem Schalter werden einige (in diesem Fall ein Viertel) der Signale ausgegeben. Bei jedem Schalter werden die Inhalte des Datenbusses in einen Schaltspeicher geschrieben, welcher in diesem Fall vorzugsweise eine Breite gleich der Anzahl von Signalen (4X) auf dem Datenbus 42 aufweist. Bei jedem Grundschalter wird das Wort entsprechend dem gewünschten Kanal aus dem Schaltspeicher ausgelesen, und aus diesem Wort wird von einer Auswahleinrichtung das ausgewählte Bit ausgewählt. Der zuvor beschriebene ausgedehntere Schalter kann natürlich auch mit einer physischen Einheit ausgeführt werden.
• In jedem Fall bestimmt die zu schaltende Anzahl von seriellen Signalen (PCM) und die Rate des eingesetzten Steuer-/Schaltspeichers, wie viele Kopien des Schaltspeichers vorzunehmen sind.
• Auch wenn die Erfindung zuvor unter Bezugnahme auf die Beispiele gemäß der beiliegenden Zeichnung beschrieben wurde, ist es offensichtlich, dass die Erfindung nicht darauf beschränkt ist, sondern innerhalb des Geltungsbereichs des erfinderischen Gedankens modifiziert werden kann, welcher in dem vorangehenden und den beigefügten Ansprüchen offenbart ist.

Claims (9)

1. Verfahren zum Ausführen eines Schaltens bei einem Schalter in einem digitalen Telekommunikationssystem, gemäß welchem Verfahren – N hereinkommende Signale in den Schalter eingegeben werden, wobei jedes Signal aufeinanderfolgende ein-Bit-Zeitschlitze umfasst, die aufeinanderfolgende Rahmen bilden, wobei jeder Rahmen K Zeitschlitze umfasst, – die Inhalte der Zeitschlitze für die hereinkommenden Signale in einem Speicher (SM) an einem Speicherort gespeichert werden, welcher durch eine Schreibadresse auf eine derartige Weise bestimmt ist, dass ein Wort mit der Breite von zumindest einem Bit an einem Speicherort gespeichert wird, – ein Wort nach dem anderen aus dem Speicher (SM) ausgelesen wird, woraus das gewünschte Bit für das aus dem Schalter herausgehende Signal ausgewählt wird, dadurch gekennzeichnet, dass – die hereinkommenden Signale auf X Multiplexer (A₁ ... A_X) verteilt werden, die jeweils die darin hereinkommenden Signale in ein einzelnes serielles Ausgangssignal (IN1 ... INX) ineinander verschachteln, und – Schreiben in den Speicher durch Schreiben der Inhalte der Zeitschlitze der Ausgangssignale an den selben Speicherort mit einer Breite von zumindest X Bits ausgeführt wird, wobei sich der Speicherort von einem Zeitschlitz der Ausgangssignale der Multiplexer zu einem anderen ändert.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Speicher (SM) Speicherorte mit der exakten Breite von X Bits verwendet.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in dem Speicher (SM) eine Summe von (N × K)/X – Speicherorten verwendet wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass, wenn die Kapazität eines vorhandenen Schalters erhöht wird, die Anzahl von Multiplexern und die Speicherbreite erhöht wird, wobei die zuvor dargelegte Abhängigkeit bewahrt wird.
5. Schalter für ein digitales Kommunikationssystem zum Ausführen eines Schaltens mit ein-Bit-Auflösung, mit – Eingangsanschlüssen für N hereinkommende Signale, wobei jedes Signal aufeinanderfolgende ein-Bit-Zeitschlitze umfasst, die aufeinanderfolgende Rahmen bilden, wobei jeder Rahmen K Zeitschlitze umfasst, – einem Speicher (SM) zum Speichern der Inhalte der Zeitschlitze für hereinkommende Signale an einem Speicherort, welcher durch eine Schreibadresse auf eine derartige Weise bestimmt ist, dass ein Wort mit einer Länge von mehreren Zeitschlitzen an einem Speicherort gespeichert ist, – einer Einrichtung (CM) zum Auslesen eines ausgewählten Worts nach dem anderen aus dem Speicher, und – einer Einrichtung (REG, SEL) zum Auswählen eines gegebenen Bits aus dem ausgelesenen Wort, gekennzeichnet, durch – X Multiplexer (A₁ ... A_X), mit denen die hereinkommenden Signale auf eine derartige Weise verbunden sind, dass einige der Signale an jedem Multiplexer ankommen, zum ineinander Verschachteln der in jeden Multiplexer eingeführten Signale in ein einzelnes serielles Ausgangssignal, und – Speicherorte mit einer Breite von zumindest X Bits in dem Speicher (SM) zum Speichern der Inhalte von entsprechenden Zeitschlitzen der Ausgangssignale der Multiplexer an dem selben Speicherort.
6. Schalter nach Anspruch 5, dadurch gekennzeichnet, dass der Speicher (SM) Speicherorte mit der exakten Breite von X Bits aufweist.
7. Schalter nach Anspruch 6, dadurch gekennzeichnet, dass der Speicher (SM) eine Summe von (N × K)/X – Speicherorten aufweist.
8. Schalter nach Anspruch 5, dadurch gekennzeichnet, dass er als Teil eines Schalters größerer Kapazität angeordnet ist.
9. Schalter nach Anspruch 8, dadurch gekennzeichnet, dass in dem Schalter größerer Kapazität mehrere Schalter parallel angeordnet sind.