DE69531121T2 - Integrierte Halbleiteranordnung - Google Patents

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Description

  • Die vorliegende Erfindung betrifft Halbleiter und betrifft insbesondere ein integriertes Halbleiterbauelement (nachstehend als "IC" bezeichnet), in dem ein MOS-Halbleiterelement für die Leistungsausgabe der IC und eine Steuerschaltung auf einem Halbleitersubstrat integriert sind.
  • Leistungs-ICs wurden in letzter Zeit entwickelt, in denen MOS-Halbleiterelemente wie z. B. Leistungs-MOSFETs, Bipolartransistoren mit isoliertem Gate (IGBTs) oder dergleichen zur Leistungsausgabe verwendet werden.
  • Ein Aussonderungsvorgang, der danach strebt, fehlerhafte Chips durch Untersuchen der Chips, unmittelbar nachdem der Waferprozeß an den Chips beendet ist, zu beseitigen, wird durchgeführt, um die Zuverlässigkeit der Halbleiterbauelemente zu verbessern.
  • In den zugehörigen Zeichnungen ist 2 eine Schnittansicht, die einen Leistungs-MOSFET zeigt. Ein Gateaussonderungstest wird an dem einzelnen Leistungs-MOSFET in seiner Chipstufe durchgeführt, um potentiell fehlerhafte Chips zu erkennen und den Fortschritt solcher potentiell fehlerhafter Chips zu nachfolgenden Fertigungsschritten zu verhindern. In dem in 2 zu sehenden Chip ist eine N–-Schicht 11 auf einem N+-Substrat 12 ausgebildet; eine P–-Potentialmulde 13 ist in einer Oberflächenschicht der N–-Schicht 11 ausgebildet; und ein N+-Sourcebereich 14 ist in einer Oberflächenschicht der P–-Potentialmulde 13 ausgebildet. Eine polykristalline Siliziumgateelektrode 16 ist durch eine Gateoxidschicht 15 in einem Bereich zwischen dem Sourcebereich 14 der P–-Potentialmulde 13 und einem freigelegten Teil der N–-Schicht 11 ausgebildet. Eine Gatekontaktstellenelektrode 18 steht mit der Gateelektrode 16 auf einer dicken Feldoxidschicht 17 in Kontakt. Eine Sourceelektrode 21, die durch eine Isolationszwischenschicht 19 von der Gateelektrode 16 isoliert ist, steht gemeinsam mit einer tiefen P+-Potentialmulde 20, die in einem zentralen Teil der P–-Potentialmulde 13 einer tiefen P+-Potentialmulde 20, die in einem zentralen Teil der P–-Potentialmulde 13 ausgebildet ist, und dem N+-Sourcebereich 14 in Kontakt. Eine Drainelektrode 22 steht mit dem N+-Substrat 12 in Kontakt
  • 3 ist ein Diagramm, das eine obere Chipoberfläche des MOSFET oder des IGBT zeigt, in der ein Source- oder Emitteranschluß oder eine Kontaktstelle S oder E mit der Sourceelektrode 21 oder im Fall eines IGBT mit einer Emitterelektrode verbunden ist und ein Gateanschluß oder eine Kontaktstelle G mit der Gatekontaktstellenelektrode 18 verbunden ist, wobei sowohl der Source- (oder Emitter-) Anschluß als auch der Gateanschluß auf einem Chip 23 angeordnet sind.
  • 4 ist ein Diagramm, das die Verteilung der Durchbruchspannung BVGSS einer Probengruppe von MOSFETs zeigt, wobei die Durchbruchspannung BVGSS gegen die Anzahl von MOSFETs, die bei dieser Spannung ausfallen, wenn die Spannung über dem Gateanschluß G und dem Sourceanschluß S angelegt wird, aufgetragen ist. Wie zu sehen ist, fallen kleine Zahlen von MOSFETs bei den niedrigeren Spannungen a und b aus, während die Mehrheit die Spannung c zum Einleiten eines Durchbruchs erfordern. Der Gateaussonderungstest ist dazu ausgelegt, fehlerhafte Teile der P–-Potentialmulde 13, der Gateelektrode 16 und der Isolationszwischenschicht 19 sowie der Gateoxidschicht 15 in den aufgetragenen Elementen bei oder nahe den Spannungen a und b von 4 durchbrechen zu lassen, indem, wie in 5 gezeigt ist, eine Spannung d, die zwischen den Spannungen b und c liegt, über der Gateelektrode G und der Sourceelektrode S angelegt wird.
  • 6 ist ein Diagramm, das die Beziehung zwischen der Zeit t, die erforderlich ist, um einen Durchbruch des fehlerhaften Teils einzuleiten, und der Übergangstemperatur Tj des Chips mit der angelegten Spannung d als Parameter zeigt. 6 zeigt, daß die fehlerhaften Chips, die einen fehlerhaften Teil um ihre Gateelektrode aufweisen, in einer kürzeren Zeit und bei einer niedrigeren Übergangstemperatur beseitigt werden können, wenn die angelegte Spannung d von e auf g über f zunimmt. Natürlich sind die Spannungen e, f und g alle niedriger als die Spannung c, bei der die Mehrheit der Elemente ausfällt.
  • In einer herkömmlichen Leistungs-IC, wie in 7 gezeigt, sind ein Steuerschaltungsteil 2 mit einer Signalverarbeitungsschaltung 3 und eine Ansteuer/Erfassungs/Schutz-Schaltung 4 mit der Gateelektrode 16 des Leistungs-MOSFET 1 mit der in 2 gezeigten Struktur verbunden. Die Ansteuer/Erfassungs/Schutz-Schaltung 4 weist im allgemeinen eine Stehspannung auf, die niedriger ist als jene des Leistungsteils. Der Sourceanschluß S ist aus der Sourceelektrode 19 des in 7 gezeigten Leistungs-MOSFET 1 herausgeführt und der Drainanschluß D ist aus seiner Drainelektrode 21 herausgeführt. Anschlüsse V1 und V2 für niedrige Leistung sind aus der Signalverarbeitungsschaltung 3 herausgeführt und Anschlüsse V3, V4, V5 und V6 für niedrige Leistung sind aus der Ansteuer/Erfassungs/Schutz-Schaltung 4 herausgeführt.
  • 8 zeigt eine obere Oberfläche einer solchen Leistungs-IC, in der der S-Anschluß des MOSFET (oder der Emitteranschluß E im Fall eines IGBT) in einem Leistungsteil 25 eines Chips 24 angeordnet ist und die Anschlüsse V1, V2, V3, V4, VS und V6 für niedrige Leistung in einem Steuerschaltungsteil 26 des Chips 24 angeordnet sind. Im normalen Betrieb der Leistungs-IC wird eine Spannung, die so hoch ist wie die Spannung d von 5, nicht an die Gateelektrode des MOS-Leistungshalbleiterelements angelegt. In den meisten Fällen wird eine Spannung, die beispielsweise so niedrig ist wie der CMOS-Pegel oder der TTL-Pegel, an die Gateelektrode des MOS-Leistungshalbleiterelements angelegt. Daher ist es erforderlich, die Gatespannung bei einer hohen Temperatur und für eine lange Zeit anzulegen, wie durch die Kurve e von 6 gezeigt, um fehlerhafte Chips zu beseitigen, die um die Gateoxidschicht des MOS-Leistungshalbleiterelements wie z. B. des MOSFET 1 einen Defekt aufweisen, unter Verwendung des Alterungstests, der von M. Simaya et al. in "The Technical Report of the Institute of Electronics, Information and Communication" (Jpn.) SSD 85–19, S. 45–56 (1985), berichtet wird, oder unter Verwendung des Voralterungstests, der von K. Furutani et al. in "The Transactions of the Institute of Electronics, Information and Communication" (Jpn.) C-II, Band J73-C-11, Nr. 5, S. 302–309 (1990), berichtet wird.
  • Die US-Patentbeschreibung Nr. 4 339 710 zeigt eine integrierte MOS-Schaltungsanordnung mit Feldeffekttransistoren, die eine Schaltungsanordnung zum schnellen Testen von verschiedenen Blöcken der Schaltung umfaßt. Diese Schaltungsanordnung umfaßt drei Transistorschaltergruppen; eine erste Gruppe zum Testen eines Eingangsblocks, eine zweite Gruppe zum Verbinden und Trennen des Eingangsblocks und eines Ausgangsblocks, so daß die Blöcke in Kombination getestet werden können, und eine dritte Gruppe zum Testen des Ausgangsblocks. Die offenbarte Schaltung sieht eine einzelne und dennoch effektive Testanordnung vor.
  • Angesichts des vorangehenden ist es eine Aufgabe der vorliegenden Erfindung, eine Leistungs-IC bereitzustellen, die die Beseitigung von fehlerhaften Chips mit einem Defekt um die Gateoxidschicht eines MOS-Leistungshalbleiterelements mit hoher Stehspannung durch einen Test erleichtert, der bei einer niedrigen Chiptemperatur in einer kurzen Zeit ausgeführt werden kann.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung ist ein integriertes Halbleiterbauelement mit einer Steuerschaltung und einem MOS-Halbleiterelement mit einer Gateelektrode, einer Sourceelektrode und einer Drainelektrode, welches mit der Steuerschaltung auf einem Halbleitersubstrat integriert ist, dadurch gekennzeichnet, daß es einen Gateanschluß zum Testen umfaßt, wobei die Gateelektrode mit der Steuerschaltung und mit dem Gateanschluß zum Testen verbunden ist, und eine Spannungspegel-Umsetzungseinrichtung umfaßt, die zwischen die Steuerschaltung und die Gateelektrode des MOS-Halbleiterelements geschaltet ist, und wobei der Gateelektrodenanschluß zwischen die Spannungspegel-Umsetzungseinrichtung und die Gateelektrode geschaltet ist.
  • Gemäß einem zweiten Aspekt ist ein Verfahren zum Aussondern eines integrierten Halbleiterbauelements, das wie vorstehend dargelegt konstruiert ist, gekennzeichnet durch Anlegen einer ersten Spannung an den Gateanschluß, der mit der Gateelektrode verbunden ist, und über eine Spannungspegel-Umsetzungseinrichtung an die Steuerschaltung, wobei die zweite Spannung, die für die Steuerschaltung erscheint, niedriger ist als die erste Spannung.
  • Die Pegelumsetzungseinrichtung kann einen Widerstand, der zwischen die Steuerschaltung und die Gateelektrode des MOS-Halbleiterelements geschaltet ist, und eine Spannungsregeldiode, die zwischen das Ende des Widerstandes benachbart zur Steuerschaltung und eine der Sourceelektrode und der Drainelektrode des MOS-Halbleiterelements geschaltet ist, umfassen.
  • Alternativ kann die Pegelumsetzungseinrichtung einen Spannungsteiler, der an die Gateelektrode des MOS-Halbleiterelements angelegt ist, und ein Schaltmittel zum Sperren einer Verbindung zwischen der Gateelektrode des MOS-Halbleiterelements und der Steuerschaltung, wenn die geteilte Spannung einen vorbestimmten Wert übersteigt, umfassen.
  • Da der Gateanschluß zum Testen, der mit der Gateelektrode des MOS-Halbleiterelements für die Leistungsausgabe der Leistungs-IC verbunden ist, das Anlegen einer hohen Gatespannung an die Gateelektrode des Leistungsausgabeelements erleichtert, werden fehlerhafte Teile um die Gateoxidschicht in einer Zeit durchbrochen, die so kurz ist wie, und bei einer Substrattemperatur, die so niedrig ist wie die Zeit und die Temperatur zum Testen des einzelnen Elements, und der Aussonderungstest kann somit mit hoher Effizienz durchgeführt werden. Wenn erwartet wird, daß die angelegte hohe Spannung eine schädliche Wirkung auf die Steuerschaltung aufweist, wird eine solche Wirkung durch die Pegelumsetzungseinrichtung oder durch eine zusätzliche Schalteinrichtung, die nur für die Dauer des Aussonderungstests auf "aus" geschaltet wird, vermieden.
  • Die Ausführungsbeispiele der vorliegenden Erfindung werden nun im einzelnen mit Bezug auf die zugehörigen Zeichnungen beschrieben, in denen gilt:
  • 1 ist ein Schaltungsblockdiagramm eines Ausführungsbeispiels der erfindungsgemäßen Leistungs-IC;
  • 2 ist eine Schnittansicht, die einen Leistungs-MOSFET zeigt, der zur Leistungsausgabe der Leistungs-IC verwendet wird;
  • 3 ist ein Diagramm, das eine obere Chipfläche eines einzelnen MOSFET des Standes der Technik zeigt;
  • 4 ist ein Diagramm, das die Verteilung der Spannung zeigt, bei der die Gateoxidschicht des Leistungs-MOSFET durchbrochen wird;
  • 5 ist ein Wellendiagramm der angelegten Spannung für den Aussonderungstest des Leistungs-MOSFET;
  • 6 ist ein Diagramm, das die Beziehung zwischen der zum Durchbrechen eines fehlerhaften Teils erforderlich Zeit und der Übergangstemperatur bei verschiedenen Werten der angelegten Spannung zeigt;
  • 7 ist ein Schaltungsblockdiagramm der Leistungs-IC gemäß dem Stand der Technik;
  • 8 ist ein Diagramm, das eine obere Chipfläche einer Leistungs-IC des Standes der Technik zeigt;
  • 9 ist ein Diagramm, das eine obere Chipfläche eines Ausführungsbeispiels der Leistungs-IC gemäß der vorliegenden Erfindung zeigt;
  • 10 ist ein Diagramm, das eine obere Chipfläche eines zweiten Ausführungsbeispiels der erfindungsgemäßen Leistungs-IC zeigt;
  • 11 ist ein Schaltungsblockdiagramm eines dritten Ausführungsbeispiels der erfindungsgemäßen Leistungs-IC;
  • 12 ist ein Schaltplan, der ein Beispiel der Spannungspegel-Umsetzungsschaltung der Leistungs-IC von 11 zeigt;
  • 13 ist ein Schaltplan, der ein alternatives Beispiel der Spannungspegel-Umsetzungsschaltung der Leistungs-IC von 11 zeigt;
  • 14 ist ein Schaltplan, der noch ein weiteres Beispiel der Spannungspegel-Umsetzungsschaltung der Leistungs-IC von 11 zeigt;
  • 15 ist ein Schaltplan, der das andere Beispiel der Spannungspegel-Umsetzungsschaltung der Leistungs-IC von 11 zeigt.
  • Mit Bezug auf die Zeichnungen ist 1 ein Schaltungsblockdiagramm eines Ausführungsbeispiels der erfindungsgemäßen IC, wobei Komponenten, die Komponenten der IC von 7 entsprechen, mit denselben Bezugsziffern bezeichnet sind. In dieser Leistungs-IC ist ein Gatetestanschluß G mit der Gateelektrode 16 des Leistungs-MOSFET 1 verbunden. Die 9 und 10 zeigen die oberen Chipflächen der IC, wobei dieselben Bestandteile wie jene von 8 mit denselben Bezugsziffern bezeichnet sind. In 9 ist ein Gate- (G) Anschluß 27 im Steuerschaltungsteil 26 angeordnet, während in 10 der Gate- (G) Anschluß 27 im Leistungsteil 25 angeordnet ist. Der Gate- (G) Anschluß 27 wird in einem Gateaussonderungstest zum Anlegen einer hohen Spannung d in derselben Weise wie bei der Aussonderung des in 3 gezeigten einzelnen Leistungs-MOSFET verwendet.
  • Wenn jedoch eine hohe Spannung während des Gateaussonderungstests angelegt wird, kann der mit der Gateelektrode verbundene Steuerschaltungsteil 2 manchmal durchbrechen. In dem in 11 gezeigten Ausführungsbeispiel wird die hohe Spannung nur an den Leistungsteil angelegt, indem eine Pegelumsetzungsschaltung 6 vorgesehen ist, die den Pegel der Gateschockspannung d, die an einen internen Gateanschluß 5 des Steuerschaltungsteils 2 angelegt wird, welcher manchmal durchbrechen kann, auf einen Wert umsetzt (verringert), der geringer ist als jener, der an die Gateelektrode 16 des MOSFET 1 angelegt wird.
  • Als Pegelumsetzungsschaltung 6 kann eine in 12 gezeigte Schaltung verwendet werden. In dieser Schaltung wird die an die Gateelektrode 16 angelegte Aussonderungstestspannung zwischen der Steuerschaltung 2 und einem Widerstand 41 geteilt, der ein diffundierter Widerstand, der in einem Halbleitersubstrat ausgebildet ist, oder ein auf einem Substrat abgeschiedenes Widerstandselement sein kann.
  • Alternativ kann eine Schaltung, die die an die Steuerschaltung 2 angelegte Spannung auf einem konstanten Wert hält, als Schaltung 6 verwendet werden und kann eine Spannungsregelungsdiode 51 sein, die einen PN-Übergang, der durch Diffusion in einem Halbleitersubstrat ausgebildet wird, oder einen PN-Übergang aus einem polykristallinen Silizium, das auf einem Halbleitersubstrat abgeschieden wird, umfaßt.
  • Die Diode 51 teilt die angelegte Spannung mit einem Widerstand 42, der in derselben Weise ausgebildet wird wie der Widerstand 41.
  • Als weitere Alternative, die in 14 gezeigt ist, kann eine Schaltung mit einem Widerstand 43, der mit der Diode 51 verbunden ist, über der eine Spannung erzeugt wird, wenn eine Spannung, die die Zenerspannung der Diode 51 übersteigt, angelegt wird, und die Impedanz zwischen dem internen Gateanschluß 5 und der Gateelektrode 16 hochsetzt, indem ein normalerweise im EIN-Zustand befindliches Schaltelement 71 als Reaktion auf die erzeugte Spannung abgeschaltet wird, als Schaltung 6 verwendet werden.
  • Noch eine weitere Alternative ist in 15 gezeigt, in der der Widerstand 43 und die Diode 51 in der umgekehrten Reihenfolge zu jener, die in der Schaltung von 14 gezeigt ist, verbunden sind. Somit können verschiedene Pegelumsetzungsschaltungen, die die Spannung am internen Gateanschluß der Steuerschaltung senken, in den ICs verwendet werden, um sicherzustellen, daß die Steuerschaltung den Gateaussonderungstest überlebt.
  • Es soll selbstverständlich sein, daß die vorstehend beschriebenen Ausführungsbeispiele auch auf ICs anwendbar sind, die einen IGBT für ihre Leistungsausgabe verwenden.
  • Wie bisher erläutert wurde, wird die Produktionseffizienz der Leistungs-IC durch die vorliegende Erfindung verbessert, die das Aussondern der ICs bei einer niedrigen Substrattemperatur in einer kurzen Zeit erleichtert, indem ein Gateanschluß mit der Gateelektrode des MOS-Halbleiterelements für die Leistungsausgabe verbunden wird und indem an das MOS-Halbleiter-Leistungsausgabeelement eine Gatespannung angelegt wird, die so hoch ist wie jene zum Testen des einzelnen Elements.

Claims (5)

  1. Integriertes Halbleiterbauelement mit einer Steuerschaltung (2) und einem MOS-Halbleiterelement (1) mit einer Gateelektrode (16), einer Sourceelektrode (21) und einer Drainelektrode (22), welches mit der Steuerschaltung (2) auf einem Halbleitersubstrat integriert ist, dadurch gekennzeichnet, daß es einen Gateanschluß (G) zum Testen umfaßt, wobei die Gateelektrode (16) mit der Steuerschaltung (2) und mit dem Gateanschluß (G) zum Testen verbunden ist, und eine Spannungspegel-Umsetzungseinrichtung (6) umfaßt, die zwischen die Steuerschaltung (2) und die Gateelektrode (16) des MOS-Halbleiterelements (1) geschaltet ist, und wobei der Gateanschluß (G) zwischen die Spannungspegel-Umsetzungseinrichtung (6) und die Gateelektrode (16) geschaltet ist.
  2. Integriertes Halbleiterbauelement nach Anspruch 1, wobei die Pegelumsetzungseinrichtung (6) einen Widerstand (41) umfaßt.
  3. Integriertes Halbleiterbauelement nach Anspruch 1, wobei die Pegelumsetzungseinrichtung (6) einen Widerstand (42), der zwischen die Steuerschaltung (2) und die Gateelektrode (16) des MOS-Halbleiterelements (1) geschaltet ist, und eine Spannungsregeldiode (51), die zwischen das Ende des Widerstandes (42) benachbart zur Steuerschaltung (2) und eine der Sourceelektrode (21) und der Drainelektrode (22) des MOS-Halbleiterbauelements (1) geschaltet ist, umfaßt.
  4. Integriertes Halbleiterbauelement nach Anspruch 1, wobei die Pegelumsetzungseinrichtung (6) einen Spannungsteiler (43, 51), der an die Gateelektrode (16) des MOS-Halbleiterelements (1) angelegt ist, und ein Schaltmittel (71) zum Sperren einer Verbindung zwischen der Gateelektrode (16) des MOS-Halbleiterelements (1) und der Steuerschaltung (2), wenn die geteilte Spannung einen vorbestimmten Wert übersteigt, umfaßt.
  5. Verfahren zum Abschirmen eines integrierten Halbleiterbauelements, das wie in Anspruch 1 dargelegt konstruiert ist, gekennzeichnet durch Anlegen einer ersten Spannung an den Gateanschluß (G), der mit der Gateelektrode (16) verbunden ist, und über die Spannungspegel-Umsetzungseinrichtung (6) an die Steuerschaltung (2), wobei eine zweite Spannung, die für die Steuerschaltung (2) erscheint, niedriger ist als die erste Spannung.
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JP2005994 1994-02-17
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