JP2922733B2 - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
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Description
【０００１】
【産業上の利用分野】この発明は、パワーＭＯＳ−ＦＥ
Ｔ(metal oxide semiconductor field effect transist
or)をベアチップ状態で搭載した混成集積回路装置に関
するものである。
Ｔ(metal oxide semiconductor field effect transist
or)をベアチップ状態で搭載した混成集積回路装置に関
するものである。
【０００２】
【従来の技術】図４はこの種の混成集積回路装置をパッ
ケージ内に収納した、例えば自動車等に搭載されるパワ
ー制御ユニットの一例を展開斜視図で示した。混成集積
回路装置は電力制御用のパワーＭＯＳ−ＦＥＴ２および
その制御ＩＣ１等が、表面に回路パターン３ａが施され
た回路基板３上に実装されたものである。パワーＭＯＳ
−ＦＥＴ２はベアチップ状態で実装されている。回路基
板３からは外部との電気的接続を行うための外部接続端
子１０〜１５が延びている。そしてこの回路基板３がパ
ッケージ１００の本体１００ａ内に収納され、その後、
蓋１００ｂが取り付けられる。なお、外部接続端子１０
〜１５はパッケージ１００の外部に露出する。また図５
には、従来の混成集積回路装置の構成を概略的に示し
た。図において、１は制御ＩＣ、２はパワーＭＯＳ−Ｆ
ＥＴ、３は回路基板、４は図４の回路パターン３ａの一
部である制御電圧供給線である。Ｒ１は制御ＩＣ１とパ
ワーＭＯＳ−ＦＥＴ２のゲート端子の間の制御電圧供給
線４に挿入された抵抗、Ｒ２はパワーＭＯＳ−ＦＥＴ２
のゲート端子とソース端子の間に接続された抵抗であ
る。また、１０〜１５は回路基板３の外側に露出した外
部接続端子である。
ケージ内に収納した、例えば自動車等に搭載されるパワ
ー制御ユニットの一例を展開斜視図で示した。混成集積
回路装置は電力制御用のパワーＭＯＳ−ＦＥＴ２および
その制御ＩＣ１等が、表面に回路パターン３ａが施され
た回路基板３上に実装されたものである。パワーＭＯＳ
−ＦＥＴ２はベアチップ状態で実装されている。回路基
板３からは外部との電気的接続を行うための外部接続端
子１０〜１５が延びている。そしてこの回路基板３がパ
ッケージ１００の本体１００ａ内に収納され、その後、
蓋１００ｂが取り付けられる。なお、外部接続端子１０
〜１５はパッケージ１００の外部に露出する。また図５
には、従来の混成集積回路装置の構成を概略的に示し
た。図において、１は制御ＩＣ、２はパワーＭＯＳ−Ｆ
ＥＴ、３は回路基板、４は図４の回路パターン３ａの一
部である制御電圧供給線である。Ｒ１は制御ＩＣ１とパ
ワーＭＯＳ−ＦＥＴ２のゲート端子の間の制御電圧供給
線４に挿入された抵抗、Ｒ２はパワーＭＯＳ−ＦＥＴ２
のゲート端子とソース端子の間に接続された抵抗であ
る。また、１０〜１５は回路基板３の外側に露出した外
部接続端子である。
【０００３】次に、動作について説明する。制御ＩＣ１
は外部接続端子１２、１３から入力される制御信号に従
って制御電圧を制御電圧供給線４を介してパワーＭＯＳ
−ＦＥＴ２のゲート端子に印加する。そしてこのゲート
端子に印加される制御電圧に従ってパワーＭＯＳ−ＦＥ
Ｔ２のドレイン・ソース間はオン・オフ制御される。こ
のときのパワーＭＯＳ−ＦＥＴ２のゲート・ソース間に
印加される制御電圧は、通常は約１０Ｖ、低電圧駆動用
であれば約５Ｖの直流、もしくはパルス幅制御の電圧波
形信号である。
は外部接続端子１２、１３から入力される制御信号に従
って制御電圧を制御電圧供給線４を介してパワーＭＯＳ
−ＦＥＴ２のゲート端子に印加する。そしてこのゲート
端子に印加される制御電圧に従ってパワーＭＯＳ−ＦＥ
Ｔ２のドレイン・ソース間はオン・オフ制御される。こ
のときのパワーＭＯＳ−ＦＥＴ２のゲート・ソース間に
印加される制御電圧は、通常は約１０Ｖ、低電圧駆動用
であれば約５Ｖの直流、もしくはパルス幅制御の電圧波
形信号である。
【０００４】
【発明が解決しようとする課題】従来の混成集積回路装
置は、以上のように構成されていた。パワーＭＯＳ−Ｆ
ＥＴをベアチップで搭載する場合、混成集積回路装置の
製造工程における傷、外部応力等によるストレス、さら
にはパワーＭＯＳ−ＦＥＴ素子の製造プロセスおよび構
造上などの理由による潜在欠陥を初期的に排除する必要
がある。そのためにパワーＭＯＳ−ＦＥＴにバーンイン
スクリーニング試験を施す必要がある。このバーンイン
スクリーニング試験は、予備加工部品の段階で前もって
バーンイン試験をするか、組立の中間工程もしくは組立
後に通常動作を模擬した通電動作バーンイン(通常電圧
によるバーンイン試験)を実施する方法が考えられる。
しかし、加工段階では端子が未配線であったり、回路接
続を何らかの手法で一時的に切り放して、パワーＭＯＳ
−ＦＥＴのゲート端子にバーンイン試験電圧を直接印加
しなければならない等、実作業的には困難であった。ま
た短時間でかつ効果的なバーンインを実施したい場合、
パワーＭＯＳ−ＦＥＴのゲート端子に通常の印加電圧に
比べて高い電圧を印加する手法があるが、従来の混成集
積回路装置の構造では、他の素子に影響を与えるため、
高い電圧を印加する方法を採用できない等の問題があっ
た。
置は、以上のように構成されていた。パワーＭＯＳ−Ｆ
ＥＴをベアチップで搭載する場合、混成集積回路装置の
製造工程における傷、外部応力等によるストレス、さら
にはパワーＭＯＳ−ＦＥＴ素子の製造プロセスおよび構
造上などの理由による潜在欠陥を初期的に排除する必要
がある。そのためにパワーＭＯＳ−ＦＥＴにバーンイン
スクリーニング試験を施す必要がある。このバーンイン
スクリーニング試験は、予備加工部品の段階で前もって
バーンイン試験をするか、組立の中間工程もしくは組立
後に通常動作を模擬した通電動作バーンイン(通常電圧
によるバーンイン試験)を実施する方法が考えられる。
しかし、加工段階では端子が未配線であったり、回路接
続を何らかの手法で一時的に切り放して、パワーＭＯＳ
−ＦＥＴのゲート端子にバーンイン試験電圧を直接印加
しなければならない等、実作業的には困難であった。ま
た短時間でかつ効果的なバーンインを実施したい場合、
パワーＭＯＳ−ＦＥＴのゲート端子に通常の印加電圧に
比べて高い電圧を印加する手法があるが、従来の混成集
積回路装置の構造では、他の素子に影響を与えるため、
高い電圧を印加する方法を採用できない等の問題があっ
た。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、パワーＭＯＳ−ＦＥＴに対し
て効果的かつ効率の良い手法でバーンイン試験を行える
ことにより、安価で信頼性の高い混成集積回路装置を得
ることを目的としている。
るためになされたもので、パワーＭＯＳ−ＦＥＴに対し
て効果的かつ効率の良い手法でバーンイン試験を行える
ことにより、安価で信頼性の高い混成集積回路装置を得
ることを目的としている。
【０００６】
【課題を解決するための手段】上記の目的に鑑み、この
発明は、パワーＭＯＳ−ＦＥＴ、このパワーＭＯＳ−Ｆ
ＥＴとは別に形成されこのパワーＭＯＳ−ＦＥＴを制御
する制御ＩＣ、前記パワーＭＯＳ−ＦＥＴと前記制御Ｉ
Ｃとを搭載する回路基板、前記パワーＭＯＳ−ＦＥＴの
ゲート端子と前記制御ＩＣとを接続する制御電圧供給
線、前記パワーＭＯＳ−ＦＥＴのゲート端子に上記制御
ＩＣとは独立してバーンイン試験用電圧を供給するため
のバーンイン試験用接続端子、前記バーンイン試験用接
続端子と前記パワーＭＯＳ−ＦＥＴのゲート端子とを接
続するバーンイン試験電圧供給線を備えたことを特徴と
する混成集積回路装置にある。またこの発明は、複数の
パワーＭＯＳ−ＦＥＴ、これらのパワーＭＯＳ−ＦＥＴ
とは別に形成されこれらのパワーＭＯＳ−ＦＥＴのそれ
ぞれを制御する制御ＩＣ、前記複数のパワーＭＯＳ−Ｆ
ＥＴと前記制御ＩＣとを搭載する回路基板、前記複数の
パワーＭＯＳ−ＦＥＴのそれぞれのゲート端子と前記制
御ＩＣとを接続する複数の制御電圧供給線、前記複数の
パワーＭＯＳ−ＦＥＴのそれぞれのゲート端子に上記制
御ＩＣとは独立してバーンイン試験用電圧を供給するた
めのバーンイン試験用接続端子、前記バーンイン試験用
接続端子から前記複数のパワーＭＯＳ−ＦＥＴのゲート
端子のそれぞれにバーンイン試験用電圧を供給する複数
のバーンイン試験電圧供給線を備えたことを特徴とする
混成集積回路装置にある。またこの発明は、バーンイン
試験終了後に複数のパワーＭＯＳ−ＦＥＴのゲート端子
のそれぞれとバーンイン試験用接続端子との間を電気的
に遮断する電気的遮断部を備えたことを特徴とする前記
混成集積回路装置にある。またこの発明は、複数のパワ
ーＭＯＳ−ＦＥＴのゲート端子のそれぞれが抵抗を介し
て接続していることを特徴とする前記混成集積回路装置
にある。またこの発明は、パワーＭＯＳ−ＦＥＴのゲー
ト端子と制御ＩＣとはダイオードを介して接続されてい
ることを特徴とする前記混成集積回路装置にある。
発明は、パワーＭＯＳ−ＦＥＴ、このパワーＭＯＳ−Ｆ
ＥＴとは別に形成されこのパワーＭＯＳ−ＦＥＴを制御
する制御ＩＣ、前記パワーＭＯＳ−ＦＥＴと前記制御Ｉ
Ｃとを搭載する回路基板、前記パワーＭＯＳ−ＦＥＴの
ゲート端子と前記制御ＩＣとを接続する制御電圧供給
線、前記パワーＭＯＳ−ＦＥＴのゲート端子に上記制御
ＩＣとは独立してバーンイン試験用電圧を供給するため
のバーンイン試験用接続端子、前記バーンイン試験用接
続端子と前記パワーＭＯＳ−ＦＥＴのゲート端子とを接
続するバーンイン試験電圧供給線を備えたことを特徴と
する混成集積回路装置にある。またこの発明は、複数の
パワーＭＯＳ−ＦＥＴ、これらのパワーＭＯＳ−ＦＥＴ
とは別に形成されこれらのパワーＭＯＳ−ＦＥＴのそれ
ぞれを制御する制御ＩＣ、前記複数のパワーＭＯＳ−Ｆ
ＥＴと前記制御ＩＣとを搭載する回路基板、前記複数の
パワーＭＯＳ−ＦＥＴのそれぞれのゲート端子と前記制
御ＩＣとを接続する複数の制御電圧供給線、前記複数の
パワーＭＯＳ−ＦＥＴのそれぞれのゲート端子に上記制
御ＩＣとは独立してバーンイン試験用電圧を供給するた
めのバーンイン試験用接続端子、前記バーンイン試験用
接続端子から前記複数のパワーＭＯＳ−ＦＥＴのゲート
端子のそれぞれにバーンイン試験用電圧を供給する複数
のバーンイン試験電圧供給線を備えたことを特徴とする
混成集積回路装置にある。またこの発明は、バーンイン
試験終了後に複数のパワーＭＯＳ−ＦＥＴのゲート端子
のそれぞれとバーンイン試験用接続端子との間を電気的
に遮断する電気的遮断部を備えたことを特徴とする前記
混成集積回路装置にある。またこの発明は、複数のパワ
ーＭＯＳ−ＦＥＴのゲート端子のそれぞれが抵抗を介し
て接続していることを特徴とする前記混成集積回路装置
にある。またこの発明は、パワーＭＯＳ−ＦＥＴのゲー
ト端子と制御ＩＣとはダイオードを介して接続されてい
ることを特徴とする前記混成集積回路装置にある。
【０００７】
【０００８】
【０００９】
【作用】この発明の混成集積回路では、バーンイン試験
用外部接続端子に所望のバーンイン試験電圧を印加する
ことで、制御ＩＣからの制御電圧とは独立にパワーＭＯ
Ｓ−ＦＥＴのゲート端子にバーンイン試験電圧を効率良
く供給することができる。この際の制御ＩＣへの電流の
逆流は制御電圧供給線に挿入されたダイオードにより防
止される。
用外部接続端子に所望のバーンイン試験電圧を印加する
ことで、制御ＩＣからの制御電圧とは独立にパワーＭＯ
Ｓ−ＦＥＴのゲート端子にバーンイン試験電圧を効率良
く供給することができる。この際の制御ＩＣへの電流の
逆流は制御電圧供給線に挿入されたダイオードにより防
止される。
【００１０】またこの発明の混成集積回路では、バーン
イン試験用外部接続端子にバーンイン試験電圧を印加す
ることで、制御ＩＣからの制御電圧とは独立に複数のパ
ワーＭＯＳ−ＦＥＴのゲート端子にそれぞれバーンイン
試験電圧を効率良く供給することができる。また、バー
ンイン試験終了後はバーンイン試験電圧供給線の電気的
遮断部をオープン状態にすることにより、各パワーＭＯ
Ｓ−ＦＥＴのゲート端子は互いに電気的に分離され、以
後は通常動作が可能となる。
イン試験用外部接続端子にバーンイン試験電圧を印加す
ることで、制御ＩＣからの制御電圧とは独立に複数のパ
ワーＭＯＳ−ＦＥＴのゲート端子にそれぞれバーンイン
試験電圧を効率良く供給することができる。また、バー
ンイン試験終了後はバーンイン試験電圧供給線の電気的
遮断部をオープン状態にすることにより、各パワーＭＯ
Ｓ−ＦＥＴのゲート端子は互いに電気的に分離され、以
後は通常動作が可能となる。
【００１１】またこの発明の混成集積回路では、上記と
同様にバーンイン試験用外部接続端子にバーンイン試験
電圧を印加することで、制御ＩＣからの制御電圧とは独
立に複数のパワーＭＯＳ−ＦＥＴのゲート端子にそれぞ
れバーンイン試験電圧を効率良く供給することができ
る。また、各バーンイン試験電圧供給線には、それぞれ
通常動作に支障が生じないようなそれぞれ所定の抵抗値
の抵抗が挿入されているので、バーンイン試験終了後も
供給線の切断等の必要がない。
同様にバーンイン試験用外部接続端子にバーンイン試験
電圧を印加することで、制御ＩＣからの制御電圧とは独
立に複数のパワーＭＯＳ−ＦＥＴのゲート端子にそれぞ
れバーンイン試験電圧を効率良く供給することができ
る。また、各バーンイン試験電圧供給線には、それぞれ
通常動作に支障が生じないようなそれぞれ所定の抵抗値
の抵抗が挿入されているので、バーンイン試験終了後も
供給線の切断等の必要がない。
【００１２】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の第１の発明による混成集積回路
装置の一実施例の構成を概略的に示す図である。図１に
おて１は制御ＩＣ、２はパワーＭＯＳ−ＦＥＴ、３は回
路基板、４は制御電圧供給線、１０〜１５は外部接続端
子である。外部接続端子１０は制御ＩＣ１に電源を接続
する端子、１１は制御ＩＣ１のグランド用の端子、１２
および１３は制御ＩＣ１に制御信号を供給する端子、１
４と１５とパワーＭＯＳ−ＦＥＴ２のドレイン端子、ソ
ース端子にそれぞれ接続された端子である。そして５は
パワーＭＯＳ−ＦＥＴ１のゲート端子にバーンイン試験
用電圧を供給するためのバーンイン試験電圧供給線、２
０はバーンイン試験電圧が外部から印加されるバーンイ
ン試験用外部接続端子、６は制御ＩＣ１への電流の逆流
を防止するダイオードである。なお、Ｒ１は制御電圧供
給線４に挿入された抵抗、Ｒ２はパワーＭＯＳ−ＦＥＴ
２のゲート・ソース端子間に接続された抵抗である。な
お、この混成集積回路装置がパッケージ内に収納される
場合は、図４に示したものと同じ状態になる。
する。図１はこの発明の第１の発明による混成集積回路
装置の一実施例の構成を概略的に示す図である。図１に
おて１は制御ＩＣ、２はパワーＭＯＳ−ＦＥＴ、３は回
路基板、４は制御電圧供給線、１０〜１５は外部接続端
子である。外部接続端子１０は制御ＩＣ１に電源を接続
する端子、１１は制御ＩＣ１のグランド用の端子、１２
および１３は制御ＩＣ１に制御信号を供給する端子、１
４と１５とパワーＭＯＳ−ＦＥＴ２のドレイン端子、ソ
ース端子にそれぞれ接続された端子である。そして５は
パワーＭＯＳ−ＦＥＴ１のゲート端子にバーンイン試験
用電圧を供給するためのバーンイン試験電圧供給線、２
０はバーンイン試験電圧が外部から印加されるバーンイ
ン試験用外部接続端子、６は制御ＩＣ１への電流の逆流
を防止するダイオードである。なお、Ｒ１は制御電圧供
給線４に挿入された抵抗、Ｒ２はパワーＭＯＳ−ＦＥＴ
２のゲート・ソース端子間に接続された抵抗である。な
お、この混成集積回路装置がパッケージ内に収納される
場合は、図４に示したものと同じ状態になる。
【００１３】次に動作について説明する。通常動作は外
部接続端子１２、１３からの制御信号に従って制御ＩＣ
１で制御電圧が発生される。この制御電圧は制御電圧供
給線４のダイオード６および抵抗Ｒ１を介してパワーＭ
ＯＳ−ＦＥＴ２のゲート端子に印加される。パワーＭＯ
Ｓ−ＦＥＴ２をオンさせる場合の、ゲート電圧は、ソー
ス電位に対して約５Ｖもしくは約１０Ｖの値である。こ
の電圧値は、ＭＯＳ−ＦＥＴ２のドレインとソース間の
オン抵抗性能を十分得られる値に設定する。
部接続端子１２、１３からの制御信号に従って制御ＩＣ
１で制御電圧が発生される。この制御電圧は制御電圧供
給線４のダイオード６および抵抗Ｒ１を介してパワーＭ
ＯＳ−ＦＥＴ２のゲート端子に印加される。パワーＭＯ
Ｓ−ＦＥＴ２をオンさせる場合の、ゲート電圧は、ソー
ス電位に対して約５Ｖもしくは約１０Ｖの値である。こ
の電圧値は、ＭＯＳ−ＦＥＴ２のドレインとソース間の
オン抵抗性能を十分得られる値に設定する。
【００１４】次に、バーンイン試験を行う場合、外部接
続端子１２、１３への制御信号は、ＭＯＳ−ＦＥＴ２を
オフするように与える。そして、バーンイン試験用外部
接続端子２０から供給線５を介してバーンイン試験電圧
を予め設定された電圧、時間の条件でＭＯＳ−ＦＥＴ２
のゲート端子に印加する。例えばこの電圧値はＭＯＳ−
ＦＥＴ２のソース電位に対し２５Ｖである。この時、制
御ＩＣ１の出力段の回路素子(図示せず)を破壊するのを
防止する為に、ダイオード６を挿入する。また、通常動
作時のＭＯＳ−ＦＥＴ２のスイッチング(オン、オフ)速
度が極端に遅くならないように、抵抗Ｒ１、Ｒ２と制御
ＩＣ１のドライブ能力を設定する。なおここでいうバー
ンイン試験とは、通常電圧での試験および通常電圧(定
格電圧)より高い電圧のでの試験の双方を含む。
続端子１２、１３への制御信号は、ＭＯＳ−ＦＥＴ２を
オフするように与える。そして、バーンイン試験用外部
接続端子２０から供給線５を介してバーンイン試験電圧
を予め設定された電圧、時間の条件でＭＯＳ−ＦＥＴ２
のゲート端子に印加する。例えばこの電圧値はＭＯＳ−
ＦＥＴ２のソース電位に対し２５Ｖである。この時、制
御ＩＣ１の出力段の回路素子(図示せず)を破壊するのを
防止する為に、ダイオード６を挿入する。また、通常動
作時のＭＯＳ−ＦＥＴ２のスイッチング(オン、オフ)速
度が極端に遅くならないように、抵抗Ｒ１、Ｒ２と制御
ＩＣ１のドライブ能力を設定する。なおここでいうバー
ンイン試験とは、通常電圧での試験および通常電圧(定
格電圧)より高い電圧のでの試験の双方を含む。
【００１５】なお図１の実施例では、制御電圧供給線４
にダイオード６および抵抗Ｒ１を挿入しているが、これ
らは制御ＩＣ１の回路構成素子として含まれていても良
い。また、制御ＩＣ２のゲート端子に制御電圧を供給す
る出力段の回路素子がバーンイン試験電圧に十分耐える
ことが可能な場合は、ダイオード６は特に必要ではな
い。さらに、バーンイン試験用外部接続端子２０の代わ
り、回路基板３上にバーンイン試験用内部接続端子２０
ａ(破線で示す)を設うけてもよい。バーンイン試験用外
部接続端子２０およびバーンイン試験用内部接続端子２
０ａは、例えば図４に示すと、それぞれ２０、２０ａで
示すように設けられる。また、この実施例ではパワーＭ
ＯＳ−ＦＥＴ２が複数設けられいる場合には、それぞれ
にバーンイン試験電圧供給線５および外部接続端子２０
を設ける。
にダイオード６および抵抗Ｒ１を挿入しているが、これ
らは制御ＩＣ１の回路構成素子として含まれていても良
い。また、制御ＩＣ２のゲート端子に制御電圧を供給す
る出力段の回路素子がバーンイン試験電圧に十分耐える
ことが可能な場合は、ダイオード６は特に必要ではな
い。さらに、バーンイン試験用外部接続端子２０の代わ
り、回路基板３上にバーンイン試験用内部接続端子２０
ａ(破線で示す)を設うけてもよい。バーンイン試験用外
部接続端子２０およびバーンイン試験用内部接続端子２
０ａは、例えば図４に示すと、それぞれ２０、２０ａで
示すように設けられる。また、この実施例ではパワーＭ
ＯＳ−ＦＥＴ２が複数設けられいる場合には、それぞれ
にバーンイン試験電圧供給線５および外部接続端子２０
を設ける。
【００１６】実施例２．図２はこの発明の第２の発明に
よる混成集積回路装置の一実施例を概略的に示す図であ
る。この実施例は特に、複数のパワーＭＯＳ−ＦＥＴを
搭載した回路装置に関するものである。制御ＩＣ１は複
数のパワーＭＯＳ−ＦＥＴ２ａ、２ｂを制御する。４ａ
と４ｂは制御電圧供給線、６ａと６ｂはダイオード、７
ａと７ｂはバーンイン試験電圧供給線５の各ＭＯＳ−Ｆ
ＥＴのゲート端子にそれぞれ接続される枝線に設けられ
た電気的遮断部である。１０〜１３、１４ａ、１４ｂ、
１５ａ、１５ｂは外部接続端子、そしてＲ１〜Ｒ６は抵
抗である。
よる混成集積回路装置の一実施例を概略的に示す図であ
る。この実施例は特に、複数のパワーＭＯＳ−ＦＥＴを
搭載した回路装置に関するものである。制御ＩＣ１は複
数のパワーＭＯＳ−ＦＥＴ２ａ、２ｂを制御する。４ａ
と４ｂは制御電圧供給線、６ａと６ｂはダイオード、７
ａと７ｂはバーンイン試験電圧供給線５の各ＭＯＳ−Ｆ
ＥＴのゲート端子にそれぞれ接続される枝線に設けられ
た電気的遮断部である。１０〜１３、１４ａ、１４ｂ、
１５ａ、１５ｂは外部接続端子、そしてＲ１〜Ｒ６は抵
抗である。
【００１７】すなわち、図２は複数のＭＯＳ−ＦＥＴを
制御する回路装置の代表として２つのＭＯＳ−ＦＥＴ２
ａ、２ｂを搭載した場合のものを示す。ＭＯＳ−ＦＥＴ
２ａはドレイン端子およびソース端子がそれぞれ外部接
続端子１４ａ、１５ａに接続され、ゲート端子が制御電
圧供給線４ａを介して制御ＩＣ１に接続されている。制
御電圧供給線４ａにはダイオード６ａおよび抵抗Ｒ１が
挿入されている。ゲート端子とソース端子間には抵抗Ｒ
２が接続されている。ゲート端子にはさらにバーンイン
試験電圧供給線５が接続され、この供給線５はバーンイ
ン試験用外部接続端子２０に接続されている。試験電圧
供給線５には抵抗Ｒ５および電気的遮断部７ａが設けら
れている。同様にＭＯＳ−ＦＥＴ２ｂはドレイン端子お
よびソース端子がそれぞれ外部接続端子１４ｂ、１５ｂ
に接続され、ゲート端子が制御電圧供給線４ｂを介して
制御ＩＣ１に接続されている。制御電圧供給線４ｂには
ダイオード６ｂおよび抵抗Ｒ３が挿入されている。ゲー
ト端子とソース端子間には、抵抗Ｒ４が接続されてい
る。ゲート端子にはさらにバーンイン試験電圧供給線５
が接続され、この供給線５はバーンイン試験用外部接続
端子２０に接続されている。試験電圧供給線５には抵抗
Ｒ６および電気的遮断部７ｂが設けられている。
制御する回路装置の代表として２つのＭＯＳ−ＦＥＴ２
ａ、２ｂを搭載した場合のものを示す。ＭＯＳ−ＦＥＴ
２ａはドレイン端子およびソース端子がそれぞれ外部接
続端子１４ａ、１５ａに接続され、ゲート端子が制御電
圧供給線４ａを介して制御ＩＣ１に接続されている。制
御電圧供給線４ａにはダイオード６ａおよび抵抗Ｒ１が
挿入されている。ゲート端子とソース端子間には抵抗Ｒ
２が接続されている。ゲート端子にはさらにバーンイン
試験電圧供給線５が接続され、この供給線５はバーンイ
ン試験用外部接続端子２０に接続されている。試験電圧
供給線５には抵抗Ｒ５および電気的遮断部７ａが設けら
れている。同様にＭＯＳ−ＦＥＴ２ｂはドレイン端子お
よびソース端子がそれぞれ外部接続端子１４ｂ、１５ｂ
に接続され、ゲート端子が制御電圧供給線４ｂを介して
制御ＩＣ１に接続されている。制御電圧供給線４ｂには
ダイオード６ｂおよび抵抗Ｒ３が挿入されている。ゲー
ト端子とソース端子間には、抵抗Ｒ４が接続されてい
る。ゲート端子にはさらにバーンイン試験電圧供給線５
が接続され、この供給線５はバーンイン試験用外部接続
端子２０に接続されている。試験電圧供給線５には抵抗
Ｒ６および電気的遮断部７ｂが設けられている。
【００１８】次に動作について説明する。抵抗Ｒ５およ
びＲ６は、ＭＯＳ−ＦＥＴ２ａ、２ｂのそれぞれのゲー
ト端子から通常使用回路とは独立してそれぞれバーンイ
ン試験用外部接続端子２０に接続される、バーンイン試
験電圧供給線５に挿入されている。組立中間段階もしく
は最終段階でバーンイン試験を行う場合、ＭＯＳ−ＦＥ
Ｔ２ａ、２ｂをオフするように制御信号を外部接続端子
１２、１３に印加し、外部接続端子２０より、バーンイ
ン試験電圧を印加する。この電圧値は例えばＭＯＳ−Ｆ
ＥＴ２ａ、２ｂのソース電位に対し約２５Ｖである。こ
のとき制御ＩＣ１の出力段の回路素子破壊を防止する為
に、ダイオード６ａ、６ｂを挿入する。また、通常動作
時のＭＯＳ−ＦＥＴ２ａ、２ｂのスイッチング（オン、
オフ）速度が極端に遅くならないように、抵抗体Ｒ１、
Ｒ２、Ｒ３、Ｒ４と制御ＩＣ１のドライブ能力を設定す
る。バーンインが終了後は、正常な回路に支障がないよ
うに、厚膜法などで形成された抵抗Ｒ５、Ｒ６もしくは
配線パターンである電圧供給線５の一部を電気的遮断部
７ａ、７ｂで示すようにレーザーカット等により電気的
にオープン状態にする。これにより各ＭＯＳ−ＦＥＴ２
ａ、２ｂのゲート端子が分離される。
びＲ６は、ＭＯＳ−ＦＥＴ２ａ、２ｂのそれぞれのゲー
ト端子から通常使用回路とは独立してそれぞれバーンイ
ン試験用外部接続端子２０に接続される、バーンイン試
験電圧供給線５に挿入されている。組立中間段階もしく
は最終段階でバーンイン試験を行う場合、ＭＯＳ−ＦＥ
Ｔ２ａ、２ｂをオフするように制御信号を外部接続端子
１２、１３に印加し、外部接続端子２０より、バーンイ
ン試験電圧を印加する。この電圧値は例えばＭＯＳ−Ｆ
ＥＴ２ａ、２ｂのソース電位に対し約２５Ｖである。こ
のとき制御ＩＣ１の出力段の回路素子破壊を防止する為
に、ダイオード６ａ、６ｂを挿入する。また、通常動作
時のＭＯＳ−ＦＥＴ２ａ、２ｂのスイッチング（オン、
オフ）速度が極端に遅くならないように、抵抗体Ｒ１、
Ｒ２、Ｒ３、Ｒ４と制御ＩＣ１のドライブ能力を設定す
る。バーンインが終了後は、正常な回路に支障がないよ
うに、厚膜法などで形成された抵抗Ｒ５、Ｒ６もしくは
配線パターンである電圧供給線５の一部を電気的遮断部
７ａ、７ｂで示すようにレーザーカット等により電気的
にオープン状態にする。これにより各ＭＯＳ−ＦＥＴ２
ａ、２ｂのゲート端子が分離される。
【００１９】なお、上記実施例では抵抗Ｒ５，Ｒ６を介
してＭＯＳ−ＦＥＴ２ａ、２ｂのゲート端子が外部接続
端子２０に接続しているが、抵抗Ｒ５，Ｒ６は介さず直
接結線されていても、バーンイン試験後に電気的にオー
プン状態にすれば同様な効果を得ることができる。ま
た、パワーＭＯＳ−ＦＥＴ素子は２個以上の複数個であ
れば全てのパワーＭＯＳ−ＦＥＴもしくは、数個ずつの
ＭＯＳ−ＦＥＴ素子を組み合わせて、ゲート端子同士を
抵抗を介すか直接接続してもよい。バーンイン試験用外
部接続端子２０については、実施例１と同様、回路基板
３上にバーンイン試験用内部接続端子２０ａとして構成
し、混成集積回路装置の製造中間段階にて、プローブピ
ン等で電圧を印加してバーンイン試験を行っても同様な
効果を得ることができる。
してＭＯＳ−ＦＥＴ２ａ、２ｂのゲート端子が外部接続
端子２０に接続しているが、抵抗Ｒ５，Ｒ６は介さず直
接結線されていても、バーンイン試験後に電気的にオー
プン状態にすれば同様な効果を得ることができる。ま
た、パワーＭＯＳ−ＦＥＴ素子は２個以上の複数個であ
れば全てのパワーＭＯＳ−ＦＥＴもしくは、数個ずつの
ＭＯＳ−ＦＥＴ素子を組み合わせて、ゲート端子同士を
抵抗を介すか直接接続してもよい。バーンイン試験用外
部接続端子２０については、実施例１と同様、回路基板
３上にバーンイン試験用内部接続端子２０ａとして構成
し、混成集積回路装置の製造中間段階にて、プローブピ
ン等で電圧を印加してバーンイン試験を行っても同様な
効果を得ることができる。
【００２０】実施例３．図３はこの発明の第３の発明に
よる混成集積回路装置の一実施例を概略的に示す図であ
る。この実施例では実施例２の混成集積回路装置におい
て、バーンイン試験終了後も、通常の回路に支障がない
ように各抵抗Ｒ７〜Ｒ１２の抵抗値を設定したものであ
る。
よる混成集積回路装置の一実施例を概略的に示す図であ
る。この実施例では実施例２の混成集積回路装置におい
て、バーンイン試験終了後も、通常の回路に支障がない
ように各抵抗Ｒ７〜Ｒ１２の抵抗値を設定したものであ
る。
【００２１】ＭＯＳ−ＦＥＴ２ａ、２ｂのゲート・ソー
ス間しきい値電圧と通常動作時のゲート・ソース間印加
電圧、バーンイン試験時のゲート・ソース間印加電圧の
それぞれの値と、抵抗Ｒ７、Ｒ８、Ｒ１１およびＲ９、
Ｒ１０、Ｒ１２の値を適正に設定する。こうすることに
より、抵抗Ｒ１１、Ｒ１２同士の結線はそのままの状態
にしていても、通常動作には支障がない装置を得ること
ができる。
ス間しきい値電圧と通常動作時のゲート・ソース間印加
電圧、バーンイン試験時のゲート・ソース間印加電圧の
それぞれの値と、抵抗Ｒ７、Ｒ８、Ｒ１１およびＲ９、
Ｒ１０、Ｒ１２の値を適正に設定する。こうすることに
より、抵抗Ｒ１１、Ｒ１２同士の結線はそのままの状態
にしていても、通常動作には支障がない装置を得ること
ができる。
【００２２】
【発明の効果】上記のようにこの発明の混成集積回路装
置では、回路基板上にベアチップ状態の少なくとも１つ
のパワーＭＯＳ−ＦＥＴおよびこれの制御のための制御
ＩＣを実装した混成集積回路装置において、制御ＩＣと
独立してパワーＭＯＳ−ＦＥＴのゲート端子にバーンイ
ン用の試験電圧を供給するバーンイン試験電圧供給線を
設けたことにより、効果的にかつ簡単にバーンイン試験
が行え、製造コストも削減でき、安価でかつ不良のない
信頼性の高い混成集積回路装置を提供できる効果が得ら
れる。
置では、回路基板上にベアチップ状態の少なくとも１つ
のパワーＭＯＳ−ＦＥＴおよびこれの制御のための制御
ＩＣを実装した混成集積回路装置において、制御ＩＣと
独立してパワーＭＯＳ−ＦＥＴのゲート端子にバーンイ
ン用の試験電圧を供給するバーンイン試験電圧供給線を
設けたことにより、効果的にかつ簡単にバーンイン試験
が行え、製造コストも削減でき、安価でかつ不良のない
信頼性の高い混成集積回路装置を提供できる効果が得ら
れる。
【００２３】また、この発明の混成集積回路装置では、
特に回路基板上に複数のパワーＭＯＳ−ＦＥＴを実装し
た混成集積回路装置において、各パワーＭＯＳ−ＦＥＴ
のゲート端子にそれぞれ接続されて、制御ＩＣと独立し
て各ゲート端子にバーンイン用の試験電圧を供給するバ
ーンイン試験電圧供給線を設け、バーンイン試験終了後
に各パワーＭＯＳ−ＦＥＴのゲート端子を電気的に分離
するようにしたので、さらに効率良くバーンイン試験が
行え、より安価で信頼性の高い混成集積回路装置を提供
できる効果が得られる。
特に回路基板上に複数のパワーＭＯＳ−ＦＥＴを実装し
た混成集積回路装置において、各パワーＭＯＳ−ＦＥＴ
のゲート端子にそれぞれ接続されて、制御ＩＣと独立し
て各ゲート端子にバーンイン用の試験電圧を供給するバ
ーンイン試験電圧供給線を設け、バーンイン試験終了後
に各パワーＭＯＳ−ＦＥＴのゲート端子を電気的に分離
するようにしたので、さらに効率良くバーンイン試験が
行え、より安価で信頼性の高い混成集積回路装置を提供
できる効果が得られる。
【００２４】また、この発明の混成集積回路装置では、
上記発明の回路装置において、各ゲート端子にバーンイ
ン用の試験電圧を供給するバーンイン試験電圧供給線に
通常動作に支障が生じないようなそれぞれ所定の抵抗値
を有する抵抗を挿入したので、バーンイン試験後も各パ
ワーＭＯＳ−ＦＥＴのゲート端子を電気的に分離する必
要がなく、さらに効果的かつ効率良くバーンイン試験が
行え、安価で信頼性の高い混成集積回路装置を提供でき
る効果が得られる。
上記発明の回路装置において、各ゲート端子にバーンイ
ン用の試験電圧を供給するバーンイン試験電圧供給線に
通常動作に支障が生じないようなそれぞれ所定の抵抗値
を有する抵抗を挿入したので、バーンイン試験後も各パ
ワーＭＯＳ−ＦＥＴのゲート端子を電気的に分離する必
要がなく、さらに効果的かつ効率良くバーンイン試験が
行え、安価で信頼性の高い混成集積回路装置を提供でき
る効果が得られる。
【図１】この発明の第１の発明による混成集積回路装置
の一実施例を概略的に示す回路図である。
の一実施例を概略的に示す回路図である。
【図２】この発明の第２の発明による混成集積回路装置
の一実施例を概略的に示す回路図である。
の一実施例を概略的に示す回路図である。
【図３】この発明の第３の発明による混成集積回路装置
の一実施例を概略的に示す回路図である。
の一実施例を概略的に示す回路図である。
【図４】この種の混成集積回路装置を内蔵したパワー制
御ユニットの外観を示す展開斜視図である。
御ユニットの外観を示す展開斜視図である。
【図５】従来の混成集積回路装置を概略的に示す回路図
である。
である。
１ 制御ＩＣ ２ パワーＭＯＳ−ＦＥＴ ２ａ パワーＭＯＳ−ＦＥＴ ２ｂ パワーＭＯＳ−ＦＥＴ ３ 回路基板 ４ 制御電圧供給線 ４ａ 制御電圧供給線 ４ｂ 制御電圧供給線 ５ バーンイン試験電圧供給線 ６ ダイオード ６ａ ダイオード ６ｂ ダイオード ７ａ 電気的遮断部 ７ｂ 電気的遮断部 ２０ バーンイン試験用外部接続端子 ２０ａ バーンイン試験用内部接続端子
Claims (5)
- 【請求項１】 パワーＭＯＳ−ＦＥＴ、このパワーＭＯ
Ｓ−ＦＥＴとは別に形成されこのパワーＭＯＳ−ＦＥＴ
を制御する制御ＩＣ、前記パワーＭＯＳ−ＦＥＴと前記
制御ＩＣとを搭載する回路基板、前記パワーＭＯＳ−Ｆ
ＥＴのゲート端子と前記制御ＩＣとを接続する制御電圧
供給線、前記パワーＭＯＳ−ＦＥＴのゲート端子に上記
制御ＩＣとは独立してバーンイン試験用電圧を供給する
ためのバーンイン試験用接続端子、前記バーンイン試験
用接続端子と前記パワーＭＯＳ−ＦＥＴのゲート端子と
を接続するバーンイン試験電圧供給線を備えたことを特
徴とする混成集積回路装置。 - 【請求項２】 複数のパワーＭＯＳ−ＦＥＴ、これらの
パワーＭＯＳ−ＦＥＴとは別に形成されこれらのパワー
ＭＯＳ−ＦＥＴのそれぞれを制御する制御ＩＣ、前記複
数のパワーＭＯＳ−ＦＥＴと前記制御ＩＣとを搭載する
回路基板、前記複数のパワーＭＯＳ−ＦＥＴのそれぞれ
のゲート端子と前記制御ＩＣとを接続する複数の制御電
圧供給線、前記複数のパワーＭＯＳ−ＦＥＴのそれぞれ
のゲート端子に上記制御ＩＣとは独立してバーンイン試
験用電圧を供給するためのバーンイン試験用接続端子、
前記バーンイン試験用接続端子から前記複数のパワーＭ
ＯＳ−ＦＥＴのゲート端子のそれぞれにバーンイン試験
用電圧を供給する複数のバーンイン試験電圧供給線を備
えたことを特徴とする混成集積回路装置。 - 【請求項３】 バーンイン試験終了後に複数のパワーＭ
ＯＳ−ＦＥＴのゲート端子のそれぞれとバーンイン試験
用接続端子との間を電気的に遮断する電気的遮断部を備
えたことを特徴とする請求項２に記載の混成集積回路装
置。 - 【請求項４】 複数のパワーＭＯＳ−ＦＥＴのゲート端
子のそれぞれが抵抗を介して接続していることを特徴と
する請求項２に記載の混成集積回路装置。 - 【請求項５】 パワーＭＯＳ−ＦＥＴのゲート端子と制
御ＩＣとはダイオードを介して接続されていることを特
徴とする請求項１ないし４のいずれかに記載の混成集積
回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276269A JP2922733B2 (ja) | 1992-10-14 | 1992-10-14 | 混成集積回路装置 |
| US08/135,556 US5393991A (en) | 1992-10-14 | 1993-10-14 | Hybrid integrated circuit device having burn-in testing means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4276269A JP2922733B2 (ja) | 1992-10-14 | 1992-10-14 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06130131A JPH06130131A (ja) | 1994-05-13 |
| JP2922733B2 true JP2922733B2 (ja) | 1999-07-26 |
Family
ID=17567090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4276269A Expired - Lifetime JP2922733B2 (ja) | 1992-10-14 | 1992-10-14 | 混成集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5393991A (ja) |
| JP (1) | JP2922733B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3228589B2 (ja) * | 1993-03-15 | 2001-11-12 | 株式会社東芝 | マルチチップモジュール |
| JP3226074B2 (ja) * | 1994-02-17 | 2001-11-05 | 富士電機株式会社 | 半導体集積回路装置 |
| JPH11204598A (ja) * | 1998-01-16 | 1999-07-30 | Mitsubishi Electric Corp | ハイブリッドｉｃ |
| JP3585401B2 (ja) * | 1999-08-12 | 2004-11-04 | 株式会社日立製作所 | エンジン制御装置 |
| US6894567B2 (en) * | 2001-12-04 | 2005-05-17 | Koninklijke Philips Electronics N.V. | ESD protection circuit for use in RF CMOS IC design |
| JP2008034671A (ja) * | 2006-07-31 | 2008-02-14 | Yamaha Motor Co Ltd | 配線基板およびそれを備えた鞍乗型車両 |
| JP5382544B2 (ja) * | 2010-08-17 | 2014-01-08 | 富士電機株式会社 | 半導体集積回路および半導体集積回路に対するゲートスクリーニング試験の方法 |
| KR102071078B1 (ko) * | 2012-12-06 | 2020-01-30 | 매그나칩 반도체 유한회사 | 멀티 칩 패키지 |
| JP7179165B2 (ja) * | 2019-04-23 | 2022-11-28 | 日立Astemo株式会社 | 半導体集積回路装置および半導体集積回路装置の検査方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5036380A (en) * | 1988-03-28 | 1991-07-30 | Digital Equipment Corp. | Burn-in pads for tab interconnects |
| JPH04152651A (ja) * | 1990-10-17 | 1992-05-26 | Mitsubishi Electric Corp | ウエハバーンイン装置 |
| JPH04199864A (ja) * | 1990-11-29 | 1992-07-21 | Mitsubishi Electric Corp | バーンイン基板配線チェック用デバイス |
-
1992
- 1992-10-14 JP JP4276269A patent/JP2922733B2/ja not_active Expired - Lifetime
-
1993
- 1993-10-14 US US08/135,556 patent/US5393991A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06130131A (ja) | 1994-05-13 |
| US5393991A (en) | 1995-02-28 |
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