DE2911726A1 - Halbleitervorrichtung und verfahren zu deren herstellung - Google Patents

Halbleitervorrichtung und verfahren zu deren herstellung

Info

Publication number
DE2911726A1
DE2911726A1 DE19792911726 DE2911726A DE2911726A1 DE 2911726 A1 DE2911726 A1 DE 2911726A1 DE 19792911726 DE19792911726 DE 19792911726 DE 2911726 A DE2911726 A DE 2911726A DE 2911726 A1 DE2911726 A1 DE 2911726A1
Authority
DE
Germany
Prior art keywords
opening
section
mask
channel
sections
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19792911726
Other languages
English (en)
Other versions
DE2911726C2 (de
Inventor
Robert Keith Jones
Armand Joseph Antoin Velthoven
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NCR Voyix Corp
Original Assignee
NCR Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US05/890,425 external-priority patent/US4212683A/en
Priority claimed from US05/909,868 external-priority patent/US4145233A/en
Application filed by NCR Corp filed Critical NCR Corp
Publication of DE2911726A1 publication Critical patent/DE2911726A1/de
Application granted granted Critical
Publication of DE2911726C2 publication Critical patent/DE2911726C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

  • B e s c h r e i b u n g:
  • Die Erfindung betrifft Halbleitervorrichtungen, welche ein Halbleitersubstrat und Steuermittel besitzen, welche einen Ladungsfluß längs der Längserstreckung eines Kanalbereichs in dem Substrat bewirken können. Die Erfindung bezieht sich auch auf Verfahren zur Herstellung derartiger Vorrichtungen.
  • Ein Beispiel einer bekannten Halbleitervorrichtung der genannten Art ist ein Feldeffekttransistor mit isolierter Gate-Elektrode (IGFET). Derartige Transistoren werden in integrierten Schaltungen verwendet, bei denen eine hohe Packungsdichte erzielt werden kann.
  • Je kleiner derartige Vorrichtungen werden,um so wünschenswerter wird es, mit niedrigen Strömen zu arbeiten.
  • Bei einem bekannten IGFET ist der Drain/Source-Strom proportional zum Breiten/Längen-Verhältnis (W/L) des Vorrichtungskanals. Eine Erläuterung dieser Abhängigkeit ist die MOS-Transistor-Stromgleichung z. B. bei Sättigung: wobei IDS = Drain/Source-Strom W = Kanalbreite L = Kanallänge VGS = Gate/Source-Spannung VT = Schwellenwertspannung up = durchschnittliche Oberflächenmobilität der Kanallöcher ox = Oxid-Dielektrizitätskonstante (Durchlässigkeit) tox = Dicke des Oxids über dem Kanal.
  • Eine Aufgabe der vorliegenden Erfindung ist es, eine Halbleitervorrichtung der vorgenannten Art zu schaffen, die die Fähigkeit eines Betriebs bei niedrigen Stromwerten besitzt. Ein Vorteil dieser Betriebsart besteht darin, daß auch der Leistungsabfall niedrig ist, da er von dem Strom abhängt.
  • Aus Gleichung (1) ergibt sich, daß der Drain/ Source-Strom durch Erhöhen der Kanal länge relativ zur Breite verringert werden könnte. Die Nachteile, welche sich aus der Verringerung der Dichte ergeben, verringern jedoch die Arbeitsgeschwindigkeit usw., so daß die sich aus dem verringerten Strom ergebenden Vorteile wieder aufgehoben würden.
  • Eine andere Möglichkeit, das W#/L-Verhältnis zu verringern, besteht in der Verkleinerung der Breite selbst.
  • Die unteren Grenzen der Kanalbreite sind jedoch üblicherweise begrenzt durch die fotolithografischen Techniken, die zur Herstellung derartiger Vorrichtungen verwendet werden.
  • Typischerweise liegt die fotolithografische Auflösung im Bereich von einigen (größer als 3). um.
  • Die erfindungsgemafße Halbleitervorrichtung der genannten Art ist somit dadurch gekennzeichnet, daß der Kanalbereich einen ersten verhältnismäßig breiten Abschnitt mit einer ersten Störstellenkonzentration in Längserstreckung des Kanalbereichs und zumindest einen zweiten verhältnismäßig engen Abschnitt mit einer zweiten Störstellenkonzentration in Längserstreckung des Kanalbereichs nahe dem relativ breiten Abschnitt besitzt, und die erste und zweite Störstellenkonzentration derart gewählt ist, daß der erste und zweite Kanalbereichabschnitt unterschiedliche Schwellenwertspannungen besitzen.
  • Aufgrund der unterschiedlichen Schwellenwertspannungen in dem ersten und dem zweiten Abschnitt des Kanalbereichs kann die Vorrichtung so betrieben werden, daß nur ein verhältnismäßig enger zweiter Abschnitt als Kanal wirksam ist. Ein weiterer Vorteil der erfindungsgemäßen Vorrichtung besteht darin, daß die präzise enge Breite des zweiten Abschnittes ohne weiteres reproduzierbar ist.
  • Die Erfindung bringt auch ein Verfahren zum Herstellen derartiger Halbleitervorrichtungen, das dadurch gekennzeichnet, daß auf dem Halbleitersubstrat eine Maske mit einer öffnung gebildet wird, welche eine Längs- und eine Breitenerstreckung besitzt, daß Störstellen über die Öffnung in das Halbleitersubstrat abgelagert werden, um den ersten Abschnitt des Kanalbereichs zu bilden, daß Maskenmaterial zumindest von einer Seite der öffnung entfernt wird, um deren Breite um einen bestimmten Betrag (box) zu vergrößern, welcher verhältnismäßig klein im Vergleich zur Breite der öffnung ist, wodurch der genannte zweite Abschnitt in dem Kanalbereich des Halbleitersubstrats gebildet wird, welcher eine Breite besitzt, welche dem bestimmten Betrag entspricht, sowie eine Länge, welche sich in Richtung der genannten Längserstreckung erstreckt, und Vorsehen einer Steuerelektrode, welche zu den genannten Steuermitteln gehört und die Öffnung umgibt, so daß Ladung im zweiten Abschnitt in dessen Längserstreckung fließen kann.
  • Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der nachfolgenden Beschreibung und den Unteransprüchen. Ausführungsbeispiele der Erfindung werden nun unter Bezugnahme auf die Zeichnungen beschrieben. Es zeigen: Fig. 1 einen Schnitt durch einen Feldeffekttransistor mit isolierter Metallgate-Elektrode gemäß der vorliegenden Erfindung parallel zum Kanal.
  • Figuren 2 - 6 Schnitte des Feldeffekttransistors aus Fig. 1 während aufeinanderfolgende Fabrikationsstufen unter Verwendung des Verfahrens gemäß der vorliegenden Erfindung.
  • Fig. 7 einen Schnitt durch einen Feldeffekttransistor mit isolierter Siliziumgate-Elektrode gemäß der vorliegenden Erfindung parallel zum Kanal.
  • Figuren 8 - 12 Schnitte des Feldeffekttransistors gemäß Fig. 7 während aufeinanderfolgender Fabrikationsstufen unter Verwendung des Verfahrens gemäß der vorliegenden Erfindung.
  • Fig. 13 ein Schaltungsdiagramm einer Inverterschaltung, welche eine Vorrichtung gemäß der vorliegenden Erfindung verwendet.
  • Fig. 14 eine Draufsicht auf eine Halbleitervorrichtung gemäß Fig. 6 in schematischer Form, welche die Maskenkanten und Kanalabschnittsumrisse in bezug auf die Source- und Drain-Elektrode wiedergibt.
  • Fig. 15 einen Schnitt parallel zum Kanal eines MNOS-Feldeffekttransistors mit isolierter Gate-Elektrode gemäß eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.
  • Figuren 16 - 21 Schnitte des Feldeffekttransistors der Fig. 15 während aufeinanderfolgender Fabrikationsstufen.
  • Fig. 22 eine Teilschnittansicht ähnlich der Fig. 18, welche insbesondere die Krümmung des geätzten Oxids veranschaulicht.
  • Fig. 23 einen Schnitt parallel zum Kanal eines MOS-Feldeffekttransistors mit isolierter Gate-Elektrode, welcher die Prinzipien der vorliegenden Erfindung verkörpert.
  • Fig. 24 eine Draufsicht auf die Vorrichtung nach Fig. 21 in schematischer Form, welche die Maskenkanten und Kanalabschnittsumrisse in bezug auf die Source- und Drain-Elektrode wiedergibt; und Fig. 25 und 26 beispielsweise Arbeitskennlinien der Vorrichtungen, welche gemäß dem Verfahren der vorliegenden Erfindung aufgebaut wurden.
  • Fig. 1 ist eine Schnittansicht parallel zum Kanal eines MNOS-Feldeffekttransistors 10 mit Metall-Gate-Elektrode gemäß dem Grundgedanken der vorliegenden Erfindung für niedrigen Strom geeignet. Transistor 10 ist ein Beispiel für eine Klasse von Vorrichtungen, welche die Prinzipien der vorliegenden Erfindung verkörpern. Der Transistor 10 besteht aus einem Substrat 11 einer ersten Leitfähigkeit (beispielsweise n-Typ), in dem voneinander in Abstand auf der Oberfläche angeordnete Bereiche einer zweiten entgegengesetzten Leitfähigkeit (p-Typ) die Source- und Drain-Elektrode 12 bzw. 13 gebildet sind. Eine dicke Isolationsschicht 16, typischerweise aus Siliziumdioxid,ist auf dem Substrat 11 als elektrische Isolierung der Vorrichtung 10 vorgesehen.
  • Die Gate-Struktur besteht aus einem geschichteten Zweifach-Isolator und einer Gate-Elektrode 1, welche über dem Kanalbereich zwischen der Source-Elektrode 12 und der Drain-Elektrode 13 liegt. Der Isolator selbst besteht aus einer Siliziumdioxidschicht 18 und einer Siliziumnitridschicht 19.
  • Für Zwecke der Veranschaulichung sind elektrische Kontakte 22, 23, 24 und 26 gezeigt, welche mit der Metall-Gate-Elektrode 21, der Source-Elektrode 12, der Drain-Elektrode 13 bzw. dem Substrat 11. zum Anlegen von Vorspannungen vorgesehen sind, welche den Leitungsweg und den Strom durch den Kanalbereich steuern. Der Fachmann weiß, daß die besondere Anordnung der elektrischen Kontakte lediglich dazu dient, die Beschreibung zu erleichtern und daß normalerweise ein Kontakt an einem einzigen Punkt längs jedes Paares von Diffusionsstreifen hergestellt wird, welche die Source-Elektrode und die Drain-Elektrode für eine Vielzahl von Vorrichtungen verbinden.
  • Die Dicke und andere für den Transistor 10 gezeigte Dimensionen sind ebenfalls zur besten Veranschaulichung gewählt und sind nicht maßstabsgerecht. Typische Dicken wie sie beim gegenwärtigen Stand der Technik vorherrschen, sind: Source-Elektroden (12)- und Drain-Elektroden <13)-Übergangstiefe etwa 2,0 - 2,5 /um für den (veranschaulichten) p-Kanal und 1. /um für den n-Kanal, Isolationsschicht (Feldoxid) 16 etwa 1,0 -.2,0 /um, Gate-Elektrodenoxid 18 etwa 400 - 500 Angström, Siliziumnitridschicht 19 etwa 300 - 500 Angström, Metall-Gate-Elektrode 21 1,0 - 1,5 /um (für einen Leiter etwa Aluminium). Die Gate-Struktur-Länge (gemessen längs der Längendimension des Kanals zwischen Source- und Drain-Elektrode parallel zur Zeichnungsebene) und deren Breite (gemessen quer zur Kanallänge senkrecht zur Zeichnungsebene) sind typischerweise etwa 10 um bzw. 5 /um. Sie können jedoch auch kleiner oder größer sein. Zumindest einige dieser Maße, etwa die Übergangstiefe werden sich erwartungsgemäß mit der Verbesserung der Verfahrenstechnologie verringern. Auf jeden Fall ist es verständlich, daß eine brauchbare maßstabsgerechte Darstellung bei derartig weit variierenden Dimensionen bei dem zur Verfügung stehenden geringen Zeichnungsraum unmöglich ist.
  • Es wird nun weiter auf Fig. 1 sowie auf Fig. 6 Bezug genommen, aus denen sich ergibt, daß der gezeigte Transistor 10 einen Kanalbereich mit einen verhältnismäßig großen Anreicherungsabschnitt 27 besitzt (welcher vom n-Typ ist, d. h., daß er für das n-Substrat mit n-Majoritätsträgern arbeitet); der Abschnitt 27 erstreckt sich in Längsrichtung des Kanalbereiches und parallel zu einem bzw.
  • zwei verhältnismäßig engen Verarmungsabschnitten 28 und 29 (p-Abschnitte, d. h., daß für das n-Substrat mit p-Majoritätsträgern gearbeitet wird); die beiden Abschnitte 28 und 29 flankieren den Anreicherungsabschnitt 27 zu beiden Seiten und erstrecken sich ebenfalls in Längsrichtung des Kanals. Aus Gleichung (1) ergibt sich, daß die Breite des Anreicherungsabschnittes und des oder der Verarmungsabschnitte(s) variiert werden können, um die relativen Stromwerte, welche sich aus der Transistorwirkung des Anreicherungsabschnittes und des oder der Verarmungsabschnitte(s) ergeben, zu steuern. Das Verfahren gemäß der vorliegenden Erfindung kann auch dazu verwendet werden, Verarmungs-(oder Anreicherungs-)Abschnitte 28 und 29 mit sehr engen präzise kontrollierten Weiten zu bilden, so daß sich einheitliche reproduzierbare Feldeffekttransistoren der Verarmungs- (oder Anreicherungs-) Betriebsart für niedrigen Strom ergeben.
  • Eine Metall-Oxid-Halbleitervorrichtung (MOS) mit Silizium-Gate-Elektrode ist in Fig. 7 gezeigt und mit dem Bezugszeichen 40 versehen. Entsprechende Elemente der Vorrichtung 40 sind mit dem gleichen Bezugszeichen versehen wie der Metall-Gate-Elektrodentransistor 10. Der Silizium-Gate-Elektrodentransistor 40 besitzt auch einen Anreichrungskanalabschnitt 27 und Verarmungskanalabschnitte 28 und 29 (vergleiche auch Fig. 12). Die relevanten Unterschiede in der Struktur betreffen das Feldoxid 42 (welches auf dem Substrat 11 gewachsen wurde und die Polysilizium-Gate- Elektrode 41, welche dem Feldoxid 16 bzw. der Metall-Gate-Elektrode 21 entsprechen.
  • Es ist zu beachten, daß die Nitridschicht 19 (Fig. -1) bei der Struktur 40 mit Silizium-Gate-Elektrode weggelassen ist. Hierdurch soll veranschaulicht werden, daß die Gate-Elektroden-Isolation entweder aus einer oder aus mehreren Schichten bestehen kann, welche aus Stoffen wie Siliziumoxid, Siliziumnitrid und Aluminiumoxid ausgewählt sein können.
  • Das erfindungsgemäße Verfahren und die erfindungsgemäße Vorrichtung sind für jede Art von Vorrichtung anwendbar, welche durch Ablagerung durch eine Oxidmaske gebildet werden kann, obgleich sie als besonders anwendbar für Feldeffekttransistoren anzusehen sind. Das erfindungsgemäße Verfahren wird veranschaulicht durch die Verfahrensschritte zum Herstellen eines Feldeffekttransistors 10 mit isolierter Metall-Gate-Elektrode gemäß Fig. 1 in den Figuren 2 - 6 und eines Feldeffekttransistors 40 der Fig. 7 mit isolierter Silizium-Gate-Elektrode in den Figuren 8 - 12.
  • Wie aus Fig. 2 hervorgeht, besteht die teilweise gebildete Struktur für den Transistor 10 aus einem n-Substrat 11 mit einer Source-Elektrode 12 und einer Drain-Elektrode 13, die in diesem Substrat gebildet sind, sowie einer dicken Feldoxidschicht 16, die auf dem Substrat aufgebracht ist.
  • Die Figur ist eine Schnittansicht, welche die Länge L des Kanalbereichs zwischen der Source- und der Drain-Elektrode zeigt.
  • Wie üblich wird diese teilweise gebildete Struktur durch Aufwachsen des Feldoxides 16 auf eine größere Oberfläche eines n-Halbleiterscheibchens 11, Ätzen der voneinander in Abstand angeordneten Source- und Drain-Abschnitte in das Oxid und Ablagern von p-Störstellen in die große Substratoberfläche durch die Ausschnitte gebildet, wodurch die Source- und die Drain-Elektrode entstehen.
  • Zusammenfassend bestehen die wichtigen Schritte des Verfahrens der vorliegenden Erfindung, angewendet auf den Transistor 10 in folgendem: 1. Bilden einer Maskenöffnung über dem Kanalbereich, 2. Dotieren des Substrats durch die Maskenöffnung um einen Bereicherungsabschnitt.
  • des Kanalbereichs zu erzeugen, 3. Ätzen der Öffnung zum Vergrößern der Breite um einen vorbestimmten Wert und 4. Verarmungsdotieren des Substrats durch die öffnung.
  • Fig. 3 ist eine Schnittansicht längs der Linie 3-3 in Fig. 2, also im rechten Winkel zur Ansicht der Fig.
  • 2 parallel zu der Kanalbreite. Sie veranschaulicht den ersten Verfahrensschritt zur Bildung der anfänglichen Maskenöffnung. Ubliche fotolithografische Techniken werden zur Bildung einer Fotoresistmaske 33 auf dem Feldoxid 16 verwendet, aus welcher ein Fenster oder eine öffnung 34 mit der Breite Wpr geätzt wird, welche Breite geringfügig kleiner ist als die gewünschte Breite des Kanalbereichs.
  • Die Maske 33 kann aus üblichem Fotoresistmaterial etwa AZ 111 bestehen (eine Flüssigkeit mit positiven Fotowiderstandseigenschaften, erhältlich von der Firma Hunt Chemical Corporation, Palisades Park, New Jersey). Dieses Material kann auf das Feldoxid 16 unter Wirbelbewegung (spun) auf gebracht werden, um die Beschichtung gleichmäßiger zu machen; letztere wird dann getrocknet und gebacken. Die Fotoresistschicht kann dann ultraviolettem Licht durch eine (nicht gezeigte) Maske ausgesetzt, und zur Entfernung der belichteten Flächen (positivresist) entwickelt werden; alternativ können auch die nicht belichteten Flächen (negativ) entfernt werden; dann erfolgt eine Härtung der entwickelten Schicht 33 durch Backen. Dann wird ein flüssiges Ätzmittel, beispielsweise eine gepufferte Fluorwasserstoffsäure mit einem Volumenverhältnis 1 : 7 von Fluorwasserstoffsäure in Ammoniumfluorid angewendet, um ein Fenster oder eine öffnung 35 in das Feldoxid 16 zu ätzen. Siliziumdioxid ist hydrophil während Silizium hydrophob ist; eine übliche Technik besteht somit darin, den Ätzvorgang fortzusetzen bis die ausgesetzte Oberfläche hydrophob wird.
  • Wie Fig. 4 zeigt, besteht der zweite Schritt in der Bildung des Anreicherungskanalabschnitts 27 in dem Substrat 11 durch Ablagerung durch die Maskenöffnung 35.
  • Diese Anreicherungsablagerung kann in üblicher Weise durch Wärmediffusion oder durch Ionenimplantation erfolgen, wobei n-Störstellen oder -Verunreinigungen, etwa Phosphor für das gezeigte n-Substrat verwendet werden.
  • Die Fotoresistschicht 33 kann nun entfernt werden, das heißt, nach der ersten Ätzung oder nach dem ersten Ablagerungsschritt oder aber nach der zweiten Ätzung, wie es eben gewünscht ist. Typischerweise wird die Fotoresistschicht durch Auflösung in einem Material etwa Aceton (für positive Resistschichten) entfernt.
  • Wie in Fig. 5 veranschaulicht, ist der dritte Verfahrensschritt das Bilden der zweiten Maskenöffnung, welche ein zeitkontrolliertes Ätzen des Feldoxides beinhaltet, um eine zweite öffnung 36 durch Verbreiterung der öffnung 35 von Wpr auf die gewünschte Kanalbereichbreite zu bilden. Es wird ein übliches Ätzmittel etwa gepufferte Fluorwasserstoffsäure (HF) verwendet. Dies ist der kritische Verfahrensschritt, denn die Breite Wox des von jeder Längsseite 35 und 36 des Feldoxidfensters entfernten Siliziumdioxids bestimmt die resultierende Breite der Verarmungsabschnitte 28 und 29.
  • Das gepufferte HF-Ätzmittel entfernt Siliziumdioxid mit einer verhältnismäßig geringen, konstanten, reproduzierbaren Geschwindigkeit (z. B. 1500 Anström pro Minute bei 32°C); es erlaubt somit die Bildung von einem oder mehreren Verarmungsabschnitten mit äußerst engen reduzierbaren Breiten.
  • Es ist somit möglich, reproduzierbare Breiten von etwa 0,1 /um für jeden Abschnitt 28 und 29 zu erzielen.
  • Der anfängliche Maskenöffnungs-Bildungsschrit~t (Schritt 1) wie auch der zeitkontrollierte zweite Maskenöffnungs-Bildungsschritt (Schritt 3) können auch mit anderen Verfahren als mit flüssiger chemischer Ätzung durchgeführt werden, etwa mittels Plasma-Ätzen oder Ionen-Mahlen (Ion milling).
  • Wie Fig. 6 zeigt, besteht der nächste Schritt in der zweiten oder Verarmungsablagerung; es ist der vierte Verfahrensschritt. Diese Ablagerung kann ebenfalls in üblicher Weise durch Wärmediffusion oder durch Ionenimplantation erfolgen. In diesem Falle werden p-Verunreinigungen wie Bor verwendet, um die Verarmungsabschnitte in dem n-Substrat zu bilden. Typischerweise werden die p-Verunreinigungen oder Störstellen in einer genügenden Konzentration abgelagert, um die gewünschte Verarmungs-Schwellenwertspannungs-Eigen# schaft des Abschnitts 27 zu erreichen. Die sich ergebende Beziehung der Kanalabschnitte 27, 28 und 29, der Maskenöffnungen 35 und 36 im Verhältnis zur Source-Elektrode 12 und der Drain-Elektrode 13 ergibt sich aus Fig. 14, die eine schematische Draufsicht auf die Anordnung nach Fig. 6 darstellt.
  • Die Struktur wird nun vervollständigt zu dem Feldeffekttransistor 10 mit Metall-Gate-Elektrode gemäß Fig. 1, indem über der aktiven Fläche 37 (Fig. 6) Gate-Elektrodenoxid 18 gebildet, eine Siliziumnitridschicht 19 hinzugefügt, eine Metall-Gate-Elektrode 21 zur Umgebung der zweiten vergrößerten Maskenöffnung (Fig. 3) gebildet und die elektrischen Kontakte geformt werden. Eine Passivierungsschicht 31 aus Siliziumdioxid kann ebenfalls aufgebracht werden. Diese Verfahrensschritte sind allgemein bekannt und bedürfen keiner weiteren Erläuterung.
  • Bei Verwendung der obigen Verfahrensschritte wurde ein Metall-Gate-Elektrodentransistor 10 als Last für einen MNOS-Inverter-Schaltkreis gebildet und zwar beispielsweise für eine Niederstrom-Verarmungs-Betriebsart. Das Siliziumsubstrat wurde auf eine Konzentration von 1015 cm## -3 Grundkonzentration von Phosphor dotiert. Die aktive Fläche 37 (Kanalbereichbreite und -länge) hatten die Abmessungen 5 /um X 15 um. Die Source- und die Drain-18 bestanden aus Elektrode bestanden aus einer 5 X 10 cm Konzentration von Bor, gebildet zu einer übergangstiefe von etwa 2 um.
  • Die anfängliche Oxidöffnungsbreite Wpr, welche durch die erste Ätzung (Fig. 3) gebildet wurde, war 4 /um. Die erste Anreicherungsablagerung (Fig. 4) wurde durch Ionenimplanta-12 -3 tion von Phosphor mit einer Dosierung von 3 X 10 cm und 50 keV durchgeführt. Der sich ergebende Anreicherungsabschnitt hatte eine Spitzenkonzentration von etwa 5 X 1017 Atome cm 3 Phosphor bei einer Tiefe von etwa 60 nm. Die zweite Verarmungsätzung (Fig. 5) erfolgte unter Anwendung des erwähnten gepufferten HF-Ätzmittels bei 320C. Bei einer Ätzzeit von 20 Sekunden wurden 0,5 /um von jeder Seite 35 und 36 des Feldoxid-Ätzfensters 34 an der Siliziumoberfläche entfernt, wodurch sich eine effektive Breite von 1,0 /um für die zwei Verarmungsabschnitte 28 und 29 ergab. Die Verarmungsablagerung erfolgte durch Ionenimplantation (Fig. 6) von Bor mit einer Dosierung von cm 1012 cm 3 und einer Energie von 20 keV. Die resultierenden 0,5 Zum Breitenverarmungsbereiche enthielten 4 X 1017 I Bor-Atome pro cm 3 als Spitzenkonzentration mit einer Tiefe von 60 nm. Die Schwellenspannung des Anreicherungskanalbereichs war -0,5 V, während die Schwellenwertspannung der Verarmungskanalbereiche + 3,5 V war. Das Schaltungsdiagramm des sich ergebenden Inverter-Schaltkreises 50 ist in Fig. 13 gezeigt. Der Inverter 50 besteht aus einem Schalttransistor 51 und dem Transistor 10, welcher als Last verwendet wird. Der Transistor 10 besteht aus einer Parallelanordnung der Transistoren 57, 58 und 59, welche die Transistorwirkung darstellen, welche mit dem Anreicherungsabschnitt 27, und den Verarmungsabschnitten 28 bzw.
  • 29 verbunden sind. Die Schwellenwertspannungen der Anreicherungs- und Verarmungskanalabschnitte sind derart, daß der Anreicherungsabschnitt 27 während des Betriebs des Inverter-Schaltkreises abgeschaltet ist, während die Verarmungsabschnitte 28 und 29 eingeschaltet sind. Somit stellen die den Verarmungsabschnitten zugeordneten Transistoren die Last dar. Im Betrieb bewirkt eine ansteigende (abfallende) VIN an der Gate-Elektrode des Eingangstransistors 51, daß VOUT abfällt (ansteigt). Charakteristischerweise wird der der Last zugeordnete Drain-Strom IDS nur zur Aufrechterhaltung der Ladung am Knotenpunkt 52 benötigt.
  • Dieser Strom ist viel weniger als ein uA und jeglicher zusätzlicher Strom ist nutzlos und sogar schädlich, da er Leistung verbraucht. übliche bekannte FET-Inverter, welche einen, dem Transistor 10 in Struktur, Dimension und Material equivalenten Lasttransistor verwenden, jedoch nicht die Verarmungsabschnitte mit niedrigen W/L-Verhältnis besitzen, haben Drain-Ströme von etwa 15 - 20 /uA für ein VDD = 17 V.
  • Im Gegensatz dazu besitzt der Transistor 10 für die gleiche VDD einen Drain-Strom von nur 5 der zwei 2,5. Verarmungsabschnitte 28 für jeden der zwei gleichen Verarmungsabschnitte 28 und 29). Da die Leistung proportional dem Strom ist, bringt die dreifache oder vierfache Verringerung des Stroms, wie er durch den Lasttransistor 10 hervorgerufen wird, einen ähnlichen Abfall in dem Leistungsverbrauch.
  • Es ist zu beachten, daß der Inverter 50 (Fig. 13) praktisch die Hälfte einer bistabilen Kippschaltung darstellt, wie sie in statischen RAM verwendet werden,und daß der Transistor 10 sehr gut für die Verwendung als Last in einer derartigen Anordnung geeignet ist.
  • Die Kennlinien der Fig. 25 zeigen einen Kanalstrom IDS als Funktion der Gate/Source-Spannung VGS für unterschiedliche Werte der Substrat/Source-Spannung VBS Der Kanal strom ist während des Betriebes der Transistoren 58 und 59 mit niedrigem W/L-Verhältnis verhältnismäßig gering, wie dies die Abschnitte 61-62 zeigen und er steigt scharf nach links zum Schwellenwert des Transistors 57 am Punkt 62 an. Der Arbeitspunkt der Vorrichtung 50 der Fig. 13 ist längs der y-Achse, wobei VGS = 0.
  • Transistoren, die mittels des erfindungsgemäßen Verfahrens hergestellt wurden, sind in ihrer Niederstromarbeitsweise nicht begrenzt. Beispielsweise kann durch Erden des Substrats der beispielsweisen Vorrichtung 50 der Fig. 13 und Erhöhen von VGS von 0 V ein kontinuierlicher Anstieg der IDS-Werte erzielt werden (vergleiche Fig. 26).
  • Dies ermöglicht Schaltungsentwicklern die Auswahl von einem Bereich von IDs-Werten, welche durch die Abschnitte der Vorrichtung mit niedrigem bzw. hohem W/L-Werten geboten werden.
  • Wie aus der nachstehenden Tabelle hervorgeht, sind die Kanalbereichsabschnitte 28, 27, 29 nicht begrenzt auf die Anordnung Verarmung-Anreicherung-Verarmung.
  • Dieses Beispiel ist die Anordnung Typ I in der Tabelle.
  • Zur Veranschaulichung des Verfahrens, bei dem eine andere Anordnung in einer beispielsweisen p-Kanalvorrichtung gebildet wird, läßt sich eine verstärkte Anreicherungsimplantation in der Mitte des Transistors im Kanalabschnitt 27 mit einer n-Implantation für das n-Substrat und keiner Implantation in den engen Seitenabschnitten 28 und 29 erzielen. Nach Bildung der anfänglichen öffnung 34 (Schritt 2, Fig. 3) werden beispielsweise Phosphoratome durch das Fenster oder die öffnung implantiert, um einen Anreicherungsabschnitt 27 (Schritt 2, Fig. 4) zu bilden; dann wird die Öffnung 34 vergrößert (Schritt 3, Fig. 5). Der zweite Ablagerungsschritt (Schritt 4, Fig. 6)- wird weggelassen und die Gate-Elektroden-Struktur wird gebildet, indem die vergrößerte Maskenöffnung umgeben wird. Dieses Verfahren bildet Anreicherungsabschnitte 28 und 29 mit verhältnismäßig niedrigem Schwel-Ienwertspannungspegel 28 und 29 zu beiden Seiten des Anreicherungsabschnittes 27 mit verhältnismäßig hohem Schwellenwertspannungspegel. Diese Struktur ist in der Tabelle mit Typ II bezeichnet.
  • Tabelle Kanalabschnitts anordnungen Kanalabschnitt 28 27 29 Anordnungstyp I Verarmungs2 Anreicherung1 Verarmungs3 II Anreicherung 1 Anreicherung1 Anreicherung III Anreicherung Verarmungs1 Anreicherung IV Verarmungs2 Verarmungs Verarmungs Die in der Tabelle verwendeten hochgestellten Ziffern deuten die möglichen unterschiedlichen Schwellenwertspannungen innerhalb jeder Anordnung an; sie geben ferner darüber Auskunft, daß die Schwellenwertspannungen von Kanalabschnitten mit gleicher Betriebsart (Anreicherung oder Verarmung) durch Steuerung der relativen Dotierungspegel, z. B.
  • der Abschnitte- 28 und 29 im Typ I verändert werden können.
  • Diese Eigenschaft ergibt sich natürlich zusätzlich zu den unterschiedlichen Schwellenwertspannungen, welche sich für Kanalabschnitte mit unterschiedlicher Betriebsart (Anreicherung oder Verarmung) durch Veränderung des Leitfähigkeitstyps und des Dotierungspegels ergeben.
  • Eine alternative Möglichkeit, eine Struktur vom Typ II zu erhalten, könnte dadurch erzielt werden, daß Anreicherungsimplantierungen sowohl im ersten als auch im zweiten Ablagerungsschritt vorgenommen werden.
  • Die Struktur nach Typ III ergibt sich durch Austausch der Anreicherungs- und Verarmungsimplantierungen für den Transistor 10, der beispielsweise einen p-Kanal besitzt. So können beispielsweise nach Bildung der öffnung 34 (Schritt 1, Fig. 3) p-Ionen, etwa Bor, in das n-Substrat durch die Öffnung implantiert werden, um den Verarmungsbereich 27 (Schritt 2, Fig. 4) zu bilden; es folgt die Vergrößerung der öffnung 34 (Schritt 3, Fig. 5) und die Implantierung von n-Ionen, etwa Phosphor, durch die vergrößerte öffnung, wodurch sich Anreicherungsabschnitte 28 und 29 in dem n-Substrat ergeben.
  • Wo die Grunddotierung des Substrats eine geeignete Schwellenwertspannung für die Anreicherungsbetriebsart für die Abschnitte 28 und 29 ergibt, läßt sich das oben genannte Verfahren durch Weglassen der zweiten Anreicherungsimplantierung (Schritt 4) modifizieren.
  • Eine weitere Anordnung ist Typ IV in der Tabelle, welche eine Verarmungs-Verarmungs-Verarmungs-Anordnung ist.
  • Um hier eine Möglichkeit zu veranschaulichen, wird nach der Bildung der Öffnung 34 eine intensive Verarmungsimplantierung mit p-Ionen in dem mittleren Transistorabschnitt 27 vorgenommen, dann die Öffnung 34 vergrößert und eine andere Verarmungsimplantierung zur Bildung der Verarmungs-Seitenabschnitte 28 und 29 durchgeführt, wobei letztere eine Schwellenwertspannung von verhältnismäßig niederer Größe besitzen, während der von ihnen umgebene verarmte Mittelschnitt 27 eine Schwellenwertspannung von verhältnismäßig hoher Größe hat.
  • Ein Transistor, der nur zwei Kanalabschnitte besitzt, ist ebenfalls möglich. Beispielsweise könnte während des Maskenöffnung-Vergrößerungsschrittes (Schritt 3, Fig. 5) eine Seite der Maskenöffnung 34 durch eine Maske abgedeckt werden und eine richtungsabhängige Ätzung, etwa Ionen-Mahlen (ion milling) angewendet werden, um das Material nur von der ungeschützten Seite der öffnung zu entfernen. Die zweite Implantierung (Schritt 4, Fig. 6) kann auf den einzigen Kanalabschnitt 28 oder-29, welcher durch die Öffnungsvergrößerung freigelegt wurde, angewendet werden oder nicht, so wie es gewünscht wird. Wenn somit die Gate-Elektroden-Struktur aufgebaut wird, um die vergrößerte Maskenöffnung zu umgeben, dann entsteht ein Kanalbereich, welcher aus dem Abschnitt 7 mit danebenliegendem einzigen engen Abschnitt 28 oder 29 besteht.
  • Die Schwellenwertspannungen der Seitenkanalabschnitte 28 und 29 können voneinander verschieden gemacht werden als auch verschieden von dem Mittelabschnitt 27 und zwar durch Variierung des Betrags, der in den Abschnitten 28 und 29 während der zweiten Ablagerung abgelagerten Dotierung. Beispielsweise könnten bei dem Transistor 10 der Fig. 1 der Transistorkanalabschnitt 28 oder 29 während eines Teils der zweiten Ablagerung maskiert werden, um unterschiedliche Dotierungspegel und damit unterschiedliche Schwellenwertspannungen für die beiden Abschnitte zu erzielen. Die hochgestellten Ziffern in der Tabelle zeigen an, daß es sich bei den Anordnungen II und IV um eine Transistorwirkung in einer einzigen Betriebsart (Anreicherung oder Verarmung) handelt, und daß diese Anordnungen bis zu 3 unterschiedliche Schwellenwertpegel haben können, genausoviel wie die Anordnungen I und III, welche sich auf unterschiedliche Betriebsarten gründen. Der Fachmann wird auch erkennen, daß die in der Tabelle aufgelisteten Anordnungen keine erschöpfende Aufzählung von Möglichkeiten darstellt, denn es ergibt sich eine unendliche Anzahl von möglichen Schwellenwertspannungskombinationen, welche Anordnungen umfassen, wie Verarmung-Anreicherung-Verarmung und Verarmung-Verarmung-Anreicherung.
  • Der Transistor 10 kann auch ein n-Kanal sein.
  • Für einen derartigen n-Kanal (p-Substrat) ergibt sich eine Typ I-Anordnung mit einem geringen W'/L-Verhäitnis und einer Niederstrom-Verarmungswirkung, dadurch, daß zuerst p-Ionen, etwa Bor, implantiert werden, um den Anreicherungsabschnitt 27 in der in Fig. 4 gezeigten Art zu bilden; darauf folgt die Erweiterung der öffnung 34 (Fig. 5) und dann die Implantierung von n-Ionen, etwa Phosphor, um die Verarmungsabschnitte 28 und 29 gemäß Fig. 6 zu bilden. Alternativ ergibt sich für einen n-Kanal eine Typ III-Anordnung mit einem niedrigen W/L-Verhältnis und einer Niederstrom-Anreicherungswirkung durch Verwendung von n-Ionen für die erste Implantation und von p-Ionen für die zweite Implantation, wodurch ein Verarmungsabschnitt 27 flankiert von engen Anreicherungsabschnitten 28 und 29 gebildet werden.
  • Weiterhin können Anreicherungsstrukturen vom Typ III und Verarmungsstrukturen vom Typ IV in der Weise der oben genannten p-Ausführungsformen dadurch gebildet werden, daß p- und n-Implantierungen für die Anreicherungs-bzw. Verarmungsstrukturen verwendet werden. Kurz gesagt sind die verschiedenen Verfahren zur Erzeugung der p-Kanal-Anordnungen ebenfalls anwendbar für die n-Kanal-Anordnungen, indem der Leitfähigkeitstyp der Dotierungsmittel vertauscht wird.
  • Der beschriebene und veranschaulichte Transistor 10 ist ein nicht speichernder MNOS-Transistor für übliche Betriebs spannungen. Die Vorrichtung kann zu einer speichernden Vorrichtung dadurch werden, daß eine dünne Gate-Elektrodenoxidschicht 18, beispielsweise in der Dicke von 20 - 60 Angström, verwendet wird. Weiterhin läßt sich ein dicker nicht speichernder Oxidabschnitt entweder an der Source- oder der Drain-Elektrodenseite des Speicheroxids 18 oder an beiden Seiten bilden, um die Schwellenwertspannung zu steuern und einen Zenerdurchbruch zwischen der Source-Elektrode und dem Substrat und/oder der Drain-Elektrode und dem Substrat zu erzielen. Die sich ergebenden Strukturen mit gespaltenen Gate-Elektroden oder mit dreifacher Gate-Elektrode sind im einzelnen in der US-PS 3 719 866 beschrieben.
  • Fig. 8 zeigt eine typische Ausgangssituation für die Anwendung einer zweifachen Maskenöffnung, einschließlich einer zweifachen Ablagerung in Silizium-Gate-Elektroden-Technologie, um eine Typ I-Struktur aufzubauen. Das beispielsweise verwendete n-Substrat 11 besitzt ein Feldoxid 42, welches von dem Silizium-Substrat aufgewachsen wurde.
  • Zu diesem Zeitpunkt wurden die Silizium-Dioxidschicht 43 und die Siliziumnitridschicht 44 aufgebracht, um ein Ablagerungsfenster 45 in dem Feldoxid 42 zu bilden.
  • Die Silizium-Dioxidschicht 43 hat die Adhäsion der Siliziumnitridschicht am Substratmaterial, beispielsweise Silizium, verbessert und dient als eine Schranke, um die Bildung von Stellen. durch das Siliziumnitrid und das Siliziumsubstrat zu verhindern, welche schlecht zu ätzen sind. Eine Dicke von etwa 1.000 Angström ist für die Schicht 43 brauchbar. Eine geeignete Technik des Aufbringens besteht in dem Dampfaufwachsen der Silizium-Dioxidschicht bei etwa 975°C (steam grow). Andere technische Verfahren, wie eine pyrolitische Zersetzung oder eine Plasmaablagerung können vom Fachmann ohne weiteres angewendet werden.
  • Die Siliziumnitridschicht wird dann über der Siliziumdioxidschicht 43 mit einer Dicke von beispielsweise 1,500 Angström gebildet. Beispielsweise technische Schritte zur Bildung der Schicht 44 bestehen in der Durchführung einer Reaktion von Ammoniak NH3 und Silan SiH4 in einem Reaktor bei etwa 800°C oder durch Reaktion von NH3 und Siliziumtetrachlorid SiCI4 in einem Ofen bei 900°C.
  • Die Siliziumdioxid- und Siliziumnitridschicht werden dann unter Verwendung üblicher fotolithografischer Techniken einem Ätzungsprozeß unterzogen, wodurch die Silikonnitridmaske 44 und das darunter liegende Siliziumdioxid 43 über dem aktiven Bereich der Vorrichtung übriggelassen wird. Das Feldoxid 42 wird dann um die Kanten der Nitridmaske 44 bis zu einer Dicke von annähernd 1,5 #um ( 15.000 Angström) aufgewachsen. Das Feldoxid kann bei etwa 975 0C mittels Dampf aufgewachsen werden.
  • Es ergibt sich dann in dem Feldoxid 42 eine Öffnung 45, welche von Oxid 43 und Nitrid 44 ausgefüllt ist, wie dies Fig. 8 zeigt. Die Länge der öffnung 45 ist annähernd gleich der Länge des Kanalbereichs und die Breite ist geringfügig weniger als diejenige des letzteren.
  • Fig. 9 zeigt, daß als nächstes die Nitridmaskenschicht 44 durch Ätzen in heißer Phosphorsäure entfernt wird. Die die Haftung fördernde Siliziumdioxidschicht 44 kann zu diesem Zeitpunkt ebenfalls entfernt werden, z.B.
  • durch Ätzen mit einem Ätzmittel, etwa einer gepufferten 1 : 7-Mischung (volumenmäßig) von Fluorwasserstoffsäure und Ammoniumfluorid. Das Entfernen der Siliziumnitridmaske 44 und der Oxidschicht 43 legen die Feldoxidöffnung 45 für die Anreicherungsablagerung offen.
  • Gemäß Fig. 10 entsteht der Anreicherungsabschnitt 27 durch die gleiche Anreicherungsablagerung wie sie zuvor für das Verfahren für den Metall-Gate-Elektroden-Transistor beschrieben wurde.
  • Wie Fig. 11 zeigt, wird nun das Feldoxid 42 als nächstes abgeätzt, um die Ablagerungsöffnung zu weiten.
  • Diese Technik ist die gleiche wie sie bereits zuvor im Zusammenhang mit dem Metall-Gate-Elektroden-Verfahren beschrieben wurde.
  • Aus Fig. 12 ist ersichtlich, daß eine Verarmungs-Implantation verwendet wird, um Verarmungsbereiche 28 und 29 an beiden Seiten des Anreicherungsabschnittes 27 in der gleichen Weise zu bilden, wie dies im Zusammenhang mit Fig. 6 beschrieben wurde.
  • Der FET 40 mit Silizium-Gate-Elektrode wird dann, wie aus Fig. 7 ersichtlich, durch Bilden der Source- und Drain-Elektrode 12 bzw. 13, der Gate-Oxid-Elektrode'18 (z.B. 5.000 Anström dick), durch Hinzufügen der Kontakte und durch Aufbringen einer Passivierungsschicht 47 aus Siliziumdioxid oder einem anderen Material vervollständigt.
  • Natürlich können Source- und Drain-Elektrode auch vor dem Zweifach-Implantationsverfahren mit doppelter Öffnungsbildung aufgebracht werden.
  • Der Siliziumoxid-Halbleiter-Transistor 40 kann auch ein speichernder SNOS (Siliziumnitridoxid-Halbleiter) oder ein nicht speichernder .SNOS sein mit einem n-Kanal oder einem p-Kanal. Die Strukturtypen gemäß der Tabelle ergeben sich durch entsprechende Modifikation der Schritte 2 - 4 in der gleichen Weise, wie dies im Zusammenhang mit dem Metall-Gate-Elektroden-Transistor' 10 beschrieben wurde.
  • Ein zweites Ausführungsbeispiel der Erfindung soll nun anhand der Fig. 15 und folgende beschrieben werden. Fig. 15 zeigt eine Schnittansicht parallel zum Kanal eines Niederstrom-MNOS-Feldeffekttransistors 10 (Metall-Nitridoxid-Halbleiter) mit Metall-Gate-Elektrode, wie er nach dem Verfahren gemäß dem zweiten Ausführungsbeispiel hergestellt wurde. Der Transistor 10 ist im allgemeinen ähnlich dem in Fig. 1 gezeigten Transistor, wobei gleiche Teile mit gleichen Bezugszeichen versehen sind.
  • Fig. 16 veranschaulicht eine typische Anfangssituation für das Verfahren des zweiten Ausführungsbeispiels mit einer zweifachen Maskenvorablagerung und nachfolgender Ablagerung. Zu Beginn liegt somit eine teilweise gebildete Struktur für den Transistor 10 mit einem n-Substrat 11 und einer p-Source-Elektrode 12 und einer Drain-Elektrode 13 vor,die in Abstand voneinander in den Oberflächenbereichen des Substrats gebildet wurden, auf dem eine dicke Feldoxidschicht 16 angebracht ist. Die Figur stellt eine Schnittansicht dar mit der Länge L des Kanalbereiches zwischen der Source- und der Drain-Elektrode.
  • Kurz gesagt sind die wesentlichen S6hritte des Verfahrens in Anwendung auf den Transistor (1) Bilden einer Fotoresistmaske mit einer Öffnung, dessen Breite geringer als die gewünschte Kanalbereichsbreite ist auf dem Feldoxid 16, (2)Überätzen des Feldoxids unterhalb der Fotoresistmaskenöffnung, um in dem Feldoxid eine öffnung zu bilden, deren Seiten voneinander in einem vorbestimmten Abstand bzw. vorbestimmten Abständen von den Seiten der Fotoresistmaskenöffnungen sind, (3) Implantieren des Substrats durch die Fotoresistmaskenöffnung, um einen Anreicherungsabschnitt in dem Kanalbereich herzustellen, (4) Entfernen der Fotoresistmaske und (5) Verarmungsimplantierung des Substrats durch die Feldoxidöffnung.
  • Fig. 17 ist ein Schnitt längs der Linie 17-17 der Fig. 16 parallel zur Kanalbreite, welche den ersten Schritt der Erfindung veranschaulicht. Übliche fotolithographische Techniken können dazu verwendet werden, auf dem Feldoxid 16 eine Fotoresistmaske 133 zu bilden, welche ein herausgeätztes Fenster oder eine öffnung 134 besitzt. Die sich ergebende Fotoresistmaskenöffnung 134 definiert die Länge des Kanalbereiches aber die Breite W der öffnung, pr wie sie durch den Abstand zwischen ihren Seiten: 135-135 definiert wird,ist kleiner als die Kanalbereichsbreite.
  • Wie aus Fig. 18 hervorgeht, beinhaltet der zweite Maskenbildungsschritt (auch zweiter Verfahrensschritt) das zeitkontrollierte Ätzen des Feldoxides,um eine zweite Feldoxidöffnung 136 zu bilden. Letztere besitzt Seitenkanten, welche die Kanalbreite definieren, von denen zumindest eine im Abstand Wc außerhalb der entsprechenden Seite der Fotoresistmaskenöffnung 134 liegt. Das ergibt eine Feldoxidöffnung mit einer effektiven Maskierungsbreite WO, welche größer als die Fotoresistmaskenöffnungsbreite W ist, und zwar um den Abstand Wc (oder 2 Wc). Dies ist pr der wichtigste Verfahrensschritt für die relative Positionierung der Öffnungskanten, wobei der sich ergebende Abstand Wc die Breite der Verarmungsabschnitte 28 und 29 bestimmt.
  • Es ist zu beachten, daß in diesem Zusammenhang die Feststellung, daß die Oxidöffnungsbreite WO größer als die Maskenöffnungsbreite Wpr ist, bedeutet, daß zumindest eine der Seitenkanten 137-137 außerhalb der korrespondierenden Seitenkante 135-135 liegt. Auch bedeutet die Bezugnahme auf die Seiten 1-37-137, daß diese die effektiven Maskierungsgrenzen der Seiten oder Kanten ~37-137 sind.
  • Für den Fachmann dürfte es ohne weiteres klar-sein, daß die nicht idealen (nicht vertikalen) Kanten, welche die Feldoxidmaskenöffnung 136 definieren, keine vollkommen effektive Maskierung für die präzise physikalische Kante bedeuten.
  • Tatsächlich ergeben sich schmale geneigte Bereiche von abgelagertem Material unterhalb der Oxidmaske in der Nähe von deren Kanten. Die Oxidöffnungsbreite WO ist somit die effektive nicht maskierende-Breite der Oxidöffnung.
  • Fig. 22 veranschaulicht schematisch den Effekt der Anwendung eines Flüssigbad-Ätzmittels über die Fotoresistmaskenöffnung 134 auf das Feldoxid 16s welche lange genug andauert, um das Feldoxid gerade bis zur Oberfläche des Substrats t1 abzuätzen. Das sich ergebende gekrümmte Oxidprofil ist durch einen Halbkreis angenähert, dessen Krümmungsradius mit dem Mittelpunkt auf der Kante der Fotoresistmaske angenähert wird. Dies bedeutet, daß beim Anwenden von Ätzmittel solange bis das Siliziumdioxid gerade bis zur Substratoberfläche abgeätzt ist, die untere Kante des Oxids in der Nähe der Substratsoberfläche (effektive Oxidmaskenkante 137) mit der Kante 134 der Fotoresistmaske fluchtet. Siliziumdioxid ist hydrophil und Silizium ist hydrophob. Somit besteht eine geeignete Technik zum Ätzen des Siliziumdioxids gerade bis zur Siliziumoberfläche und damit gerade bis zur Kante der Fotoresistmaskenöffnung darin, daß der Ätzprozeß fortgeführt wird, bis die dem Ätzmittel ausgesetzte Oberfläche hydrophob wird (bezeichnet mit geätzt bis zum "Dewet").
  • Dies bedeutet, daß W = Wpr/ d. h., daß Wc = 0.
  • ox Es ist verständlich, daß bei Verwendung der benetzenden, chemischen Ätzungstechnik gemäß dem ersten Ausführungsbeispiel die Oxidmaskenkante, wie sie gemäß dem Verfahren der vorliegenden Erfindung hergestellt wurde, und wie sie sich aus den Figuren 1 und 3 - 6 ergibt, ebenfalls ein gekrümmtes Profil entsprechend demjenigen der Oxidmaskenkante 137 des zweiten Ausführungsbeispiels hat.
  • Um zu erreichen, daß die Feldoxidöffnungsseitenkanten 137-137 in Abstand voneinander und außerhalb der Seitenkanten der Fotoresistmaskenöffnung liegen, wird das Ätzen für eine kurze Zeit nach dem genannten "Dewet"-Zustand fortgesetzt. Es wird beispielsweise eine Situation betrachtet, bei der Kanalabschnitte 28 und 29 mit etwa 0,5 um Breite gebildet werden sollen, wobei das Feldoxid etwa 1,5 /um dick sein soll. Ein geeignetes Ätzmittel ist eine übliche gepufferte 1 : 7-Mischung (volumenmäßig) aus Fluorwasserstoffsäure in Ammoniumfluorid. Dieses Ätzmittel wird auf das Scheibchen (Wafer), z. B. bei einer Temperatur von 32 + 10C für etwa 20 Sekunden nach dem "Dewet"-Zustand angewandt (annähernd insgesamt 12 Minuten). Das gepufferte HF-Ätzmittel entfernt das Siliziumdioxid mit einer verhältnismäßig geringen, konstanten, reproduzierbaren Geschwindigkeit (bei etwa 1.500 Angström pro Minute bei 320C); es gestattet die Bildung von einem oder mehrerer Abschnitte mit sehr engen, reproduzierbaren Breiten. Es ist somit möglich, durchgehend einen effektiven Maskenabstand Wc und die Breite jedes Abschnitts mit etwa 0,1 Zum zu bilden.
  • Selbstverständlich können die Bestandteile, Verhältnisse und die Temperatur des Ätzmittels zur Steuerung der Stzgeschwindigkeit und -zeit variiert werden.
  • Wie aus Fig. 19 hervorgeht, umfaßt der dritte Schritt (1. Ablagerungsschritt) die Bildung des Anreicherungskanalabschnitts 27 in dem Substrat 11 durch Ablagerung durch die Fotoresistmaskenöffnung 134. Diese Anreicherungsablagerung kann zweckmäßigerweise durch eine Ionenimplantation erfolgen, welche n-Verunreinigungen, etwa Phosphor, für das beispielsweise n-Substrat verwendet.
  • Die Fotoresistmaske 133 kann nun nach dem ersten Ablagerungsschritt, wie in Fig. 20 gezeigt, durch Auflösung in einem Material, etwa Aceton (für positive Resiststoffe) entfernt werden.
  • Fig. 21 zeigt den nächsten kritischen Schritt der zweiten oder Verarmungsablagerung (Schritt 5 des Verfahrens).
  • Diese Ablagerung kann zweckmäßigerweise durch eine Wärmediffusion oder durch Ionenimplantation erzielt werden. Hier werden p-Verunreinigungen, etwa Bor, verwendet, um die Verarmungsabschnitte in dem n-Substrat zu erzielen. Die p-Verunreinigungen werden in genügender Konzentration abgelagert, um die gewünschte Verarmung für die Schwellenwertspannungscharakteristik in den Abschnitten 28 und 29 zu erzielen, ohne die Anreicherungs-Schwellenwertspannungs-Eigenschaften des Abschnitts 27 umzuwandeln. Die sich ergebende Beziehung der Kanalabschnitte 27, 28 und 29 und der Seitenkanten 135 und 137 der Maskenöffnungen zur Source- bzw. Drain-Elektrode 12 bzw. 13 ist in Fig. 24 gezeigt, welches eine schematische Darstellung der Draufsicht auf Fig. 21 ist.
  • Es kann zweckmäßig sein, das Scheibchen (aber) einem Erhitzungszyklus zu diesem Zeitpunkt zu unterziehen, um die implantierten Stoffe-zu aktivieren und/oder einen strukturellen Schaden abzuschrecken oder zu härten, welcher sich während der Implantationsschritte ergeben hat und/oder eine größere Haftung des Fotoresistmaterials in einem nachfolgenden Verfahrensschritt zu erzielen, falls dies erwünscht ist. (Eine Verwendung einer Fotoresistmaske besteht darin, die Gate-Oxid-Elektrode aufzuwachsen). In anderen Fällen können eine oder mehrere dieser Aufgaben durch nachfolg#ende Verfahrensschritte erzielt werden. Beispielsweise kann durch das nachfolgende Aufwachsen der Gate-Oxid-Elektrode eine Selbsthärtung oder Abschreckung bzw. Heilung erfolgen.
  • Die Struktur wird zu dem MNOS-Feldeffekttransistor' 10 mit Metall-Gate-Elektrode (Fig. 15) vervollständigt durch Bilden der Gate-Oxid-Elektrode 18 über der aktiven Fläche 38 (Fig. 21), Hinzufügen der Siliziumnitridschicht 19, Bilden der Metall-Gate-Elektrode 21, um die aktive Fläche der Vorrichtung zu umgeben und durch Formen der elektrischen Kontakte. Eine Passivierungsschicht 31 aus Material, etwa Siliziumdioxid, kann ebenfalls aufgebracht werden. Diese Verfahrensschritte sind allgemein bekannt und brauchen nicht mehr im Detail beschrieben werden.
  • Beispiel Unter Anwendung der vorstehenden Verfahrensschritte wurde ein Metall-Gate-Elektrodentransistor 10 für niedrigen Strom und Verarmungsbetriebsart als Last für einen MNOS-Inverterschaltkreis gebildet. Das Siliziumsubstrat wurde dotiert, um eine 1015 cm-3 -Grundkonzentration von Phosphor zu erreichen. Die aktive Fläche 138 (Kanalbereich Breite X Länge) erstreckte sich über 4 um X 16 um Die Source-Elektrode und die Drain-Elektrode bestanden aus einer 5 X 1018 -3 cm -3 Oberflächenkonzentration von Bor, gebildet bis zu einer Ubergangstiefe von etwa 2,05/um. Das Feldoxid war 2,0 #um dick. Die Maske 133 bestand aus AZ 111, einem flüssigen, positiven Fotoresistmaterial, welches von der Firma Hunt Chemical Corporation, Palisades Park, New Jersey, erhältlich ist und welches auf das Feldoxid 16 unter Auf spinnen oder Aufwirbeln mit einer Drehzahl von 4.500 Umdrehungen pro Minute zum Erzielen einer gleichmäßigeren Beschichtung angewendet wurde; es folgte eine Lufttrocknung und ein Backen bei 90°C für 20 Minuten, um die Lösungsmittel zu entfernen und die Widerstands- oder Resistschicht zu härten. Auf die Resistschicht 133 wurde nun eine Maske aufgebracht, um die Resistschicht außerhalb der öffnung fläche abzudecken. Die Resistöffnungsfläche wurde dann durch die Maske ultraviolettem Licht von einer Quecksilberdampflampe ausgesetzt. Die belichtete Resistschicht wurde mit AZ-303A-Entwickler entwickelt, welcher ebenfalls von Hunt Chemical Corporation erhältlich ist; hierdurch wurde die belichtete Resistschicht entfernt. Die entwickelte Fotoresistschicht wurde durch Backen bei 90°C für 20 Minuten in trockener Stickstoffatmosphäre mit einen Durchfluß von 5 Litern pro Minute gehärtet. Die sich ergebende Fotoresistmaskenöffnung 134 war etwa 4 #um breit.
  • Als nächstes wurde die Fotoresistmaskenöffnung 134 dazu verwendet, die Feldoxidöffnung 136 zu formen. Dieser zweite Öffnungbildungsschritt verwendete ein Bad eines gepufferten 7 : 1-HF-Rtzzittel in flüssiger Form. Für die 2 #um (20.000 Angström) dicke Feldoxidschicht wurde festgestellt, daß das gepufferte HF-Xtzmittel für annähernd 13 Minuten (d.h. zur.Erfüllung der Bedingung Dewet + 20 Sekunden) anzUwenden ist, um eine effektive Oxidöffnungsbreite WO von etwa 5 /um und ein Wc für jeden Kanalabschnitt 28 und 29 von etwa 0,5- /um zu erzielen.
  • Die erste Anreicherungsablagerung (Fig. 19) erfolgte mittels einer Ionenimplantation von Phosphor mit 1-2 -2 einer Dosierung von 3 X' 10 cm -2 und 50 keV. Die Maske 133 wurde dann in Aceton (Fig. 20) aufgelöst. Die Verarmungsablagerung geschah durch Ionenimplantation (Fig. 21) 12 2 und von Bor mit einer Dosis von 3,5 X 10 cm 2 und einer Energie von 20 keV. Das Scheibchen (Wafer) wurde dann bei etwa 1000 C für 15 Minuten in einer nicht oxidierenden Atmosphäre (Stickstoff) gebacken. Der sich ergebende Anreicherungsabschnitt 27 hatte eine Spitzenkonzentration 17 -3 von etwa 5 X' 10 Atome cm 3 von Phosphor bei, einer Tiefe von etwa 50 nm. Die Verarmungsabschnitte 28 und 29 besaßen jeweils eine effektive Breite von etwa 0,5 um und 1017 4 X 1017 Bor-Atome pro cm 3 als -enthielten 4 x Spitzenkonzentration bei einer Tiefe von etwa 60 nm Die Schwellenwertspannung des Anreicherunqskanalabschnitts war 2,5 V, während diejenige der Verarmungskanalbereiche 3,5 V war.
  • Ein Schaltbild des sich ergebenden Inverterschaltkreises 50 ist in Fig. 13 gezeigt; seine Betriebsweise wurde bereits voranstehend beschrieben.
  • Die Kanalbereichabschnitte 28-27-29 sind nicht auf die oben angegebene Verarmungs-Anreicherungs-Verarmungs-Anordnung begrenzt. Eine beispielsweise Verarmungs-Anreicherungs-Verarmungs-Anordnung ist der Typ t in der Tabelle, wie er zuvor erläutert wurde.
  • Um ein weiteres Ausführungsbeispiel des Verfahrens zur Bildung einer p-Kanal-Vorrichtung zu veranschaulichen, könnte eine intensive Anreicherungsimplantation (n-Implantat für das n-Substrat) in der Mitte des Transistors im Kanalabschnitt 27 und keine Implantierung in den engen Seitenabschnitten 28 und 29 durchgeführt werden. Nach Bildung der Fotoresistmaske 133 (Schritt 1, Fig. 17) und-der Feldoxidöffnung 136 (Schritt 2, Fig. 18) werden Phosphor-Atome durch die öffnung zur Bildung eines Anreicherungsabschnittes 27 (Schritt 3, Fig. 19) implantiert, die Fotoresistmaske 133 entfernt (Schritt 4, Fig. 20). Der zweite Ablagerungsschritt (Schritt 5, Fig. 21) fällt weg, während die Gate-Elektroden-Struktur, welche die Feldoxidöffnung 136-umgibt, gebildet wird. Dieses Verfahren kann dazu verwendet werden, Anreicherungsabschnitte 28 und 29 mit verhältnismäßig niedriger Schwellenwertspannung an den Seiten des Anreicherungsabschnittes 27 mit verhältnismäßig hoher Schwellenwertspannung zu bilden. Dies ist ein Aufbau gemäß Typ II der Tabelle.
  • Der Transistor der Fig. 15 kann von verschiedener Art sein, entsprechend denjenigen, wie sie in-Verbindung mit den vier Anordnungen Typ I - IV der genannten Tabellediskutiert wurden.
  • Fig. 23 zeigt ein weiteres Beispiel einer MIS-Struktur eines Standard-M05-Feldeffekttransistors 40, welcher unter Verwendung des Verfahrens hergestellt wurde.
  • Gleichen Elementen des MOS-Transistors 40 sind gleiche Bezugszeichen wie bei dem MNOS-Transistor 10 zugeordnet. Der wesentliche Unterschied zwischen den beiden Strukturen besteht darin, daß die Nitridschicht 19 im Transistor 40 weggelassen ist und daß eine Gate-Oxid-Elektrode 41 von beispielsweise 0,1 /um (1000 Angström) Dicke verwendet wird, so daß die MOS-Gate-Elektroden-Struktur zwangsläufig nicht speichernd ist. Für den Fachmann ist es verständlich, daß die angegebene Dicke von 0,1 /um lediglich beispielsweise ist, und daß ein weiter Bereich von nicht speichernden Dicken verwendet werden kann.
  • Die Bildung des Transistors 40 umfaßt im wesentlichen das gleiche Verfahren, wie diejenige für den Transistor 10 der Fig. 15. Begonnen wird mit einer teilweise fertigen Struktur gemäß Fig. 16-und die Schritte 1 - 5 des vorliegenden Ausführungsbeispiels werden dazu verwendet, eine Struktur gemäß Fig. 2'1 mit einem niedrigen W'/L-Verhältnis zu bilden. Dann wird der MOS-Transistor 40 dadurch vervollständigt, daß die Gate-Elektroden-Struktur gebildet wird, das heißt, daß über der aktiven Vorrichtungsfläche 138 das Gate-Oxid 41 aufgebracht wird und daß die Metall-Gate-Elektrode 21 gebildet wird, welche die aktive Vorrichtungsfläche umgibt; es folgt dann das Anbringen der elektrischen Kontakte und falls erwünscht, das Aufbringen einer Passivierungsschicht 31.
  • Das zweite Ausführungsbeispiel ist auch anwendbar für andere Technologien als die Metall-Gate-Elektroden-Technologie. Eine solche ist beispielsweise die Silizium-Gate-Elektroden-Technologie. Die teilweise fertige Struktur gemäß der Fig. 21 kann vervollständigt werden zu einer SOS-Version (Siliziumoxid-Halbleiter) des FET 40 durch Bilden des Gate-Oxids 41, Zusetzen eines Polysilizium-Gates (typischerweise etwa 0,5 ~um oder 5.000 Angström Dicke), Hinzufügen der elektrischen Kontakte und gegebenenfalls Bilden einer Passivierungsschicht 31 aus Siliziumdioxid oder einem anderen Stoff.
  • Der Siliziumoxid-Halbleiter-Transistor kann auch ein speichernder SNOS (Siliziumnitrid-Oxid-Halbleiter) oder ein nicht speichernder SNOS-Transistor sein mit einem n-Kanal oder einem p-Kanal. Die verschiedenen Variationen in der Struktur gemäß der vorstehend-en Tabelle -ergeben sich durch Modifizieren der Schritte 2 - 5 in der gleichen Weise wie sie im Zusammenhang mit dem Metall-Gate-Elektroden-Transistor 10 erläutert wurde.
  • Es ist erkenntlich, daß bei dem zweiten Ausführungsbeispiel beide Maskenöffnungen, die die Ablagerung definieren, vor der Ablagerung gebildet werden. Dies geschieht durch Bilden einer Maske (typischerweise aus Fotoresistmaterial) auf dem Feldoxid, welche Maske eine verhältnismäßig enge öffnung besitzt und Überätzen des Feldoxids durch die Maske, um eine verhältnismäßig breite Öffnung in dem Oxid zu erzielen. Der Ablagerungsprozeß wird erst dann angewendet, nachdem beide Öffnungen geformt wurden. Bei diesen Verfahren fällt der Schritt der Bildung der verhältnismäßig engen Oxidöffnung weg. Für den Fachmann ist besonders beachtlich, daß der Wegfall eines Verfahrensschrittes höchst wünschenswert ist, da hierdurch die Kosten der Bildung einer Halbleitervorrichtung wesentlich reduziert werden.
  • Es wurde somit eine Halbleitervorrichtung für Niederstrom beschrieben, sowie das Verfahren zur Herstellung derselben. Die Vorrichtung kann einen n-Kanal oder einen p-Kanal besitzen und verwendet ein kontrolliertes Verbreitern einer Ablagerungsmaske, um sehr enge Kanalabschnitte an einer oder beiden Seiten eines Mittelkanalabschnitts zu bilden. Die Schwellenwertspannungen der engen Abschnitte können voneinander als auch von derjenigen des Mittelabschnitts verschieden sein. Obgleich Flächenfeldeffekttransistoren beschrieben wurden, können auch andere Arten von Feldeffekttransistoren und sogar andere Strukturen durch Verwendung des vorliegenden Verfahrens gebildet werden.
  • Beispielsweise kann die Source- und/oder Drain-Elektrode wegfallen, wenn eine Ladungskopplungstechnik verwendet wird.
  • Ferner ist der vorliegende Prozeß auch anwendbar auf MIS-Strukturen, die ein Gate-Elektroden-Dielektrikum besitzen, das aus einer oder mehreren Isolationsschichten besteht. Das Verfahren ist nicht beschränkt auf Siliziumoxid oder Siliziumoxid-Siliziumnitrid-Gate-Isolatorstoffe.
  • Andere Materialien, etwa Aluminiumoxid, sind bekannt und können ebenfalls als Gate-Isolator Verwendung finden.
  • Leerseite

Claims (20)

  1. HALBLEITERVORRICHTUNG UND VERFAHREN ZU DEREN HERSTELLUNG Patentansprüche: I Halbleitervorrichtung mit einem Halbleitersubstrat Steuermitteln, die einen Ladungsfluß in dem Halbleiter substrat in Längserstreckung eines Kanalbereichs bewirken, dadurch gekennzeichnet, daß der Kanalbereich einen ersten verhältnismäßig breiten Abschnitt (27) mit einer ersten Störstellenkonzentration in Längserstreckung des Kanalbereichs und zumindest einen zweiten verhältnismäßig engen Abschnitt (26) mit einer zweiten Störstellenkonzentration in Längserstreckung des Kanalbereichs nahe dem relativ breiten Abschnitt (27) besitzt, und die erste und zweite Störstellenkonzentration derart gewählt ist, daß der erste und zweite Kanalbereichabschnitt (27, 28) unterschiedliche Schwellenwertspannungen besitzen.
  2. 2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste und die zweite Störstellenkonzentration von unterschiedlichem Leitfähigkeitstyp ist.
  3. 3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Störstellenkonzentration vom gleichen Leitfähigkeitstyp jedoch von unterschiedlichen Konzentrationspegeln ist.
  4. 4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Abschnitt im Anreicherungsbetrieb und der zweite Abschnitt im Verarmungsbetrieb arbeitet.
  5. 5. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Störstellenkonzentration durch die Hintergrund-Störstellenkonzentration des Halbleitersubstrats gebildet wird.
  6. 6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß auf beiden Seiten des verhältnismäßig weiten Abschnitts (27) je ein zweiter verhältnismäßig enger Abschnitt (28, 29) angeordnet ist.
  7. 7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Störstellenkonzentrationen der beiden engen Abschnitte (28, 29) derart sind, daß die beiden engen Abschnitte (28, 29) die gleiche Schwellenspannung besitzen.
  8. 8. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Störstellenkonzentrationen der beiden engen Abschnitte derart bemessen sind, daß die beiden engen Abschnitte (28, 29) unterschiedliche Schwellenwertspannungen besitzen.
  9. 9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, in Form eines Feldeffekttransistors mit isolierter Gate-Elektrode, dadurch gekennzeichnet, daß die Steuermittel Source- und Drain-Bereiche (12, 13) auf dem Halbleitersubstrat (11) besitzen, wobei sich der Kanalbereich zwischen dem Source-und dem Drainbereich (12, 13) erstreckt.
  10. 10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das Halbleitersubstrat (11) vom n-Typ ist und auf eine Hintergrundkonzentration von 1015 cm 3 von Phosphor dotiert ist, daß der Kanalbereich (27, 28) eine Breite von 5 /um und eine Länge von 15 /um besitzt, daß die Source- und Drain-Bereiche (12, 13) vom p-Typ sind, eine Übergangstiefe von 2 #um an den gegenüberliegenden Enden des Kanalbereichs haben und Bor mit einer Konzentration von 5 X 1018 cm 3 besitzen, daß der erste Abschnitt (27) eine Spitzenkonzentration von 5 X 1017 -3 von 5 X 1017 cm -3 Phosphor bei einer Tiefe von 60 nm aufweist und daß zumindest ein zweiter Abschnitt (28) eine Breite von 0,5 /um und eine Spitzenkonzentration von 4 X 1017 cm Borbei einer Tiefe von 60 nm besitzt.
  11. 11. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß auf dem Halbleitersubstrat eine Maske (16) mit einer öffnung gebildet wird, welche eine Längs- und eine Breitenerstreckung besitzt, daß Störstellen über die Öffnung in das Halbleitersubstrat abgelagert werden, um den ersten Abschnitt (27) des Kanalbereichs zu bilden, daß Maskenmaterial zumindest von einer Seite der öffnung entfernt wird, um deren Breite um einen bestimmten Betrag (W0x) zu vergrößern, welcher ox verhältnismäßig klein im Vergleich zur Breite der öffnung ist, wodurch der genannte zweite Abschnitt in dem Kanalbereich des Halbleitersubstrats gebildet wird, welcher eine Breite besitzt, welche dem bestimmten Betrag entspricht, sowie eine Länge, welche sich in Richtung der genannten Längserstreckung erstreckt, und Vorsehen einer Steuerelektrode (21), welche zu den genannten Steuermitteln gehört und die öffnung umgibt, so daß Ladung im zweiten Abschnitt in dessen Längserstreckung fließen kann.
  12. 12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß nach dem Entfernen des Maskenmaterials durch die vergrößerte Maskenöffnung weitere Störstellen in dem Halbleitermaterial abgelagert werden, um eine zweite Störstellenkonzentration in dem zweiten Abschnitt (28) zu bilden.
  13. 13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß von gegenüberliegenden Seiten der Öffnung Maskenmaterial entfernt wird, wodurch von beiden Seiten des ersten verhältnismäßig breiten Abschnitts (27) je ein verhältnismäßig enger Abschnitt- (28, 29) definiert wird.
  14. 14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die Ablagerung in dem Halbleitersubstrat über die vergrößerte Maske bezüglich beider zweiter verhältnismäßig enger Abschnitte (28, 29) durchgeführt wird und daß die Störstellen mit unterschiedlichen Konzentrationswerten in den beiden zweiten Abschnitten (28, 29) abgelagert werden, so daß sich zweite Abschnitte mit unterschiedlichen Schwellenwertspannungen. ergeben.
  15. 15. Verfahren nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß das Halbleitersubstrat (11) aus Silizium, die Maske (16) aus Siliziumoxid gebildet wird und daß das Entfernen von Maskenmaterial durch Anwendung von gepufferter Fluorwasserstoffsäure auf die Maske bewirkt wird.
  16. 16. Verfahren zum Herstellen einer Halbleitervorrichtung-nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Bilden einer Maske dadurch erfolgt, daß eine Oxidschicht (16) über dem Kanalbereich gebildet wird, daß über der Oxidschicht eine Maskierungsschicht (133) mit einer ersten Öffnung gelegt wird, deren Breite geringer ist als der Kanalbereich, daß die Oxidschicht (16) über die erste öffnung weggeätzt wird, um eine zweite Öffnung in dieser zu bilden, bei der zumindest eine Seite um den genannten bestimmten Betrag in Abstand außerhalb der entsprechenden Seite der ersten Öffnung liegt, daß Störstellen über die erste Öffnung in das Halbleitersubstrat zum Bilden eines ersten Abschnitts (27) in dem Kanalbereich abgelagert werden und daß die Maskierungsschicht (133) entfernt und daß die die zweite öffnung umgebende Steuerelektrode (21) gebildet wird.
  17. 17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß beide gegenüberliegenden Seiten (137) der zweiten öffnung durch Wegätzen der Oxidschicht gebildet werden, welche um den bestimmten Betrag außerhalb der entsprechenden Seite der ersten öffnung liegen.
  18. 18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß nach dem Ablagern von Störstellen über die genannte erste öffnung eine weitere Ablagerung von weiteren Störstellen über die zweite öffnung durchgeführt wird, um zwei verhältnismäßig enge Abschnitte (28) des Kanalbereichs zu bilden.
  19. 19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß die weitere Ablagerung von Störstellen mit unterschiedlichen Konzentrationspegeln in die beiden zweiten verhältnismäßig engen Abschnitte (28) erfolgt, so daß diese unterschiedliche Schwellenwertspannungen erhalten.
  20. 20. Verfahren nach Anspruch 18, dadurch gekennzeich-15 -3 net, daß die Halbleiter-Hintergrundkonzentration 10 cm Phosphor ist, daß eine Source- und eine Drain-Elektrode (12, 13) an entgegengesetzten Enden des Kanalbereichs mit einer 5 X 1018 cm 3 Oberflächenkonzentration von Bor gebildet werden und zwar zu einer Übergangs tiefe von annähernd 2 und daß die erste öffnung mit einer Breite von 4#um gebildet wird, daß das Ätzen durch Anwendung eines Ätzmittels aus gepufferter Fluorwasserstoffsäure über die erste öffnung erfolgt, um die zweite öffnung mit einer Breite von 5/um zu bilden, daß die Störsteltenablagerung über die erste öffnung durch Einpflanzen von Phosphor mit einer Dosierung 3 X 1012 cm 2 und 50 keV erfolgt und daß zur weiteren Ablagerung 12 -2 und 20 Bor mit einer Dosierung von 3,5 X 10 cm und 20 keV eingepflanzt wird, wodurch der erste und die zweiten Kanalbereichs-17 mit einer Spitzenkonzentration von 5 X 1017 -3 abschnitte mit einer Spitzenkonzentration von 5 X 1017 cm 17 -3 Phosphor bei einer Tiefe von 60 nm beziehungsweise 4 X 10 cm Bor bei einer Tiefe von 60 nm gebildet werden.
DE2911726A 1978-03-27 1979-03-24 Verfahren zur Herstellung eines Feldeffekttransistors Expired DE2911726C2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US05/890,425 US4212683A (en) 1978-03-27 1978-03-27 Method for making narrow channel FET
US05/909,868 US4145233A (en) 1978-05-26 1978-05-26 Method for making narrow channel FET by masking and ion-implantation

Publications (2)

Publication Number Publication Date
DE2911726A1 true DE2911726A1 (de) 1979-10-11
DE2911726C2 DE2911726C2 (de) 1985-08-01

Family

ID=27128946

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2911726A Expired DE2911726C2 (de) 1978-03-27 1979-03-24 Verfahren zur Herstellung eines Feldeffekttransistors

Country Status (1)

Country Link
DE (1) DE2911726C2 (de)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0039736A1 (de) * 1979-11-14 1981-11-18 Ncr Corporation Leiter-isolator-halbleitervorrichtungen und verfahren zur herstellung
EP0073623A2 (de) * 1981-08-24 1983-03-09 Hitachi, Ltd. Feldeffekttransistor mit isoliertem Gate
DE3235677A1 (de) * 1982-09-27 1984-03-29 Siemens AG, 1000 Berlin und 8000 München Feldeffekttransistor des verarmungstyps und verfahren zu seiner herstellung
EP0378164A2 (de) * 1989-01-09 1990-07-18 Kabushiki Kaisha Toshiba Bipolarer Transistor und Verfahren zu dessen Herstellung
EP0388060A2 (de) * 1989-03-15 1990-09-19 Sundisk Corporation Dichte flash-EEPROM-Halbleiter-Speicheranordnung und Herstellungsverfahren
EP0480412A2 (de) * 1990-10-12 1992-04-15 Sony Corporation Ladungsübertragungs- und/oder Verstärkungsanordnung
EP0510349A1 (de) * 1991-04-26 1992-10-28 Siemens Aktiengesellschaft Verfahren zur Herstellung eines MOS-Transistors
US5198692A (en) * 1989-01-09 1993-03-30 Kabushiki Kaisha Toshiba Semiconductor device including bipolar transistor with step impurity profile having low and high concentration emitter regions
WO2016102628A1 (fr) * 2014-12-22 2016-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de réalisation de motifs

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2044792A1 (de) * 1970-09-10 1972-03-23 Ibm Deutschland Feldeffekt-Transistor
GB1382082A (en) * 1971-03-17 1975-01-29 Philips Electronic Associated Methods of manufacturing semiconductor devices
US4021835A (en) * 1974-01-25 1977-05-03 Hitachi, Ltd. Semiconductor device and a method for fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2044792A1 (de) * 1970-09-10 1972-03-23 Ibm Deutschland Feldeffekt-Transistor
GB1382082A (en) * 1971-03-17 1975-01-29 Philips Electronic Associated Methods of manufacturing semiconductor devices
US4021835A (en) * 1974-01-25 1977-05-03 Hitachi, Ltd. Semiconductor device and a method for fabricating the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Electronics, 24.4.72, S. 85-90 *

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0039736A1 (de) * 1979-11-14 1981-11-18 Ncr Corporation Leiter-isolator-halbleitervorrichtungen und verfahren zur herstellung
EP0039736A4 (de) * 1979-11-14 1983-04-06 Ncr Corp Leiter-isolator-halbleitervorrichtungen und verfahren zur herstellung.
EP0073623A2 (de) * 1981-08-24 1983-03-09 Hitachi, Ltd. Feldeffekttransistor mit isoliertem Gate
EP0073623A3 (en) * 1981-08-24 1983-11-23 Hitachi, Ltd. Insulated gate field effect transistor
DE3235677A1 (de) * 1982-09-27 1984-03-29 Siemens AG, 1000 Berlin und 8000 München Feldeffekttransistor des verarmungstyps und verfahren zu seiner herstellung
EP0378164A2 (de) * 1989-01-09 1990-07-18 Kabushiki Kaisha Toshiba Bipolarer Transistor und Verfahren zu dessen Herstellung
US5198692A (en) * 1989-01-09 1993-03-30 Kabushiki Kaisha Toshiba Semiconductor device including bipolar transistor with step impurity profile having low and high concentration emitter regions
EP0378164A3 (de) * 1989-01-09 1990-12-12 Kabushiki Kaisha Toshiba Bipolarer Transistor und Verfahren zu dessen Herstellung
EP0388060A3 (de) * 1989-03-15 1992-03-18 Sundisk Corporation Dichte flash-EEPROM-Halbleiter-Speicheranordnung und Herstellungsverfahren
EP0388060A2 (de) * 1989-03-15 1990-09-19 Sundisk Corporation Dichte flash-EEPROM-Halbleiter-Speicheranordnung und Herstellungsverfahren
EP0480412A2 (de) * 1990-10-12 1992-04-15 Sony Corporation Ladungsübertragungs- und/oder Verstärkungsanordnung
EP0480412B1 (de) * 1990-10-12 1996-06-19 Sony Corporation Ladungsübertragungs- und/oder Verstärkungsanordnung
EP0510349A1 (de) * 1991-04-26 1992-10-28 Siemens Aktiengesellschaft Verfahren zur Herstellung eines MOS-Transistors
US5212104A (en) * 1991-04-26 1993-05-18 Siemens Aktiengesellschaft Method for manufacturing an mos transistor
WO2016102628A1 (fr) * 2014-12-22 2016-06-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de réalisation de motifs
US10336023B2 (en) 2014-12-22 2019-07-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for creating patterns

Also Published As

Publication number Publication date
DE2911726C2 (de) 1985-08-01

Similar Documents

Publication Publication Date Title
DE19654738B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE60132994T2 (de) Verfahren zur herstellung eines leistungs-mosfets
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE3011982C2 (de)
DE2915024C2 (de) Verfahren zum Herstellen eines MOS-Transistors
DE2541548A1 (de) Isolierschicht-feldeffekttransistor und verfahren zu dessen herstellung
DE4212829A1 (de) Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren
DE3237539A1 (de) Mikroelektronisches schattenmaskierverfahren zur verminderung des punchthrough
DE3628488A1 (de) Isolationsstruktur in mos-bauelementen und verfahren zu ihrer herstellung
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE2923995A1 (de) Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie
DE2734694A1 (de) Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung
DE2916098A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE3939319A1 (de) Asymmetrischer feldeffekttransistor und verfahren zu seiner herstellung
DE2845460A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE60028847T2 (de) Verfahren mit reduzierter Maskenzahl für die Herstellung von Mischsspannung-CMOS mit Hochleistung-Transistoren und -I/O Transistoren von hoher Zuverlässigkeit
DE4101130C2 (de) MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung
EP0157926B1 (de) Verfahren zum Herstellen einer hochintegrierten MOS-Feld-effekttransistorschaltung
DE2911726A1 (de) Halbleitervorrichtung und verfahren zu deren herstellung
DE19540665C2 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE3427293A1 (de) Vertikale mosfet-einrichtung
DE2111633A1 (de) Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors
DE10215365B4 (de) Transistorstruktur unter Verwendung von Epitaxialschichten und Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
OD Request for examination
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee