DE69331457T2

DE69331457T2 - Serieller Zugriffspeicher

Info

Publication number: DE69331457T2
Application number: DE69331457T
Authority: DE
Inventors: Atsushi Takasugi
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1992-10-26
Filing date: 1993-10-26
Publication date: 2002-08-08
Anticipated expiration: 2013-10-27
Also published as: KR940010085A; JP3096362B2; KR100315738B1; US6310596B1; EP0595251A3; JPH06139770A; EP0595251B1; DE69331457D1; EP0595251A2

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Diese Erfindung betrifft einen Halbleiterspeicher, und insbesondere einen Speicher für sequentiellen Zugriff, der bei einer Bildverarbeitung verwendet und mit einer hohen Geschwindigkeit betrieben werden kann.

Beschreibung des zugehörigen Standes der Technik

Ein Speicher für sequentiellen Zugriff ist weit verbreitet zur Bildverarbeitung in Personalcomputern, Wortprozessoren und ähnlichem verwendet worden. Der bei einer Bildverarbeitung verwendete Speicher für sequentiellen Zugriff benötigt eine hohe Bildzeichengeschwindigkeit. Zum Erfüllen einer solchen Anforderung wird normalerweise eine Vorrichtung verwendet, bei welcher ein Speicher für sequentiellen Zugriff elektrisch mit einem allgemein dynamischen Direktzugriffsspeicher (der hierin nachfolgend "DRAM" genannt wird) verbunden ist. Dieser Typ von Vorrichtung schreibt Daten in den DRAM und liest danach Daten entsprechend einer erwünschten Zeile, und zwar eine Zeile zu einer Zeit. Dann werden die gelesenen Daten zum Speicher für sequentiellen Zugriff transferiert, aus welchem die Daten seriell gelesen werden.
Dieser Typ von Speicher für sequentiellen Zugriff ist in den japanischen offengelegten Patentanmeldungsveröffentlichungen Nr. 2-105388 (Offenlegungsdatum: 17. April 1990) und 3-76091 (Offenlegungsdatum: 2. April 1991) offenbart worden.
US-A-4,450,538 offenbart eine Speichervorrichtung für einen Adressenzugriff mit einer Parallel-zu-Seriell-Umwandlung. Darin ist eine Speichervorrichtung mit einem ersten und einem zweiten Speicher versehen. Zwei Gruppen von Daten werden in den ersten und den zweiten Speicher über ein Datenpufferregister geladen. Dieselben Adresseninformationen werden an den ersten und den zweiten Speicher angelegt, und die Informationen werden aus dem ersten und dem zweiten Speicher ausgelesen. Die zwei Gruppen der parallel ausgelesenen Daten werden an einem Datenmultiplexer angelegt, der die parallelen Informationen in Folge in die seriellen umwandelt.
EP-A-0 174 845 offenbart eine Halbleiterspeichervorrichtung. Dabei kann die Halbleiterspeichervorrichtung eine Vielzahl von Daten kontinuierlich daraus lesen oder dort hinein speichern. Die Halbleiterspeichervorrichtung enthält eine Speichereinheit mit einer Vielzahl von Speicherzellen, wobei die Speicherzellen mit einer Matrix mit Zeilen und Spalten angeordnet sind, und eine Lese- Speicherschaltung. Die Lese-Speicherschaltung kann Daten bei einer Adresse entsprechend einem darin empfangenen Adressensignal in Antwort auf den Empfang eines ersten bzw. eines zweiten Steuersignals aus der Speicherzelle oder dort hinein speichern. Die Lese-Speicherschaltung kann auch Daten bei einer anderen Adresse, die der das letzte Mal in Antwort auf den Empfang des zweiten Steuersignals gelesenen oder gespeicherten Adresse nachfolgt, aus der Speicherzelle lesen oder dort hinein speichern. Eine solche Vorrichtung kann daher eine verbesserte Zugriffszeit für ein kontinuierliches Zugreifen auf eine Vielzahl von Daten haben.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, einen Speicher für sequentiellen Zugriff zu schaffen, der mit einer hohen Geschwindigkeit betrieben werden kann.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen Speicher für sequentiellen Zugriff zu schaffen, der Speicherabbildungen in Speicherzellen auf einfache Weise erzeugen kann und es unnötig macht, extern angebrachte Elemente zur Verfügung zu stellen, wie beispielsweise einen Multiplexer, etc., und insbesondere einen Speicher für sequentiellen Zugriff zu schaffen, der auf eine super gedrehte nematische Flüssigkristallanzeige (STN-LCD) anwendbar ist, die bei Büroautomatisierungs-(OA-)Vorrichtungen verwendet wird, wie beispielsweise einem Laptop-Personalcomputer, einem Wortprozessor, etc.
Die vorliegende Erfindung ist im unabhängigen Anspruch 1 definiert. Bevorzugte Ausführungsbeispiele sind in den abhängigen Ansprüchen offenbart.
Zum Erreichen der obigen Aufgaben schafft die vorliegende Erfindung einen Speicher für sequentiellen Zugriff mit einem ersten und einem zweiten Speicherzellenfeld, welcher Speicher mit einer Steuerschaltung zum Steuern des höchstwertigen Bits (MSB) einer zu jedem des ersten und des zweiten Speicherzellenfelds zugeführten Adresse versehen ist. Das bedeutet, daß eine MSB-Steuerschaltung vorgesehen ist, die das MSB jeder Adresse als ungültig erscheinen lassen kann, wenn Daten von einem jeweiligen Speicherzellenfeld transferiert werden. Aufgrund des Vorsehens der MSB-Steuerschaltung werden die Operationen von Schaltungen im ersten Speicherzellenfeld identisch zu denjenigen von Schaltungen im zweiten Speicherzellenfeld.
Weiterhin kann dann, wenn der Speicher für sequentiellen Zugriff der vorliegenden Erfindung auf die STN-LCD angewendet wird, eine Anzeigevorrichtung materialisiert werden, die auf einfache Weise Speicherabbildungen in Speicherzellen erzeugen kann und es unnötig macht, extern angebrachte Elemente vorzusehen, wie beispielsweise einen Multiplexer, etc.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Während die Beschreibung mit Ansprüchen schließt, die den Gegenstand besonders herausstellen und unterscheidend beanspruchen, der als die Erfindung angesehen wird, wird geglaubt, daß die Erfindung und ihre Aufgaben, Merkmale und Vorteile aus der folgenden Beschreibung besser verstanden wird, genommen in Zusammenhang mit den beigefügten Zeichnungen, wobei:
Fig. 1 ein fragmentarisches Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 2 ein fragmentarisches Blockdiagramm ist, das den Speicher für sequentiellen Zugriff der Fig. 1 detailliert zeigt;
Fig. 3 ein schematisches Blockdiagramm ist, das die Struktur einer Steuerschaltung für ein höchstwertiges Bit (MSB) zeigt, die in Fig. 1 gezeigt ist;
Fig. 4 ein Blockdiagramm ist, das die spezifischen Strukturen der in Fig. 3 gezeigten MSB-Steuerschaltung und ihrer peripheren Schaltungen darstellt;
Fig. 5 ein teilweises Zeitdiagramm zum Beschreiben eines Teils des Betriebs des Speichers für sequentiellen Zugriff gemäß der vorliegenden Erfindung ist;
Fig. 6(A) und 6(B) erklärende Ansichten sind, die einen typischen sequentiellen Zugriffsbetrieb des Speichers für sequentiellen Zugriff gemäß der vorliegenden Erfindung darstellen;
Fig. 7(A) und 7(B) jeweilige erklärende Ansichten sind, die einen typischen Direktzugriffsbetrieb des Speichers für sequentiellen Zugriff gemäß der vorliegenden Erfindung darstellen;
Fig. 8 ein Blockdiagramm ist, das ein Beispiel zeigt, bei welchem der Speicher für sequentiellen Zugriff gemäß der vorliegenden Erfindung auf eine super gedrehte nematische (STN) Flüssigkristallanzeige (LCD) angewendet ist;
Fig. 9 ein fragmentarisches Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 10(A) und 10(B) fragmentarische Blockdiagramme sind, die die spezifischen Strukturen der in Fig. 9 gezeigten X-Adressenpufferschaltung und ihrer peripheren Schaltungen zeigen,
Fig. 11 ein fragmentarisches Blockdiagramm ist, das die Struktur eines Speichers des sequentiellen Zugriffs gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 12 ein fragmentarisches Blockdiagramm ist, das eine spezifische Konfiguration einer in Fig. 11 gezeigten Adressenpufferschaltung darstellt;
Fig. 13 ein fragmentarisches Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß dem siebten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 14 ein Blockdiagramm ist, das die Struktur einer in Fig. 13 gezeigten Ausgangssequenz-Umwandlungsschaltung darstellt;
Fig. 15(A) und 15(B) jeweilige teilweise Zeitdiagramme zum Beschreiben des Betriebs der in Fig. 14 gezeigten Ausgangssequenz- Umwandlungsschaltung sind;
Fig. 16 ein Blockdiagramm ist, das die Struktur einer in einem Speicher für sequentiellen Zugriff gemäß einem achten Ausführungsbeispiel der vorliegenden Erfindung verwendeten Ausgangssequenz-Umwandlungsschaltung darstellt;
Fig. 17(A) und 17(B) jeweils teilweise Zeitdiagramme zum Beschreiben des Betriebs der in Fig. 16 gezeigten Ausgangssequenz- Umwandlungsschaltung sind;
Fig. 18 ein Blockdiagramm ist, das die Struktur einer in einem Speicher für sequentiellen Zugriff gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung verwendeten Ausgangssequenz-Umwandlungsschaltung zeigt;
Fig. 19 ein Teil-Zeitdiagramm zum Erklären des Betriebs der in Fig. 18 gezeigten Ausgangssequenz-Umwandlungsschaltung ist;
Fig. 20 ein Blockdiagramm ist, das die Struktur einer in einem Speicher für sequentiellen Zugriff gemäß einem zehnten Ausführungsbeispiel der vorliegenden Erfindung verwendeten Ausgangssequenz-Umwandlungsschaltung zeigt;
Fig. 21 ein Blockdiagramm ist, das die Konfiguration einer Abgleichschaltung zeigt, die eine Komponente der in Fig. 20 gezeigten Ausgangssequenz-Umwandlungsschaltung ist;
Fig. 22 ein Teil-Zeitdiagramm zum Beschreiben des Betriebs der in Fig. 20 gezeigten Ausgangssequenz-Umwandlungsschaltung ist;
Fig. 23 ein fragmentarisches Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß einem zwölften Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 24 ein fragmentarisches Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß einem siebzehnten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 25 ein fragmentarisches Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß einem zweiundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 26 ein Blockdiagramm ist, das die Konfiguration einer in Fig. 25 gezeigten Ausgabeschaltung spezifisch zeigt;
Fig. 27 ein fragmentarisches Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß einem vierundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 28 ein Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß einem sechsundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 29 ein Blockdiagramm ist, das die Struktur einer Speichers für sequentiellen Zugriff gemäß einem achtundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 30 ein Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß einem dreiunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung darstellt; und
Fig. 31 ein Blockdiagramm ist, das die Struktur eines Speichers für sequentiellen Zugriff gemäß einem achtunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung zeigt.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN

AUSFÜHRUNGSBEISPIELE

Hierin nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Gemeinsame Elemente, die in den jeweiligen Ausführungsbeispielen verwendet werden, sind durch gleiche Bezugszeichen identifiziert. In den jeweiligen Ausführungsbeispielen sind Speicher-Steuersignal-Erzeugungsschaltungen und ähnliches, die nicht direkt mit einem Grundbetrieb der vorliegenden Erfindung zu tun haben, zum Erleichtern eines Verstehens der Beschreibung weggelassen.
Ein Speicher für sequentiellen Zugriff gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung wird zuerst unter Bezugnahme auf die Fig. 1 und 2 beschrieben. Fig. 1 ist ein Blockdiagramm, das die Struktur eines Speichers für sequentiellen Zugriff der vorliegenden Erfindung zeigt. Fig. 2 ist ein Blockdiagramm, das die Struktur eines Hauptteils des in Fig. 1 gezeigten Speichers für sequentiellen Zugriff detailliert darstellt. In Fig. 2 gezeigte Elemente, die gleich denjenigen sind, die in Fig. 1 gezeigt sind, sind durch dieselben Bezugszeichen wie diejenigen identifiziert, die in Fig. 1 verwendet sind.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel hat ein erstes Speicherzellenfeld 1 A und ein zweites Speicherzellenfeld 1B. Die Speicherzellenfelder 1 A und 1 B haben jeweils jeweilige Vielzahlen von Wortleitungen WLai und WLaj (i = 1 bis n, j = 1 bis n) und eine Vielzahl von komplementären Bitleitungspaaren BLai und , die diese Wortleitungen WLai und WLaj schneiden. Speicherzellen Qki (k = 1 bis m, i = 1 bis n), die jeweils aus einem Transistor und einem Kondensator bestehen, sind jeweils elektrisch mit Stellen verbunden, wo die Wortleitungen WLai die Bitleitungen, BLai schneiden. Weiterhin sind die Speicherzellen QKi in Zeilen- und Spaltenrichtungen angeordnet. Gleichermaßen sind Speicherzellen (k = 1 bis m, i = 1 bis n), die jeweils aus einem Transistor und einem Kondensator bestehen, jeweils elektrisch mit Stellen verbunden, wo die Wortleitungen WLaj jeweils die Bitleitungen BLai schneiden. Die jeweiligen Bitleitungspaare BLai und sind jeweils elektrisch mit Leseverstärkern SAi (i = 1 bis n) verbunden. X-Adressendecodierer 2A und 2B sind jeweils elektrisch mit den Speicherzellenfeldern 1A und 1B verbunden. Der X- Adressendecodierer 2A ist mit den Wortleitungen WLai und WLaj des Felds 1A elektrisch verbunden. Weiterhin hat der X-Adressendecodierer 2A eine Funktion zum Decodieren von 0 bis N-1-te X-Adressen XADDAa (binäre Werte 0 bis N-1) einer geordneten X-Adressengruppe XADD und wählt eine erwünschte Spalte aus dem Speicherzellenfeld 1 A aus. Der X-Adressendecodierer 2B ist mit den Wortleitungen WLai und WLaj des Felds 1 B elektrisch verbunden. Weiterhin hat der X- Adressendecodierer 2B eine Funktion zum Decodieren von N-ten bis 2 N-1-ten X- Adressen XADDBa (binäre Werte N bis 2 N-1) der X-Adressengruppe XADD und wählt eine erwünschte Spalte aus dem Speicherzellenfeld 1 B aus.
Eine Eingabeschaltung 3 besteht aus einer Schaltung zum Eingeben von einem Eingabeanschluß IN eingegebenen Schreibdaten zu den Speicherfeldern 1A und 1B über jeweilige Schreibdaten 4A und 4B.
Y-Adressendecodierer 5A und 5B weisen jeweils eine jeweilige Vielzahl von Einzel- Y-Decodierern YAi (i = 1 bis n) zum Decodieren einer gemeinsamen Eingangs-Y- Adressengruppe YADD und eine jeweilige Vielzahl von Transistorpaaren trai und (i = 1 bis n) auf. Die Transistorpaare trai und (i = 1 bis n) der Decodierer 5A und 5B sind jeweils zwischen Schreibdatenbussen 4A und 4B und den jeweiligen Bitleitungspaaren BLii und der Speicherzellenfelder 1 A und 1 B elektrisch angeschlossen. Erwünschte Transistorpaare in jedem Einzel-Y-Decodierer 5A und 5B werden basierend auf Ausgaben yai (i = 1 bis n) ihrer Einzel-Y-Decodierer YAj ausgewählt. Die Y-Adressendecodierer 5A und 5B haben jeweils Funktionen zum Decodieren der gemeinsamen Y-Adressengruppe YADD und zum Auswählen erwünschter Zeilen aus den jeweiligen Speicherzellenfeldern 1A und 1 B. Daten auf den Schreibdatenbussen werden zu den ausgewählten Zellen eingegeben.
Leseübertragungsschaltungen 6A und 6B sind jeweils aus einer jeweiligen Vielzahl von Transistorpaaren trci und (i = 1 bis n) ausgebildet, die mit ihren entsprechenden Bitleitungspaaren BLAi und verbunden sind. Die Transistorpaare trci und werden gemäß einem Datenübertragungssignal DT gesteuert. Jede der Leseübertragungsschaltungen 6A und 6B hat eine Funktion zum Übertragen von Daten entsprechend einer aus jedem der Speicherzellenfelder 1A und 1B ausgewählten Spalte zu jeweiligen Datenregistern 7A und 7B in Reaktion auf das Datenübertragungssignal DT.
Die Datenregister 7A und 7B bestehen jeweils aus einer Vielzahl von Flip-Flops FFi (i = 1 bis n), die mit ihren entsprechenden Transistorpaaren trci und verbunden sind. Jedes der Flip-Flops FFi ist aus zwei Invertern ausgebildet, die invers bzw. umgekehrt zueinander parallel geschaltet sind. Jedes der Datenregister 7A und 7B hat eine Funktion zum Speichern von Lesedaten entsprechend einer Spalte darin, welche von jeder der Leseübertragungsschaltungen 6A und 6B übertragen werden. Die Datenregister 7A und 7B sind jeweils mit Schaltungen für eine sequentielle Adresse 8A und 8B elektrisch verbunden. Weiterhin sind die Datenregister 7A und 7B auch mit ihren entsprechenden Schaltungen für eine sequentielle Ausgabe 10A und 10B über jeweilige Lesedatenbusse 9A und 9B elektrisch verbunden.
Jede der Schaltungen für eine sequentielle Adresse 8A und 8B weist eine Vielzahl von Einzeldecodierern für eine sequentielle Adresse YBi (i = 1 bis n) zum Decodieren einer Gruppe sequentieller Adressen SYADD und eine Vielzahl von Transistorpaaren trdi und auf. Die Transistorpaare trdi und der jeweiligen Schaltungen 8A und 8B sind jeweils zwischen den Flip-Flops FF1 der jeweiligen Datenregister 7A und 7B und den jeweiligen Lesedatenbussen 9A und 9B elektrisch angeschlossen. Erwünschte Transistorpaare werden jeweils basierend auf Ausgaben ybi ausgewählt, die von den Einzeldecodierern für eine sequentielle Adresse YBi erzeugt werden. Jede der Schaltungen für eine sequentielle Adresse 8A und 8B hat eine Funktion zum seriellen Ausgeben von Lesedaten entsprechend einer Spalte, die in jedem der Datenregister 7A und 7B gespeichert worden sind, zu jedem der Lesedatenbusse 9A und 9B. Jede der Schaltungen für eine sequentielle Adresse 8A und 8B kann aus einem Schieberegister aufgebaut sein, das in Reaktion auf ein Synchronisier-Taktsignal oder einen Zeiger für eine sequentielle Adresse zum Verschieben aktiviert wird.
Die Schaltungen für eine sequentielle Ausgabe 10A und 10B geben Lesedaten, die über die jeweiligen Lesedatenbusse 9A und 9B übertragen worden sind, von den jeweiligen Ausgabeanschlüssen OUTA und OUTB in Reaktion auf ein Synchronisiersteuer-Taktsignal sequentiell aus (die Ausgaben von den Schaltungen für eine sequentielle Ausgabe 10A und 10B entsprechen sequentiellen bzw. seriellen Daten).
Eine erste Steuerschaltung für ein höchstwertiges Bit (das hierin nachfolgend "MSB" abgekürzt wird) und eine zweite MSB-Steuerschaltung 40B sind jeweils mit den X-Adressendecodierern 2A und 2B elektrisch verbunden.
Der ersten MSB-Steuerschaltung 40A wird eine X-Adressengruppe XADDA zugeführt. Die erste MSB-Steuerschaltung 40A hat eine Funktion zum Zuführen einer X- Adressengruppe XADDA, die das MSB der X-Adressengruppe XADDA dem X- Adressendecodierer 2A in Reaktion auf das Datenübertragungssignal DT als ungültig erscheinen läßt, das dann zugeführt wird, wenn die Übertragung von Daten von den Speicherzellenfeldern 1 A und 1 B zu den entsprechenden Datenregistern 7A und 7B durchgeführt wird.
Gleichermaßen wird der zweiten MSB-Steuerschaltung 40B eine X- Adressengruppe XADDB zugeführt. Die zweite MSB-Steuerschaltung 40B hat eine Funktion zum Zuführen einer X-Adressengruppe XADDBa, die das MSB der X- Adressengruppe XADDB dem X-Adressendecodierer 2B in Reaktion auf das Datenübertragungssignal DT als ungültig erscheinen läßt.
Hierin nachfolgend werden Konfigurationen der ersten und der zweiten MSB- Steuerschaltung 40A und 40B detailliert beschrieben. Da die erste MSB- Steuerschaltung 40A bezüglich der Schaltungskonfiguration identisch zur zweiten MSB-Steuerschaltung 40B ist, wird hierin nachfolgend nur die erste MSB- Steuerschaltung 40A beschrieben. Es ist offensichtlich, daß die zweite MSB- Steuerschaltung 40B aus der folgenden Beschreibung auch auf einfache Weise verstanden werden kann.
Fig. 3 ist ein Schaltungsdiagramm, das die erste MSB-Steuerschaltung 40A schematisch zeigt. Die erste MSB-Steuerschaltung 40A weist einen Inverter mit drei Zuständen 41 auf, dem das MSB der von einer externen Quelle eingegebenen X- Adressengruppe XADDA zugeführt wird, einen P-Kanal-MOS-Transistor (der hierin nachfolgend als "PMOS" abgekürzt wird) 42, der mit dem Ausgang des Inverters mit drei Zuständen 41 elektrisch verbunden ist, zum Verhindern des Auftretens eines schwebenden Zustands, einen Inverter 43, der mit dem Ausgang des Inverters mit drei Zustanden 41 und der Drain-Elektrode des PMOS 42 elektrisch verbunden ist, und einen Inverter 44 zum Steuern des Inverters mit drei Zuständen bzw. des Tristate-Inverters 41 in Reaktion auf das Datenübertragungssignal DT.
Wenn die X-Adressengruppe XADDA zur ersten MSB-Steuerschaltung 40A eingegeben wird, wird das MSB der X-Adressengruppe XADDA zum Tristate-Inverter 41 eingegeben. Wenn ein logischer Pegel des Datenübertragungssignals DT auf einen hohen (hierin nachfolgend als "H" abgekürzt) Pegel gebracht wird, wird die Ausgabe des Inverters 44 auf einen niedrigen (hierin nachfolgend als "L" abgekürzt) Pegel gebracht. Als Ergebnis wird die Ausgabe des Tristate-Inverters 41 in einen Zustand hoher Impedanz gebracht. Da zu dieser Zeit der PMOS 42 in Reaktion auf die Ausgabe ("L") des Inverters 44 EIN-geschaltet wird, wird der Eingang des Inverters 43 zu einem Leistungsversorgungspotential VCC gebracht. Als Ergebnis wird die Ausgabe MSBa des Inverters 43 zwangsweise auf den "H"-Pegel gebracht. Somit gibt die erste MSB-Steuerschaltung 40A interne Adressen aus, d. h. die X-Adressengruppe XADDAa. Wenn andererseits der logische Pegel des Datenübertragungssignals DT zum "L"-Zustand gebracht wird, ist die Ausgabe des Inverters 44 in einem "H"-Zustand. Daher dient der Tristate-Inverter 41 als Inverter, der einfach eine Inversionsoperation bzw. Umkehroperation durchführt. Demgemäß wird das MSB der X-Adressengruppe XADDA durch den Tristate-Inverter 41 invertiert, und die Ausgabe des Tristate-Inverters 41 wird durch den Inverter 43 invertiert. Als Ergebnis ist das Ausgangs-MSBa des Inverters 43 ein Signal mit derselben Phase wie derjenigen des MSB.
Gleichermaßen wird, wenn die X-Adressengruppe XADDB zur zweiten MSB- Steuerschaltung 40B eingegeben wird, das MSB der X-Adressengruppe XADDB zum Tristate-Inverter 41 eingegeben. Zu dieser Zeit wird die Ausgabe des Inverters 44 zu einem niedrigen (hierin nachfolgend als "L" abgekürzt) Pegel gebracht, wenn der logische Pegel des Datenübertragungssignals DT hoch (hierin nachfolgend als "H" abgekürzt) ist. Als Ergebnis wird die Ausgabe des Tristate-Inverters 41 zu einem Zustand hoher Impedanz gebracht. Da zu dieser Zeit der PMOS 42 in Reaktion auf die niedrige ("L") Ausgabe des Inverters 44 EIN-geschaltet wird, wird die Eingabe des Inverters 43 zum Leistungsversorgungspotential VCC gebracht. Als Ergebnis wird das Ausgangs-MSBb des Inverters 43 zwangsweise zum "H"-Pegel gebracht. Somit gibt die zweite MSB-Steuerschaltung 40B interne Adressen aus, d. h. die X-Adressengruppe XADDBa. Wenn andererseits der logische Pegel des Datenübertragungssignals DT "L" ist, wird die Ausgabe des Inverters 44 zum "H"- Pegel gebracht. Daher dient der Tristate-Inverter 41 als Inverter, der einfach eine Inversions-Operation durchführt. Demgemäß wird das MSB der X-Adressengruppe XADDB durch den Tristate-Inverter 41 invertiert, und die Ausgabe des Tristate- Inverters 41 wird durch den Inverter 43 invertiert. Als Ergebnis ist das Ausgangs- MSBb des Inverters 43 ein Signal, dessen Phase identisch zu derjenigen des MSB ist.
Spezifische Konfigurationen der ersten und der zweiten MSB-Steuerschaltung 40A und 40B und ihrer peripheren Schaltungen werden hierin nachfolgend detailliert unter Bezugnahme auf Fig. 4 beschrieben. In diesem Fall ist die erste MSB-Steuerschaltung 40A bezüglich der Struktur identisch zur zweiten MSB-Steuerschaltung 40B. Daher wird nachfolgend nur die erste MSB-Steuerschaltung 40A beschrieben. Die zweite MSB-Steuerschaltung 40B wird auf einfache Weise aus der folgenden Beschreibung verstanden werden.
Eine X-Adressenschaltung 2A weist eine Gatterschaltung 2-1 auf, die aus n UND- Gattern (UND&sub1; bis UNDn) ausgebildet ist, und einen X-Decodierer 2-2, der aus n Einzel-X-Decodierern XD&sub1; bis XDn ausgebildet ist, die hauptsächlich aus NAND- Gattern zusammengesetzt sind. Jeder Einzeldecodierer XD; ist mit seiner entsprechenden Wortleitung WLai elektrisch verbunden. Somit wird eine erwünschte Adresse aus komplementären Adressen B&sub0;, bis Bn-1, , die die X- Adressengruppe XADDA bilden, durch die Gatterschaltung 2-1 ausgewählt, um zum X-Decodierer 2-2 eingegeben zu werden. Die komplementären Adressen B~1 und , der X-Adressengruppe XADDAa entsprechen dem MSBa.
Die erste MSB-Steuerschaltung 40A gibt komplementäre Adressen A&sub0;, bis An-2, als die Adressen B0, bis Bn-2, wie sie sind aus, ausschließlich der Adressen An-1, die dem MSB entsprechen. Die komplementären Adressen An -1, der X-Adressengruppe XADDA, die dem MSB entsprechen, werden jeweils zu Tristate-Invertern 41-1 und 41-2 eingegeben. Dann gibt die erste MSB- Steuerschaltung 40A die komplementären Adressen Bn-1, in Reaktion auf das Datenübertragungssignal DT daraus aus. Die erste MSB-Steuerschaltung 40A wandelt die komplementären Adressen An-1, in die komplementären Adressen Bn-1, um und gibt die letzteren daraus aus. Wenn das Datenübertragungssignal DT vom "L"-Zustand ist, wird der logische Pegel des Datenübertragungssignal DT durch den Inverter 44 invertiert. Somit führen die Tristate-Inverter 41-1 und 41-2 normale Inversions-Operationen durch. Daher werden das MSB oder die Adressen An-1, durch die Tristate-Inverter 41-1 und 41-2 invertiert, und darauffolgend durch Inverter 43-1 und 43-2 invertiert. Demgemäß gibt die erste MSB- Steuerschaltung 40A die komplementären Adressen Bn-1, (MSBa) aus, die jeweils gleichphasig zu den komplementären Adressen An-1, entsprechend dem MS13 sind. Andererseits wird dann, wenn das Datenübertragungssignal DT im "H"-Zustand ist, der logische Pegel des Datenübertragungssignals DT durch den Inverter 44 invertiert. Somit wird jede der Ausgaben der Tristate-Inverter 41-1 und 41-2 in Einen Zustand hoher Impedanz gebracht. Da die PMOS 42-1 und 42-2 in Reaktion auf die niedrige ("L") Ausgabe des Inverters 44 EIN-geschaltet werden, werden die komplementären Adressen Bn-1, beide zum "H"-Pegel gebracht. Somit wird ein Eingabeanschluss der Gatterschaltung, dem die Adressen MSBa (Bn-1, ) zugeführt werden, zum "H"-Pegel gebracht. Das bedeutet, daß einer der Eingänge eines der UND-Gatter in der Gatterschaltung 2-1 zum "H"-Pegel gebracht wird. Dies bedeutet einen Zustand (der einem ungültigen Zustand des MSB entspricht), der dem Eingabeanschluß äquivalent ist, dem die komplementären Adressen Bn-1, zugeführt werden, die von der Gatterschaltung 2-1 getrennt sind. Das bedeutet, daß dies äquivalent zu den komplementären Adressen A" 1, , ist, die in einem degenerierten Zustand sind.
Gleichermaßen wird der zweiten MSB-Steuerschaltung 40B die X-Adressengruppe XADDB zugeführt. Die erste MSB-Steuerschaltung 40B hat eine Funktion zum Zuführen einer X-Adressengruppe XADDBa, die das MSB der X-Adressengruppe XADDB dem X-Adressendecodierer 2B in Reaktion auf das Datenübertragungssignal DT als ungültig erscheinen läßt.
Nachfolgend wird der Betrieb des oben beschriebenen Speichers für sequentiellen Zugriff unter Bezugnahme auf ein in Fig. 5 gezeigtes Zeitdiagramm beschrieben. In diesem Fall ist der Betrieb des ersten Speicherzellenfelds 1A grundsätzlich identisch zu demjenigen des zweiten Speicherzellenfelds 1B. Daher wird nachfolgend ein typischer Betrieb des ersten Speicherzellenfelds 1A beschrieben. Der Betrieb des zweiten Speicherzellenfelds 2B wird auch auf einfache Weise aus der folgenden Beschreibung verstanden werden.
Der ersten MSB-Steuerschaltung 40A im Speicher für sequentiellen Zugriff der vorliegenden Erfindung werden 0-te bis N-1-te X-Adressen XADDA der X- Adressengruppe XADD zugeführt, wohingegen der zweiten MSB-Steuerschaltung 40B N-te bis 2N-1-te X-Adressen XADDB der X-Adressengruppe XADDB zugeführt werden. Die erste und die zweite MSB-Steuerschaltung 40A und 40B wandeln die jeweiligen X-Adressengruppen XADDA und XADDB in jeweilige interne X- Adressengruppen XADDAa und XADDBa um und geben sie zu den jeweiligen X- Adressendecodierern 2A und 2B aus.
Wenn Daten in das Speicherzellenfeld 1A geschrieben werden, wird die X- Adressengruppe XADDA zur ersten MSB-Steuerschaltung 40A zugeführt und wird die Y-Adressengruppe YADD dem Y-Adressendecodierer 5A zugeführt. Gleichzeitig werden die Schreibdaten vom Eingabeanschluß IN eingegeben. Da das Datenübertragungssignal DT im "L"-Zustand ist, wird die eingegebene X-Adressengruppe XADDA über die erste MSB-Steuerschaltung 40A als die X-Adressengruppe XAD- DAa mit denselben Adressen wie denjenigen in der X-Adressengruppe XADDA zum X-Adressendecodierer 2A gesendet. Der X-Adressendecodierer 2A decodiert die X-Adressengruppe XADDAa und stellt eine erwünschte Wortleitung WLai auf den "H"-Pegel ein, um eine erwünschte Spalte auszuwählen. Somit werden Transistoren in jeder der Speicherzellen Qki, die mit der Wortleitung WLai elektrisch verbunden sind, EIN-geschaltet. Weiterhin decodiert der Einzel-Y-Decodierer YAi im Y-Adressendecodierer 5A die Y-Adressengruppe YADD, um eine Ausgabe yan-1 eines erwünschten Einzel-Y-Decodierers YAn-1, zum "H"-Pegel zu bringen. Daher wird ein Paar von Transistoren und im EIN-geschaltet. Somit wird deshalb, weil der Schreibdatenbus 4A und die paarweise angeordneten Bitleitungen BLa-1, elektrisch miteinander verbunden sind, die Schreibdateneingabe vom Eingabeanschluß IN zu den paarweise angeordneten Bitleitungen BLan-1, über die Eingabeschaltung 3 und den Schreibdatenbus 4A gesendet. Als Ergebnis werden die Schreibdaten in die Speicherzelle Qkn-1 geschrieben.
Als nächstes wird der Fall beschrieben, in welchem das Datenübertragungssignal DT auf den "H"-Pegel gebracht wird und Daten übertragen werden.
Wenn das Datenübertragungssignal DT im "H"-Zustand ist, d. h. wenn die Daten von den Speicherzellenfeldern 1 A und 1 B jeweils zu den Datenregistern 7A und 7B übertragen werden, werden die MSB-Steuerschaltungen 40A und 40B in Reaktion auf das Datenübertragungssignal DT aktiviert, um die X-Adressengruppen XAD- DAa und XADDBa, die die MSBs der X-Adressengruppen XADDA und XADDB ungültig machen, zu den jeweiligen X-Adressendecodierern 2A und 2B auszugeben. Daher werden die X-Adressendecodierer 2A und 2B bezüglich ihres Schaltungsbetriebs identisch zueinander. Das bedeutet, daß die X-Adressengruppe XADDAa, die zum X-Adressendecodierer 2A eingegeben wird, und die X-Adressengruppe XADDBa, die zum X-Adressendecodierer 2B eingegeben wird, durch die erste und die zweite MSB-Steuerschaltung 40A und 40B gleich zueinander werden. Somit werden jeweils identische Spalten aus den Speicherzellenfeldern 1 A und 1 B ausgewählt, wie es in Fig. 6A gezeigt ist. Dies wird durch das folgende einfache Beispiel spezifisch beschrieben. Wenn die X-Adressengruppe XADDA als "00001, 00010, 00011 bis 01111" dargestellt ist und die X-Adressengruppe XADDB als "10001, 10010, 10011 bis 11111" dargestellt ist, werden die X-Adressengruppen XADDAa und XADDBa, die die MSBs der jeweiligen Adressengruppen ungültig gemacht haben, beide auf dieselben Werte gebracht, d. h. "x0001, x00010, x00011 bis x1111". Der Ausdruck "x" bedeutet, daß die MSBs ungültig gemacht worden sind. Das bedeutet, daß die MSBs durch Bringen von einem der Eingänge der Gatterschaltung 2-1 in den "H"-Zustand ungültig gemacht werden können.
Wenn die 0-te bis N-1-te X-Adressen XADDA der X-Adressengruppe XADD während eines Übertragungszyklus zur ersten MSB-Steuerschaltung 40A zugeführt werden, gibt die erste MSB-Steuerschaltung 40A die X-Adressengruppe XADDAa, die das MSB der X-Adressengruppe XADDA ungültig macht, zum X-Adressendecodierer 2A aus. Der X-Adressendecodierer 2A wählt eine erwünschte Wortleitung WLai basierend auf der X-Adressengruppe XADDAa aus. Somit werden die in der Speicherzelle QK1, die mit der ausgewählten Wortleitung WLai elektrisch verbunden ist, gespeicherten Daten zur Bitleitung BLai ausgegeben. Danach werden die ausgegebenen Daten durch den entsprechenden Leseverstärker 5A, verstärkt. Wenn andererseits die N-te bis 2 N-1-te Adressen XADDB der X-Adressengruppe XADD zur zweiten MSB-Steuerschaltung 40B zugeführt werden, erklärt die zweite MSB- Steuerschaltung 40B ihre MSBs für ungültig, um die X-Adressengruppe XADDBa so auszubilden, daß sie identisch zur X-Adressengruppe XADDAa ist, und gibt dieselbe zum X-Adressendecodierer 2B aus. Der X-Adressendecodierer 2B wählt eine erwünschte Wortleitung WLai aus dem Speicherzellenfeld 1 B entsprechend der ausgewählten Leitung des Speicherzellenfelds 1 A basierend auf der X- Adressengruppe XADDBa aus. Als Ergebnis werden die in der Speicherzelle Qki , die mit der ausgewählten Wortleitung WLai elektrisch verbunden ist, gespeicherten Daten zu den paarweise angeordneten Bitleitungen BLai , ausgegeben und werden darauffolgend durch den entsprechenden Leseverstärker SA1 verstärkt, was gleich einem Ausgeben oder einer Verstärkung der Daten im Speicherzellenfeld 1 A ist. Da das Datenübertragungssignal DT zu dieser Zeit im "H"-Zustand ist, werden die Leseübertragungsschaltungen 6A und 6B beide in einen EIN-Zustand gebracht. Somit werden die verstärkten Daten auf den Bitleitungspaaren BLai , in den jeweiligen Speicherzellenfeldern 1 A und 1 B jeweils gleichzeitig zu den Datenregistern 7A und 7B übertragen und in den entsprechenden Flip-Flops FF1 der Datenregister 7A und 7B gespeichert, wie es in Fig. 6B gezeigt ist.
Wenn die Gruppe sequentieller Adressen SYADD dann zu den Schaltungen für eine sequentielle Adresse 8A und 8B zugeführt wird, wird sie durch die Schaltungen für eine sequentielle Adresse 8A und 8B decodiert. Weiterhin werden die Ausgaben ybi der einzelnen Decodierer für eine sequentielle Adresse YBi aufeinanderfolgend zum "H"-Pegel gebracht. Als Ergebnis werden die Transistorpaare trdi und aufeinanderfolgend EIN-geschaltet. Somit werden die in den Datenregistern 7A und 7B gespeicherten Lesedaten jeweils zu den Lesedatenbussen 9A und 9B übertragen. Danach werden die Daten von den Ausgabeanschlüssen OUTA und OUTB der Ausgabeschaltungen 10A und 10B seriell ausgegeben. Das in Fig. 5 gezeigte Zeitdiagramm stellt Betriebszeiten bezüglich des Speicherzellenfelds 1A dar.
Nun wird anhand eines illustrativen Beispiels unter Bezugnahme auf die Fig. 7A und 7B der Fall beschrieben, in welchem der Speicher für sequentiellen Zugriff einen Direktzugriff durchführt. Gleich dem Zugriffsbetrieb einer normalen DRAM- Schaltung wählt der Speicher für sequentiellen Zugriff eine erwünschte Speicherzelle basierend auf der X-Adressengruppe XADD und der Y-Adressengruppe YADD aus. Dann werden die in der ausgewählten Speicherzelle gespeicherten Daten gelesen. Wenn die X-Adressengruppe XADD den 0-ten bis N-1-ten X-Adressen XADDA entspricht, wird auf eine Speicherzelle im Speicherzellenfeld 1 A zugegriffen, wie es in Fig. 7A gezeigt ist. Wenn andererseits die X-Adressengruppe XADD den N-ten bis 2N-1-ten X-Adressen XADDB entspricht, wird auf eine Speicherzelle im Speicherzellenfeld 1 B zugegriffen, wie es in Fig. 7B gezeigt ist. Somit kann dann, wenn der Speicher für sequentiellen Zugriff der vorliegenden Erfindung einen Direktzugriff durchführt, auf die Speicherzellenfelder 1 A und 1 B zugegriffen werden, wie wenn sie ein Speicherzellenfeld wären.
Als nächstes wird unter Bezugnahme auf Fig. 8 ein Beispiel einer STN-LCD beschrieben, auf welche der Speicher für sequentiellen Zugriff der vorliegenden Erfindung angewendet ist. Die STN-LCD 30 ist in eine erste LCD 31 und eine zweite LCD 32 aufgeteilt. Wie es in Fig. 8 gezeigt ist, sind die erste und die zweite LCD in der Form einer Matrix schematisch gezeichnet oder ausgelegt worden. Die STN- LCD 30 wird durch eine erste und eine zweite LCD-Treiberschaltung 33 und 34 angetrieben, die vorgesehen sind, um den geteilten zwei Bildschirmen zu entsprechen, und durch einen LCD-Adressendecodierer 35. Pixel zum Ausbilden der Bildschirme der ersten und der zweiten LCD 31 und 32 sind jeweils an Stellen vorgesehen, wo Gitterlinien, die die Matrix bilden, einander schneiden. Ein durch die erste und die zweite LCD-Treiberschaltung 33 und 34 und den LCD- Adressendecodierer 35 ausgewähltes Pixel liefert einen Lumineszenz-Lichtfleck. Wo der Speicher für sequentiellen Zugriff 50 der vorliegenden Erfindung auf die STN-LCD 30 angewendet ist, sind das Speicherzellenfeld 1B und das Speicherzellenfeld 1A jeweils vorgesehen, um der ersten und der zweiten LCD 31 und 32 zu entsprechen. Weiterhin werden, wie es oben beschrieben ist, die erste und die zweite MSB-Steuerschaltung 40A und 40B jeweils in Reaktion auf das Datenübertragungssignal DT aktiviert, um dadurch die X-Adressendecodierer 2A und 2B bezüglich eines Schaltungsbetriebs identisch zueinander zu machen. Als Ergebnis werden die Daten direkt und gleichzeitig von den Ausgabeanschlüssen OUTA und OUTB jeweils zur zweiten LCD-Treiberschaltung 34 und zur ersten LCD- Treiberschaltung 33 ausgegeben. Da die Daten von den jeweiligen Ausgabeanschlüssen direkt zur ersten und zur zweiten LCD-Treiberschaltung 33 und 34 ausgegeben werden, kann die STN-LCD 30 ohne Vorsehen einer externen Signalauswahlschaltung betrieben werden. Somit können die erste und die zweite LCD 31 und 32 gleichzeitig betrieben werden. Weiterhin kann deshalb, weil der Speicher für sequentiellen Zugriff der vorliegenden Erfindung auch einen Direktzugriff durchführen, wie es oben beschrieben ist, einen Zugriff zu einer erwünschten Speicherzelle in jedem Speicherzellenfeld auf einfache Weise ausgeführt werden. Demgemäß können Bilddaten (Speicherabbildungen), die in jedes Speicherzellenfeld für den Zweck einer Bildanzeige geschrieben werden, erzeugt werden, um der visuellen Darstellung von Bildern exakt zu entsprechen, die tatsächlich auf der LCD angezeigt werden. Als Ergebnis können Speicherabbildungen, die zum Erhalten einer erwünschten Bildanzeige erzeugt werden, auf einfache Weise erhalten werden. Es ist somit möglich, die Anforderungen für eine Softwareentwicklung zu erleichtern und somit ihre Kosten zu reduzieren.
Somit können deshalb, weil der Speicher für sequentiellen Zugriff der vorliegenden Erfindung MSB-Steuerschaltungen zum Ungültigmachen der MSBs der X- Adressengruppen, die von außerhalb eingegeben werden, in Reaktion auf die Datenübertragungssignale DT hat, wenn die Daten zu einem Übertragungsmode gebracht werden, die Schaltungsoperationen des ersten und zweiten Speicherzellenfelds identisch gemacht werden. Als Ergebnis können die im ersten und im zweiten Speicherzellenfeld gespeicherten Daten in serieller Form ausgelesen werden.
Nachfolgend wird ein Speicher für sequentiellen Zugriff gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
Beim Speicher für sequentiellen Zugriff gemäß dem zweiten Ausführungsbeispiel werden unabhängige Gruppen sequentieller Adressen SYADDA und SYADDB zu entsprechenden Schaltungen für sequentielle Adressen 8A und 8B als Alternative zur Gruppe für sequentielle Adressen SYADD zugeführt, die beim Speicher für sequentiellen Zugriff gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung gemeinsam zu den Schaltungen mit sequentiellen Adressen 8A und 8B eingegeben wird. Da die unabhängigen Gruppen mit sequentiellen Adressen verwendet werden, können die Schaltungen für sequentielle Adressen 8A und 8B unterschiedliche Adressen aus den jeweiligen Datenregistern 7A und 7B auswählen. Somit können die in den jeweiligen Datenregistern 7A und 7B gespeicherten Daten separat bzw. getrennt in serieller Form ausgegeben werden. Der Betrieb des Speichers für sequentiellen Zugriff gemäß dem zweiten Ausführungsbeispiel ist identisch zu demjenigen des Speichers für sequentiellen Zugriff gemäß dem ersten Ausführungsbeispiel. Da auf den Speicher für sequentiellen Zugriff gemäß dem zweiten Ausführungsbeispiel basierend auf den unabhängigen Gruppen mit sequentiellen Adressen SYADDA und SYADDB zugegriffen wird, kann ein Paar der Datenregister 7A oder 7B und der Schaltung mit sequentieller Adresse 8A oder 8B selbst dann unabhängig betrieben werden, wenn das andere Paar des Datenregisters 7A oder 7B und der Schaltung mit sequentiellen Adressen 8A oder 8B einen Defekt hat. Weiterhin kann deshalb, weil die Gruppen für sequentielle Adressen SYADDA und SYADDB unabhängig eingestellt werden, ein nicht synchroner sequentieller Zugriffsbetrieb bewirkt werden.
Nachfolgend wird unter Bezugnahme auf Fig. 9 und die Fig. 10A und 10B als nächstes ein Speicher für sequentiellen Zugriff gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Fig. 9 ist ein Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem dritten Ausführungsbeispiel zeigt.
Der in Fig. 9 gezeigte Speicher für sequentiellen Zugriff ist mit einer X- Adressenpufferschaltung 60 versehen, die eine Funktion hat, die gleich derjenigen jeder der oben beschriebenen MSB-Steuerschaltungen 40A und 40B des Speichers für sequentiellen Zugriff gemäß dem ersten Ausführungsbeispiel ist, als eine Alternative zu den MSB-Steuerschaltungen 40A und 40B. Der X- Adressenpufferschaltung 60 werden eine X-Adressengruppe XADD und ein Datenübertragungssignal DT zugeführt. Die X-Adressenpufferschaltung 60 wandelt die von außen zugeführte X-Adressengruppe XADD in eine interne X-Adressengruppe XADD' um und führt eine interne X-Adressengruppe XADA und eine interne X- Adressengruppe XADDB zu den jeweiligen X-Adressendecodierern 2A und 2B zu. Weiterhin hat die X-Adressenpufferschaltung 60 eine Funktion zum Subtrahieren von nur einem vorbestimmten Wert von der X-Adressengruppe XADDB, so daß die X-Adressengruppe XADDB während eines Datenübertragungszyklus gleich der X- Adressengruppe XADDA ist, in welchem Daten jeweils von Speicherzellenfeldern 1A und 1 B zu Datenregistern 7A und 7B übertragen werden.
Nachfolgend werden unter Bezugnahme auf die Fig. 10A und 10B eine Konfiguration der X-Adressenpufferschaltung 60 und spezifische Konfigurationen ihrer peripheren Schaltungen beschrieben.
Wie es in Fig. 10A gezeigt ist, hat die X-Adressenpufferschaltung 60 Inverter 110i (i = 0 bis 2n-1) mit Eingängen, denen die X-Adressengruppe XADD zugeführt wird, Inverter 112i (i = 0 bis 2n-1), die mit den Ausgängen der entsprechenden Inverter 110i elektrisch verbunden sind, Inverter 114i , die zu den Ausgängen der jeweiligen Inverter 110i elektrisch in Reihe geschaltet sind, und Inverter 116i , die mit den Ausgängen der entsprechenden Inverter 114; verbunden sind. Weiterhin hat die X- Adressenpufferschaltung 60 einen Tristate-Inverter 118-1, der mit dem Inverter 1122n-1 elektrisch verbunden ist, damit ihm ein MSB (XADD2n-1) einer X-Adresse XADD2n-1 zugeführt wird, einen Tristate-Inverter 118-2, der gleichermaßen mit dem Inverter 1162n-1 elektrisch verbunden ist, und PMOS 120-1 und 120-2, die jeweils mit den Tristate-Invertern 118-1 und 118-2 elektrisch verbunden sind. Die Tristate- Inverter 118-1 und 118-2 werden durch das über einen Inverter 122 zugeführte Datenübertragungssignal DT gesteuert.
Der Betrieb der X-Adressenpufferschaltung 60 wird unter Bezugnahme auf die Beschreibung der zuvor angegebenen MSB-Steuerschaltung (siehe Fig. 4) auf einfache Weise verstanden werden. Das bedeutet, daß die X-Adressenpufferschaltung 60 dann, wenn das Datenübertragungssignal DT im "L"-Zustand ist, die interne X- Adressengruppe XADD' basierend auf der von außen zugeführten X- Adressengruppe XADD ausgibt. Die X-Adressengruppe XADD' ist aus komplementären Adressen A&sub0;, bis A2n-1, gebildet. Andererseits stellt die X-Adressenpufferschaltung 60 dann, wenn das Datenübertragungssignal DT im "H"-Zustand ist, die komplementären Adressen A2n-1, entsprechend dem MSB der internen X-Adressengruppe XADD' zum "H"-Zustand ein. Als Ergebnis wird während eines Datenübertragungszyklus (wenn das Datenübertragungssignal DT zu "H" gemacht ist) jedem der X-Adressendecodierer 2A und 2B auf dieselbe Weise wie beim ersten Ausführungsbeispiel dieselbe Adresse zugeführt. Demgemäß wird der Schaltungsbetrieb der Speicherzellenfelder 1A und 1B während des Datenübertragungszyklus identisch.
Die von der X-Adressenpufferschaltung 60 ausgegebene interne X- Adressengruppe XADD' wird jedem der Adressendecodierer 2A und 2B über einen gemeinsamen Datenbus zugeführt, wie es in Fig. 10B gezeigt ist.
Somit wird dann, wenn die oben beschriebene X-Adressenpufferschaltung beim Speicher für sequentiellen Zugriff der vorliegenden Erfindung verwendet wird, auf eine Übertragung von Daten hin nur der vorbestimmte Wert von der X- Adressengruppe XADDB subtrahiert, so daß die X-Adressengruppe XADDB gleich der X-Adressengruppe XADDA wird. Somit können die X-Adressengruppe XADDA (A&sub0; bis An-1) und die X-Adressengruppe XADDB (An bis A2n-1) auf einer beliebigen Basis eingestellt werden. Das bedeutet, daß "n" nicht ein ganzzahliges Vielfaches von 2 sein muß, und somit kann der Speicher für sequentiellen Zugriff weit verbreitet für verschiedene Zwecke verwendet werden.
Selbst wenn die Schaltungen für eine sequentielle Adresse 8A und 8B, denen die gemeinsame Gruppe sequentieller Adressen SYADD zugeführt wird, aus Adressenzeigern bestehen, die Schieberegister enthalten, die in Reaktion auf einen gemeinsamen Synchronisiertakt betrieben werden, können dieselben Operationen und Effekte, wie sie oben für das erste Ausführungsbeispiel beschrieben sind, gleichermaßen für das dritte Ausführungsbeispiel erhalten werden.
Ein Speicher für sequentiellen Zugriff gemäß einem vierten Ausführungsbeispiel der vorliegenden Erfindung wird als nächstes nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem vierten Ausführungsbeispiel der vorliegenden Erfindung unterscheidet sich von demjenigen gemäß dem dritten Ausführungsbeispiel nur darin, daß unabhängige Gruppen sequentieller Adressen SYADDA und SYADDB jeweils zu den Schaltungen für eine sequentielle Adresse 8A und 8B eingegeben werden.
Der Speicher für sequentiellen Zugriff gemäß dem fünften Ausführungsbeispiel wird auf eine Weise betrieben, die im Wesentlichen gleich derjenigen gemäß dem dritten Ausführungsbeispiel ist. Jedoch können deshalb, weil die Gruppen sequentieller Adressen SYADDA und SYADDB, die zu den entsprechenden Schaltungen für eine sequentielle Adresse 8A und 8B eingegeben werden, unabhängig sind, Daten, die in den Datenregistern 7A und 7B bei Adressen gespeichert sind, die unterschiedlich voneinander sind, in serieller Form ausgegeben werden. Das bedeutet, daß deshalb, weil Daten, die in den Datenregistern 7A und 7B bei jeweils unterschiedlichen Adressen gespeichert sind, ausgewählt werden können, ein Paar der Datenregister 7A oder 7B und der Schaltung für eine sequentielle Adresse 8A oder 8B selbst dann unabhängig betrieben werden kann, wenn das andere Paar aus dem Datenregister 7A oder 7B und der Schaltung für eine sequentielle Adresse 8A oder 8B einen Defekt hat. Weiterhin können deshalb, weil eine Gruppe sequentieller Adressen nicht gemeinsam an beide Schaltungen für eine sequentielle Adresse angelegt wird, die Schaltungen für eine sequentielle Adresse 8A und 8B einen seriellen Zugriff bzw. sequentiellen Zugriff auf gespeicherte Daten erhalten, die asynchron in Bezug zueinander sind.
Ein Speicher für sequentiellen Zugriff gemäß einem fünften Ausführungsbeispiel der vorliegenden Erfindung wird nun unter Bezugnahme auf die Fig. 11 und 12 beschrieben.
Fig. 11 ist ein Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem fünften Ausführungsbeispiel der vorliegenden Erfindung schematisch zeigt. Elemente, die gleich denjenigen sind, die in Fig. 9 gezeigt sind, die das dritte Ausführungsbeispiel darstellt, sind durch gleiche Bezugszeichen identifiziert.
Der Speicher für sequentiellen Zugriff gemäß dem fünften Ausführungsbeispiel hat eine Adressenpufferschaltung 61, die dieselbe Funktion wie die X- Adressenpufferschaltung 60 durchführt, die oben unter Bezugnahme auf das dritte Ausführungsbeispiel beschrieben worden ist. Der Adressenpufferschaltung 61 wird von außen eine Adressengruppe ADD zugeführt, und ihr wird auch ein Datenübertragungssignal DT, ein Zeilenadressenhinweissignal und ein Spaltenadressenhinweissignal zugeführt. Die Adressenpufferschaltung 61 gibt interne X- Adressengruppen XADDA und XADDB auf dieselbe Weise aus, wie die X- Adressenpufferschaltung 60 des dritten Ausführungsbeispiels. Weiterhin funktioniert die Adressenpufferschaltung 61 zum Ausgeben einer internen Y- Adressengruppe YADD, um zu Y-Adressendecodierern 5A und 5B zugeführt zu werden. Darüber hinaus hat die Adressenpufferschaltung 61 eine Adressenholfunktion, die identisch zu derjenigen eines allgemeinen DRAM ist, um X- und Y- Adressengruppen aus der vom selben Adressenanschluß zugeführten Adressengruppe ADD basierend auf dem Zeilenadressenhinweissignal RAS und dem Spaltenadressenhinweissignal im Zeitmultiplex hereinzunehmen.
Fig. 12 stellt eine spezifische Schaltungskonfiguration der Adressenpufferschaltung 61 dar. In diesem Fall sind dieselben Elemente der Struktur, wie diejenigen, die in der in Fig. 10A gezeigten X-Adressenpufferschaltung 60 verwendet sind, mit denselben Bezugszeichen identifiziert, und ihre Beschreibung wird daher weggelassen.
Die Adressenpufferschaltung 61 hat eine Gatterschaltung 130, der von außen das Zeilenadressenhinweissignal , das über einen Inverter 122 eingegeben wird, und die Adressengruppe ADD zugeführt werden. Die Gatterschaltung 130 weist NANDs 130i-1 auf, denen das Zeilenadressenhinweissignal und die externe Adressengruppe ADD zugeführt werden, und Inverter 130i-2, die jeweils zwischen den Ausgängen der NANDs 130i-1 und den Invertern 110i elektrisch angeschlossen sind. Weiterhin hat die Adressenpufferschaltung 61 eine Gatterschaltung 140, der das Spaltenadressenhinweissignal über einen Inverter 124 zugeführt wird, und die Adressengruppe ADD. Die Gatterschaltung 140 ist aus NANDs 140i-1 aufgebaut, denen das Spaltenadressenhinweissignal und die externe Adressengruppe ADD zugeführt werden, und aus Invertern 140i-2, die jeweils zwischen den Ausgängen der NANDs 140i-1 und Invertern 110'i elektrisch angeschlossen sind. Komponenten mit denselben Funktionen wie denjenigen der Komponenten in der X-Adressenpufferschaltung 60 sind mit identischen Bezugszeichen mit Apostroph bzw. Strich (') bezeichnet, und ihre Beschreibung wird daher weggelassen.
Wenn die Adressengruppe ADD entsprechend der externen Eingabe vom selben Adressenanschluß eingegeben wird, nimmt die Adressenpufferschaltung 61 im Speicher für sequentiellen Zugriff die X-Adressengruppe auf einer Zeitaufteilungsbasis in Reaktion auf das Zeilenadressenhinweissignal herein. Als nächstes gibt die Adressenpufferschaltung 61 die internen X-Adressengruppen XADDA und XADDB auf dieselbe Weise wie die X-Adressenpufferschaltung 60 aus, die oben unter Bezugnahme auf das dritte Ausführungsbeispiel beschrieben ist, und führt sie zu ihren entsprechenden X-Adressendecodierern 2A und 2B zu. Wenn das Spaltenadressenhinweissignal zur Adressenpufferschaltung 61 eingegeben wird, nimmt die Adressenpufferschaltung 61 die auf der Zeitaufteilungsbasis vom selben Adressenanschluß zugeführte Y-Adressengruppe herein. Danach gibt die Adressenpufferschaltung 61 die interne Y-Adressengruppe YADD zu jedem der Y- Adressendecodierer 5A und 5B aus. Somit wird der Zugriff auf Speicherzellenfelder 1A und 1B auf eine Weise ausgeführt, die gleich derjenigen ist, die durch das dritte Ausführungsbeispiel ausgeführt wird. Wenn das Datenübertragungssignal DT während des Datenübertragungszyklus auf den "A"-Zustand gebracht wird, wird ein Betrieb für sequentiellen Zugriff durchgeführt, der gleich demjenigen ist, der durch das dritte Ausführungsbeispiel ausgeführt wird.
Das vorliegende fünfte Ausführungsbeispiel hat einen Vorteil, der darin besteht, daß deshalb, weil die von außen eingegebene Adressengruppe ADD, die aus den X- und Y-Adressengruppen zusammengesetzt ist, aufgrund des Vorsehens der Adressenpufferschaltung 61 vom selben Adressenanschluß auf einer Zeitaufteilungsbasis gebracht werden kann, die Anzahl von Anschlüssen reduziert werden kann. Jede der Schaltungen für eine sequentielle Adresse 8A und 8B, denen eine gemeinsame Gruppe sequentieller Adressen SYADD zugeführt wird, kann aus einem Adressenzeiger gebildet sein, der aus einem Register besteht, dem ein gemeinsamer Synchronisiertakt zugeführt wird.
Ein Speicher für sequentiellen Zugriff gemäß einem sechsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem sechsten Ausführungsbeispiel der vorliegenden Erfindung ist auf dieselbe Weise wie das fünfte Ausführungsbeispiel aufgebaut, außer daß unabhängige Gruppen sequentieller Adressen SYADDA und SYADDB an die jeweiligen Schaltungen für eine sequentielle Adresse 8A und 8B angelegt werden.
Der Speicher für sequentiellen Zugriff gemäß dem sechsten Ausführungsbeispiel wird grundsätzlich auf eine Weise betrieben, die im Wesentlichen gleich derjenigen gemäß dem fünften Ausführungsbeispiel ist. Da die unabhängigen Gruppen sequentieller Adressen SYADDA und SYADDB zu den jeweiligen Schaltungen für eine sequentielle Adresse 8A und 8B eingegeben werden, können die Daten, die in den Datenregistern 7A und 7B bei Adressen gespeichert sind, die voneinander unterschiedlich sind, sequentiell ausgegeben werden. Daher hat das sechste Ausführungsbeispiel des Speichers für sequentiellen Zugriff nicht nur im Wesentlichen dieselben Vorteile wie diejenigen, die durch denjenigen gemäß dem fünften Ausführungsbeispiel erhalten werden, sondern auch die folgenden Vorteile. Da die bei den unterschiedlichen Adressen in den jeweiligen Datenregistern 7A und 7B gespeicherten Daten selektiv ausgegeben werden können, kann ein Paar aus dem Datenregister 7A und 7B und der Schaltung für eine sequentielle Adresse 8A oder 8B selbst dann unabhängig betrieben werden, wenn das andere Paar aus dem Datenregister 7A oder 7B und der Schaltung für ein sequentielle Adresse 8A oder 8B einen Defekt hat. Weiterhin können deshalb, weil die Gruppen sequentieller Adressen SYADDA und SYADDB voneinander unterschiedlich sind, die Schaltungen für eine sequentielle Adresse 8A und 8B auch einen sequentiellen Zugriff asynchron zueinander erhalten, und zwar unter Verwendung dieser Adressengruppen.
Ein Speicher für sequentiellen Zugriff gemäß einem siebten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 13 ist ein schematisches Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem siebten Ausführungsbeispiel der vorliegenden Erfindung zeigt. Elemente, die gleich denjenigen sind, die in Fig. 1 gezeigt sind, die das erste Ausführungsbeispiel darstellt, sind mit gleichen Bezugszeichen bezeichnet.
Im Speicher für sequentiellen Zugriff gemäß dem siebten Ausführungsbeispiel sind eine erste und eine zweite Ausgangssequenz-Umwandlungsschaltung 70A und 70B zwischen einem Lesedatenbus 9A und einer Schaltung für eine sequentielle Ausgabe 10A bzw. zwischen einem Lesedatenbus 9B und einer Schaltung für eine sequentielle Ausgabe 10B vorgesehen. Jede der ersten und der zweiten Ausgangssequenz-Umwandlungsschaltungen 70A und 70B hat eine Funktion zum Ändern der sequentiellen Ausgangssequenz von Lesedaten, die auf jedem der Lesedatenbusse 9A und 9B übertragen werden, basierend auf Adressensignalen S&sub0; und 51, die zur Steuerung der sequentiellen bzw. seriellen Ausgangssequenz vorgesehen sind. Die Schaltungen 70A und 70B liefern die so verarbeiteten Lesedaten sequentiell bzw. seriell zu den jeweiligen Schaltungen für eine sequentielle Ausgabe 10A und 10B.
Fig. 14 ist ein Schaltungsdiagramm, das die Konfiguration der in Fig. 13 gezeigten ersten Ausgangssequenz-Umwandlungsschaltung 70A zeigt. Die zweite Ausgangssequenz-Umwandlungsschaltung 70B ist bezüglich der Schaltungskonfiguration identisch zur ersten Ausgangssequenz-Umwandlungsschaltung 70A.
Die erste Ausgangssequenz-Umwandlungsschaltung 70A ist zwischen dem Lesedatenbus 9A (der beispielsweise in einer 4-Bit-Anordnung aufgebaut ist) und der Schaltung für eine sequentielle Ausgabe 10A vorgesehen. Weiterhin hat die erste Ausgangssequenz-Umwandlungsschaltung 70A einen Decodierer, der aus NAND- Gattern oder ähnlichem besteht, zum Decodieren der Adressensignale S&sub0; und S&sub1; und aus NMOS 72-1 bis 72-4, die durch decodierte Ausgaben P&sub1; bis P&sub4; des Decodierers 71 gesteuert werden, um den Lesedatenbus 9A mit der Schaltung für eine sequentielle Ausgabe 10A zu verbinden und ihn von dieser zu trennen.
Die Fig. 15A und 15B sind Zeitdiagramme zum Beschreiben des Betriebs der in Fig. 14 gezeigten Ausgangssequenz-Umwandlungsschaltung 70A. Der Betrieb des in den Fig. 13 und 14 gezeigten Speichers für sequentiellen Zugriff wird nachfolgend unter Bezugnahme auf die Fig. 15A und 15B beschrieben.
Der Speicher für sequentiellen Zugriff wird auf eine Weise betrieben, die im Wesentlichen gleich derjenigen gemäß dem ersten Ausführungsbeispiel ist, aber davon bezüglich der folgenden Aspekte unterschiedlich ist. Wenn die gemeinsame Gruppe sequentieller Adressen SYADD zu jeder der Schaltungen für eine sequentielle Adresse 8A und 8B während eines Betriebs für einen sequentiellen Zugriff eingegeben wird, decodiert jede der Schaltungen für eine sequentielle Adresse 8A und 8B die Gruppe sequentieller Adressen SYADD synchron zu einem Synchronisier-Steuertakt CLK. Basierend auf dem Ergebnis der Decodierung übertragen die Schaltungen für eine sequentielle Adresse 8A und 8B jeweils die vier Bits entsprechenden Lesedaten D1 bis D4 über die Lesedatenbusse 9A und 9B, welche Daten in den jeweiligen Datenregistern 7A und 7B gespeichert worden sind.
Wenn die Adressensignale S&sub0; und S&sub1; zu jeder der ersten und der zweiten Ausgangssequenz-Umwandlungsschaltung 70A und 70B synchron zum Synchronisier- Steuertakt CLK zugeführt werden, wie es in Fig. 15A gezeigt ist, wird jede der ersten und der zweiten Ausgangssequenz-Umwandlungsschaltungen 70A und 70B so aktiviert, daß die Adressensignale S&sub0; und S&sub1; durch den Decodierer 71 decodiert werden und die NMOS 72-1 bis 72-4 jeweils durch die resultierenden decodierten Ausgaben P&sub1; bis P&sub4; ein- oder ausgeschaltet werden. Daher wird die Reihenfolge oder Sequenz zum Ausgeben der 4-Bit-Lesedaten D&sub1; bis D4, die gleichzeitig über einen jeweiligen der Lesedatenbusse 9A und 9B übertragen worden sind, geändert. Die so der Ausgangssequenz-Änderungsverarbeitung unterzogenen Lesedaten werden von einem jeweiligen von Ausgabeanschlüssen OUTA und OUTB der Schaltungen für eine sequentielle Ausgabe 10A und 10B ausgegeben.
Das siebte Ausführungsbeispiel hat Vorteile, die im Wesentlichen gleich denjenigen sind, die beim ersten Ausführungsbeispiel erhalten werden, und die folgenden zusätzlichen Vorteile. Die Sequenz bzw. Ablauffolge zum sequentiellen Ausgeben der Lesedaten kann durch jede der ersten und der zweiten Ausgangssequenz- Umwandlungsschaltungen 70A und 70B gesteuert werden. Somit ist die obige Verarbeitung zum Ändern einer Ausgangssequenz beispielsweise in einem Fall effektiv, in welchem die Ausgangssequenz geändert werden sollte, wenn RGB-(Rot, Grün und Blau-)Daten entsprechend Bilddaten jeweils in die entsprechenden Speicherzellenfelder 1A und 1B in serieller bzw. sequentieller Form geschrieben und beim Zeichnen eines Bildes auf einem Flüssigkristall-Bildschirm oder ähnlichem verwendet werden.
Das in Fig. 14 gezeigte Ausführungsbeispiel stellt den Fall dar, bei welchem jeder der Lesedatenbusse 9A und 9B in einer 4-Bit-Anordnung oder -Einheit aufgebaut ist. Jedoch können die Lesedatenbusse 9A und 9B selbst auf den Fall angewendet werden, in welchem die Anzahl von Bits 8, 16 oder eine andere erwünschte Anzahl ist. Jede der Schaltungen für eine sequentielle Adresse 8A und 8B, der die gemeinsame Gruppe sequentieller Adressen SYADD zugeführt wird, kann einen Adressenzeiger aufweisen, der ein Register enthält, dem der gemeinsame Synchronisiertakt zugeführt wird, auf eine Weise, die gleich derjenigen ist, die oben unter Bezugnahme auf das erste Ausführungsbeispiel beschrieben ist.
Fig. 16 zeigt ein achtes Ausführungsbeispiel der vorliegenden Erfindung und stellt ein Beispiel einer weiteren Struktur einer jeweiligen Ausgangssequenz- Umwandlungsschaltung dar, die beim siebten Ausführungsbeispiel beschrieben ist. Elemente, die gleich denjenigen sind, die beim siebten Ausführungsbeispiel gezeigt sind, sind mit gleichen Bezugszeichen bezeichnet. In diesem Fall wird nachfolgend eine typische erste Ausgangssequenz-Umwandlungsschaltung 70A beschrieben. Eine zweite Ausgangssequenz-Umwandlungsschaltung 70B ist im Wesentlichen dieselbe wie die erste Ausgangssequenz-Umwandlungsschaltung 70A.
Die erste Ausgangssequenz-Umvvandlungsschaltung 70A ist mit einer Adressen- Schiebeschaltung 80 zusätzlich zu einem Decodierer 71 und zu NMOS 72-1 bis 72- 4 gleich denjenigen der in Fig. 14 gezeigten Schaltung 70A versehen. Die Adressen-Schiebeschaltung 80 ist auf der Eingangsseite des Decodierers 71 vorgesehen und dient als Schaltung zum Eingeben von Adressensignalen S&sub0; und S&sub1; zum Decodierer 71. Die Adressensignale S&sub0; und S&sub1; steuern eine sequentielle Lesedaten- Ausgangssequenz in Reaktion auf ein Freigabesignal PIN für die Eingabe einer Adressensequenz. Die seriellen bzw. sequentiellen Lesedaten geben durch die Schaltung 80 bestimmte Sequenzen basierend auf den Adressensignalen S&sub0; und S&sub1; aus. Die Schaltung 80 führt das Ergebnis ihrer Entscheidung synchron zu einem Synchronisier-Steuertakt CLK zum Decodierer 71 zu.
Die Adressen-Schiebeschaltung 80 weist NMOS 81 und 82 auf, die durch das Freigabesignal PIN gate-gesteuert werden, damit ihnen die jeweiligen Adressensignale S&sub0; und S&sub1; zugeführt werden. Die Schaltung 80 enthält auch einen Inverter 83 zum Invertieren des Freigabesignals PIN, NMOS 84 und 85, die durch die Ausgabe des Inverters 83 gate-gesteuert werden, und vier, in Kaskade bzw. Reihe geschaltete Flip-Flops 86-1 bis 86-4 zum Verschieben des eingegebenen Adressensignals S&sub0; in Reaktion auf den Synchronisier-Steuertakt CLK. Vier in Reihe geschaltete Flip-Flops 87-1 bis 87-4 sind auch in der Schaltung 80 zum Verschieben des eingegebenen Adressensignals S&sub1; in Reaktion auf den Synchronisier-Steuertakt CLK enthalten. Die vier in Reihe geschalteten Flip-Flops 86-1 bis 86-4 sind elektrisch miteinander verbunden, so daß sie mit dem NMOS 84 einen Ring bilden. Gleichermaßen sind auch die vier in Reihe geschalteten Flip-Flops 87-1 bis 87-4 miteinander verbunden, so daß mit dem NMOS 85 ein Ring gebildet wird.
Die Fig. 17A und 17B sind Zeitdiagramme zum Beschreiben des Betriebs der in Fig. 16 gezeigten Ausgangssequenz-Umwandlungsschaltung. Nachfolgend wird der Betrieb der Ausgangssequenz-Umwandlungsschaltung, die in Fig. 16 dargestellt ist, unter Bezugnahme auf die Fig. 17A und 17B beschrieben.
Die in Fig. 16 gezeigte Ausgangssequenz-Umwandlungsschaltung wird grundsätzlich auf eine Weise betrieben, die im wesentlichen gleich der oben beschriebenen zum Betreiben der in Fig. 14 gezeigten Ausgangssequenz-Umwandlungsschaltung ist.
Insbesondere ist beschrieben, daß die NMOS 81 und 82 dann, wenn das Freigabesignal PIN zum "H"-Pegel gebracht wird, EIN-geschaltet werden. Weiterhin wird das Freigabesignal PIN durch den Inverter 83 invertiert, so daß die NMOS 84 und 85 AUS-geschaltet werden. Wenn die NMOS 81 und 82 EIN-geschaltet werden, werden die Adressensignale S&sub0; und S&sub1; zu den jeweiligen Flip-Flops 86-1 und 87-1 eingegeben. Weiterhin werden die Adressensignale S&sub0; und S&sub1; jeweils zu den Flip- Flops 86-2 bis 86-4 und 87-2 bis 87-4 entsprechend den nachfolgenden Stufen basierend auf dem Synchronisier-Steuertakt CLK verschoben, um dadurch eine sequentielle bzw. serielle Lesedaten-Ausgangssequenz zu bestimmen. Danach wird die bestimmte Sequenz von den Flip-Flops 86-4 und 87-4, die der Endstufe entsprechen, zum Decodierer 71 zugeführt. Der Decodierer 71 decodiert die bestimmte sequentielle Ausgangssequenz als eine 4-Bit-Ausgabe P1 bis P4 und schaltet die NMOS 72-1 bis 72-4 gemäß dieser decodierten Ausgabe EIN oder AUS. Somit wird die Sequenz zum sequentiellen Ausgeben von 4-Bit-Lesedaten D&sub1; bis D&sub4;, die gleichzeitig über einen jeweiligen von Lesedatenbussen 9A und 9B, aufgebaut in 4-Bit-Einheiten, von jedem der Datenregister 7A und 7B übertragen worden sind, durch die NMOS 72-1 bis 72-4 geändert. Die so einer Verarbeitung zum Ändern der Ausgangssequenz unterzogenen Lesedaten werden von einem jeweiligen von Ausgabeanschlüssen OUTA und OUTB von Schaltungen für eine sequentielle Ausgabe 10A und 10B ausgegeben.
Andererseits werden dann, wenn das Freigabesignal PIN zum "L"-Pegel gebracht wird, die NMOS 81 und 82 AUS-geschaltet. Weiterhin wird das Freigabesignal PIN durch den Inverter 83 invertiert, so daß die NMOS 84 und 85 EIN-geschaltet werden. Wenn die NMOS 81 und 82 AUS-geschaltet werden, wird verhindert, daß die Adressensignale S&sub0; und S&sub1; zu den NMOS 81 und 82 eingegeben werden. Wenn die NMOS 84 und 85 zum EIN-Zustand gebracht werden, werden die Flip-Flops 86- 1 bis 86-4 durch den NMOS 84 in einer ringartigen Anordnung elektrisch miteinander verbunden, so daß die sequentielle Ausgangssequenz gehalten wird, wie sie ist. Weiterhin werden die Flip-Flops 87-1 bis 87-4 durch den NMOS 85 in einer ringartigen Anordnung elektrisch miteinander verbunden, so daß die sequentielle Ausgangssequenz gehalten wird, wie sie ist. Danach werden die obigen Ergebnisse zum Decodierer 71 zugeführt. Wenn es erwünscht ist, die resultierende sequentielle Ausgangssequenz zu ändern, kann das Freigabesignal PIN auf den "H"-Pegel eingestellt werden, so daß die Adressensignale S&sub0; und S&sub1; zum Decodierer 71 eingegeben werden.
Der Speicher für sequentiellen Zugriff gemäß dem achten Ausführungsbeispiel hat den folgenden Vorteil zusätzlich zu Vorteilen, die gleich denjenigen sind, die durch den Speicher für sequentiellen Zugriff gemäß dem ersten Ausführungsbeispiel erhalten werden. Die Sequenz bzw. Ablauffolge zum Ausgeben der Lesedaten D&sub1; bis D&sub4;, die über die Lesedatenbusse 9A und 9B gleichzeitig übertragen worden sind, kann während des Betriebs für sequentiellen Zugriff gesteuert werden. Daher ist die obige Verarbeitung zum Ändern der Ausgangssequenz beispielsweise in einem Fall effektiv, in welchem die Ausgangssequenz geändert werden sollte, wenn RGB- Daten entsprechend Bilddaten sequentiell in die entsprechenden Speicherzellenfelder 1A und 1B geschrieben werden und die Daten beim Zeichnen eines Bilds auf einem Flüssigkristall-Bildschirm oder ähnlichem zu verwenden sind. In der in Fig. 14 gezeigten Ausgangssequenz-Umwandlungsschaltung, die beim siebten Ausführungsbeispiel verwendet wird, sollten die Adressensignale So und 51 zur Steuerung der sequentiellen Ausgangssequenz von außen zugeführt werden. In der beim achten Ausführungsbeispiel verwendeten Ausgangssequenz- Umwandlungsschaltung kann die sequentielle Ausgangssequenz durch einfaches Eingeben des Freigabesignals PIN in die Adressen-Schiebeschaltung 80 geändert werden.
Übrigens ist jeder der Lesedatenbusse 9A und 9B in einer 4-Bit-Anordnung oder - Einheit vorgesehen. Jedoch kann das achte Ausführungsbeispiel auch auf Lesedatenbusse angewendet werden, die in anderen Bit-Einheiten oder -Anordnungen vorgesehen sind, wie beispielsweise 8-Bit- und 16-Bit-Anordnungen. Jede der Schaltungen für eine sequentielle Adresse 8A und 8B, der die gemeinsame Gruppe sequentieller Adressen SYADD zugeführt wird, kann aus einem Adressenzeiger bestehen, der ein Register enthält, dem ein gemeinsamer Synchronisiertakt zugeführt wird.
Ein Speicher für sequentiellen Zugriff gemäß einem neunten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 18 zeigt das neunte Ausführungsbeispiel der vorliegenden Erfindung und ist ein Schaltungsdiagramm, das ein Beispiel einer weiteren Struktur der ersten Ausgangssequenz-Umwandlungsschaltung 70A zeigt, die bei der Beschreibung des siebten Ausführungsbeispiels beschrieben worden ist. Elemente, die gleich denjenigen sind, die in den Fig. 14 und 16 gezeigt sind, welche beim siebten und beim achten Ausführungsbeispiel verwendet sind, sind mit denselben Bezugszeichen bezeichnet. Übrigens ist die zweite Ausgangssequenz-Umwandlungsschaltung 70B dieses Ausführungsbeispiels im wesentlichen dieselbe wie die erste Ausgangssequenz-Umwandlungsschaltung 70A.
Die erste Ausgangssequenz-Umwandlungsschaltung 70A ist grundsätzlich gleich der Ausgangssequenz-Umwandlungsschaltung, die beim achten Ausführungsbeispiel verwendet ist, außer bezüglich der Adressen-Schiebeschaltung 80. Die erste Ausgangssequenz-Umwandlungsschaltung 70A des achten Ausführungsbeispiels ist beispielsweise versehen mit vier Latsch-Schaltungen 88-1 bis 88-4, einer Schiebeschaltung vom Vierstufentyp 90 und vier Paaren von Gatter-Tristate-Invertern 89-1 bis 89-8, als Alternative zu der Adressen-Schiebeschaltung 80. Die vier Latch- Schaltungen 88-1 bis 88-4 sind Schaltungen, die sequentielle Ausgangssequenz- Entscheidungsadressen S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4; in Reaktion auf ein Freigabesignal PIN für die Eingabe einer Adressensequenz hereinnehmen. Ein Decodierer 71 ist mit den Ausgängen der vier Latch-Schaltungen 88-1 bis 88-4 über die vier Gruppen von Tristate-Invertern 89-1 bis 89-8 elektrisch verbunden. Die Schiebeschaltung 90 besteht aus vier Flip-Flops, die in einer ringartigen Anordnung elektrisch miteinander verbunden sind. Weiterhin hat die Schiebeschaltung 90 eine Funktion zum Durchführen einer Schiebeoperation in Reaktion auf einen Synchronisier- Steuertakt CLK und darauffolgend zum Ein- und Ausschalten der Tristate-Inverter 89-1 bis 89-8 paarweise nacheinander. Wenn die Ausgaben der Schiabeschaltung 90 im "H"-Zustand sind, führen die Tristate-Inverter 89-1 bis 89-8 normale Signalinversionsoperationen durch. Wenn andererseits die Ausgaben der Schiebeschaltung 90 zum "L"-Pegel gebracht sind, wird jede der Ausgaben der Tristate-Inverter 89-1 bis 89-8 in einen Zustand hoher Impedanz gebracht.
Fig. 19 ist ein Zeitdiagramm zum Erklären des Betriebs der in Fig. 18 gezeigten Ausgangssequenz-Umwandlungsschaltung. Der Betrieb der in Fig. 18 gezeigten Ausgangssequenz-Umwandlungsschaltung wird nun nachfolgend unter Bezugnahme auf Fig. 19 beschrieben.
Wenn der Ausgangssequenz-Umwandlungsschaltung die sequentiellen Ausgangssequenz-Entscheidungsadressen S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4; und der Synchronisier- Steuertakt CLK während eines Betriebs für sequentiellen Zugriff zugeführt werden, nehmen die Latch-Schaltungen 88-1 bis 88-4 die sequentiellen Ausgangssequenz- Entscheidungsadressen S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4; in Reaktion auf das Freigabesignal PIN herein. Die Schiebeschaltung 90 wird in Reaktion auf den Synchronisier- Steuertakt CLK sequentiell verschoben, so daß die Tristate-Inverter 89-1 bis 89-8 basierend auf den Ausgaben der Schiebeschaltung aufeinanderfolgend betrieben werden. Als Ergebnis werden die Ausgaben der Latch-Schaltungen 138-1 bis 88-4 invertiert, und die invertierten Ausgaben werden zum Decodierer 71 zugeführt.
Dann decodiert der Decodierer 71 die invertierten Ausgaben von den Tristate- Invertern 89-1 bis 89-8, um decodierte Ausgaben P&sub1; bis P&sub4; entsprechend 4 Bits zu erzeugen, um dadurch die vier NMOS 72-1 bis 72-4 gemäß den decodierten Ausgaben P&sub1; bis P&sub4; EIN oder AUS zu schalten. Eine gleiche Verarbeitung wird durch die zweite Ausgangssequenz-Umwandlungsschaltung 70B durchgeführt. Als Ergebnis werden die Sequenzen zum sequentiellen Ausgeben der Lesedaten D&sub1; bis D&sub4;, die über die Lesedatenbusse 9A und 9B übertragen werden, geändert, und die so einer Verarbeitung zum Ändern der Ausgangssequenz unterzogenen Lesedaten D&sub1; bis D&sub4; werden von Ausgabeanschlüssen OUTA und OUTB der Schaltungen für eine sequentielle Ausgabe 10A und 10B ausgegeben.
Somit werden die sequentiellen Ausgangssequenz-Entscheidungsadressen S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4; basierend auf dem Freigabesignal PIN in die entsprechenden Latch-Schaltungen 88-1 bis 88-4 gebracht. Weiterhin wird die sequentielle Ausgangssequenz der Lesedaten D&sub1; bis D&sub4; synchron zum Synchronisier-Steuertakt CLK basierend auf den sequentiellen Ausgangssequenz-Entscheidungsadressen S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4; geändert. Daher hat das neunte Ausführungsbeispiel den folgenden Vorteil zusätzlich zu den Vorteilen, die im Wesentlichen gleich denjenigen sind, die durch das siebte Ausführungsbeispiel erhalten werden. Da die sequentiellen Ausgangssequenz-Entscheidungsadressen S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4; extern von der Außenseite zugeführt werden und die sequentielle Ausgangssequenz basierend auf solchen Adressen geändert wird, kann ein Ausgangssequenz-Umschaltbetrieb mit hoher Geschwindigkeit ausgeführt werden.
Der in Fig. 18 gezeigte Lesedatenbus 9A ist in einer 4-Bit-Anordnung oder -Einheit aufgebaut, kann aber in einer Form angeordnet sein, die eine andere erwünschte Anzahl von Bits gruppiert. Gleich dem in Fig. 13 gezeigten siebten Ausführungsbeispiel wird jeder der Schaltungen für eine sequentielle Adresse 8A und 8B eine gemeinsame Gruppe sequentieller Adressen SYADD zugeführt, und sie kann aus einem Adressenzeiger bestehen, der ein Schieberegister enthält, dem ein gemeinsamer Synchronisiertakt zugeführt wird.
Ein Speicher für sequentiellen Zugriff gemäß einem zehnten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 20 zeigt das zehnte Ausführungsbeispiel der vorliegenden Erfindung und ist ein Schaltungsdiagramm, das ein Beispiel einer weiteren Struktur der beim siebten Ausführungsbeispiel verwendeten ersten Ausgangssequenz- Umwandlungsschaltung 70A darstellt. Elemente, die gleich denjenigen sind, die beim neunten Ausführungsbeispiel gezeigt sind, sind mit gleichen Bezugszeichen bezeichnet. Die zweite Ausgangssequenz-Umwandlungsschaltung 70B ist eine Schaltung, die im Wesentlichen dieselbe wie die erste Ausgangssequenz- Umwandlungsschaltung 70A ist.
Die erste Ausgangssequenz-Umwandlungsschaltung 70A ist grundsätzlich dieselbe wie diejenige beim neunten Ausführungsbeispiel, außer daß Abgleichschaltungen 91-1 bis 91-4 die Latch-Schaltungen 88-1 bis 88-4 ersetzen. Die Abgleichschaltungen 91-1 bis 91-4 werden zum Bestimmen der sequentiellen Ausgangssequenz verwendet. Jede Abgleichschaltung hat eine Funktion gleich derjenigen der jeweiligen Latch-Schaltung, die sie ersetzt.
Fig. 21 ist ein Schaltungsdiagramm, das ein Beispiel der Struktur jeder der Abgleichschaltungen 91-1 bis 91-4 zeigt. Jede der Abgleichschaltungen 91-1 bis 91-4 hat zur Bestimmung der sequentiellen Ausgangssequenz verwendete Sicherungen F1 und F2. Jede Sicherung hat ein Ende, das mit einem Leistungsversorgungspotential VCC elektrisch verbunden ist. Das andere Ende der Sicherung F1 ist über einen Widerstand R1 elektrisch mit Erdpotentialen VSS verbunden. Das andere Ende der Sicherung F2 ist über einen Widerstand R2 mit dem Erdpotential VSS verbunden. Somit wird beispielsweise dann, wenn die Sicherung F1 jeder der Abgleichschaltungen 91-1 bis 91-4 unterbrochen bzw. aufgetrennt ist, eine Adresse "01" ausgegeben.
Fig. 22 ist ein Zeitdiagramm zum Beschreiben des Betriebs der in Fig. 20 gezeigten Ausgangssequenz-Umwandlungsschaltung. Nun wird nachfolgend der Betrieb der in Fig. 20 dargestellten Ausgangssequenz-Umwandlungsschaltung beschrieben.
Der Betrieb der Ausgangssequenz-Umwandlungsschaltung ist grundsätzlich im Wesentlichen identisch zu demjenigen der beim neunten Ausführungsbeispiel verwendeten Ausgangssequenz-Umwandlungsschaltung. Wenn sequentielle Ausgangssequenz-Entscheidungsadressen im voraus in Abhängigkeit von den Sicherungen F1 und F2 der einzelnen Abgleichschaltungen 91-1 bis 91-4 eingestellt werden, dann wird die Ausgangssequenz von Lesedaten D&sub1; bis D&sub4; synchron zu einem Synchronisier-Steuertakt CLK auf der Basis der durch die Abgleichschaltungen 91-1 bis 91-4 eingestellten sequentiellen Ausgangssequenz-Entscheidungsadressen geändert. Danach werden die so einer Verarbeitung zum Ändern der Ausgangssequenz unterzogenen Lesedaten sequentiell von jedem der Ausgabeanschlüsse OUTA und OUTB der Schaltungen für eine sequentielle Ausgabe 10A und 10B sequentiell ausgegeben.
Das gegenwärtige zehnte Ausführungsbeispiel hat den folgenden Vorteil zusätzlich zu den Vorteilen, die gleich denjenigen sind, die durch das siebte Ausführungsbeispiel zur Verfügung gestellt werden. Da die sequentiellen Ausgangssequenz-Entscheidungsadressen durch die Abgleichschaltung 91-1 bis 91-4 eingestellt werden können, ist es unnötig, die sequentielle Ausgangssequenz-Entscheidung S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4; extern einzugeben, wie beim neunten Ausführungsbeispiel.
Übrigens kann der Lesedatenbus 9A in einer Form mit einer erwünschten Anzahl von Bits eingestellt werden, die andere als vier Bits ist. Gleich dem in Fig. 13 gezeigten siebten Ausführungsbeispiel wird jeder der Schaltungen für eine sequentielle Adresse 8A und 8B die gemeinsame Gruppe sequentieller Adressen SYADD zugeführt, und sie kann aus einem Adressenzeiger bestehen, der ein Schieberegister enthält, dem ein gemeinsamer Synchronisiertakt zugeführt wird.
Speicher für sequentiellen Zugriff gemäß einem elften Ausführungsbeispiel der vorliegenden Erfindung werden nun nachfolgend beschrieben.
Die Speicher für sequentiellen Zugriff gemäß dem elften Ausführungsbeispiel der vorliegenden Erfindung sind auf die folgende Weise aufgebaut. Unabhängige Gruppen sequentieller Adressen SYADDA und SYADDB werden (als Alternative zur gemeinsamen Gruppe sequentieller Adressen SYADD, die zu jeder der Schaltungen für ein sequentielle Adresse 8A und 8B eingegeben wird, die in Fig. 13 gezeigt sind) bei jedem des siebten, des achten, des neunten und des zehnten Ausführungsbeispiels (siehe Fig. 14, 16, 18 und 20) verwendet. Weiterhin wird die Gruppe sequentieller Adressen SYADDA zur Schaltung für eine sequentielle Adresse 8A eingegeben, wohingegen die übrige Gruppe sequentieller Adressen SYADDB zur Schaltung für eine sequentielle Adresse 8B eingegeben wird.
Die Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel werden grundsätzlich auf eine Weise betrieben, die im Wesentlichen gleich derjenigen des oben beschriebenen Betriebs der Speicher für sequentiellen Zugriff gemäß dem siebten, dem achten, dem neunten und dem zehnten Ausführungsbeispiel ist. Da jedoch die Gruppen sequentieller Adressen SYADDA und SYADDB nicht gemeinsam sind, können Daten, die jeweils in Datenregistern 7A und 7B bei unterschiedlichen Adressen gespeichert sind, seriell bzw. sequentiell ausgegeben werden. Das bedeutet, daß deshalb, weil die bei unterschiedlichen Adressen in den jeweiligen Datenregistern 7A und 7B jeweils gespeicherten Daten selektiv ausgegeben werden können, ein Paar aus dem Datenregister 7A oder 7B und der Schaltung für eine sequentielle Adresse 8A oder 8B selbst dann unabhängig betrieben werden kann, wenn das andere Paar aus dem Datenregister 7A oder 7B und der Schaltung für eine sequentielle Adresse 8A oder 8B einen Defekt hat. Weiterhin können deshalb, weil die Gruppen sequentieller Adressen SYADDA und SYADDB unterschiedlich voneinander sind, die Schaltungen für eine sequentielle Adresse 8A und 8B auch einen sequentiellen Zugriff asynchron zueinander erhalten.
Nun wird nachfolgend ein Speicher für sequentiellen Zugriff gemäß einem zwölften Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
Fig. 23 ist ein Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem zwölften Ausführungsbeispiel der vorliegenden Erfindung schematisch zeigt. Elemente, die gleich denjenigen, die in Fig. 9 gezeigt sind, die das dritte Ausführungsbeispiel darstellen, und in den Fig. 13 und 14, die das siebte Ausführungsbeispiel darstellen, sind mit gleichen Bezugszeichen bezeichnet.
Der Speicher für sequentiellen Zugriff gemäß der vorliegenden Erfindung entspricht dem Speicher für sequentiellen Zugriff der Fig. 9, die das dritte Ausführungsbeispiel darstellt, wobei die erste und die zweite Ausgangssequenz-Unmwandlungsschaltung 70A und 70B jeweils in Fig. 13 und in Fig. 14, die das siebte Ausführungsbeispiel darstellen, jeweils zwischen den Lesedatenbussen 9A und 9B und den Schaltungen 10A und 10B für eine sequentielle Ausgabe angeschlossen sind.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden zwölften Ausführungsbeispiel wird auf eine Weise betrieben, die im Wesentlichen gleich dem Speicher für sequentiellen Zugriff gemäß dem dritten Ausführungsbeispiel ist (siehe Fig. 9). Da die erste und die zweite Ausgangssequenz-Umwandlungsschaltung 70A und 70B, der Konfiguration, die beim siebten Ausführungsbeispiel verwendet wird, vorgesehen sind, wird die Sequenz zum sequentiellen Ausgeben von Lesedaten, die über jeden der Lesedatenbusse 9A und 9B von jedem der Datenregister 7A und 7B übertragen werden, während des Betriebs eines sequentiellen Zugriffs durch jede der ersten und der zweiten Ausgangssequenz-Umwandlungsschaltung 70A und 70B geändert, von welchen jede durch Adressensignale S&sub0; und S&sub1; für eine Steuerung der Sequenz für eine sequentielle Ausgabe gesteuert wird. Darauffolgend werden die so einer Verarbeitung zum Ändern der Ausgangssequenz unterzogenen Lesedaten von jedem der Ausgabeanschlüsse OUTA und OUTB der Schaltungen für eine sequentielle Ausgabe 10A und 10B ausgegeben.
Das vorliegende zwölfte Ausführungsbeispiel hat Vorteile, die im Wesentlichen gleich denjenigen sind, die beim dritten Ausführungsbeispiel erhalten werden. Weiterhin ist deshalb, weil die sequentielle Ausgangssequenz durch jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B gesteuert werden kann, die obige Verarbeitung zur Änderung der Ausgangssequenz beispielsweise in einem Fall effektiv, in welchem die Ausgangssequenz geändert werden sollte, wenn RGB- Daten entsprechend Bilddaten sequentiell in die entsprechenden Speicherzellenfelder 1A und 1B geschrieben werden und die Daten beim Zeichnen eines Bilds auf einem Flüssigkristallschirm oder ähnlichem zu verwenden sind.
Der Speicher für sequentiellen Zugriff gemäß einem dreizehnten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem dreizehnten Ausführungsbeispiel der vorliegenden Erfindung ist durch Fig. 23 schematisch dargestellt, die das zwölfte Ausführungsbeispiel darstellt, wobei die Ausgangssequenz-Umwandlungsschaltungen 70A und 70B gemäß dem in Fig. 16 gezeigten Schaltungsdiagramm aufgebaut sind, die das achte Ausführungsbeispiel darstellt.
Der Betrieb des Speichers für sequentiellen Zugriff gemäß dem vorliegenden zwölften Ausführungsbeispiel ist im Wesentlichen gleich demjenigen gemäß dem zwölften Ausführungsbeispiel, außer bezüglich des Betriebs der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B, die eine andere Schaltungskonfiguration haben. Das bedeutet, daß beim vorliegenden Ausführungsbeispiel in den Datenregistern 7A und 7B gespeicherte Daten während eines Betriebs eines sequentiellen Zugriffs jeweils über die Lesedatenbusse 9A und 9B in sequentieller Form übertragen werden, um zu den Ausgangssequenz-Umwandlungsschaltungen 70A und 70B zugeführt zu werden. Jede der Ausgangssequenz- Umwandlungsschaltungen 70A und 70B empfängt Adressensignale S&sub0; und S&sub1; zur Steuerung der sequentiellen Ausgangssequenz in Reaktion auf ein Freigabesignal PIN, um dadurch eine sequentielle Lesedaten-Ausgangssequenz synchron zu einem Synchronisier-Steuertakt CLK zu bestimmen. Danach ändert jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B demgemäß die Sequenz zum sequentiellen Ausgeben von Lesedaten und gibt die zugeführten Lesedaten in der bestimmten Sequenz von jedem der Ausgabeanschlüsse OUTA und OUTB der Schaltungen 10A und 10B für eine sequentielle Ausgabe aus.
Das vorliegende Ausführungsbeispiel hat die Vorteile, die durch das achte Ausführungsbeispiel zur Verfügung gestellt werden, sowie einen Vorteil, der im Wesentlichen gleich demjenigen ist, der durch das zwölfte Ausführungsbeispiel zur Verfügung gestellt wird. Somit kann das vorliegende Ausführungsbeispiel effektiv beispielsweise auf einen Fall angewendet werden, bei welchem die Ausgangssequenz geändert werden sollte, wenn RGB-Daten entsprechend Bilddaten sequentiell in die entsprechenden Speicherzellenfelder 1A und 1B geschrieben und beim Zeichnen eines Bilds auf einem Flüssigkristallschirm oder ähnlichem verwendet werden.
Ein Speicher für sequentiellen Zugriff gemäß einem vierzehnten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem vierzehnten Ausführungsbeispiel der vorliegenden Erfindung hat eine Konfiguration gleich derjenigen, die in Fig. 23 dargestellt ist, aber mit Ausgangssequenz-Umwandlungsschaltungen 70A und 70B, von welchen jede durch das in Fig. 18 (die das neunte Ausführungsbeispiel darstellt) gezeigte Schaltungsdiagramm dargestellt ist.
Der Grundbetrieb des Speichers für sequentiellen Zugriff gemäß dem vierzehnten Ausführungsbeispiel ist im Wesentlichen gleich dem des Speichers für sequentiellen Zugriff gemäß dem zwölften Ausführungsbeispiel. Jedoch erfolgt der Betrieb der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B gemäß dem neunten Ausführungsbeispiel. Das bedeutet, daß dann, wenn den Ausgangssequenz-Umwandlungsschaltungen 70A und 70B während eines Betriebs eines sequentiellen Zugriffs jeweils in den Datenregistern 7A und 7B gespeicherte Daten über die Lesedatenbusse 9A und 9B zugeführt werden, jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B Entscheidungsadressen für eine sequentielle Ausgangssequenz S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4; in Reaktion auf ein Freigabesignal PIN empfängt. Danach ändert jede der Ausgangssequenz- Umwandlungsschaltungen 70A und 70B die sequentielle Lesedaten- Ausgangssequenz synchron zu einem Synchronisier-Steuertakt CLK auf der Basis der sequentiellen Ausgangssequenz-Entscheidungsadressen S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4;. Dann werden die so zum Ändern der Ausgangssequenz verarbeiteten Lesedaten von den jeweiligen Ausgabeanschlüssen OUTA und OUTB der Schaltungen 10A und 10B für eine sequentielle Ausgabe ausgegeben. Daher kann das vorliegende Ausführungsbeispiel die Vorteile hervorbringen, die beim neunten und beim zwölften Ausführungsbeispiel erhalten werden.
Ein Speicher für sequentiellen Zugriff gemäß einem fünfzehnten Ausführungsbeispiel der vorliegenden Erfindung wird als nächstes nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem fünfzehnten Ausführungsbeispiel der vorliegenden Erfindung hat eine Grundkonfiguration wie diejenige der Fig. 23, die das zwölfte Ausführungsbeispiel darstellt, aber mit Ausgangssequenz-Umwandlungsschaltungen 70A und 70B der in Fig. 20 gezeigten Schaltungskonfiguration, die das zehnte Ausführungsbeispiel darstellt.
Der Grundbetrieb des Speichers für sequentiellen Zugriff gemäß dem vorliegenden fünfzehnten Ausführungsbeispiel ist im Wesentlichen gleich demjenigen gemäß dem zwölften Ausführungsbeispiel. Jedoch erfolgt der Betrieb der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B gemäß dem zehnten Ausführungsbeispiel. Das bedeutet, daß dann, wenn in jedem der Datenregister 7A und 7B gespeicherte Daten während eines Betriebs eines sequentiellen Zugriffs über jeden der Lesedatenbusse 9A und 9B zu der entsprechenden der Ausgangssequenz- Umwandlungsschaltungen 70A und 70B gesendet werden, jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B die sequentielle Lesedaten- Ausgangssequenz synchron zu einem Synchronisier-Steuertakt CLK auf der Basis der durch die Abgleichschaltungen 91-1 bis 91-4 eingestellten Entscheidungsadressen für eine sequentielle Ausgangssequenz ändert. Dann werden die so zum Ändern der Ausgangssequenz verarbeiteten Lesedaten von jedem der Ausgabeanschlüsse OUTA und OUTB der Schaltungen 10A und 10B für eine sequentielle Ausgabe ausgegeben. Daher hat das vorliegende Ausführungsbeispiel die Vorteile, die durch das zehnte und das zwölfte Ausführungsbeispiel zur Verfügung gestellt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem sechzehnten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem sechzehnten Ausführungsbeispiel der vorliegenden Erfindung hat eine Grundkonfiguration, wie es in Fig. 23 gezeigt ist. Gemäß dem sechzehnten Ausführungsbeispiel werden unabhängige sequentielle Adressengruppen SYADDA und SYADDB als Alternative zur gemeinsamen sequentiellen Adressengruppe SYADD für einen jeweiligen separaten Eingang der Schaltung 9A für einen sequentielle Adresse und die Schaltung 8B für eine sequentielle Adresse verwendet, die bei dem in Fig. 23 gezeigten Speicher für sequentiellen Zugriff verwendet werden. Dieses Ausführungsbeispiel kann in Fällen angewendet werden, in welchen die Ausgangssequenz-Umwandlungsschaltungen 70A und 70B gemäß irgendeinem des zwölften, des dreizehnten, des vierzehnten und des fünfzehnten Ausführungsbeispiels aufgebaut sind.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden sechzehnten Ausführungsbeispiel wird grundsätzlich auf eine Weise betrieben, die im Wesentlichen gleich der Weise zum Betreiben der Speicher für sequentiellen Zugriff gemäß dem zwölften, dem dreizehnten, dem vierzehnten und dem fünfzehnten Ausführungsbeispiel ist. Da jedoch die sequentiellen Adressengruppen SYADDA und SYADDB nicht gemeinsam verwendet werden, können in den Datenregistern 7A und 7B bei unterschiedlichen Adressen gespeicherte Daten sequentiell ausgegeben werden. Das bedeutet, daß deshalb, weil die bei den unterschiedlichen Adressen in den Datenregistern 7A und 7B gespeicherten Daten selektiv ausgegeben werden können, ein Paar aus dem Datenregister 7A oder 7B und der Schaltung für eine sequentielle Adresse 8A oder 8B unabhängig betrieben werden kann, selbst wenn das andere Paar aus dem Datenregister 7A oder 7B und der Schaltung für eine sequentielle Adresse 8A oder 8B einen Defekt hat. Weiterhin können deshalb, weil die Gruppen für eine sequentielle Adresse SYADDA und SYADDB voneinander unterschiedlich sind, die Schaltungen für eine sequentielle Adresse 8A und 8B auch asynchron einen sequentiellen Zugriff erhalten.
Ein Speicher für sequentiellen Zugriff gemäß einem siebzehnten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 24 ist ein Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem siebzehnten Ausführungsbeispiel der vorliegenden Erfindung schematisch zeigt. Alle Elemente, die gleich denjenigen sind, die in Fig. 11 gezeigt sind, die das fünfte Ausführungsbeispiel darstellt, außer der Ausgangssequenz- Umwandlungsschaltungen 70A und 70B, sind mit gleichen Bezugszeichen bezeichnet.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel ist durch eine Modifikation des in Fig. 11 dargestellten Ausführungsbeispiels aufgebaut, so daß die Ausgangssequenz-Umwandlungsschaltungen 70A und 70B jeweils zwischen den Lesedatenbussen 9A und 9B und den Schaltungen für eine sequentielle Ausgabe 10A und 10B angeschlossen sind.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel arbeitet grundsätzlich auf eine Weise, die im Wesentlichen gleich dem Speicher für sequentiellen Zugriff gemäß dem fünften Ausführungsbeispiel ist. Jedoch deshalb, weil die Ausgangssequenz-Umwandlungsschaltungen 70A und 70B vorgesehen sind, unterscheidet sich der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel bezüglich seines Betriebs von demjenigen gemäß dem fünften Ausführungsbeispiel. Das bedeutet, daß dann, wenn in den Datenregistern 7A und 7B gespeicherte Daten während eines Betriebs eines sequentiellen Zugriffs jeweils über die Lesedatenbusse 9A und 9B zu den Ausgangssequenz-Umwandlungsschaltungen 70A und 70B übertragen werden, jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B die sequentielle Lesedaten-Ausgangssequenz basierend auf den Adressensignalen So und 51 ändert, die zur Steuerung der sequentiellen Lesedaten-Ausgangssequenz vorgesehen sind. Die Schaltungen 70A und 70B geben dann die Lesedaten in einer geänderten Sequenz von jedem der Ausgabeanschlüsse OUTA und OUTB der Schaltungen für eine sequentielle Ausgabe 10A und 10B aus.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel hat den folgenden Vorteil zusätzlich zu Vorteilen, die im Wesentlichen gleich denjenigen sind, die durch das fünfte Ausführungsbeispiel zur Verfügung gestellt werden. Da die Ausgangssequenz-Umwandlungsschaltungen 70A und 70B vorgesehen sind, kann die sequentielle Ausgangssequenz gesteuert werden. Eine solche Steuerung der sequentiellen Ausgangssequenz ist beispielsweise in einem Fall effektiv, in welchem die Ausgangssequenz geändert werden sollte, wenn RGB- Daten entsprechend Bilddaten sequentiell in die entsprechenden Speicherzellenfelder 1A und 1B geschrieben und beim Zeichnen eines Bilds auf einem Flüssigkristallschirm oder ähnlichem verwendet werden.
Ein Speicher für sequentiellen Zugriff gemäß einem achtzehnten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Das achtzehnte Ausführungsbeispiel der vorliegenden Erfindung hat einen Aufbau gleich demjenigen des Speichers für sequentiellen Zugriff der Fig. 24 (die das siebzehnte Ausführungsbeispiel darstellt), wobei die Ausgangssequenz-Umwandlungsschaltung 70A und 70B jeweils den Aufbau haben, der in Fig. 16 (die das achte Ausführungsbeispiel darstellt) gezeigt ist.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel arbeitet grundsätzlich auf eine Weise, die im Wesentlichen gleich derjenigen gemäß dem siebzehnten Ausführungsbeispiel ist. Da jedoch die Ausgangssequenz-Umwandlungsschaltungen 70A und 70B des siebzehnten und des achtzehnten Ausführungsbeispiels bezüglich der Schaltungskonfiguration unterschiedlich sind, unterscheidet sich der Betrieb des Speichers für sequentiellen Zugriff des achtzehnten Ausführungsbeispiels vom Betrieb des Speichers für sequentiellen Zugriff gemäß dem siebzehnten Ausführungsbeispiel. Das bedeutet, daß dann, wenn in den Datenregistern 7A und 7B gespeicherte Daten des achtzehnten Ausführungsbeispiels während des Betriebs eines sequentiellen Zugriffs jeweils über die Lesedatenbusse 9A und 9B zu den Ausgangssequenz-Umwandlungsschaltungen 70A und 70B übertragen werden, jede der Ausgangssequenz- Umwandlungsschaltungen 70A und 70B Adressensignale So und 51 zur Steuerung der sequentiellen Lesedaten-Ausgangssequenz in Reaktion auf ein Freigabesignal PIN empfängt, um dadurch eine sequentielle Lesedaten-Ausgabesequenz synchron zu einem Synchronisier-Steuertakt CLK zu bestimmen. Danach ändert jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B die Sequenz zum sequentiellen Ausgeben von Lesedaten basierend auf dem Ergebnis der Bestimmung und gibt die Lesedaten in der geänderten Sequenz von jedem der Ausgabeanschlüsse OUTA und OUTB der Schaltungen für eine sequentielle Ausgabe 10A und 10B aus.
Das vorliegende Ausführungsbeispiel hat den folgenden Vorteil zusätzlich zu den Vorteilen, die durch das siebzehnte Ausführungsbeispiel zur Verfügung gestellt werden. Die sequentielle Lesedaten-Ausgangssequenz kann durch jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B auf dieselbe Weise wie das achte Ausführungsbeispiel gesteuert werden. Somit ist eine solche Ausgangssequenz-Steuerung beispielsweise in einem Fall effektiv, in welchem die Ausgangssequenz geändert werden sollte, wenn RGB-Daten entsprechend Bilddaten sequentiell in die entsprechenden Speicherzellenfelder 1 A und 1 B geschrieben und beim Zeichnen eines Bilds auf dem Flüssigkristallschirm oder ähnlichem verwendet werden.
Ein Speicher für sequentiellen Zugriff gemäß einem neunzehnten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Das neunzehnte Ausführungsbeispiel der vorliegenden Erfindung hat einen Aufbau gleich dem des Speichers für sequentiellen Zugriff der Fig. 24 (die das siebzehnte Ausführungsbeispiel darstellt), wobei die Ausgangssequenz- Umwandlungsschaltungen 70A und 70B den Aufbau haben, der in Fig. 18 (die das neunte Ausführungsbeispiel darstellt) gezeigt ist.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden neunzehnten Ausführungsbeispiel arbeitet grundsätzlich auf eine Weise, die im Wesentlichen gleich dem Betrieb des Speichers für sequentiellen Zugriff gemäß dem siebzehnten Ausführungsbeispiel ist. Da jedoch beide Ausgangssequenz-Umwandlungsschaltungen 70A und 70B des siebzehnten und des neunzehnten Ausführungsbeispiels bezüglich der Schaltungskonfiguration unterschiedlich sind, unterscheidet sich der Betrieb des Speichers für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel von demjenigen des siebzehnten Ausführungsbeispiels. Das bedeutet, daß dann, wenn den Ausgangssequenz- Umwandlungsschaltungen 70A und 70B des neunzehnten Ausführungsbeispiels jeweils in den Datenregistern 7A und 7B gespeicherte Daten über die Lesedatenbusse 9A und 9B zugeführt werden, jede der Ausgangssequenz- Umwandlungsschaltungen 70A und 70B aktiviert wird, um Entscheidungsadressen für eine sequentielle Ausgangssequenz S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4; in Reaktion auf ein Freigabesignal PIN in ihre entsprechenden Latch-Schaltungen 88-1 bis 88-4 zu bringen. Danach ändert jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B die sequentielle Lesedaten-Ausgangssequenz synchron zu einem Synchronisier-Steuertakt CLK auf der Basis der Entscheidungsadressen für eine sequentielle Ausgangssequenz S&sub0;&sub1;, S&sub1;&sub1;, ..., S&sub0;&sub4;, S&sub1;&sub4;. Dann werden die so zum Ändern der Ausgangssequenz verarbeiteten Lesedaten von den jeweiligen Ausgabeanschlüssen OUTA und OUTB der Schaltungen für eine sequentielle Ausgabe 10A und 10B ausgegeben. Daher kann das vorliegende Ausführungsbeispiel dieselben Vorteile wie diejenigen hervorbringen, die durch das neunte und das siebzehnte Ausführungsbeispiel zur Verfügung gestellt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem zwanzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Das zwanzigste Ausführungsbeispiel der vorliegenden Erfindung hat einen Aufbau wie denjenigen des Speichers für sequentiellen Zugriff der Fig. 24 (die das siebzehnte Ausführungsbeispiel darstellt), wobei die Ausgangssequenz- Umwandlungsschaltungen 70A und 70B jeweils den Aufbau haben, der in Fig. 20 (die das zehnte Ausführungsbeispiel darstellt) gezeigt ist.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden zwanzigsten Ausführungsbeispiel arbeitet grundsätzlich auf eine Weise, die im Wesentlichen gleich dem Betrieb des siebzehnten Ausführungsbeispiels ist. Da jedoch bei de Ausgangssequenz-Umwandlungsschaltungen 70A und 70B des vorliegenden und des siebzehnten Ausführungsbeispiels bezüglich der Schaltungskonfiguration unterschiedlich sind, unterscheidet sich der Betrieb des Speichers für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel von demjenigen des siebzehnten Ausführungsbeispiels. Das bedeutet, daß dann, wenn in den Datenregistern 7A und 7B des vorliegenden Ausführungsbeispiels gespeicherte Daten während des Betriebs eines sequentiellen Zugriffs über die Lesedatenbusse 9A und 9B zu den entsprechenden Ausgangssequenz-Umwandlungsschaltungen 70A und 70B übertragen werden, jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B die sequentielle Lesedaten-Ausgabesequenz synchron zu einem Synchronisier-Steuertakt CLK auf der Basis von durch die in Fig. 21 gezeigten Abgleichschaltungen 91-1 bis 91-4 eingestellten Entscheidungsadressen für eine sequentielle Ausgangssequenz ändert. Dann werden die so zum Ändern der Ausgangssequenz-Änderungsverarbeitung verarbeiteten Lesedaten von jedem der Ausgabeanschlüsse OUTA und OUTB der Schaltungen für eine sequentielle Ausgabe 10A und 10B ausgegeben. Daher hat das vorliegende Ausführungsbeispiel die Vorteile, die durch das zehnte und das siebzehnte Ausführungsbeispiel zur Verfügung gestellt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem einundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Die Speicher für sequentiellen Zugriff gemäß dem einundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung haben einen Grundaufbau, wie er in Fig. 24 gezeigt ist. Gemäß dem einundzwanzigsten Ausführungsbeispiel werden unabhängige Gruppen für eine sequentielle Adresse SYADDA und SYADDB als Alternative zur gemeinsamen Gruppe für eine sequentielle Adresse SYADD für einen jeweiligen separaten Eingang zur Schaltung für eine sequentielle Adresse 8A und zur Schaltung für eine sequentielle Adresse 8B verwendet, die beim in Fig. 24 gezeigten Speicher für sequentiellen Zugriff verwendet werden. Dieses Ausführungsbeispiel kann in Fällen angewendet werden, in welchen die Ausgangssequenz- Umwandlungsschaltungen 7A und 7B gemäß dem siebzehnten, dem achtzehnten, dem neunzehnten und dem zwanzigsten Ausführungsbeispiel aufgebaut sind.
Somit arbeiten die Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel grundsätzlich auf eine Weise, die im Wesentlichen gleich den Speichern für sequentiellen zugriff gemäß dem siebzehnten, dem achtzehnten, dem neunzehnten und dem zwanzigsten Ausführungsbeispiel ist. Da jedoch die Gruppen für eine sequentielle Adresse SYADDA und SYADDB gemeinsam sind, können in den Datenregistern 7A und 7B bei unterschiedlichen Adressen gespeicherte Daten sequentiell ausgegeben werden. Das bedeutet, daß deshalb, weil die bei den unterschiedlichen Adressen in den jeweiligen Datenregistern 7A und 7B gespeicherte Daten selektiv ausgegeben werden können, ein Paar aus dem Datenregister 7A oder 7B und der Schaltung für eine sequentielle Adresse 8A oder 8B selbst dann unabhängig betrieben werden kann, wenn das andere Paar aus dem Datenregister 7A oder 7B und der Schaltung für eine sequentielle Adresse 8A oder 8B einen Defekt hat. Weiterhin können deshalb, weil die Gruppen für eine sequentielle Adresse SYADDA und SYADDB unterschiedlich voneinander sind, die Schaltungen für eine sequentielle Adresse 8A und 8B auch asynchron einen sequentiellen Zugriff erhalten.
Ein Speicher für sequentiellen Zugriff gemäß einem zweiundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 25 ist ein Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem zweiundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung schematisch zeigt. Elemente, die gleich denjenigen sind, die in Fig. 1 gezeigt sind, die das erste Ausführungsbeispiel darstellt, sind mit gleichen Bezugszeichen bezeichnet.
Der Speicher für sequentiellen Zugriff gemäß dem zweiundzwanzigsten Ausführungsbeispiel unterscheidet sich von demjenigen gemäß dem ersten Ausführungsbeispiel darin, daß eine gemeinsame Ausgabeschaltung 100 als Alternative zu den Schaltungen für eine sequentielle Ausgabe 10A und 10B, die in Fig. 1 gezeigt sind, vorgesehen ist. Die gemeinsame Ausgabeschaltung 100 hat einen Eingang, der elektrisch mit den Lesedatenbussen 9A und 9B verbunden ist, und einen Ausgang, der elektrisch mit zwei Ausgabeanschlüssen DOUTA und DOUTB verbunden ist. Weiterhin hat die gemeinsame Ausgabeschaltung 100 eine Funktion zum Liefern ihrer Ausgabe an entweder einen Anschluß oder zwei Anschlüsse in Reaktion auf ein Ausgangsmoden-Umwandlungssignal und eine maximale X-Adresse XADDmax (MSB).
Fig. 26 ist ein Schaltungsdiagramm, das die Konfiguration der in Fig. 25 gezeigten Ausgabeschaltung 100 zeigt. In der Ausgabeschaltung 100 wir die maximale X- Adresse XADDmax zu einem Tristate-Inverter 101 eingegeben, dessen Ausgang elektrisch mit einem der Eingänge eines NOR-Gatters 107 verbunden ist. Ein Lesedatenbus 9B ist elektrisch mit den jeweiligen Eingängen von Tristate-Invertern 102 und 104 verbunden, wohingegen ein Lesedatenbus 9A elektrisch mit den jeweiligen Eingängen von Tristate-Invertern 103 und 105 verbunden ist. Das Ausgangsmoden-Umwandlungssignal und die Ausgabe des NOR-Gatters 107 werden zu den entsprechenden Eingängen eines NOR-Gatters 106 eingegeben. Der Tristate-Inverter 102 wird in Reaktion auf die Ausgabe des NOR-Gatters 106 umgeschaltet oder ein- und ausgeschaltet. Weiterhin werden das Ausgangsmoden- Umwandlungssignal und die Ausgabe des Tristate-Inverters 101 zu entsprechenden Eingängen eines NOR-Gatters 107 eingegeben. Der Tristate-Inverter 103 wird betriebsmäßig in Reaktion auf die Ausgabe des NOR-Gatters 107 gesteuert. Jeder der Tristate-Inverter 104 und 105 wird betriebsmäßig in Reaktion auf das Ausgangsmoden-Umwandlungssignal gesteuert. Die Ausgänge der Tristate- Inverter 102 und 105 sind elektrisch gemeinsam mit einem Ausgabeanschluß DOUTA verbunden. Der Ausgang des Tristate-Inverters 104 ist elektrisch mit einem Ausgabeanschluß OUTB verbunden.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden zweiundzwanzigsten Ausführungsbeispiel arbeitet grundsätzlich auf eine Weise, die im Wesentlichen gleich derjenigen gemäß dem ersten Ausführungsbeispiel ist. Jedoch deshalb, weil das vorliegende Ausführungsbeispiel mit der gemeinsamen Ausgabeschaltung 100 versehen ist, unterscheidet sich ihr Ausgabebetrieb von demjenigen des ersten Ausführungsbeispiels. Das bedeutet unter Bezugnahme auf Fig. 26, daß dann, wenn das Ausgangsmoden-Umwandlungssignal in einem "L"- Zustand ist, die NOR-Gatter 106 und 107 freigegeben werden und die Ausgaben der Tristate-Inverter 104 und 105 in einen Zustand hoher Impedanz gebracht werden. Wenn die NOR-Gatter 106 und 107 freigegeben werden, variieren die Ausgaben der NOR-Gatter 106 und 107 gemäß der maximalen X-Adresse XADDmax. Als Ergebnis werden die Tristate-Inverter 102 und 103 in Reaktion auf die Ausgaben der NOR-Gatter 106 und 107 ein- und ausgeschaltet. Andererseits werden dann, wenn das Ausgangsmoden-Umwandlungssignal in einem "H"-Zustand ist, die NOR-Gatter 106 und 107 gesperrt, so daß ihre Ausgaben in den "L"-Zustand gebracht werden. Somit werden die Ausgaben der Tristate-Inverter 102 und 103 in einen Zustand hoher Impedanz gebracht, und jeder der Tristate-Inverter 104 und 105 wird eingeschaltet, um einen normalen Inversionsbetrieb durchzuführen.
Somit kann dann, wenn Lesedaten über die Lesedatenbusse 9A und 9B von den Datenregistern 7A und 7B jeweils sequentiell übertragen werden, eine sequentielle Leseausgabe auf irgendeinem der Lesedatenbusse 9A und 9B vom Ausgabeanschluß DOUTA basierend auf der maximalen X-Adresse XADDmax ausgegeben werden, als ob eine Vorrichtung vom Ausgabetyp mit zwei Anschlüssen in der Form eines Anschlusses aktiviert werden könnte, indem der Pegel des Ausgangsmoden-Umwandlungssignals gesteuert wird. Hier wird der Ausgabeanschluß DOUTB entsprechend dem anderen Anschluß in einen Zustand hoher Impedanz gebracht. Solche Ausgabeoperationen können selbst in dem Fall eines Speichers für sequentiellen Zugriff eines solchen Typs bewirkt werden, daß die sequentiellen Ausgaben jeweils von denselben X-Adressen (denselben relativen Stellen) erzeugt werden, die in den Speicherzellenfeldern 1A und 1B relativ identisch zueinander sind, wie es in bezug auf das erste Ausführungsbeispiel beschrieben worden ist.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel hat aufgrund des Vorsehens der gemeinsamen Ausgabeschaltung 100 zusätzlich zu Vorteilen, die im Wesentlichen gleich denjenigen sind, die durch das erste Ausführungsbeispiel zur Verfügung gestellt werden, folgende Vorteile. Eine der eingegebenen sequentiellen Leseausgaben kann von den Ausgabeanschlüssen DOUTA basierend auf der maximalen X-Adresse XADDmax ausgegeben werden, als ob die Vorrichtung vom Ausgangstyp mit zwei Anschlüssen in der Form eines Anschlusses aktiviert werden könnte, indem der Pegel des Ausgangsmoden- Umwandlungssignals gesteuert wird. Der Ausgabeanschluß DOUTB entsprechend dem anderen Anschluß wird in den Zustand hoher Impedanz gebracht. Somit kann die Ausgabeschaltung 100 frei eingestellt werden, um in Abhängigkeit vom Zweck entweder als Schaltung mit einem Anschluß oder als Schaltung mit zwei Anschlüssen zu arbeiten, indem einfach der Pegel des Ausgangsmoden- Umwandlungssignals gesteuert wird. Daher ist der Speicher für sequentiellen Zugriff einfach in einen freien Einsatz zu versetzen und kann weit verbreitet für verschiedene Zwecke verwendet werden. Weiterhin kann der Speicher für sequentiellen Zugriff unter dem Standpunkt seiner Herstellung billig hergestellt werden. Hier kann über den Wert des Ausgangsmoden-Umwandlungssignals durch ein Steuersystem vom externen Eingangstyp entschieden werden, oder er kann durch einen Laser-Schmelzabgleich, eine Optionsmaske oder ähnliches, in einem schließlichen Herstellungsschritt bestimmt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem dreiundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem dreiundzwangzigsten Ausführungsbeispiel der vorliegenden Erfindung hat einen Grundaufbau, wie er in Fig. 26 gezeigt ist. Gemäß dem dreiundzwanzigsten Ausführungsbeispiel werden unabhängige Gruppen für eine sequentielle Adresse SYADDA und SYADDB als Alternative zur gemeinsamen Gruppe für eine sequentielle Adresse SYADD für jeweils eine getrennte Eingabe zur Schaltung für eine sequentielle Adresse 8A und zur Schaltung für eine sequentielle Adresse 8B verwendet, die beim Speicher für sequentiellen Zugriff der Fig. 25 verwendet werden.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel arbeitet grundsätzlich auf eine Weise, die im Wesentlichen gleich dem Speicher für sequentiellen Zugriff gemäß dem zweiundzwanzigsten Ausführungsbeispiel ist. Jedoch deshalb, weil die Gruppen für eine sequentielle Adresse SYADDA und SYADDB nicht gemeinsam sind, können bei unterschiedlichen Adressen in den jeweiligen Datenregistern 7A und 7B gespeicherte Daten sequentiell ausgegeben werden. Somit hat das vorliegende Ausführungsbeispiel die Vorteile, die beim zweiten und beim zweiundzwanzigsten Ausführungsbeispiel erhalten werden.
Ein Speicher für sequentiellen Zugriff gemäß einem vierundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 27 ist ein Blockdiagramm, das den Speicher für sequentiellen Zugriff gemäß dem vierundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung schematisch zeigt. Elemente, die gleich denjenigen in Fig. 9 sind, die das dritte Ausführungsbeispiel darstellen, sind durch gleiche Bezugszeichen identifiziert.
Bei dem Speicher für sequentiellen Zugriff, auf den oben Bezug genommen ist, ist die Ausgabeschaltung 100 der Fig. 26, die das zweiundzwanzigste Ausführungsbeispiel darstellt, elektrisch mit den Lesedatenbussen 9A und 9B als Alternative zu den Schaltungen für eine sequentielle Ausgabe 10A und 10B verbunden, die in Fig. 9 gezeigt sind, die das dritte Ausführungsbeispiel darstellt.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden vierundzwanzigsten Ausführungsbeispiel arbeitet grundsätzlich auf eine Weise, die im Wesentlichen gleich derjenigen gemäß dem dritten Ausführungsbeispiel ist. Jedoch ist die Ausgabeschaltung 100 elektrisch mit den Lesedatenbussen 9A und 9B verbunden. Daher kann eine sequentielle Leseausgabe auf einem der Lesedatenbusse 9A und 9B von einem Ausgabeanschluß DOUTA basierend auf der maximalen X-Adresse XADDmax auf eine Weise ausgegeben werden, die gleich Ausgabeoperationen des zweiundzwanzigsten Ausführungsbeispiels ist, als ob die Ausgabeschaltung 100 von einem Ausgabetyp mit zwei Anschlüssen in der Form von einem Anschluß aktiviert werden könnten, indem der Pegel des Ausgangsmoden- Umwandlungssignals gesteuert wird. Demgemäß hat das vorliegende Ausführungsbeispiel sowohl die oben beschriebenen Vorteile, die durch das dritte Ausführungsbeispiel zur Verfügung gestellt werden, als auch die oben beschriebenen Vorteile, die durch die Ausgabeschaltung in Fig. 27 zur Verfügung gestellt werden, die das zweiundzwanzigste Ausführungsbeispiel darstellt.
Ein Speicher für sequentiellen Zugriff gemäß einem fünfundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem fünfundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung hat einen Grundaufbau, wie er in Fig. 27 gezeigt ist. Gemäß dem fünfundzwanzigsten Ausführungsbeispiel werden unabhängige Gruppen für eine sequentielle Adresse SYADDA und SYADDB als Alternative zur gemeinsamen Gruppe für eine sequentielle Adresse SYADD für eine jeweils separate Eingabe zur Schaltung für eine sequentielle Adresse 8A und zur Schaltung für eine sequentielle Adresse 8B verwendet.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel arbeitet grundsätzlich auf eine Weise, die im Wesentlichen gleich dem Speicher für sequentiellen Zugriff gemäß dem vierten Ausführungsbeispiel ist. Jedoch deshalb, weil die Ausgabeschaltung 100 anstelle der Ausgabeschaltungen 10A und 10B vorgesehen ist, kann eine sequentielle Leseausgabe auf einem der Lesedatenbusse 9A und 9B von einem Ausgabeanschluß OUTA basierend auf der maximalen X-Adresse XADDmax auf eine Weise ausgegeben werden, die gleich dem vierundzwanzigsten Ausführungsbeispiel ist. Das bedeutet, daß die Ausgabeschaltung vom Typ mit zwei Ausgabeanschlüssen 100 in der Form eines Anschlusses aktiviert werden kann, indem der Pegel des Ausgangsmoden-Umwandlungssignals gesteuert wird. Demgemäß hat das vorliegende Ausführungsbeispiel die Vorteile, die durch das vierte Ausführungsbeispiel zur Verfügung gestellt werden, und diejenigen, die durch die Ausgabeschaltung des zweiundzwanzigsten Ausführungsbeispiels zur Verfügung gestellt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem sechsundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 28 ist ein Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem sechsundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung schematisch darstellt. Elemente, die gleich denjenigen sind, die in Fig. 11 gezeigt sind, die das fünfte Ausführungsbeispiel darstellt, und in Fig. 26, die das zweiundzwanzigste Ausführungsbeispiel darstellt, sind durch gleiche Bezugszeichen identifiziert.
Beim Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel ist die in Fig. 26, die das zweiundzwanzigste Ausführungsbeispiel darstellt, gezeigte Ausgabeschaltung 100 als Alternative zu den Schaltungen für eine sequentielle Ausgabe 10A und 10B, die in Fig. 11 gezeigt sind, die das fünfte Ausführungsbeispiel darstellt, vorgesehen. Weiterhin ist die Ausgabeschaltung 100 elektrisch mit beiden Lesedatenbussen 9A und 9B verbunden.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel wird grundsätzlich auf dieselbe Weise wie diejenige gemäß dem fünften Ausführungsbeispiel aktiviert. Da die Ausgabeschaltung 100 anstelle der Schaltungen für eine sequentielle Ausgabe 10A und 10B vorgesehen ist, kann eine sequentielle Leseausgabe auf einem der Lesedatenbusse 9A und 9B von einem Ausgabeanschluß OUTA basierend auf der maximalen X-Adresse XADDmax ausgegeben werden, als ob die Ausgabeschaltung 100 von einem Ausgangstyp mit zwei Anschlüssen in der Form von einem Anschluß aktiviert werden könnte, indem der Pegel eines Ausgangsmoden-Umwandlungssignals gesteuert wird. Ein solcher Betrieb ist selbst in dem Fall eines Speichers für sequentiellen Zugriff von einem Typ möglich, daß sequentielle Ausgaben jeweils von denselben X-Adressen (denselben relativen Stellen) in den Speicherzellenfeldern 1 A und 1 B erzeugt werden. Somit hat das vorliegende Ausführungsbeispiel nicht nur Vorteile, die im Wesentlichen gleich denjenigen sind, die durch das fünfte Ausführungsbeispiel zur Verfügung gestellt werden, sondern aufgrund des Vorsehens der Schaltung für eine gemeinsame Ausgabe 100 auch den Vorteil, der beim zweiundzwanzigsten Ausführungsbeispiel erhalten wird.
Ein Speicher für sequentiellen Zugriff gemäß einem siebenundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem siebenundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung hat einen Grundaufbau, wie er in Fig. 28 gezeigt ist. Gemäß dem siebenundzwanzigsten Ausführungsbeispiel werden unabhängige Gruppen für eine sequentielle Adresse SYADDA und SYADDB als Alternative zur gemeinsamen Gruppe für eine sequentielle Adresse SYADD, die zu jeder der Schaltungen für eine sequentielle Adresse 8A und 8B eingegeben wird, beim Speicher für sequentiellen Zugriff der Fig. 28 verwendet, die das sechsundzwanzigste Ausführungsbeispiel darstellt. Das siebenundzwanzigste Ausführungsbeispiel kann auch als Modifikation des sechsten Ausführungsbeispiels angesehen werden, wobei die Ausgabeschaltung 100 der Fig. 26 die separaten Ausgabeschaltungen 10A und 10B ersetzt.
Beim Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel können bei jeweils unterschiedlichen Adressen in den Datenregistern 7A und 7B gespeicherte sequentiell ausgegeben werden, da die Gruppen für eine sequentielle Adresse SYADDA und SYADDB unterschiedlich voneinander sind. Da auch eine Schaltung für eine gemeinsame Ausgabe 100 vorgesehen ist, kann eine sequentielle Leseausgabe auf einem der Lesedatenbusse 9A und 9B von einem Ausgabeanschluß OUTA ausgegeben werden, als ob die Ausgabeschaltung 100 vom Ausgangstyp mit zwei Anschlüssen in der Form von einem Anschluß aktiviert werden könnte, indem der Pegel des Ausgangsmoden-Umwandlungssignals TFT gesteuert wird. Demgemäß kann das vorliegende Ausführungsbeispiel dieselben Vorteile zur Verfügung stellen, die durch das sechste und das zweiundzwanzigste Ausführungsbeispiel zur Verfügung gestellt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem achtundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 29 ist ein Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem achtundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung schematisch zeigt. Elemente, die gleich denjenigen sind, die in den Fig. 13 und 14 gezeigt sind, die das siebte Ausführungsbeispiel darstellen, und in Fig. 26, die das zweiundzwanzigste Ausführungsbeispiel darstellt, sind mit gleichen Bezugszeichen bezeichnet.
Beim Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel ist die Ausgabeschaltung 100 in Fig. 26, die das zweiundzwanzigste Ausführungsbeispiel darstellt, als Alternative zu den Schaltungen für eine sequentielle Ausgabe 10A und 10B vorgesehen, die in Fig. 13 gezeigt sind, die das siebte Ausführungsbeispiel darstellt. Die Ausgabeschaltung 100 ist elektrisch mit den Lesedatenbussen 9A und 9B verbunden.
Da Ausgangssequenz-Umwandlungsschaltungen 70A und 70B im Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel vorgesehen sind, und zwar auf eine Weise, die gleich dem siebten Ausführungsbeispiel ist, kann die Reihenfolge oder Sequenz zum sequentiellen Ausgeben von Lesedaten auf den Lesedatenbussen 9A und 9B geändert werden, und die so verarbeiteten Lesedaten können in der geänderten Sequenz ausgegeben werden. Weiterhin können deshalb, weil eine Schaltung für eine gemeinsame Ausgabe 100 auf eine Weise vorgesehen ist, die gleich dem zweiundzwanzigsten Ausführungsbeispiel ist, die sequentiellen Lesedaten auf einem der Lesedatenbusse 9A und 9B von einem Ausgabeanschluß DOUTA basierend auf der maximalen X-Adresse XADDmaX ausgegeben werden, als ob die Ausgabeschaltung 100 von einem Ausgangstyp mit zwei Anschlüssen in der Form von einem Anschluß aktiviert werden könnte, indem der Pegel eines Ausgangsmoden-Umwandlungssignals gesteuert wird. Somit kann das vorliegende Ausführungsbeispiel dieselben Vorteile hervorbringen, die durch das siebte und das zweiundzwanzigste Ausführungsbeispiel zur Verfügung gestellt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem neunundzwangzigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem neunundzwanzigsten Ausführungsbeispiel der vorliegenden Erfindung hat einen Grundaufbau gemäß dem Schaltungsdiagramm der Fig. 29, wobei jede der Ausgangssequenz- Umwandlungsschaltungen 70A und 70B einen Aufbau gemäß der Schaltung hat, die in Fig. 16 gezeigt ist, die das achte Ausführungsbeispiel darstellt, und die Schaltung für eine gemeinsame Ausgabe 100 den Aufbau hat, der in Fig. 26 gezeigt ist, die das zweiundzwanzigste Ausführungsbeispiel darstellt. Daher kann der Speicher für sequentiellen Zugriff Operationen und Effekte hervorbringen, die gleich denjenigen sind, die durch die Ausgangssequenz-Umwandlungsschaltungen 70A und 70B erhalten werden, die beim achten Ausführungsbeispiel verwendet werden, und denjenigen, die durch die Ausgabeschaltung 100 in Fig. 26 erhalten werden, die das zweiundzwanzigste Ausführungsbeispiel darstellt.
Ein Speicher für sequentiellen Zugriff gemäß einem dreißigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem dreißigsten Ausführungsbeispiel der vorliegenden Erfindung hat einen Grundaufbau gemäß dem Schaltungsdiagramm der Fig. 29, wobei jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B einen Aufbau gemäß der Schaltung hat, die in Fig. 18 gezeigt ist, die das neunte Ausführungsbeispiel darstellt, und die Schaltung für eine gemeinsame Ausgabe 100 den Aufbau hat, der in Fig. 26 gezeigt ist, die das zweiundzwanzigste Ausführungsbeispiel darstellt. Daher kann das vorliegende Ausführungsbeispiel Operationen und Effekte hervorbringen, die gleich denjenigen sind, die durch die Ausgangssequenz-Umwandlungsschaltungen 70A und 70B erhalten werden, die beim neunten Ausführungsbeispiel verwendet werden, und die Schaltung für eine gemeinsame Ausgabe 100 in Fig. 26, die das zweiundzwanzigste Ausführungsbeispiel darstellt.
Ein Speicher für sequentiellen Zugriff gemäß einem einunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Der Speicher für sequentiellen Zugriff gemäß dem einunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung hat einen Aufbau gemäß dem Schaltungsdiagramm der Fig. 29, wobei jede der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B einen Aufbau gemäß der Schaltung hat, die in Fig. 20 gezeigt ist, die das zehnte Ausführungsbeispiel darstellt, und die Schaltung für eine gemeinsame Ausgabe 100 den Aufbau hat, der in Fig. 26 gezeigt ist, die das zweiundzwanzigste Ausführungsbeispiel darstellt. Daher kann die vorliegende Erfindung Operationen und Effekte hervorbringen, die gleich denjenigen sind, die durch die Ausgangssequenz-Umwandlungsschaltungen 70A und 70B erhalten werden, die beim zehnten Ausführungsbeispiel verwendet werden, und die Ausgabeschaltung 100 in Fig. 26, die das zweiundzwanzigste Ausführungsbeispiel darstellt.
Speicher für sequentiellen Zugriff gemäß einem zweiunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung werden nun nachfolgend beschrieben.
Die Speicher für sequentiellen Zugriff gemäß dem zweiunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung haben einen Grundaufbau, wie er in Fig. 29 gezeigt ist. Gemäß dem zweiunddreißigsten Ausführungsbeispiel werden unabhängige Gruppen für eine sequentielle Adresse SYADDA und SYADDB als Alternative zur gemeinsamen Gruppe für eine sequentielle Adresse SYADD für eine separate Eingabe zu den jeweiligen Schaltungen für eine sequentielle Adresse 8A und 8B, die in Fig. 29 gezeigt sind, bei jedem des achtundzwanzigsten, des neunundzwanzigsten, des dreißigsten und des einunddreißigsten Ausführungsbeispiels verwendet.
Bei den Speichern für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel sind die Gruppen für eine sequentielle Adresse SYADDA und SYADDB voneinander unterschiedlich, wie beim elften Ausführungsbeispiel. Daher können in den Datenregistern 7A und 7B bei unterschiedlichen Adressen gespeicherte Daten sequentiell ausgegeben werden. Weiterhin ist eine Schaltung für eine gemeinsame Ausgabe 100 auf den Ausgangsseiten der Ausgangssequenz- Umwandlungsschaltungen 70A und 70B auf eine Weise vorgesehen, die gleich jedem von dem achtundzwanzigsten bis zum einunddreißigsten Ausführungsbeispiel ist. Daher kann eine sequentielle Leseausgabe auf einem der Lesedatenbusse 9A und 9B von einem Ausgabeanschluß DOUTA ausgegeben werden, als ob die Ausgabeschaltung 100 eines Ausgangstyps mit zwei Anschlüssen in der Form von einem Anschluß aktiviert werden könnte, indem der Pegel eines Ausgangsmoden-Umwandlungssignals gesteuert wird. Demgemäß kann das vorliegende Ausführungsbeispiel den Vorteil hervorbringen, der durch das elfte Ausführungsbeispiel zur Verfügung gestellt wird, und die Vorteile, die durch die Ausführungsbeispiele vom achtundzwanzigsten bis zum einunddreißigsten zur Verfügung gestellt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem dreiunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 30 ist ein Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem dreiunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung schematisch zeigt. Elemente, die gleich denjenigen in Fig. 23 sind, die das zwölfte Ausführungsbeispiel darstellt, und denjenigen in Fig. 26, die das zweiundzwanzigste Ausführungsbeispiel darstellt, sind mit gleichen Bezugszeichen bezeichnet.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden dreiunddreißigsten Ausführungsbeispiel wird durch Einsetzen der Schaltung für eine gemeinsame Ausgabe 100 der Fig. 26 für die Schaltungen für eine sequentielle Ausgabe 10A und 10B in Fig. 23 erhalten, die das in Fig. 23 dargestellte zwölfte Ausführungsbeispiel darstellt, wobei die Ausgabeschaltung 100 elektrisch mit den Ausgängen der Ausgangssequenz-Umwandlungsschaltungen 70A und 70B verbunden ist.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel wird grundsätzlich auf dieselbe Weise aktiviert, wie das zwölfte Ausführungsbeispiel aktiviert wird. Jedoch deshalb, weil die Schaltung für eine gemeinsame Ausgabe 100 vorgesehen ist, arbeitet der Speicher für sequentiellen Zugriff des vorliegenden Ausführungsbeispiels unterschiedlich vom zwölften Ausführungsbeispiel. Das bedeutet, daß die Schaltung für eine gemeinsame Ausgabe 100 eine Funktion zum Empfangen darin eines Ausgangsmoden-Umwandlungssignals TFT hat, und eine maximale X-Adresse XADDmax in einen "L"-Zustand gebracht wird, wenn ein X-Adressendecodierer 2A ausgewählt wird, und einen "H"-Zustand, wenn ein X-Adressendecodierer 2B ausgewählt wird. Die Ausgabeschaltung 100 gibt jeweils sequentielle Daten von den Ausgangssequenz-Umwandlungsschaltungen 70A und 70B zu den Ausgabeanschlüssen DOUTA und DOUTB aus. Somit kann eine sequentiell gelesene Ausgabe auf einem der Lesedatenbusse 9A und 9B vom Ausgabeanschluß DOUTA basierend auf der maximalen X-Adresse XADDmaX ausgegeben werden, als ob die Ausgabeschaltung 100 von einem Ausgangstyp mit zwei Anschlüssen als ein Anschluß aktiviert werden könnte, indem der Pegel des Ausgangsmoden-Umwandlungssignals gesteuert wird. Zu dieser Zeit wird der Ausgabeanschluß DOUTB entsprechend dem anderen Anschluß in einen Zustand hoher Impedanz gebracht. Darüber hinaus kann ein solcher Ausgabebetrieb selbst in dem Fall eines Speichers für sequentiellen Zugriff eines solchen Typs bewirkt werden, daß sequentielle Ausgaben jeweils von denselben X-Adressen in den jeweiligen Speicherzellenfeldern 1A und 1B erzeugt werden, wie es oben in bezug auf das zwölfte Ausführungsbeispiel beschrieben worden ist.
Das vorliegende Ausführungsbeispiel hat Vorteile, die im Wesentlichen gleich denjenigen sind, die durch das zwölfte Ausführungsbeispiel zur Verfügung gestellt werden. Weiterhin kann deshalb, weil die Schaltung für eine gemeinsame Ausgabe 100 vorgesehen ist, das vorliegende Ausführungsbeispiel den folgenden Vorteil auf eine Weise hervorbringen, die gleich dem zweiundzwanzigsten Ausführungsbeispiel ist. Die Ausgabeschaltung 100 entsprechend der identischen Vorrichtung kann frei eingestellt werden, um in Abhängigkeit vom Zweck Daten von entweder einem Anschluß oder von zwei Anschlüssen auszugeben, indem einfach der Pegel des Ausgangsmoden-Umwandlungssignals gesteuert wird. Daher hat der Speicher für sequentiellen Zugriff Vorteile einer erhöhten Annehmlichkeit und Breite eines Einsatzes.
Ein Speicher für sequentiellen Zugriff gemäß einem vierunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung stellt Ausgangssequenz- Umwandlungsschaltungen mit dem Aufbau zur Verfügung, der in Fig. 16 gezeigt ist, die das achte Ausführungsbeispiel darstellt, als Schaltungen 10A und 10B beim Speicher für sequentiellen Zugriff der Fig. 30, die das dreiunddreißigste Ausführungsbeispiel darstellt. Daher führt das vorliegende Ausführungsbeispiel Operationen durch und stellt Effekte zur Verfügung, die im Wesentlichen gleich denjenigen sind, die durch das achte und das dreiunddreißigste Ausführungsbeispiel zur Verfügung gestellt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem fünfunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung stellt Ausgangssequenz- Umwandlungsschaltungen mit dem Aufbau zur Verfügung, der in Fig. 18 gezeigt ist, die das neunte Ausführungsbeispiel darstellt, als Schaltungen 70A und 70B des Speichers für sequentiellen Zugriff der Fig. 30, die das dreiunddreißigste Ausführungsbeispiel darstellt. Daher führt das vorliegende Ausführungsbeispiel Operationen durch und stellt Effekte zur Verfügung, die im Wesentlichen gleich denjenigen sind, die beim neunten und beim dreiunddreißigsten Ausführungsbeispiel erhalten werden.
Ein Speicher für sequentiellen Zugriff gemäß einem sechsunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung stellt Ausgangssequenz- Umwandlungsschaltungen mit dem Aufbau zur Verfügung, der in Fig. 20 gezeigt ist, die das zehnte Ausführungsbeispiel darstellt, als Schaltungen 70A und 70B des Speichers für sequentiellen Zugriff der Fig. 30, die das dreiunddreißigste Ausführungsbeispiel darstellt. Daher führt das vorliegende Ausführungsbeispiel Operationen durch und stellt Effekte zur Verfügung, die im Wesentlichen gleich denjenigen sind, die beim zehnten und beim dreiunddreißigsten Ausführungsbeispiel erhalten werden.
Speicher für sequentiellen Zugriff gemäß einem siebenunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung werden nun nachfolgend beschrieben.
Die Speicher für sequentiellen Zugriff gemäß dem vorliegenden siebenunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung haben einen Grundaufbau, der in Fig. 30 gezeigt ist. Gemäß dem siebenunddreißigsten Ausführungsbeispiel werden unabhängige Gruppen für eine sequentielle Adresse SYADDA und SYADDB anstelle der gemeinsamen Gruppe für eine sequentielle Adresse SYADD für eine separate Eingabe zu den jeweiligen Schaltungen für eine sequentielle Adresse 8A und 8B, die in Fig. 30 gezeigt sind, bei irgendeinem des dreiunddreißigsten, des vierunddreißigsten, des fünfunddreißigsten und des sechsunddreißigsten Ausführungsbeispiels verwendet. Somit können deshalb, weil die Gruppen für eine sequentielle Adresse SYADDA und SYADDB unterschiedlich voneinander sind, bei unterschiedlichen Adressen in den jeweiligen Datenregistern 7A und 7B gespeicherte Daten auf eine Weise sequentiell ausgegeben werden, die gleich der Weise ist, bei welcher Daten durch das sechzehnte Ausführungsbeispiel ausgegeben werden. Demgemäß kann das vorliegende Ausführungsbeispiel die Vorteile hervorbringen, die durch das sechzehnte Ausführungsbeispiel zur Verfügung gestellt werden, und die Vorteile, die durch das dreiunddreißigste, das vierunddreißigste, das fünfunddreißigste oder das sechsunddreißigste Ausführungsbeispiel zur Verfügung gestellt werden.
Ein Speicher für sequentiellen Zugriff gemäß einem achtunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung wird nun nachfolgend beschrieben.
Fig. 31 ist ein Blockdiagramm, das die Struktur des Speichers für sequentiellen Zugriff gemäß dem achtunddreißigsten Ausführungsbeispiel der vorliegenden Erfindung schematisch zeigt. Elemente, die gleich denjenigen sind, die in Fig. 24 gezeigt sind, die das siebzehnte Ausführungsbeispiel darstellt und in Fig. 25, die das zweiundzwanzigste Ausführungsbeispiel darstellt, sind mit gleichen Bezugszeichen bezeichnet.
Beim Speicher für sequentiellen Zugriff, auf den oben Bezug genommen ist, ist die Schaltung für eine gemeinsame Ausgabe 100 in Fig. 25, die das zweiundzwanzigste Ausführungsbeispiel darstellt, als Alternative zu den Schaltungen für eine sequentielle Ausgabe 8A und 8B in Fig. 24 vorgesehen, die das siebzehnte Ausführungsbeispiel darstellt.
Der Speicher für sequentiellen Zugriff gemäß dem vorliegenden Ausführungsbeispiel wird auf eine Weise betrieben, die grundsätzlich gleich dem siebzehnten Ausführungsbeispiel ist. Da jedoch die Schaltung für eine gemeinsame Ausgabe 100 in Fig. 25, die das zweiundzwanzigste Ausführungsbeispiel darstellt, anstelle der Schaltungen für eine sequentielle Ausgabe 10A und 10B vorgesehen ist, arbeitet der Speicher für sequentiellen Zugriff dieses Ausführungsbeispiels anders als das siebzehnte Ausführungsbeispiel. Das bedeutet, daß die Schaltung für eine gemeinsame Ausgabe 100 eine Funktion zum Empfangen darin eines Ausgangsmoden-Umwandlungssignals hat, und eine maximale X-Adresse XADDmax, die einen "L"-Zustand annimmt, wenn ein X-Adressendecodierer 2A ausgewählt wird, und einen "H"-Zustand, wenn ein X-Adressendecodierer 2B ausgewählt wird. Die Schaltung 100 gibt sequentiell gelesene Ausgaben jeweils auf den Lesedatenbussen 9A und 9B zu den Ausgabeanschlüssen DOUTA und DOUTB aus. Daher kann die sequentiell gelesene Ausgabe auf einem der Lesedatenbusse 9A und 9B vom Ausgabeanschluß DOUTA basierend auf der maximalen X-Adresse XADDmax ausgegeben werden, als ob die Ausgabeschaltung 100 vom Ausgangstyp mit zwei Anschlüssen in der Form von einem Anschluß aktiviert werden könnte, indem der Pegel des Ausgangsmoden-Umwandlungssignals gesteuert wird. Zu dieser Zeit wird der Ausgabeanschluß DOUTB entsprechend dem anderen Anschluß in einen Zustand hoher Impedanz gebracht. Somit kann das vorliegende Ausführungsbeispiel die Vorteile hervorbringen, die beim siebzehnten und beim zweiundzwanzigsten Ausführungsbeispiel erhalten werden.
Ein Speicher für sequentiellen Zugriff gemäß einem neununddreißigsten Ausführungsbeispiel der vorliegenden Erfindung stellt die Ausgangssequenz- Umwandlungsschaltungen mit dem Aufbau zur Verfügung, der in Fig. 16 gezeigt ist, die das achte Ausführungsbeispiel darstellt, als Schaltungen 70A und 70B des Speichers für sequentiellen Zugriff der Fig. 31, die das achtunddreißigste Ausführungsbeispiel darstellt. Daher kann das vorliegende Ausführungsbeispiel Operationen und Effekte hervorbringen, die im Wesentlichen gleich denjenigen sind, die beim achten und beim achtunddreißigsten Ausführungsbeispiel erhalten werden.
Ein Speicher für sequentiellen Zugriff gemäß einem vierzigsten Ausführungsbeispiel der vorliegenden Erfindung stellt Ausgangssequenz- Umwandlungsschaltungen mit dem Aufbau zur Verfügung, der in Fig. 18 gezeigt ist, die das neunte Ausführungsbeispiel darstellt, als Schaltungen 70A und 70B des Speichers für sequentiellen Zugriff der Fig. 31, die das achtunddreißigste Ausführungsbeispiel darstellt. Daher kann das vorliegende Ausführungsbeispiel Operationen und Effekte hervorbringen, die im Wesentlichen gleich denjenigen sind, die beim neunten und beim achtunddreißigsten Ausführungsbeispiel erhalten werden.
Ein Speicher für sequentiellen Zugriff gemäß einem einundvierzigsten Ausführungsbeispiel der vorliegenden Erfindung stellt Ausgangssequenz- Umwandlungsschaltungen mit dem Aufbau zur Verfügung, der in Fig. 20 gezeigt ist, die das zehnte Ausführungsbeispiel darstellt, als Schaltungen 70A und 70B des Speichers für sequentiellen Zugriff der Fig. 31, die das achtunddreißigste Ausführungsbeispiel die Schaltung in Fig. 20 umfassend darstellt, die das zehnte Ausführungsbeispiel darstellt. Daher kann das vorliegende Ausführungsbeispiel Operationen und Effekte hervorbringen, die im Wesentlichen gleich denjenigen sind, die beim zehnten und beim achtunddreißigsten Ausführungsbeispiel erhalten werden.
Speicher für sequentiellen Zugriff gemäß einem zweiundvierzigsten Ausführungsbeispiel der vorliegenden Erfindung werden nun nachfolgend beschrieben.
Die Speicher für sequentiellen Zugriff gemäß dem zweiundvierzigsten Ausführungsbeispiel der vorliegenden Erfindung haben einen Grundaufbau, wie er in Fig. 31 gezeigt ist. Gemäß dem zweiundvierzigsten Ausführungsbeispiel werden unabhängige Gruppen für eine sequentielle Adresse SYADDA und SYADDB als Alternative zur gemeinsamen Gruppe für eine sequentielle Adresse SYADD für eine separate Eingabe zu den jeweiligen Schaltungen für eine sequentielle Adresse 8A und 8B, die in Fig. 31 gezeigt sind, bei jedem des achtunddreißigsten, des neununddreißigsten, des vierzigsten und des einundvierzigsten Ausführungsbeispiels verwendet.
Beim vorliegenden Ausführungsbeispiel können bei unterschiedlichen Adressen in den jeweiligen Datenregistern 7A und 7B gespeicherte Daten auf eine Weise sequentiell ausgegeben werden, die gleich der Weise ist, auf welche Daten durch das einundzwanzigste Ausführungsbeispiel ausgegeben weren, weil die Gruppen für eine sequentielle Adresse SYADDA und SYADDB unterschiedlich voneinander sind. Somit kann das vorliegende Ausführungsbeispiel die Operationen und vorteilhaften Effekte hervorbringen, die beim einundzwanzigsten Ausführungsbeispiel erhalten werden, sowie Operationen und vorteilhafte Effekte, die gleich denjenigen sind, die bei jedem des achtunddreißigsten, des neununddreißigsten oder des vierzigsten Ausführungsbeispiels erhalten werden, oder denjenigen, die beim einundvierzigsten Ausführungsbeispiel erhalten werden.
Während die vorliegende Erfindung unter Bezugnahme auf illustrative Ausführungsbeispiele beschrieben worden ist, soll diese Erfindung nicht in einem beschränkenden Sinn gedacht sein. Verschiedene Modifikationen der illustrativen Ausführungsbeispiele sowie andere Ausführungsbeispiele der Erfindung werden Fachleuten auf dem Gebiet unter Bezugnahme auf diese Beschreibung offensichtlich werden.

Claims

1. Speicher für sequentiellen Zugriff, der folgendes aufweist:

ein erstes Speicherzellenfeld (1A) mit einer Vielzahl von Speicherzellen (Qk), die jeweils Daten darin speichern;

ein zweites Speicherzellenfeld (1B) mit einer Vielzahl von Speicherzellen (Qk), die jeweils Daten darin speichern;

ein erstes Datenregister (7A), das mit dem ersten Speicherzellenfeld gekoppelt ist, zum Zwischenspeichern der vom ersten Speicherzellenfeld übertragenen Daten;

ein zweites Datenregister (7B), das mit dem zweiten Speicherzellenfeld gekoppelt ist, zum Zwischenspeichern der vom zweiten Speicherzellenfeld übertragenen Daten;

einen ersten Y-Adressendecodierer (5A), der mit dem ersten Speicherzellenfeld (1A) gekoppelt ist, zum Decodieren der Y-Adresse (YADD);

einen zweiten Y-Adressendecodierer (5B), der mit dem ersten Speicherzellenfeld (1B) gekoppelt ist, zum Decodieren der Y-Adresse (YADD);

einen ersten X-Adressendecodierer (2A), der mit dem ersten Speicherzellenfeld (1A) gekoppelt ist, zum Decodieren der ersten X-Adressengruppe (XADDA); und

einen zweiten X-Adressendecodierer (2B), der mit dem zweiten Speicherzellenfeld (1 B) gekoppelt ist, zum Decodieren einer zweiten X- Adressengruppe (XADDB);

dadurch gekennzeichnet, daß der Speicher für sequentiellen Zugriff weiterhin folgendes aufweist:

eine erste und eine zweite Steuerschaltung (40A, 40B), die jeweils mit dem ersten und dem zweiten X-Adressendecodierer (2A, 2B) gekoppelt sind, für ein für ungültig Erklären höchstwertiger Bits (MSB) der ersten und der zweiten X-Adressengruppe (XADDA, XADDB) in Antwort auf ein Datenübertragungssignal (DT); und

eine erste und eine zweite Schaltung für eine sequentielle Adresse (8A, 88), die jeweils mit dem ersten und dem zweiten Speicherzellenfeld (1A, 1B) gekoppelt sind, wobei die erste und die zweite Schaltung mit sequentieller Adresse durch eine Gruppe sequentieller Adressen (SYADD) gesteuert werden.

2. Speicher für einen sequentiellen Zugriff nach Anspruch 1, der weiterhin eine Adressenpufferschaltung (60) aufweist, die die Steuerschaltungen (40A, 40B) enthält, wobei die Adressenpufferschaltung eine X-Adresse (XADD) und das Datenübertragungssignal (DT) empfängt und die erste und die zweite X- Adressengruppe (XADDA, XADDB) jeweils zum ersten und zum zweiten X- Adressendecodierer (2A, 2B) ausgibt.

3. Speicher für einen sequentiellen Zugriff nach Anspruch 2, wobei die Adressenpufferschaltung (61) eine Adresse (ADD), das Datenübertragungssignal (DT), ein Zeilenhinweissignal (/RAS) und ein Spaltenadressensignal (/CAS) empfängt und die erste und die zweite X-Adressengruppe (XADDA, XADDB) jeweils zum ersten und zum zweiten X-Adressendecodierer (2A, 2B) und die Y-Adresse (YADD) zum ersten und zum zweiten Y-Decodierer (5A, 5B) ausgibt.

4. Speicher für sequentiellen Zugriff nach Anspruch 1, der weiterhin eine erste und eine zweite Ausgabesequenz-Umwandlungsschaltung (70A, 70B) aufweist, die jeweils mit dem ersten und dem zweiten Speicherzellenfeld (1A, 1B) gekoppelt sind, wobei die erste und die zweite Ausgabesequenz- Umwandlungsschaltung (70A, 70B) eine sequentielle Ausgabesequenz der Lesedaten vom ersten und vom zweiten Speicherzellenfeld (1A, 1B) in Antwort auf ein Adressensignal (S0, S1) für eine Steuerung der sequentiellen Ausgabesequenz ändert.

5. Speicher für sequentiellen Zugriff nach Anspruch 4, wobei jede der ersten und der zweiten Ausgabesequenz-Umwandlungsschaltung (70A, 70B) eine Adressenverschiebungsschaltung (80) zum Bestimmen der sequentiellen Ausgabesequenz basierend auf dem Adressensignal (S0, S1) und einem Freigabesignal (PIN) enthält.

6. Speicher für sequentiellen Zugriff weiterhin eine Schaltung für eine sequentielle Ausgabe (10A, 10B) aufweist, die mit dem ersten und dem zweiten Speicherzellenfeld (1A, 1B) gekoppelt ist, zum sequentiellen Ausgeben von Lesedaten aus dem ersten und dem zweiten Speicherzellenfeld (1A, 1B).

7. Speicher für sequentiellen Zugriff nach Anspruch 6, wobei die Schaltung für eine sequentielle Ausgabe eine Schaltung für eine gemeinsame Ausgabe (100) ist.