DE69028382T2

DE69028382T2 - Serielle multiplexierte Registerarchitektur für VRAM

Info

Publication number: DE69028382T2
Application number: DE69028382T
Authority: DE
Inventors: Nathan Rafael Hiltebeitel; Robert Tamlyn; Steven William Tomashot
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-12-05
Filing date: 1990-10-10
Publication date: 1997-03-13
Anticipated expiration: 2010-10-11
Also published as: EP0436077A2; JPH0638316B2; AU6583090A; EP0436077A3; EP0436077B1; ES2091783T3; MY104594A; CN1022957C; AU630843B2; KR910013274A; JPH03181089A; HK120197A; BR9006027A; CN1062048A; KR950000025B1; DE69028382D1; US4984214A; CA2026461A1; CA2026461C; ATE142365T1

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft Speicherchips für dynamischen wahlfreien Zugriff mit Mehrfacheingängen (DRAM) und im einzelnen eine multiplexierte serielle Architektur für ein Video-DRAM (d.i. VRAM).
In Übereinstimmung mit dem allgemeinen Trend in der DRAM- Industrie, der auf eine Verdopplung der Speicherdichte bei Speicherchips alle zwei bis drei Jahre abzielt, wurde die Anwendung der herkömmlichen Speicherzugriffsmethode mit wahlfreiem Zugriff (oder Parallelzugriff) in einen seriellen Zugriffsmodus umgeändert. Im Parallelzugriffsmodus wird eine gegebene Wortzeile in der Speichermatrix angewählt und eine gegebene Bitzeile (bzw. ein Bitzeilenpaar im Falle einer gefalteten Bitzeilenanordnung gemäß z.B. US-Patent RE 32,708 (HITACHI)) innerhalb der Matrix angewählt, so daß die glelche Speicherstelle in allen Matrizen zum gleichzeitigen Lesen oder Schreiben verfugbar ist. In einem seriellen Zugriffsmodus wird nach dem Zugriff auf eine gegebene Wortzeile eine Vielzahl von Bitzeilen, die mit der Wortzeile gekoppelt sind, angesprochen und die betreffenden Informationsbits werden seriell ausgelesen.
In den 80er Jahren trat zum ersten Mal der Gedanke auf, einen und denselben DRAM sowohl seriell als auch parallel anzusprechen. Bei solchen Anordnungen hat der Chip zwei Ports - einen seriellen und einen parallelen. Der serielle Port liegt an einer Vielzahl von elektronisch geschalteten Zwischenspeichern, die so verschaltet sind, daß sie einen Schieberegister-Zwischenspeicher (Shift Register Latch - SRL) bilden, und der parallele Port liegt an den Datenleitungen wie bei einem herkömmlichen DRAM. Siehe z.B. US-Patent 4,541,075 (DILL et al.); siehe auch US-A-4,639,890, US-A- 4,648,077 und US-A-4,683,555 (Inhaber von allen: Texas Instruments) sowie einen Artikel von Ishimoto et al. mit dem Titel "A 256K Dual Port Memory", International Solid State Circuits Conference, Digest of Technical Papers, Feb. 1985, S.38-39.
In den Dual-Port-Anordnungen, die in den obigen Bezugsschriften geoffenbart sind, hat jede Speicherzellenmatrix ihre eigene Vielzahl von Leseverstärkern und Schieberegister- Zwischenspeichern. Ein weiteres Beispiel für eine solche Anordnung wird gezeigt in einem Artikel von Matick et al. mit dem Titel "All Points Addressable Raster Display Memory", IBM Journal of Research and Development, Bd. 28, Nr. 4, Juli 1984, S. 379-392). In dieser Abhandlung sind die zwei Speicherzellen-"Inseln", die in Fig. 5 gezeigt werden, zwei Teilmatrizen, die sich in gemeinsame Leseverstärker teilen, (die beiden Teilmatrizen sind keine unabhängigen Matrizen, weil sie beim Abrufen vom gleichen Satz Leseverstärker abhängen. Wenn sich die zwei unabhängigen Matrizen in die gleichen Leseverstärker teilten, würde sich die Speicherzykluszeit verdoppeln). Hier ist anzumerken, daß der Leseverstärker von der Schieberegistermatrix durch einen Teil der Speichermatrix getrennt ist. Der Oberbegriff von Anspruch 1 gründet sich auf dieses Dokument zum Stand der Technik.
In der allgemeinen DRAM-Technik wurden nun Multiplexer- Vorrichtrungen entwickelt, die es ermöglichen, daß ein Funktionsblock eine Vielzahl zugehöriger Operationen ausführt. Beispiele für Multiplexer in der DRAM-Technik sind genannt in US-Patent 4,680,738 (TAM - Eine von zwei Schieberegisterketten eines Dual-Port-DRAM erhält gemultiplexte Adressenauswahleingaben, um selektiv eine gemultiplexte Ausgangsoperation zu umgehen); US-Patent 4,773,048 (OGAWA - Die Bitzeilen-Eingänge/Ausgänge werden zwischen dem seriellen und dem parallelen Port gemultiplext, um parallele Datenübertragungen zu ermöglichen) und US-Patent 4,754,433 (CHIN et al. - Die Bitleitungen eines herkömmlichen DRAM werden auf Eingangs/Ausgangsleitungen gemultiplext, die ihrerseits auf Datenleitungen gemultiplext werden).
In der Dualport-DRAM-Technik verbraucht dieser Einsatz eines gesonderten Schieberegisters für jede unabhängige Matrix einen großen Teil der nutzbaren Fläche der Chips. Somit besteht in der Technik ein Bedürfnis, die Anzahl der Schieberegister-Zwischenspeicher möglicht einzuschränken, jedoch nicht auf Kosten der Betriebsmodi oder der Leistung (d.i. Zugriffsgeschwindigkeit).

Zusammenfassung der Erfindung

Es ist somit eine Aufgabe der Erfndung, einen Dual-Port-DRAM zur Verfügung zu stellen, der den Verbrauch an nutzbarer Fläche in den Chips beschränkt und die Anzahl der Schieberegister-Zwischenspeicher minimiert, die zur Unterstützung eines seriellen Zugriffsmodus benötigt werden, ohne die allgemeine Operation des Speichers oder seine Gesamtleistung einzuschränken.
Die Aufgaben der Erfindung werden gelöst durch einen Dual- Port-DRAM gemäß Anspruch 1. Ein einziger serieller, elektronisch geschalteter Zwischenspeicher wird gemeinsam von zwei Paar gefalteten Bitzeilen zweier Speicherzellenmatrizen benutzt, Ein erster Satz Multiplexer-Vorrichtungen wählt eine der zwei Paar gefalteter Bitzeilen aus jeder der Matrizen aus, und ein zweiter Satz Multiplexervorrichtungen koppelt selektiv eine der übrigbleibenden gefalteten Bitzeilenpaare entweder an den Parallelport oder den seriellen Zwischenspeicher für Zugriff zum Seriellport. Diese Anordnung reduziert beträchtlich den Verbrauch an nutzbarer Chipfläche. Gleichzeitig ermöglicht sie unbeschränktes vertikales Abrollen durch die Anwendung eines Kopiermodus, der in zwei Operationszyklen ausgeführt werden kann, und ermöglicht maskiertes Schreiben während sie gleichzeitig die Taktkomplexität reduziert.

Kurze Beschreibung der Zeichnungen

Die Merkmale der Erfindung werden deutlicher anhand einer Beschreibung des besten Modus zur Ausführung der Erfindung, wie nachstehend anhand der begleitenden Zeichnungen gezeigt wird, in denen
Fig. 1 ein Blockschaltbild eines erfindungsgemäßen Dual-Port- DRAM ist;
Fig. 2 ist ein detailliertes Blockschaltbild eines Teils des Blockschaltbilds der Fig. 1;
Fig. 3 ist ein Zeitablaufdiagramm eines sereiellen Lesezyklus, der unter Verwendung des erfindungsgemäßen Dual-Port- DRAM ausgeführt wird; und
Fig. 4 ist ein Zeitablaufdiagramm eines seriellen Schreibzyklus, der unter Verwendung des erfindungsgemäßen Dual-Port- DRAM ausgeführt wird.

Beschreibung der Erfindung

Fig. 1 ist ein allgemeines Blockschaltbild und zeigt den Gesamtlayout eines erfindungsgemäßen Dual-Port-DRAM (auch als "Video-RAM" oder VRAM" bezeichnet). Zwei Speichermatrizen 10 und 20 sind an eine gewöhnliche Reihe seriell adressierbarer Zwischenspeicher (SAM) 100 gekoppelt Zwar können die Speichermatrizen 10, 20 jede Dichte haben, jedoch sind in der Erfindung zwei 128K Matrizen vorgesehen (mit jeweils 512 Bitzeilen von 128 Wortzeilen) eines 4 Megabit DRAM, so daß also zweiunddreißig dieser Matrizen im Chip vorkommen. Die Anordnungen sind gepaart, so daß sechzehn SAM-Zwischenspeicher 100 auf dem Chip sind, wobei jede Reihe an einem gesonderten seriellen Zugangsport 60 liegt. Somit hat der Chip sechzehn serielle Zugangsports 60 und sechzehn parallele Zugangsports 70.
Jede Matrix 10, 20 weist entsprechende Leseverstärker 12, 22 auf, die ihr zugeordnet sind. Als solche ist jede Matrix funktional unabhängig und in einem herkömmlichen PAS-CAS DRAM Zugriffszyklus kann auf jede Wortzeile in jeder Matrix zugegriffen werden, wie in der Technik bekannt ist (und nachstehend noch eingehender beschrieben wird). Diese Leseverstärker sind von der herkömmlichen quergekoppelten Differentialzwischenspeicherbauart. In der vorliegenden Ausführungsform bestehen die Leseverstärker aus parallelen Zwischenspeichern, die aus zwei quergekoppeltn n-Typ-Transistoren und zwei quergekoppelten p-Typ-Transistoren bestehen. Zwar könnte in der Erfindung jede herkömmliche DRAM-Speicherzellenstruktur benutzt werden, jedoch wird bevorzugt der Substrat- Plattengrabenkondensator und der p-Typ Übertragungskonstruktionstyp benutzt, die in Einzelheiten im US-Patent 4,688,063 (LU et al.) beschrieben sind. In der Praxis sind die n- und p-Zwischenspeicher der Leseverstärker auf den beiden Seiten der Matrix vorgesehen, obwohl sie aus praktischen Erwägungen auch im gleichen Teil der Speichermatrix angeordnet sein können. Die Speichermatrix besteht aus Paaren gefalteter Bitzeilen, wie im obigen RE 32,708 (HITACHI) Patent allgemein beschrieben ist, die an ein einziges Leseverstärker-Zwischenspeicherpaar gekoppelt sind.
Die Leseverstärker 12, 22 sind selektiv gekoppelt sowohl an den Parallelport als auch an den Seriellen Port über Bitzeilen-Multiplexerblöcke 14, 24. Wie in weiteren Einzelheiten in Fig. 2 gezeigt wird, besteht der Bitzeilen-Multiplexer 14 aus den Vorrichtungen 14A - 14D. Diese Vorrichtungen können selektiv eines der Bitzeilenpaare 10A + 10B, 10B + 10D, an den Seriell/Parallel-Multiplexer-Block 16 legen. Dieses Multiplexen von zwei Bitzeilenpaaren wird wiederholt für alle SAM-Zwischenspeicher 100, die an die Anordnung 10 gekoppelt sind. Hier ist anzumerken, daß diese Einrichtung für die Anordnung 20 wiederholt wird, zum Ankoppeln an den gleichen SAM-Zwischenspeicher. Damit ist es ein Merkmal der Erfindung, daß jeder SAM-Zwischenspeicher selektiv Daten aus vier Bit- Zeilenpaaren aufnimmt.
Nehmen wir jetzt Bezug auf Fig. 1; die Bitzeilen-Multiplexer- Vorrichtungen 14, 24, werden durch das höchstwertige Spaltenadressen-Bit A8 gesteuert. Das Adressensignal wird durch das Gatter 50 an die Bitzeilen-Multiplexer gelegt, wenn das S/A- SET (Leseverstärker gesetzt) Signal hochgeht und anzeigt, daß die Leseverstärker gesetzt sind. S/A SET kann generiert werden durch Verfolgen eines Leseverstärkers, der an ein Dummy-Bitzeilenpaar gehängt ist, das die Verzögerung unter den ungünstigsten Bedingungen beim Setzen des Leseverstärkers darstellt, oder durch UND-Verbinden der Leseverstärker- Steuersignale, die die Leseverstärker setzen. Somit zeigt S/A SET an, daß die Leseverstärker gezündet haben, so daß das Gatter 50 das Adressensignal A8 zum Steuer-Bitzeilen-Multiplexen schickt. Jetzt unter Bezugnahme auf Fig. 2, wenn das Adressensignal A8 tief liegt, liegt das Signal A8N hoch, so daß die Vorrichtungen 14A, 14B, 24A und 24B einschalten und die Bitzeilenpaare 10A + 10B, 20A + 20B an die unten beschriebene Schaltung legen. Wenn das Adressensignal A8 hoch liegt, liegt A8N tief, und die Vorrichtungen 14C, 14D, 24C, 24D schalten ein, um die entsprechenden Bitzeilenpaare 10C + 10D, 20C + 20D an die unten beschriebene Schaltung zu legen.
Nehmen wir Bezug auf Fig. 1; die Bitzeilen-Multiplexer-Blöcke 14, 24 sind an die Seriell/Parallel-Schaltblöcke 16, 26 gekoppelt. Wie in weiteren Einzelheiten in Fig. 2 gezeigt wird, besteht der Seriell/Parallel-Schaltblock 16 aus vier Vorrichtungen 16A - 16D, und der Seriell/Parallel-Schaltblock 26 besteht aus vier Vorrichtungen 26A - 26D. Im allgemeinen arbeiten die Vorrichtungen 16A, 16B und 26A, 26B zum Koppeln des Bitzeilenpaars, das von den Bitzeilen-Multiplexer-Blöcken 14, 24 angewählt wurde, an die Datenleitungen, und über die Datenleitungen an den parallelen Eingangs/Ausgangs-Port 70. Umgekehrt koppeln die Vorrichtungen 16C, 16D und 26C, 26D das von den Bitzeilen-Multiplexer-Blöcken 14, 24 angewählte Bitzeilenpaar an den seriellen Zwischenspeicher 100.
Die Vorrichtungen 16A, 16B und 26A, 26B sind an die Signale B, BN gekoppelt, die vom Bit-Decodierer 80 geschickt werden. Wie in Fig. 1 gezeigt ist, erhält der Bit-Decodierer Spaltenadressensignale A0 - A7 vom Zeilen/Spalten-Vordecodierer 30. Die entsprechenden Zeilen- und Spalten-Adressensignale werden vom Chip aus einer externen Signalquelle (z.B. einem Mikroprozessor), als zeitlich gemultiplexte Adressensignale über die gleichen Eingangskontaktstifte aufgenommen. Als Funktion des besonderen Zustands der Adressensignale wählt der Bit- Decodierer 80 eines der Bitzeilenpaare in jeder Matrix an. Somit arbeiten die Vorrichtungen 16A, 16B und 26A, 26B auf gleiche Weise wie herkömmliche Übertragungseinrichtungen, die die angewählten Bitleitungen an die Datenleitungen in einer herkömmlichen DRAM-Anordnung koppeln. In der Erfindung sind die Datenleitungen DL, DLN und DR, DRN über eine Multiplexer- Vorrichtung 52 an den parallelen Zugangsport 70 gelegt. Die Multiplexer-Vorrichtung 52 wird gesteuert von der höchstwertigen Zeilenadresse A8. Wenn A8 hoch liegt, sind die Datenleitungen DL, DLN an den Parallel-Port 70 gekoppelt; wenn A8 tief liegt, sind die Datenleitungen DR, DRN an den Parallel-Port 70 gekoppelt.
Die Vorrichtungen 16C, 16D und 26C, 26D werden gesteuert durch Übertragungssignale TR und TL. Signale TR und TL werden generiert durch den Steuerblock 40, wenn das externen Signal TRG tief liegt, wenn das externe Signal RAS abfällt, und anzeigt, daß ein serieller Zugriff in äiesem Zyklus ausgeführt werden soll. Wenn TRG tief liegt, wird der logische Zustand des Zeilenadressensignals A8 von Steuerblock 40 elektronisch geschaltet. Wenn das Zeilenadressensignal A8 tief liegt, geht Signal TR hoch und schaltet die Vorichtungen 26A, 26B ein während Signal TL tief bleibt, um die Vorrichtungen 16A, 16B ausgeschaltet zu halten. Wenn das Zeilensignal A8 hoch liegt, geht Signal TL hoch und schaltet die Vorrichtungen 16A, 16B ein, während Signal TR tief bleibt, um die Vorrichtungen 26A, 26B ausgeschaltet zu halten.
Somit sind also ausgewählte Bitzeilenpaare an die SAM Zwischenspeicher 100 für seriellen Zugriff gekoppelt. Wieder wird, wie in Fig. 2 gezeigt, der SAM Zwischenspeicher 101 an vier Bitzeilenpaare gekoppelt, jeweils zwei Paare von jeder Matrix. Der Zwischenspeicher 101 besteht aus dem gleichen Paar paralleler kreuzgekoppelter Vorrichtrungen vom n-Type und vom p-Typ, die die Leseverstärker enthalten. In der Praxis können die Vorrichtungen des Zwischenspeichers 101 so konstruiert werden, daß sie kleiner sind als die Vorrichtungen der Leseverstärker-Zwischenspeicher 12 und 22. Die Differentialausgänge von Zwischenspeicher 101 sind durch Decodiervorrichtungen (nicht dargestellt) an Serialzugriffsleitungen S, SN gekoppelt, die den Zwischenspeicher an die Leitungen als Funktion einer eingegangenen Adresse koppeln, die von einem (nicht dargestellten) Adressenzähler generiert wurden. Die Leitungen S, SN liegen direkt am seriellen Ausgangsport 60.
Somit wird in der allgemeinen erfindungsgemäßen Architektur ein einziger serieller Zwischenspeicher selektiv an vier Paar gefalteter Bitzeilen (zwei von jeder benachbarten Speichermatrix) über einen ersten Satz Bitzeilen-Multiplexervorrichtungen gekoppelt, die zwei aus den vier Bitzeilenpaaren auswählen, und einen zweiten Satz seriell/paralleler Multiplexervorrichtungen, die Datensignale von einem der restlichen zwei Bitzeilenpaaren über die seriellen Zwischenspeicher zum seriellen Port, oder über die Datenleitungen zum parallelen Port steuern. Vom Standpunkt eines Siliziumbereichs aus reduziert die Erfindung weitgehend die erforderliche nutzbare Chipfläche, weil sich die Anzahl der seriellen Zwischenspeicher auf ein Viertel reduziert im Vergleich zur herkömmlichen Art, einen seriellen Zwischenspeicher je Bitzeilenpaar zur Verfügung zu stellen. Ferner sieht die erfindungsgemäße Architektur ein logisch/physikalisches Multiplex- Schema vor, das in bestimmten Betriebsmodi zusätzliche Vorteile bietet.
Die hervorstechenden Betriebsmodi der Erfindung werden nachstehend beschrieben:

Beispiel A - Parallelport-Lesen

Ein Lesezyklus durch den Parallelport ist der gleiche wie ein Lesezyklus für einen herkömmlichen DRAM. Wenn das RAS-Signal tief geht, werden die Adressensignale A0 - A8 (die die Zeilenadresse angeben) elektronisch geschaltet. Die Adressensignale A0 - A7 werden von den Wortdecodierern 32 und 34 decodiert, um eine der Wortzeilen in den Speicherzellenmatrizen 10, 20 auszuwählen. Gleichzeitig wird das Zeilenadressensignal A8 benutzt, um die Multiplexervorrichtung 52 zu betreiben, so daß sie zwischen den Datenleitungspaaren DR, DRN und DL, DLN wählt. In einem Lesezyklus liegt das WE- Signal hoch wenn das RS-Signal tief geht.
Wenn dann das externe CAS-Signal tief geht, werden die Adressensignale A0 - A8 (die jetzt die Bit-Adressen anzeigen) wieder elektronisch geschaltet. Die Signale A0 - A7 werdend vom Bit-Decodierer 80 decodiert und als Ergebnis werden die Vorrichtungspaare 16A, 16B und 26A, 26B vom Signal B angewählt. Hier ist anzumerken, daß in ein Parallelzugriffsmodussignal TRG durch den ganzen Zyklus hoch liegt; daraus ergibt sich, daß weder die Vorrichtuligen 16C, 16D noch die Vorrichtungen 26C, 26D zu irgend einem Punkt während des Zyklus einschalten. Während die Bit-Adressensignale decodiert werden, geht die angewählte Wortleitung hoch. Wenn die angesprochenen Bit-Leitungen bei der Ladungsübertragung mit den angewählten Zellen in Eingriff sind, schalten die Leseverstärker ein, um den Unterschied zwischen den Bitleitungen zu verstärken. Wenn das geschieht, geht das S/A SET Signal hoch, und als Ergebis wird die Spaltenadresse A8 von der Gatter- Vorrichtung 50 durchgelassen, urn das Multiplexen der zwei Bitzeilenpaare in jedem der Bitzeilen-Multipiexer-Blöcke 14, 24 auszuführen. Hier ist anzumerken, wenn das geschieht, fließen die Daten von nur einer der zwei angewählten Bit- Leitungen durch das von Bit-Decodierer angewählte Vorrichtungspaar 16A, 16B oder 26A, 26B, und die sich ergebenden Daten fließen durch die angewählten Datenleitungen zum Parallelport 70. Mit anderen Worten, sobald das Bitzeilen- Multiplexen durch die Blöcke 14, 24 abgeschlossen ist, fließen die Daten durch die übrige Wahl/Multiplex-Schaltung zum Parallelport hinaus, weil die entsprechenden Transistoren bereits vor der Zeit eingeschaltet wurden.

Beispiel B - Parallelport-Schreiben

Wieder ist ganz allgemein der Parallelport-Schreibzyklus der gleiche wie der herkömmliche DRAM-Schreibzyklus. Wenn RAS tief geht, wird bei tiefliegendern WE-Signal ein Schreibzyklus angezeigt. So werden die im Parallelport 70 eingehenden Daten durch die angewählten Datenleitungen und durch die angewählten Seriell/Parallel-Multiplexer-Vorrichtungen in die angewählten Bitzeilenpaare eingelesen, in denen die vorhergehenden Anwahlvorgänge auf gleiche Weise ausgeführt werden, wie im Zusammenhang mit einem oben beschriebenen Parallelport-Lesezyklus gezeigt wurde.

Beispiel C - Seriellport-Lesen (Fig.³)

Im allgemeinen wird eine Information seriell gelesen durch Einlesen der Informationen in alle SAM-Zwischenspeicher 100 und dann Zugreifen auf die Zwischenspeicher in serieller Form. Wieder wird durch ein hochliegendes WE ein Lesezyklus angezeigt, wenn RAS tief geht. Ein serieller Zugriffszyklus wird angezeigt durch ein tiefliegendes TRG-Signal, wenn RAS tief geht. Die Bitzeilen-Multiplexer-Operation wird ebenso ausgeführt wie in den oben beschriebenen Operationsmodi. Hier jedoch geht Signal B vom Bit-Decodierer 80 nicht hoch; vielmehr gehen entweder TL oder TR hoch um eine der Vorrichtungen 16C, 16D oder 26C, 26D, als Funktion des Status der Zeilenadresse A8 einzuschalten. Somit werden die Daten aus dem angewählten Leitungspaar von der Bitzeilen-Multiplexer-Vorrichtiung 14 an den seriellen Zwischenspeicher 101 als Funktion der Anwahlsignale TR, TL weitergegeben. Ein (nicht dargestellter) Adressenzähler liefert eine Vielzahl konsekutiver Adressensignale, die den entsprechenden der SAM-Zwischenspeicher entsprechen, so daß die Zwischenspeicher 100 jeweils einzeln an den seriellen Port 60 gekoppelt werden, um die Daten seriell an den Port zu legen.

Beispiel D - Seriellport-Schreiben (Fig. 4)

Das Seriellport-Schreiben geschieht analog zum Seriellport- Lesen. Sowohl das TRG- als auch das WE-Signal liegt zur RAS- Zeit tief. An den Seriellport 60 gelieferte Daten gehen seriell an die Zwischenspeicher 101, als Funktion der Adressen aus einem Adressenzähler, wie oben beschrieben. Die Hochwertige-Bit- und Wortleitungs-Decodieroperation wird ausgeführt, so daß, wenn die Daten an einem bestimmten Zwischenspeicher 101 stehen, sie durch die angwählten Seriellvorrichtungen 16C, 16D bzw. 26C, 26D unter der Steuerung der Bitzeilen-Multiplexer-Vorrichtungen 14 zum angewählten Bit- Leitungspaar geführt werden.
Ein Merkmal der oben beschriebenen seriellen Lese- und Schreibzyklen ist, daß ein Kopiermodus (in dem Daten aus einer Wortzeile komplett in eine andere Wortzeile geschrieben werden können) in nur zwei Zugriffszyklen ausgeführt werden kann. Das erweitert in starkem Maße den Betrieb des Speichers in Videoanwendungen, bei denen Daten vertikal über den Schirm gerollt werden müssen. In einem ersten Zugriffszyklus werden die Daten aus der angewählten Wortzeile in einer Matrix durch alle Bitzeilenpaare, an die sie gekoppelt ist, in alle Zwischenspeicher 101, die an die Matrix gekoppelt sind, gelesen; dann, in einem zweiten Zugriffszyklus, werden die Daten aus allen Zwischenspeichern 101 in alle Bit-Schaltpaare geschrieben, an die die Wortzeile, in die geschrieben wird, gekoppelt ist. Man vergleiche das mit der Situation, in der jede Matrix ihre eigenen Leseverstärker und serielle Zwischenspeicher aufweist. Weil es keine gemeinsame Benutzung der Zwischenspeicher zwischen den entsprechenden Matrizen gibt, ist der einzige Weg, eine Wortzeile auf eine andere zu kopieren, das Lesen einer Wortzeile in die dieser Matrix zugeordneten seriellen Zwischenspeicher, serielles Auslesen aller dieser Zwischenspeicher, serielles Einlesen der Daten aus den ersten Zwischenspeichern in die den Speichermatrizen zugeordneten Zwischenspeicher, die die Ziel-Wortzeile aufweist, und Einschreiben aus den Zwischenspeichern in die Wortzeile. Eine solche Operation ist extrem zeitaufwendig; deshalb werden auch auf dem Stand der Technik im allgemeinen keine Kopiermodi ausgeführt wegen der extrem langen Zeit, die es dauern würde, die Operation unter Verwendung einer herkömmlichen Dual-Port-DRAM-Anordnung auszuführen. Durch die Anwendung der erfindungsgemäßen Dual-Port-Architektur kann diese Operation schnell und effizient ausgeführt werden bis zu dem Punkt, daß sie nunmehr technisch einsatzbereit ist.
Ein weiterer Vorteil der Erfindung besteht darin, daß eine maskierte Schreiboperation ausgeführt wird. In vielen DRAMs zeigen die Ein/Aus-Füllzeichen, genannt DQ, an welche Eingänge/Ausgänge in diesem bestimmten Zyklus aktiv sein sollen. Wenn ein gegebenes DQ-Füllzeichen hoch liegt wenn RAS tief geht, wissen wir, daß der zugeordnete Eingangs/Ausgangs-Port während dieses Zyklus nicht aktiv sein wird. In der Erfindung werden die DQ-Eingänge benutzt als Süeuereingänge zum Gatter 50, das das Spaltenadressensignal A8, das den Bit-Leitungs- Multiplexerblock 14 steuert, weitergibt. Wenn daher ein gegebener serieller Eingang/Ausgang während eines gegebenen Übertragungszyklus inaktiv sein soll, verhindert das hochliegende DQ-Signal, daß A8 den Bitzellen-Multiplexer-Block 14 aktiviert. Als Ergebnis wird der Port deaktiviert. Hier ist anzumerken, daß das erreicht werden kann, weil der Zugriff zum seriellen Port nur dann vorkommt, wenn der Bitzeilen- Multiplexer ausgeführt wird; d.h., der Zugriff kann sehr leicht gesperrt werden, ohne zusätzliche Dekativierungsschaltung. Hier ist anzumerken, daß diese Operation auch für den Parallelport ausgeführt werden kann; ferner, anstatt ausschließlich zugeordnete Eingabefüllzeichen zu haben, kann diese Maskierungsoperation durch eine Art logische Kombination der Signale bewirkt werden, die bereits an den Chip geschickt werden. Wiederwird diese Flexibilität in der Hauptsche bewirkt durch serielles Anordnen der Bitzeilen- Multiplexer und der Seriell/Parallel-Zugriffs-Multiplexer- Vorrichtungen, so daß der Zugriff zu jedem Port durch einfaches Abschalten der Bitzeilen-Multiplexer abgeschaltet werden kann.
Und noch ein weiterer Vorteil läßt sich durch die erfindungsgemäße Architektur realisieren. Weil die Bitzeilen-Multiplexer in erster Linie den Zugriff steuern, können alle kritschen Taktungsabhängigkeiten (Z.B. Sicherstellen, daß die Leseverstärker voll eingeschaltet haben bevor eine Bitzeilen- Multiplexeroperation druchgeführt wird) durch Einschalten der Bitzeilen-Multiplexer bewerkstelligt werden. Das heißt, wie bereits erklärt wurde, die anderen Seriell/Parallel-Multiplexervorrichtungen sowie das Auswählen zwischen den Datenleitungen können ausgeführt werden ohne Rücksicht darauf, wann genau die ihnen zugeordneten Vorrichtungen einschalten - wobei die kritsche Taktung durch die Bitzeilen-Multiplexer- Operation gesteuert wird. Das eliminiert die Notwendigkeit der herkömmlichen Anordnungen, sowohl die Bitzeilen-Multiplexer als auch die Portzugriffe als Funktion der kritischen Taktschaltung zu steuern. Der Ausschluß dieser kritschen Taktung spart weitere Schaltkreise ein.
Hier muß darauf hingewiesen werden, daß an den Strukturen unc Lehren des besten Modus, wie oben beschrieben, verschiedene Modifikationen vorgenommen werden können, ohne vorn Umfang der vorliegenden Erfindung abzuweichen. Z.B. wurde die Erfindung beschrieben unter Bezugnahme auf einen 4Mb DRAM, sie kann jedoch mit einem DRAM jeder beliebigen Dichte durchgeführt werden. Die einzelnen Betriebsmodi wurden unter Bezugnahme auf wohlbekannte DRAM-Steuersignale beschrieben - sie arbeiten jedoch auch genau so gut mit anderen Signalen oder mit unterschiedlichen Signalen, sofern die gleiche allgemeine Intelligenz vorgesehen wird. Die externen Signale werden als von einem Mikroprozessor außerhalb des Chips kommend beschrieben, weitere Integration kann aber auch die Folge haben, daß die Signale von einer Quelle innerhalb des Chips kommen. Die Erfindung zeigt bisher das Ankoppeln von vier Bitzeilenpaaren an einen gemeinsamen seriellen Zwischenspeicher, in der Praxis könnten aber auch mehr Bitzeilen angekoppelt werden, sofern geeignete Signale benutzt werden, die Multiplexer-Operationen zwischen ihnen zu steuern Schließlich wurden die seriellen Zwischenspeicher beschrieben als gesonderte Reihen von Zwischenspeichern, die durch einen Adressenzähler seriell angesprochen werden, es könnte aber auch ein herkömmliches Schieberegister-Zwischenspeichersystem eingesetzt werden (in dem der Ausgang eines seriellen Zwischenspeichers an den Eingang des jeweils nächstfolgenden Zwischenspeichers gelegt wird und so weiter, um durch den seriellen Eingangs/Ausgangs-Port auszulesen).

Claims

1. Ein Dual-Port-DRAM, enthaltend:

Erste und zweite Matrizen von Speicherzellen (10, 20), die jeweils eine Vielzahl von Wortzeilen und eine Vielzahl von Bitzeilen (10A+10B, 10C+10D, 20A+20B, 20C+20D) aufweisen, die an eine Vielzahl von Speicherzellen gekoppelt sind, sowie eine Vielzahl von Leseverstärkern (12, 22), die an die Vielzahl von Bitzeilen gekoppelt sind;

Zwischenspeichermittel (100) zum elektronisch gesteuerten Zwischenspeichern von Daten aus den Bitzeilen;

einen parallelen Eingangs/Ausgangs-Port (70);

einen seriellen Eingangs/Ausgangs-Port (60);

einen ersten Satz Transistorvorrichtungen (14A-D, 24A-D), die an einen Satz dieser Vielzahl von Bitzeilen der ersten Speicherzellenmatrix gekoppelt sind, und an einen Satz dieser Vielzahl von Bitzeilen der zweiten Speicherzellenmatrix gekoppelt sind, dadurch gekennezichnet, daß dieser erste Satz Transitorvorrichtungen wenigstens eine dieser Vielzahl von Bitzeilen aus jeder der ersten und der zweiten Speicherzellenmatrix anwählt;

einen zweiten Satz Transistorvorrichtungen (16A, 16B, 26A, 26B) zum Ankoppeln mindestens einer der Vielzahl der Bitzeilen, die vom ersten Satz Transistorvorrichungen angewählt ist, an den parallelen Eingangs/Ausgangs-Port (70), und

einen dritten Satz Transistorvorrichtungen (16C, 16D, 26C, 26D) zum Ankoppeln mindestens einer der Vielzahl der Bitzeilen, die vorn ersten Satz Transistorvorrichungen angewählt ist, an den seriellen Eingangs/Ausgangs-Port (60).

2. Ein Dual-DRAM gemäß Anspruch 1, gekennzeichnet durch

die Vielzahl von Leseverstärkern (12, 22), die jeweils an beachbarte dieser Vielzahl von Bitzeilen gekoppelt sind und somit eine Vielzahl von Bitzeilenpaaren bilden.

3. Ein Dual-Port-DRAM gemäß Anspruch 2, dadurch gekennzeichnet, daß

der zweite und der dritte Satz Transistorvorrichtungen eine Reihe erster Multiplexervorrichtungen (16, 26) bilden, die entweder selektiv eines dieser Bitzeilenpaare von einer der ersten oder der zweiten Speicherzellenmatrix an den parallelen Eingangs/Ausgangs-Port (70) koppeln, wenn der DRAM im Parallelmodus betrieben wird, oder selektiv eines der Bitzeilenpaare von einer der ersten oder der zweiten Speicherzellenmatrix an den seriellen Eingangs/Ausgangs-Port (66) koppeln, wenn der DRAM im Seriellmodus betrieben wird.

4. Ein Dual-Port-DRAM gemäß Anspruch 2 oder 3, der ferner beinhaltet

ein Gatter (50) zum Steuern der ersten Transistorvorrichtungen (14A-14D, 24A-24D) und

einen Steuerblock (40) und eine zweite Multiplexervorrichtung (52) zum Steuern des zweiten (16A, 16B, 26A, 26B) und dritten (16C, 16D, 26C, 26D) Satzes der Transistorvorrichtungen, wobei die zweite Multiplexervorrichtung den Zugriff zwischen einer Vielzahl gefalteter Bitzeilenpaare jeder der ersten und der zweiten Speicherzellenmatrix (10, 20) und die Vielzahl der ersten Multiplexervorrichtungen (16, 26) steuert.

5. Ein Dual-Port-DRAM gemäß einern der obigen Ansprüche, der ferner umfaßt

Eingang/Ausgangs-Füllzeichen, um anzuzeigen, welche Eingangs/Ausgangs-Ports während eines bestimmten Zyklus aktiviert sind.

6. Ein Betriebsverfahren für einen Dual-Port-DRAM mit einer ersten Speicherzellenmatrix mit einer Vielzahl von Wortzeilen und einer Vielzahl von Paaren gefalteter Bitzeilen, einer zweiten Speicherzellenmatrix mit einer Vielzahl von Wortzeilen und einer Vielzahl von Paaren gefalteter Bitzeilen, einem seriellen Eingangs/Ausgangs-Port, einem parallelen Eingangs/Ausgangs-Port, einer Vielzahl von ersten Schaltvorrichtungen zum Steuern des Zugriffs auf die seriellen und parallelen Eingangs/Ausgangs-Ports, und eine Vielzahl von zweiten Schaltvorrichtungen zum Steuern des Zugriffs zwischen einer Vielzahl gefalteter Bitzeilenpaare jeder der ersten und der zweiten Speicherzellenmatrix und der Vielzahl von ersten Schaltvorrichtungen, enthaltend die folgenden Schritte:

Bestimmen, ob der Dual-Port DRAM in einem seriellen Schreibmodus, in einem seriellen Lesemodus, im einem parallelen Schreibmodus, oder in einem parallelen Schreibmodus betrieben werden soll;

Anwählen einer der Vielzahl der Wortzeilen in jeder dieser ersten und zweiten Speicherzellenmatrizen;

Auswählen zwischen der Vielzahl der zweiten Schaltvorrichtungen, um selektiv eines dieser Vielzahl von gefalteten Bitzeilenpaaren jeder der ersten und der zweiten Speicherzellenmatrix mit der Vielzahl von ersten Schaltvorrichtungen zu verbinden; und

Auswählen zwischen der ersten Schaltvorrichtung, um diesen von der zweiten Schaltvorrichtuung angewählten Paar gefalteter Bitzeilen Zugriff zum seriellen Eingangs/Ausgangs-Port nur dann zu geben, wenn der DRAM in einem seriellen Schreibmodus oder in einem seriellen Lesemodus betrieben wird, oder Zugriff auf den parallelen Eingangs/Ausgangs-Port nur dann zu geben, wenn der DRAM in einem parallelen Schreibbetrieb oder in einem parallelen Lesebetrieb arbeitet.

7. Verfahren zum Betreiben eines Dual-Port-DRAM gemäß Anspruch 6, in dem ein Seitenkopiermodus durch Durchführen der folgenden Schritte in zwei Betriebszyklen ausgeführt wird:

Durchführen eines seriellen Lesemodus aus einer angewählten ersten Wortzeile in der ersten Speicherzellenmatrix zum Generieren einer Vielzahl von Lese-Bits; und

Durchführen eines seriellen Schreibzugriffs auf eine zweite angewählte Wortzeile in der zweiten Speicherzellenmatrix zum Speichern der Vielzahl von Lese-Bits in dieser.

8. Verfahren zum Betreiben eines Dual-Port-DRAM gemäß Anspruch 6, in dem

ein gegebener serieller Eingang/Ausgang deaktiviert werden kann während gegebener Übertragungszyklen durch Legen eines Signals auf ein Eingangs/Ausgangs-Füllzeichen.