JPH07504997A - ２重スキャンｌｃｄパネル駆動用のアドレス変換を用いたｖｇａ制御器と駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ２重スキャンＬＣＤパネル駆動用のアドレス変換を用いたＶＧＡ制御器と駆動方 法 産業上の利用分野 本発明は一般にはコンピュータ表示装置とその駆動方法に係り、特に２重スキャ ン液晶表示（ＬＣＤ）パネル駆動用のアドレス変換構成を用いるビデオグラフィ ックアダプタ（ＶＧＡ）制御器に関する。

従来の技術 ２重スキャンＬＣＤパネルを開動する際、従来の技術におけるＶＧＡ制御器は表 示バッファを使用していた。この表示バッファは上半フレームと下半フレームと に分離され、この表示バッファによって中央処理装置ｆ　（ＣＰＵ）の線形アド レス空間を占有する。タイミング制約の関係からＶＧＡ制御器はＬＣＤ両入力用 データに同時にアクセスしなければならない、上半フレームと下半フレームのア ドレスはメモリ内で別々に近接配置されるので、ＶＧＡ制御器は下半フレーム内 表示データにアクセスすると同時に上半フレームにも向かい得るような方法の工 夫がなされてきた。ＬＣＤＷＪ入力用データに同時にアクセスする方法は、ＶＧ Ａ制御器がアクセスする表示バッファの下半フレーム内表示データを半フレーム バッファメモリにロードすると同時に表示バッファの上半フレームにアクセスす ることによって達成された。ＶＧＡ制御器はそれから上半フレームからの表示デ ータをＬＣＤパネルの第１人力にロードし、同時に半フレームバッファメモリか らＬＣＤパネルの第２人力にロードしてＬＣＤパネルの面入力を同時に駆動した 。この半フレームバッファメモリは高価でありＶＧＡ制御器に不必要な原価高を もたらしている。

それ故に、半フレームバッファメモリの必要なしにＬＣＤパネルの面入力をＶＧ Ａ制御器が同時に駆動することを可能にする変換論理を有するＶＧＡ制御器の提 供要求が存在していた。

発明の概要 改良型ＶＧＡ制御器と、専用の半フレームバッファメモリを必要とすることなく ２重スキャンＬＣＤパネルをＶＧＡ制御器が直接駆動し得るアドレス変換論理保 持の駆動方法と、を提供することが本発明の目的である。

本発明に従ってアドレス変換論理を随伴するＶＧＡ制御器が提供される。また上 半フレームバッファと下半フレームバッファとの２部分分離の表示バッファが提 供される。アドレス変換論理は線形ＣＰＵアドレス空間を非線形アドレス空間に 変換する６要するに５上半フレームバツフアと下半フレームバッファとは、それ ぞれが分離された近接アドレス空間を占有すると云うよりもむしろ表示バッファ の中で一対一対応にインタリーブされていると云う方がよい、アドレス変換論理 はＣＰＵが表示データを表示バッファ内に蓄積する際表示データのインタリーブ を実行する。ＶＧＡ制御器はＬＣＤパネルに対する面入力しこ必要な表示情報検 索のために、インタリーブされた形で蓄積されたデータに対して１回アクセスを 実行する。ＶＧＡ制御器は表示バッファから直接ＬＣＤパネルの面入力を駆動す るので、従来の技術のＶＧＡ制御器で使用された半フレームバッファメモリは不 要である。アドレス変換論理は表示バッファ内の表示データのインタリーブを自 動的に実行するので、変換はＣＰＵ運用上明白であり、従ってＣＰＵは尚、従来 の技術のＶＧＡ制御器でなされたのと同様にして２個の近接メモリブロックへの 書き込みを実行する。

同様にしてＣＰＵが２個の近接メモリブロックから表示データを読み取る時、ア ドレス変換論理はアドレス変換論理をＣＰＵに対して完全に明白にしながら表示 バッファ内のインタリーブされたデータを検索する。このことは本発明のＶＧＡ 制御器が従来の技術のＶＧＡ制御器に対するのと同一のハードウェア及びソフト ウェアインタフェースの下で動作するのを可能にする。

前述の目的及びその他の目的、特徴、効果は付属図面の中で図解する本発明の好 適な実施例の以下の記述により明白となるであろう。

図面の簡単な説明 図１は２重スキャンＬＣＤパネル翻動に用いられる従来の技術のＶＧＡ制御器の ブロック図である。

図２は２重スキャンＬＣＤパネル註動に用いられる本発明のＶＧＡ制御器のブロ ック図である。

好適な実施例 本発明のＶＧＡ制御器の機能は１図１に示すような従来の技術における２重スキ ャンＬＣＤパネル１２の駆動形態時のＶＧＡ制御器１０七の比較において最も良 く理解され得るであろう、従来のＶＧＡ制御器１０は表示バッファ１４として知 られる上半フレーム１６と下半フレーム１８とに分離して配置されたメモリブロ ックを有する０表示バッファ１４は、図示の様に、２個の半フレーム１６．１８ を近接メモリブロックとする線形ＣＰＵアドレス空間を占有する。

タイミングを考えれば、従来のＶＧＡ制御器１０はＬＣＤパネル１２の面入力２ ０と２２用の表示データを同時に出力しなければならない、これは９図示の如く 下半フレーム１８の内容を半フレームバッファメモリ２４へ転送することによっ て成就される。従来のＶＧＡ制御器１０は（図示していない）アドレスデコード 論理髪有し１表示バッファ１４の上半フレーム１６へアクセスする場合には半フ レームバッファメモリ２４内のデータにもまたアクセスする。このようにして従 来のＶ　Ｇ　Ａ　ｉ＃Ｊ御器土器１０ＣＤパネル１２の面入力２０と２２用の表 示データを同時に出力する。従来のＶＧＡ制御器１０はそれから上半フレーム１ ６の中でめられる次の表示データへアクセスするためのアドレスを積増し続けて 、遂にはＬＣＤパネル１２の面入力２０と２２用の８１表示データをＬＣＤパネ ル１２に出力するための上半フレーム１６の内容の全てにアクセスするに至る０ 表示バッファ１４内のデータはＬＣＤパネル１２をリフレッシュし続けるために 適度な間隔でＬＣＤパネル１２に対して繰り返し出力される。

図２に着目する１本発明のＶＧＡ制御器３０は異なる構成を使ってＬＣＤパネル １２の面入力２０と２２とにデータを出力する１本発明のこのＶＧＡ制御器３０ はＣＰＵと表示バッファ３４との間にアドレス変換論理３２を有する。表示バッ ファ３４は図示の如く上半フレーム３６と下半フレーム３８とを備える。これら の半フレーム３６と３８とは従来のＶＧＡ制御器１０のように２個の近接メモリ ブロックを占有することはない。これらの半フレーム３６と３８とは、１つおき のメモリロケーションが１方の半フレームの内にあると同時に残余のメモリロケ ーションが他方の半フレームの中にあるようにインタリーブされる２例えば、上 半フレーム３６が表示バッファ３４の中の偶数アドレスの全てから構成される一 方で下半フレーム３８が表示バッファ３４の中の奇数のアドレスの全てから構成 されるということが可能であろう、このようにして本発明のＶＧＡ制御器３０は 半フレームの両者に同時にアクセスすることが可能であり、ＬＣＤパネル１２の ２つの入力２０と２２とに同時に表示データを出力することが可能である。アド レス変換論理３２はＣＰＵの読み取り書き込み開動作を行うので、表示バッファ １４の中のデータのインタリーブはＣＰＵにとっては完全に明白になっていて、 従来のＶＧＡ制御器１０に対して現用されているハードウェア及びソフトウェア のインタフェースで本発明のＶＧＡ制御器３ｏを使用することが可能となってい る。

本発明では、アドレス変換論理３２が従来技術の半フレームバッファメモリ２４ の代りをする。アドレス変換論理３２は汎用の低価格のディジタル論理素子を備 え、従来技術の半フレームバッファメモリ２４は高価な高速ランダムアクセスメ モリ（ＲＡＭ）を使用するので、本発明のＶＧＡ制御器３Ｏの原価は従来のＶＧ Ａ制御器１０の原価よりも格段に安価となる。

本発明を好適なる実施例によって記述する間は、用語は制約のためと云うよりも むしろ記述のための用語であり、より広い観点における本発明の真の範囲及び精 神を逸脱することのない追加される請求の範囲内での変更がなされ得ることを理 解されたい。

Claims (3)

【特許請求の範囲】
1. １．装置内の表示データを蓄積する線形アドレス空間を有する中央処理装置（Ｃ ＰＵ）のインタフェース手段と、２重スキャンＬＣＤパネルの最初の半分用の表 示データを排他的に蓄積する分離された上半フレームバッファ手段と該ＬＣＤパ ネルの次の半分用の表示データを排他的に蓄積する分離された下半フレームバッ ファ手段とを組合わせて備える、該分離された上半フレームバッファ手段と該分 離された下半フレームバッファ手段とが１つおきのアドレスで前記の分離された 上半フレームバッファ手段構成と同時に残余のアドレスで前記の分離された下半 フレームバッファ手段構成となるようにインタリーブされた一対一対応の配置を 備えてなる、前記表示データを装置内に蓄積した表示バッファと、 ２個の近接したアドレスブロック中に前記中央処理装置のインタフェース手段に よって書き込まれる前記表示データが前記インタリーブされた一対一対応配置の 形に前記表示バッファの前記分離された上半フレームバッファ手段と前記分離さ れた下半フレームバッファ手段との中に蓄積されるように、前記中央処理装置の インタフェース手段の前記線形アドレス空間を変換するアドレス変換論理手段と 、前記ＬＣＤパネルを駆動するための第１と第２の出力手段と、 前記分離された上半フレームバッファ手段の中の前記表示データと前記分離され た下半フレームバッファ手段の中の前記表示データとが前記ＬＣＤパネルを駆動 するための前記第１と第２の出力手段に同時に出力され得るように、前記表示バ ッファの中に蓄積されている前記表示データにアクセスする出力制御手段と、 を組合せて備える前記２重スキャンＬＣＤパネル駆動用のＶＧＡ制御装置。
2. ２．装置内の表示データを蓄積する線形アドレス空間を有する中央処理装置（Ｃ ＰＵ）のインタフェース手段を準備するステップと、 ２重スキャンＬＣＤパネルの最初の半分用の表示データを排他的に蓄積する分離 された上半フレームバッファ手段と該ＬＣＤパネルの次の半分用の表示データを 排他的に蓄積する分離された下半フレームバッファ手段とを組合わせて備える、 該分離された上半フレームバッファ手段と該分離された下半フレームバッファ手 段とが１つおきのアドレスで前記の分離された上半フレームバッファ手段構成と 同時に残余のアドレスで前記の分離された下半フレームバッファ手段構成となる ようにインタリーブされた一対一対応の配置を備えてなる、前記表示データを装 置内に蓄積した表示バッファを準備するステップと、 ２個の近接したアドレスブロック中に前記中央処理装置のインタフェース手段に よって書き込まれる前記表示データが前記インタリーブされた一対一対応配置の 形に前記表示バッファの前記分離された上半フレームバッファ手段と前記分離さ れた下半フレームバッファ手段との中に蓄積されるように、前記中央処理装置の インタフェース手段の前記線形アドレス空間を変換するアドレス変換論理手段を 準備するステップと、 前記ＬＣＤパネルを駆動するための第１と第２の出力手段を準備するステップと 、 前記分離された上半フレームバッファ手段の中の前記表示データと前記分離され た下半フレームバッファ手段の中の前記表示データとが前記ＬＣＤパネルを駆動 するための前記第１と第２の出力手段に同時に出力され得るように、前記表示バ ッファの中に蓄積されている前記表示データにアクセスする出力制御手段を準備 するステップと、を備える前記２重スキャンＬＣＤパネルをＶＧＡ制御装置で駆 動する方法。
3. ３．前記表示データを前記中央処理装置インタフェース手段によって前記表示バ ッファに書き込むステップと、前記表示バッファ内の前記表示データを前記出力 制御手段によって検素して前記表示データを前記ＬＣＤパネルを駆動するための 前記第１と第２の出力手段に出力するステップと、 を更に含んでなる請求項２に記載した前記２重スキャンＬＣＤパネルをＶＧＡ制 御装置で駆動する方法。